KR100271009B1 - Mis 트랜지스터 및 그의 제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

게이트 전극과 소스/드레인 전극 사이에서 전기적 단락을 일으키기 어려운 MIS 트랜지스터를 얻는다.
측벽15을 이중구조로 하고, 버퍼층13이 질화산화 실리콘으로 형성되며 버퍼층13의 위에 질화실리콘층14이 형성된다. 이 측벽15을 마스크로 해서 실리사이드막10을 형성한다.

Description

MIS 트랜지스터의 제조방법
본 발명은 MIS 트랜지스터의 제조방법에 관한것으로, 특히 고융점 금속실리사이드막을 이용하는 실리사이드 프로세스에 관한 것이다.
종래부터 있는 고융점 실리사이드막을 형성하는 일반적인 실리사이드(Self-aligned silicide)프로세스에 관해서 도10∼ 도13를 이용하여 설명한다.
실리콘 기판1에 웰1a, 분리산화막2 및 한계치 전압제어용의 불순물층3을 형성한다. 다음에 예를 들면 6.5 nm 두께의 산화막을 실리콘 기판 1상에 형성하여, 그 산화막상에 게이트 전극이 되는 다결정실리콘을 200nm의 두께로 퇴적한다. 사진제판 공정에 의해서 패터닝을 행한 뒤, 다결정실리콘을 이방성에칭하여 게이트 전극5을 형성한다.
다음에, 익스텐션(extension)이라고도 불리는 LDD(Lightly Doped Drain)영역6을 형성한 뒤, CVD(화학증착)법에 의해 산화막을 퇴적한다.
리엑티브 이온에칭법을 이용하여 이 산화막을 에치백하고 측벽산화막7을 형성한다. 이어서 고농도 이온주입에 의해 고농도소스/드레인영역8을 형성한 뒤, 열처리를 실시하여 활성화를 행한다. 도10은 활성화가 종료한 뒤의 상태를 나타내는 단면도이다.
다음에 실리사이드 프로세스를 행한다.
우선 실리콘 기판1의 표면을 적당한 전처리법으로 청정화한 후, 웨이퍼면에 금속막9을 퇴적한다 (도11 참조).
다음에 적당한 분위기하에서 이것을 가열하여, 실리콘 기판1및 게이트 전극5의 다결정실리콘에 의해서 실리사이드막10을 형성한다 (도12 참조). 이 실리사이드막10의 조성은 예를 들면 M이 금속막9을 구성하는 금속원소를 나타내는 기호로 하면 MSix와 같이 표현한다. 여기서 x는 금속에 대한 실리콘의 비율을 나타낸다. 현실적으로는 램프어닐링로를 이용한 단시간 열처리(Rapid ThermaIAnneaIing)를 행하는 일이 많다. 이하, 금속막9의 퇴적직후에 램프어닐링로를 이용한 열처리를 1st. RTA 라고 한다.
이때, 분리산화막2의 상부 및 측벽산화막7의 상부에는 실리콘이 없기 때문에 실리사이드반응은 발생하지 않고, 적어도 이들 위에 미반응 금속막9이 남는다 (도12참조). 다음에, 반응한 실리사이드 MSi x로 구성된 실리사이드막10은 남기고 미반응의 금속 M등이 잔존하는 금속막9을 선택적으로 제거한다(도13참조). 기본적으로는 전술하는 공정에서 실리사이드 프로세스는 종료한다.
그러나 금속막9으로서 예를들면 코발트를 이용하면, 1st. RTA 에 있어서 600℃보다 높은 열처리온도로 코발트 실리사이드막 CoSi2을 형성하여 가로방향에의 성장이 생기기 쉽다. 그 때문에 1st. RTA를 600℃보다 낮은 온도로 행하여 금속막9을 제거한 뒤에, 재차 RTA를 실행하는 경우가 있다. 즉 코발트Co와 실리콘Si에서 코발트실리사이드 CoSi2가 형성되는 과정에 있어서, 먼저 코발트 실리사이드 Co2Si가 형성되고 다음에 코발트 실리사이드 CoSi가 형성되며, 마지막으로 코발트 실리사이드 CoSi2가 형성되는 과정을 거치도록 하는 경우가 있다.
코발트 실리사이드막이 측벽산화막7의 밑으로 잠입하는 현상은, 확산종에 기인하고 있다고 생각된다. 코발트 Co와 실리콘 Si에서 코발트 실리사이드 Co2Si가 형성되는 과정에서는, 코발트 Co가 확산종이 된다. 한 편, 코발트 실리사이드 Co2Si에서 코발트 실리사이드 CoSi가 형성되는 과정에서는, 실리콘 Si가 확산종이 된다. 1st. RTA를 실시함으로써 코발트와 실리콘으로부터 코발트 실리사이드 Co2Si를 거쳐서 코발트 실리사이드 CoSi가 형성된다. 또한 코발트 실리사이드 CoSi에 2nd. RTA를 함으로써 코발트 실리사이드 CoSi2가 형성되는 과정에서는, 코발트 Co가 확산종이 된다. 실리사이드 Co2Si 및 CoSi2형성시에 있어서, 코발트 Co가 확산종이 되기 때문에 실리콘 기판1중에 코발트 Co가 확산하기 쉽고, 코발트 실리사이드에 관하여는 측벽산화막7의 아래에서 가로방향 성장이 현저해지는 것이다. 이 경우의 열처리에도 램프어닐링로를 이용한 단시간 열처리가 이용되는 일이 많다. 이하, 미반응의 금속막9을 제거한 뒤에 이 램프어닐링로를 이용한 열처리를 2nd. RTA라고 한다.
한 편, 실리사이드막 형성과정의 확산종이 실리콘인 경우, 예를 들면 티타늄 실리사이드 TiSi2의 경우에는 이러한 잠입의 현상은 발생하지 않는다.
이상의 프로세스를 이용하는 것에 의해, 실리콘 Si 표면이 노출한 영역에 선택적으로 전극을 형성할 수 있는 점이, 실리사이드 프로세스가 우수한 점이다. 또한 게이트길이를 짧게 했을 때의 게이트저항의 상승은, 코발트 실리사이드의 쪽이 티타늄실리사이드에 비하여 완만하기 때문에, 코발트 실리사이드를 MIS 트랜지스터의 제조에 이용하는 것에 의해, MIS 트랜지스터를 집적한 집적회로에서 고밀도화가 용이하게 된다.
종래의 실리사이드 프로세스를 이용하여 형성되는 MIS 트랜지스터는, 최근 고집적화가 진행하여 MISFET의 게이트길이가 미세화되고, 그것에 따른 측벽폭이 점점 더 미세화되어 있다. 예를 들면 실리사이드반응을 일으키게 하는 금속 M으로서 코발트 Co를 이용하는 실리사이드 프로세스를 적용한 경우, 도13에 도시한 바와 같이, 소스및 드레인 영역상의 실리사이드막10이 산화막으로 형성되는 측벽산화막7 아래에서 길이 L1만큼 잠입하는 현상이 발생한다. 이 실리사이드의 잠입현상에 의해서 게이트내압의 열화, 게이트 산화막 신뢰성의 저하 및, 게이트 전극과 소스및 드레인과의 전기적 단락등이 생긴다고 하는 문제가 있지만, 이 문제는 미세화된 게이트 전극의 경우에는 특히 심각하다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로, 코발트 실리사이드막의 측벽아래에의 가로방향성장을 억제하여, 게이트내압의 열화, 게이트 산화막신뢰성의 저하 및 게이트와 소스 사이의, 또는 게이트와 드레인 사이의 전기적 단락을 억제하는 것을 목적으로 한다.
본 발명에 관계되는 MIS 트랜지스터의 제조방법은, 실리콘 기판상에 MIS 트랜지스터의 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측의 상기 실리콘 기판과 해당 실리콘 기판에 접하도록 질화실리콘층을 포함하는 측벽을 형성하는 공정과, 실리사이드반응시에 실리콘에 대하여 확산종이 되는 금속을 이용하여 상기 측벽 바깥쪽의 상기 실리콘 기판에 실리사이드막을 형성하는 공정을 구비하여 구성된다.
본 발명에 관계되는 MIS 트랜지스터의 제조방법은, 청구항1의 MIS 트랜지스터의 제조방법에 있어서, 상기 측벽을 형성하는 공정은 상기 게이트 전극의 양측의 상기 실리콘 기판상에, 해당 실리콘 기판에 접하도록 버퍼층을 형성하는 공정과, 상기 버퍼층의 위에 상기 질화실리콘층을 형성하는 공정을 구비하여 구성된다.
본 발명에 관계되는 MIS 트랜지스터의 제조방법은, 청구항2의 MIS 트랜지스터의 제조방법에 있어서, 상기 측벽의 상기 버퍼층은 질화산화 실리콘에 의해서 형성되어 있는 것을 특징으로 한다.
도 1은 본 발명의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 2는 본 발명의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 3은 본 발명에 의한 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 4는 실리콘 기판의 깊이방향의 질소의 농도를 나타내는 그래프.
도 5는 본 발명의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 6은 본 발명의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 7은 본 발명의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 8은 종래의 MIS 트랜지스터의 브레이크다운 전압과 빈도와의 관계를 나타내는 그래프.
도 9는 본 발명에 의한 MIS 트랜지스터의 브레이크다운 전압과 빈도와의 관계를 나타내는 그래프.
도 10은 종래의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 11은 종래의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 12는 종래의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
도 13은 종래의 MIS 트랜지스터의 일제조공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명*
1 : 실리콘 기판2 : 분리산화막
4 : 게이트 절연막5 : 게이트 전극
9 : 금속막10 : 실리사이드막
13 : 버퍼층14 : 질화실리콘층
본 발명의 MIS 트랜지스터의 제조공정을 도1∼ 도7에 나타낸다.
도1∼ 도7은 각 공정에서의 MIS트랜지스터, 특히 MIS 전계효과 트랜지스터(이하MISFET라고 한다)가 형성되어야 할 실리콘 기판의 단면도이다.
먼저, 종래부터 있는 통상의 MISFET의 제조방법을 이용하여 실리콘 기판1의 MISFET가 형성되어야 할 부분에 분리산화막2이나 웰1a 및 한계치 전압제어용의 불순물층3을 형성한다. 또한, 종래의 제조방법에 의해 분리산화막2으로 둘러싸인 영역에 막 두께가 6.5 nm인 산화막을 형성하여, 그 산화막상에 게이트 전극이 되는 다결정실리콘막을 200 nm의 두께로 퇴적한다. 레지스트막을 형성하여 패터닝을 행하고, 다결정실리콘을 이방성 에칭함에 의해 게이트 전극5을 형성한다(도1참조).
다음에, 실리콘이 노출되어 있는 영역의 전면에 질소의 주입을 행한 후, LDD 영역6을 형성한다. CVD 법에 의해 실리콘 기판1의 표면에 접하도록 산화막11을 퇴적시킨 후, CVD 법에 의해 질화막12을 퇴적시킨다. 이 때 측벽하층으로 이루어지는 CVD 산화막11은 약 150Å정도, 측벽상층이 되는 CVD 질화막12은 약 800Å 정도의 두께가 된다. 이 상태의 실리콘 기판의 단면이 도 2에 표시되고 있다.
다음에, 리엑티브 이온에칭법에 의해 이 질화막12과 산화막11이 에치백되어 측벽15이 형성된다. 이 측벽15은 2층구조를 가지고 있고 실리콘 기판1에 접하도록 형성된 버퍼층13과, 이 버퍼층13상에 형성된 질화실리콘층14 으로 이루어진다. 여기서는 버퍼층13이 게이트 전극5에도 접하고 있지만, 이 제조공정상 우연히 이와 같이 된 것에 지나지 않으며, 버퍼층13이 게이트 전극5에 접하는 것은 발명에 있어서 필수의 구성요건은 아니다. 소스/드레인이 형성되어야 할 영역에 불순물을 첨가한 뒤에, 1000℃전후의 온도로 30초간 RTA를 행하여, 소스/드레인영역8을 형성한 상태가 도3에 표시되고 있다. 이 때, 게이트 전극5의 다결정실리콘중의 질소 및 소스/드레인영역8중의 질소가, 게이트 절연막4 및 측벽15의 버퍼층13에 들어가, 게이트 절연막4 및 측벽15의 버퍼층13이 질화된다. 이 실리콘 기판1의 깊이방향의 질소의 농도가 도4에 표시되어 있다. 실리콘 기판1과 측벽15과의 경계가 도 4의 그래프에서의 0. 00μm에 해당한다.
다음에, 실리사이드 프로세스를 이용하여 게이트 전극5의 위와 소스1드레인영역8상에 실리사이드막이 형성된다. 이 실리사이드 프로세스에 있어서, 우선 코발트 Co를 스퍼터법에 의해 퇴적한다 (도5참조). 이 믹싱에 의해서 실리콘 기판1과 실리사이드막10과의 계면이 평탄화된다. 여기서는, 2단계의 RTA를 이용하여 실리사이드반응을 진행시키고, 도6에 있는것처럼 코발트 실리사이드막10을 형성한다. 그 후의 미반응의 금속막9을 제거할 때의 실리콘 기판1의 단면이 도7에 표시되고 있다.
여기서 형성된 측벽15은 최종적으로는 버퍼층13이 질화산화 실리콘으로 형성되어 있다. 이 MISFET은 2층구조 측벽15에 의해서 코발트 실리사이드막10이 측벽15의 밑으로 잠입하는 것을 막고 있다. 측벽15을 구성하고 있는 질화산화 실리콘으로 이루어지는 버퍼층13과 질화실리콘층14은, 질화실리콘층14의 기계적응력(메카니칼 스트레스)에 의해, 코발트 실리사이드 CoSi2의 측벽15아래에서의 가로방향 확산을 억제하고 있다고 생각하고 있다. 이와 같이 측벽15 아래에서의 가로방향의 확산을 억제함으로써, 코발트 실리사이드 CoSi2를 이용한 실리사이드화 트랜지스터에 있어서의, 게이트내압의 열화, 게이트 산화막 신뢰성의 저하 및 게이트 전극과 소스/드레인전극과의 전기적 단락등을 억제할 수 있는 것이다. 도8 및 도9는 각각 종래 및 본 발명의 MIS 트랜지스터에서의 게이트 브레이크다운 전압과 브레이크다운이 발생하는 빈도와의 관계를 나타내는 그래프이다. 여기서는, 게이트와 소스/드레인의 단락의 빈도를 평가하기 쉽게 게이트단의 길이가 긴 216mm의 트랜지스터를 측정하고 있다. 이들 그래프에 있어서, 정(+)의 게이트 브레이크다운 전압에 의해서 브레이크다운을 일으키는 것은 P채널 트랜지스터이고, 부(-)의 게이트 브레이크다운 전압에 의해서 브레이크다운을 일으키는 것은 N채널 트랜지스터의 경우이다. 도8에 비해서 도9의 쪽이 절대치가 큰 게이트 브레이크다운 전압에서 브레이크다운하는 소자가 많은 것을 나타내고 있기 때문에, 게이트 절연막4의 밑으로 실리사이드막10이 들어가는 거리가 종래의 실리사이드막10에 비하여 짧아진 것에 의해 게이트내압의 안정성이 높아진 것이, 이들 그래프를 비교함으로써 알 수 있다.
또, 이 실시의 형태의 설명에서는, 실리사이드반응에 이용하는 금속에 코발트 Co를 사용했지만, 실리사이드를 형성할 때에 확산종이 되는 금속, 또는 이것을 포함하는 합금(예를 들면 니켈 Ni 등)을 이용하더라도 마찬가지로 잠입이 발생하기 때문에, 상기와 같이 2층구조 측벽을 이용하여 동일한 효과를 얻을 수가 있다.
2층구조의 측벽15을 가지는 MIS 트랜지스터에 있어서 실리사이드화를 행하면, 하층인 질화산화 실리콘층13에 의해 측벽15과 기판사이의 계면준위는, 종래의 질화산화 실리콘만의 측벽과 동등하게 유지된다. 여기서는 측벽15의 버퍼층13에 질화산화 실리콘을 이용했지만, 산화실리콘에 비해서 질화산화 실리콘을 이용한 쪽이 높은 핫일렉트론 내성을 얻는 점에서 유리하기 때문이다.
또, 질화실리콘층을 직접 실리콘 기판1상에 퇴적하더라도 실리사이드의 측벽15아래에서의 가로방향 성장을 억제할 수 있다고 생각된다.
또한 20∼100Å 정도의 박막게이트 산화막4상에 퇴적한 경우라도 마찬가지이다. 그러나 이들의 경우에는, 질화실리콘층 퇴적시의 응력에 의해, 질화실리콘층과 실리콘 기판1의 계면 및, 박막게이트 산화막과 실리콘 기판1의 계면에 계면준위가 다량으로 생성되고, 트랜지스터 특성이 열화하는 것을 알 수 있다. 질화실리콘층14과 질화산화 실리콘으로 이루어지는 버퍼층13을 구비하는 2층구조의 측벽15에 있어서, 하층의 버퍼층13(CVD 산화막)은 이 계면준위 생성을 억제하는 층으로서의 역할을 수행한다. 따라서 버퍼층13은, 예를 들면 산화막이어도 되며 상기 실시의 형태와 동일한 효과를 발휘한다. 측벽15의 버퍼층13을 산화막으로 하기 위해서는, 예를 들면 위에 설명한 제조공정에서 질소를 주입하는 공정을 생략하면 된다. 측벽15은 버퍼층을 구비하는 2층이상의 다층구조이면 실리콘 기판1의 위에서 발생하는 계면준위 생성의 억제를 할 수 있다고 하는, 상기 실시의 형태와 동일한 효과를 발휘한다.
또한, 상기 실시의 형태에서는 코발트 실리사이드 CoSi2를 생성할 때에 2단계의 RTA를 이용했지만, 종래는 가로방향 확산을 억제하기 위해서 이러한 2단계의 RTA를 이용하고 있었고, 한 번의 RTA에서 코발트 Co와 실리콘 Si에서 코발트 실리사이드 CoSi2를 형성해도 되며, 이 경우에는 RTA의 공정을 1공정 생략할 수 있다고 하는 효과가 생긴다.
이상과 같이, 본 발명의 MIS 트랜지스터의 제조방법에 의하면, 측벽의 질화실리콘층에 의해 실리사이드 형성시의 확산종으로 되어 있는 금속의 가로방향 확산을 억제함으로써, 코발트 실리사이드 CoSi2를 이용한 실리사이드화 트랜지스터에 있어서의, 게이트내압의 열화, 게이트 산화막 신뢰성의 저하 및, 게이트 전극과 소스/드레인전극과의 전기적 단락등을 억제할 수 있다고 하는 효과가 있다.
또 본 발명의 MIS 트랜지스터의 제조방법에 의하면, 측벽의 버퍼층에 의해서 계면준위생성을 억제함으로써 트랜지스터특성의 열화를 방지할 수 있다고 하는 효과가 있다.
또 본 발명의 MIS 트랜지스터의 제조방법에 의하면, 핫캐리어 내성이 우수한 MIS 트랜지스터를 얻을 수 있다고 하는 효과가 있다.

Claims (2)

  1. 실리콘 기판상에 MIS 트랜지스터의 게이트 절연막 및 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측의 상기 실리콘 기판상에, 그 실리콘 기판에 접하도록 질화산화실리콘층으로된 버퍼층을 형성하고, 그 버퍼층상에 질화실리콘층을 형성하는 것에 의해 그 버퍼층과 그 질화실리콘층으로된 2층 구조의 측벽을 형성하는 공정과,
    실리사이드 반응시에 실리콘에 대하여 확산종(擴散種)이 되는 코발트를 이용해서, 상기 측벽의 외측의 상기 실리콘 기판에 코발트 실리사이드막을 형성하는 공정을 구비하는 MIS 트랜지스터의 제조방법.
  2. 실리콘 기판과,
    살기 실리콘 기판상에 형성된 게이트 절연막과,
    상기 게이트 절연막상에 형성된 게이트 전극과,
    상기 게이트 전극의 양측의 상기 실리콘 기판상에 상기 실리콘 기판에 접하도록 형성된 질화산화실리콘으로된 버퍼층과,
    그 버퍼층상에 형성된 질화실리콘층으로된 2층 구조의 측벽과,
    상기 측벽의 외측의 상기 실리콘 기판에 실리사이드 반응시에 실리콘에 대하여 확산종으로되는 코발트를 이용하여 형성된 코발트 실리사이드막과를 구비하는 MIS 트랜지스터.
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