JPH11111642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11111642A JPH11111642A JP9274710A JP27471097A JPH11111642A JP H11111642 A JPH11111642 A JP H11111642A JP 9274710 A JP9274710 A JP 9274710A JP 27471097 A JP27471097 A JP 27471097A JP H11111642 A JPH11111642 A JP H11111642A
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Abstract
(57)【要約】
【課題】選択的なシリサイド層の形成工程を簡便にする
と共にバラツキの小さい安定的なものにし、そのシリサ
イド層の信頼性を向上させる。 【解決手段】半導体基板上に所定の領域に高融点金属シ
リサイド層を選択的に形成する方法において、半導体基
板を加熱しながら高融点金属膜を堆積すると共にＣｏ2
Ｓｉ膜等の第１の相構造の高融点金属シリサイド層を形
成する。そして、熱処理を施してこの第１の相構造の高
融点金属シリサイド層をＣｏＳｉ膜、ＣｏＳｉ2 膜等の
他の相構造の高融点金属シリサイド層に変換する。ここ
で、高融点金属シリサイド層の形成される領域表面と上
記の高融点金属膜との間には、多孔性を有するシリコン
酸化膜等でバリア膜が形成される。
と共にバラツキの小さい安定的なものにし、そのシリサ
イド層の信頼性を向上させる。 【解決手段】半導体基板上に所定の領域に高融点金属シ
リサイド層を選択的に形成する方法において、半導体基
板を加熱しながら高融点金属膜を堆積すると共にＣｏ2
Ｓｉ膜等の第１の相構造の高融点金属シリサイド層を形
成する。そして、熱処理を施してこの第１の相構造の高
融点金属シリサイド層をＣｏＳｉ膜、ＣｏＳｉ2 膜等の
他の相構造の高融点金属シリサイド層に変換する。ここ
で、高融点金属シリサイド層の形成される領域表面と上
記の高融点金属膜との間には、多孔性を有するシリコン
酸化膜等でバリア膜が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、絶縁ゲート電界効果トランジスタ
（ＭＯＳトランジスタという）のゲート電極、ソースお
よびドレイン拡散層表面をシリサイド化する方法に関す
る。
方法に関し、特に、絶縁ゲート電界効果トランジスタ
（ＭＯＳトランジスタという）のゲート電極、ソースお
よびドレイン拡散層表面をシリサイド化する方法に関す
る。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、ゲート電極幅や拡散層幅の寸法の縮小お
よび半導体素子を構成する材料の膜厚の低減が特に重要
になってきている。
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、ゲート電極幅や拡散層幅の寸法の縮小お
よび半導体素子を構成する材料の膜厚の低減が特に重要
になってきている。
【０００３】この中で、拡散層の浅接合化はＭＯＳトラ
ンジスタの寄生抵抗を増大させ、ＭＯＳトランジスタの
駆動能力を低減させるようになる。また、ゲート電極あ
るいはゲート電極配線幅の縮小およびゲート電極材料の
薄膜化は、必然的にこれらの配線抵抗の増加をまねき、
回路動作の遅延に大きな影響を及ぼすようになる。
ンジスタの寄生抵抗を増大させ、ＭＯＳトランジスタの
駆動能力を低減させるようになる。また、ゲート電極あ
るいはゲート電極配線幅の縮小およびゲート電極材料の
薄膜化は、必然的にこれらの配線抵抗の増加をまねき、
回路動作の遅延に大きな影響を及ぼすようになる。
【０００４】そこで、微細化される半導体素子において
は、拡散層の表面あるいはゲート電極の表面に高融点金
属シリサイドを形成する技術が重要になってくる。特
に、高融点金属としてコバルト等の高融点金属を用いた
シリサイド化技術あるいはサリサイド化技術は、微細な
ＭＯＳトランジスタにとり必須となる。
は、拡散層の表面あるいはゲート電極の表面に高融点金
属シリサイドを形成する技術が重要になってくる。特
に、高融点金属としてコバルト等の高融点金属を用いた
シリサイド化技術あるいはサリサイド化技術は、微細な
ＭＯＳトランジスタにとり必須となる。
【０００５】この場合に、シリサイド層の抵抗均一性の
制御が難しく種々の方法が検討されている。例えばコバ
ルトのシリサイド化の場合、シリコンとの熱反応の制御
が特に難しい。従来のこのようなコバルトによるサリサ
イドプロセスとしては、特開平２−４５９２３号公報に
開示された方法がある（以下、第１の従来例と記す）。
あるいは、特開平７−８６５５９号公報に記載された方
法がある（以下、第２の従来例と記す）。
制御が難しく種々の方法が検討されている。例えばコバ
ルトのシリサイド化の場合、シリコンとの熱反応の制御
が特に難しい。従来のこのようなコバルトによるサリサ
イドプロセスとしては、特開平２−４５９２３号公報に
開示された方法がある（以下、第１の従来例と記す）。
あるいは、特開平７−８６５５９号公報に記載された方
法がある（以下、第２の従来例と記す）。
【０００６】初めに、第１の従来の技術を図７に基づい
て説明する。ここで、図７はコバルトによるサリサイド
形成を工程順に示した断面図である。
て説明する。ここで、図７はコバルトによるサリサイド
形成を工程順に示した断面図である。
【０００７】図７（ａ）に示すようにＰ型シリコン基板
１０１にＮウエル１０２を既知の方法により形成する。
次に、Ｐ型シリコン基板１０１表面にフィールド酸化膜
１０３を選択酸化法により形成する。このフィールド酸
化膜１０３に囲まれた活性領域に順次シリコン酸化膜な
どのゲート酸化膜１０４と多結晶シリコンを成長し、多
結晶シリコンにリン不純物を既知の手法によりドープし
て多結晶シリコンの電気的抵抗の低減を図る。
１０１にＮウエル１０２を既知の方法により形成する。
次に、Ｐ型シリコン基板１０１表面にフィールド酸化膜
１０３を選択酸化法により形成する。このフィールド酸
化膜１０３に囲まれた活性領域に順次シリコン酸化膜な
どのゲート酸化膜１０４と多結晶シリコンを成長し、多
結晶シリコンにリン不純物を既知の手法によりドープし
て多結晶シリコンの電気的抵抗の低減を図る。
【０００８】次に、公知のフォトリソグラフィ法とドラ
イエッチ法により、上記の多結晶シリコンをパターンニ
ングしてゲート電極１０５を形成する。そして、フォト
リソグラフィ法とイオン注入法により、低濃度のＮ型不
純物拡散層１０７と低濃度のＰ型不純物拡散層１０８を
形成する。次に、ゲート電極１０５の側壁にシリコン酸
化膜あるいはシリコン窒化膜から構成されるサイドウォ
ール・スペーサ１０６を公知の化学気相成長（ＣＶＤ）
法とドライエッチング法を用いて形成する。
イエッチ法により、上記の多結晶シリコンをパターンニ
ングしてゲート電極１０５を形成する。そして、フォト
リソグラフィ法とイオン注入法により、低濃度のＮ型不
純物拡散層１０７と低濃度のＰ型不純物拡散層１０８を
形成する。次に、ゲート電極１０５の側壁にシリコン酸
化膜あるいはシリコン窒化膜から構成されるサイドウォ
ール・スペーサ１０６を公知の化学気相成長（ＣＶＤ）
法とドライエッチング法を用いて形成する。
【０００９】次に、図７（ｂ）に示すようにフォトリソ
グラフィ法とイオン注入法により、高濃度のＮ型不純物
拡散層と高濃度のＰ型不純物拡散層を形成する。かくし
て、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造となるＮ型ソース・ドレイン拡散層１０９とＰ
型ソース・ドレイン拡散層１１０が形成されるようにな
る。次にゲート電極である多結晶シリコンの表面とシリ
コン基板の表面の自然酸化膜（図示せず）を除去し、コ
バルト膜１１１をシリコン基板の加熱を行わないでスパ
ッタする。その後にシリコン基板表面を空気に曝すこと
なく、同じ真空装置内でＣｏＳｉ2 膜１１２が形成され
る温度にまでシリコン基板を加熱する。この場合、加熱
温度は５００℃から８００℃の温度に加熱する。
グラフィ法とイオン注入法により、高濃度のＮ型不純物
拡散層と高濃度のＰ型不純物拡散層を形成する。かくし
て、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造となるＮ型ソース・ドレイン拡散層１０９とＰ
型ソース・ドレイン拡散層１１０が形成されるようにな
る。次にゲート電極である多結晶シリコンの表面とシリ
コン基板の表面の自然酸化膜（図示せず）を除去し、コ
バルト膜１１１をシリコン基板の加熱を行わないでスパ
ッタする。その後にシリコン基板表面を空気に曝すこと
なく、同じ真空装置内でＣｏＳｉ2 膜１１２が形成され
る温度にまでシリコン基板を加熱する。この場合、加熱
温度は５００℃から８００℃の温度に加熱する。
【００１０】次に、図７（ｃ）に示すように硫酸、過酸
化水素混合液により、フィールド酸化膜１０３およびサ
イドウォール・スペーサ１０６上に存在する未反応のコ
バルト膜１１１）を選択的にウエットエッチングする。
そして、絶縁膜上すなわちフィールド酸化膜１０３およ
びウォール・スペーサ１０６表面にコバルトシリサイド
層を形成させないで、ＭＯＳトランジスタのゲート電極
１０５、Ｎ型ソース・ドレイン拡散層１０９およびＰ型
ソース・ドレイン拡散層１１０表面に選択的にＣｏＳｉ
2 膜１１２を形成する。
化水素混合液により、フィールド酸化膜１０３およびサ
イドウォール・スペーサ１０６上に存在する未反応のコ
バルト膜１１１）を選択的にウエットエッチングする。
そして、絶縁膜上すなわちフィールド酸化膜１０３およ
びウォール・スペーサ１０６表面にコバルトシリサイド
層を形成させないで、ＭＯＳトランジスタのゲート電極
１０５、Ｎ型ソース・ドレイン拡散層１０９およびＰ型
ソース・ドレイン拡散層１１０表面に選択的にＣｏＳｉ
2 膜１１２を形成する。
【００１１】次に、第２の従来の技術を図８に基づいて
説明する。ここで、図８もコバルト等の金属膜によるサ
リサイド形成を工程順に示した断面図である。
説明する。ここで、図８もコバルト等の金属膜によるサ
リサイド形成を工程順に示した断面図である。
【００１２】図８（ａ）に示すように、シリコン基板２
０１表面に素子分離領域２０２を形成する。そして、こ
の素子分離領域２０２に囲まれた活性領域に順次シリコ
ン酸化膜などのゲート酸化膜２０３と多結晶シリコンを
成長し、多結晶シリコンにリン不純物を既知の手法によ
りドープして多結晶シリコンの電気的抵抗の低減を図
る。そして、公知のフォトリソグラフィ法とドライエッ
チ法により、上記の多結晶シリコンをパターンニングし
て多結晶シリコンゲート２０４を形成する。そして、多
結晶シリコンゲート２０４の側壁にサイドウォール２０
５を公知の方法で形成する。
０１表面に素子分離領域２０２を形成する。そして、こ
の素子分離領域２０２に囲まれた活性領域に順次シリコ
ン酸化膜などのゲート酸化膜２０３と多結晶シリコンを
成長し、多結晶シリコンにリン不純物を既知の手法によ
りドープして多結晶シリコンの電気的抵抗の低減を図
る。そして、公知のフォトリソグラフィ法とドライエッ
チ法により、上記の多結晶シリコンをパターンニングし
て多結晶シリコンゲート２０４を形成する。そして、多
結晶シリコンゲート２０４の側壁にサイドウォール２０
５を公知の方法で形成する。
【００１３】次に、全面に、コバルト膜２０６とチタン
膜２０７とを連続的にスパッタ法で堆積させる。ここ
で、これらの金属膜の膜厚はそれぞれ１０ｎｍ程度に設
定される。そして、急速熱アニール（ＲＴＡ）法であっ
て窒素雰囲気中で７００℃程度の熱処理を施す。このよ
うにして、図８（ｂ）に示すように、シリコン基板２０
１表面および多結晶シリコンゲート２０４表面にコバル
トシリサイド２０８を形成する。このとき、素子分離領
域２０２およびサイドウォール２０５のシリコン酸化膜
上のコバルト膜２０６はシリサイド化せず未反応のまま
である。また、この熱処理でチタン膜２０７は全て窒化
チタン膜２０９に変化するようになる。
膜２０７とを連続的にスパッタ法で堆積させる。ここ
で、これらの金属膜の膜厚はそれぞれ１０ｎｍ程度に設
定される。そして、急速熱アニール（ＲＴＡ）法であっ
て窒素雰囲気中で７００℃程度の熱処理を施す。このよ
うにして、図８（ｂ）に示すように、シリコン基板２０
１表面および多結晶シリコンゲート２０４表面にコバル
トシリサイド２０８を形成する。このとき、素子分離領
域２０２およびサイドウォール２０５のシリコン酸化膜
上のコバルト膜２０６はシリサイド化せず未反応のまま
である。また、この熱処理でチタン膜２０７は全て窒化
チタン膜２０９に変化するようになる。
【００１４】次に、上記の未反応のコバルト膜２０６と
窒化チタン膜２０９とを選択的にウエットエッチングす
る。このようにして、図８（ｃ）に示すように、シリコ
ン基板２０１上において、ＭＯＳトランジスタのゲート
あるいはソース・ドレイン領域に選択的にコバルトシリ
サイド２０８が形成される。
窒化チタン膜２０９とを選択的にウエットエッチングす
る。このようにして、図８（ｃ）に示すように、シリコ
ン基板２０１上において、ＭＯＳトランジスタのゲート
あるいはソース・ドレイン領域に選択的にコバルトシリ
サイド２０８が形成される。
【００１５】
【発明が解決しようとする課題】しかし、上述した第１
の従来例では、ＣｏＳｉ2 膜が形成される温度におい
て、フィールド酸化膜１０３あるいはサイドウォール・
スペーサ１０６等の絶縁膜上においてもコバルトとの反
応が生じＣｏＳｉX 膜が形成される。一旦、このように
形成されたＣｏＳｉx 膜は、ウエットエッチングされ難
く、例えば塩酸と過酸化水素の混合水溶液を用いてこの
絶縁膜上に形成されたＣｏＳｉX 膜をエッチングを行う
とゲートあるいは拡散層上に形成されているＣｏＳｉ2
膜もエッチングされてしまう。このために、微細ＭＯＳ
トランジスタの形成で、ソース・ドレイン拡散層あるい
はゲート電極の抵抗、具体的には、これらのシート抵抗
が増大するようになる。
の従来例では、ＣｏＳｉ2 膜が形成される温度におい
て、フィールド酸化膜１０３あるいはサイドウォール・
スペーサ１０６等の絶縁膜上においてもコバルトとの反
応が生じＣｏＳｉX 膜が形成される。一旦、このように
形成されたＣｏＳｉx 膜は、ウエットエッチングされ難
く、例えば塩酸と過酸化水素の混合水溶液を用いてこの
絶縁膜上に形成されたＣｏＳｉX 膜をエッチングを行う
とゲートあるいは拡散層上に形成されているＣｏＳｉ2
膜もエッチングされてしまう。このために、微細ＭＯＳ
トランジスタの形成で、ソース・ドレイン拡散層あるい
はゲート電極の抵抗、具体的には、これらのシート抵抗
が増大するようになる。
【００１６】また、このように形成されるコバルトシリ
サイド層の膜厚制御が難しくなる。そして、半導体装置
の形成される半導体チップ内あるいは半導体ウェーハ内
でのＭＯＳトランジスタのゲート電極およびソース・ド
レイン拡散層の層抵抗のバラツキ低減が難しい。そし
て、ＭＯＳトランジスタの特性のバラツキも増加するよ
うになる。
サイド層の膜厚制御が難しくなる。そして、半導体装置
の形成される半導体チップ内あるいは半導体ウェーハ内
でのＭＯＳトランジスタのゲート電極およびソース・ド
レイン拡散層の層抵抗のバラツキ低減が難しい。そし
て、ＭＯＳトランジスタの特性のバラツキも増加するよ
うになる。
【００１７】また、上述した第２の従来例では、コバル
ト膜２０６とチタン膜２０７がスパッタ法で積層して形
成される。また、熱処理の条件によっては、コバルト膜
とチタン膜との熱反応によりコバルト・チタンの混晶シ
リサイドが形成される。このために、シリサイド工程が
増加したり製造工程が複雑になってしまう。
ト膜２０６とチタン膜２０７がスパッタ法で積層して形
成される。また、熱処理の条件によっては、コバルト膜
とチタン膜との熱反応によりコバルト・チタンの混晶シ
リサイドが形成される。このために、シリサイド工程が
増加したり製造工程が複雑になってしまう。
【００１８】また、この場合もコバルトシリサイド層の
膜厚制御が難しくなる。そして、前述したように、半導
体チップ内あるいは半導体ウェーハ内でのＭＯＳトラン
ジスタの特性のバラツキも増加する。
膜厚制御が難しくなる。そして、前述したように、半導
体チップ内あるいは半導体ウェーハ内でのＭＯＳトラン
ジスタの特性のバラツキも増加する。
【００１９】さらに、ＭＯＳトランジスタの微細化、高
集積化に伴い、ゲート電極あるいはソース・ドレイン拡
散層の最小寸法が０．５μｍ以下になると、このゲート
電極あるいは拡散層シート抵抗値は、幅の広い領域で得
られるＣｏＳｉ2 膜のシート抵抗値に比べ高くなる。す
なわち、その出来上がったシリサイド層の抵抗値がその
寸法依存性を有し、ＭＯＳトランジスタあるいは半導体
デバイスの設計が難しくなる。
集積化に伴い、ゲート電極あるいはソース・ドレイン拡
散層の最小寸法が０．５μｍ以下になると、このゲート
電極あるいは拡散層シート抵抗値は、幅の広い領域で得
られるＣｏＳｉ2 膜のシート抵抗値に比べ高くなる。す
なわち、その出来上がったシリサイド層の抵抗値がその
寸法依存性を有し、ＭＯＳトランジスタあるいは半導体
デバイスの設計が難しくなる。
【００２０】以上のことから、微細な構造を有する半導
体デバイスでは、０．５μｍ以下の寸法幅におけるゲー
ト電極および拡散層の抵抗値を小さくでき、かつ、絶縁
膜上でコバルトの熱反応を抑え、選択的にゲート電極お
よび拡散層上にＣｏＳｉ2 膜を形成できるサリサイド方
法が望まれている。
体デバイスでは、０．５μｍ以下の寸法幅におけるゲー
ト電極および拡散層の抵抗値を小さくでき、かつ、絶縁
膜上でコバルトの熱反応を抑え、選択的にゲート電極お
よび拡散層上にＣｏＳｉ2 膜を形成できるサリサイド方
法が望まれている。
【００２１】本発明の主目的は、上述した問題点を全て
解決すると共に、シリサイド化される領域の寸法が非常
に微細化し０．１μｍ程度になっても、高品質のシリサ
イド層が形成できる方法を提供することにある。
解決すると共に、シリサイド化される領域の寸法が非常
に微細化し０．１μｍ程度になっても、高品質のシリサ
イド層が形成できる方法を提供することにある。
【００２２】また、本発明の別の主目的は、ＭＯＳトラ
ンジスタの製造工程で、シリサイド層の形成工程を簡便
にすると共に、その形成工程を安定的なものとし製造コ
スト低減を容易にすることにある。
ンジスタの製造工程で、シリサイド層の形成工程を簡便
にすると共に、その形成工程を安定的なものとし製造コ
スト低減を容易にすることにある。
【００２３】
【課題を解決するための手段】このために、本発明の半
導体装置の製造方法は、半導体基板上に部分的に形成さ
れる絶縁膜間に高融点金属シリサイド層を選択的に形成
する半導体装置の製造方法であって、前記半導体基板を
加熱しながら高融点金属膜を堆積すると共に第１の相構
造の高融点金属シリサイド層を形成する工程と、未反応
の前記高融点金属膜を除去する工程と、熱処理を行って
前記第１の相構造の高融点金属シリサイド層を第２の相
構造あるいは第３の相構造の高融点金属シリサイド層に
変換する工程とを含む。
導体装置の製造方法は、半導体基板上に部分的に形成さ
れる絶縁膜間に高融点金属シリサイド層を選択的に形成
する半導体装置の製造方法であって、前記半導体基板を
加熱しながら高融点金属膜を堆積すると共に第１の相構
造の高融点金属シリサイド層を形成する工程と、未反応
の前記高融点金属膜を除去する工程と、熱処理を行って
前記第１の相構造の高融点金属シリサイド層を第２の相
構造あるいは第３の相構造の高融点金属シリサイド層に
変換する工程とを含む。
【００２４】あるいは、半導体基板上に部分的に形成さ
れる絶縁膜間に高融点金属シリサイド層を選択的に形成
する半導体装置の製造方法において、前記半導体基板を
加熱しながら高真空中で高融点金属膜を堆積する工程
と、前記高真空を破ることなく前記半導体基板を加熱し
て第１の相構造の高融点金属シリサイド層を形成する工
程と、未反応の前記高融点金属膜を除去する工程と、熱
処理を行って前記第１の相構造の高融点金属シリサイド
層を第２の相構造あるいは第３の相構造の高融点金属シ
リサイド層に変換する工程とを含む。
れる絶縁膜間に高融点金属シリサイド層を選択的に形成
する半導体装置の製造方法において、前記半導体基板を
加熱しながら高真空中で高融点金属膜を堆積する工程
と、前記高真空を破ることなく前記半導体基板を加熱し
て第１の相構造の高融点金属シリサイド層を形成する工
程と、未反応の前記高融点金属膜を除去する工程と、熱
処理を行って前記第１の相構造の高融点金属シリサイド
層を第２の相構造あるいは第３の相構造の高融点金属シ
リサイド層に変換する工程とを含む。
【００２５】ここで、前記熱処理を通して、前記第１の
相構造の高融点金属シリサイド層が初めに前記第２の相
構造の高融点金属シリサイド層に変換され、次に、前記
第２の相構造の高融点金属シリサイド層が第３の相構造
の高融点金属シリサイド層に変換される。
相構造の高融点金属シリサイド層が初めに前記第２の相
構造の高融点金属シリサイド層に変換され、次に、前記
第２の相構造の高融点金属シリサイド層が第３の相構造
の高融点金属シリサイド層に変換される。
【００２６】また、半導体基板上の前記高融点金属シリ
サイド層の形成される領域表面と前記高融点金属膜との
間にバリア膜が形成され、前記バリア膜は前記高融点金
属を通過させるがシリコンの通過を阻止する材料で構成
される。そして、このバリア膜は多孔性を有するシリコ
ン酸化膜で形成されている。
サイド層の形成される領域表面と前記高融点金属膜との
間にバリア膜が形成され、前記バリア膜は前記高融点金
属を通過させるがシリコンの通過を阻止する材料で構成
される。そして、このバリア膜は多孔性を有するシリコ
ン酸化膜で形成されている。
【００２７】また、前記高融点金属膜はコバルトで形成
され、堆積時の半導体基板の加熱温度が４００℃から５
００℃の範囲になるように設定される。
され、堆積時の半導体基板の加熱温度が４００℃から５
００℃の範囲になるように設定される。
【００２８】そして、前記第１の相構造の高融点金属シ
リサイド層がＣｏ2 Ｓｉであり前記第２の相構造の高融
点金属シリサイド層がＣｏＳｉであり前記第３の相構造
の高融点金属シリサイド層がＣｏＳｉ2 である。ここ
で、前記ＣｏＳｉ2 で構成される第３の相構造の高融点
金属シリサイド層はエピタキシャル成長される。
リサイド層がＣｏ2 Ｓｉであり前記第２の相構造の高融
点金属シリサイド層がＣｏＳｉであり前記第３の相構造
の高融点金属シリサイド層がＣｏＳｉ2 である。ここ
で、前記ＣｏＳｉ2 で構成される第３の相構造の高融点
金属シリサイド層はエピタキシャル成長される。
【００２９】また、前記第１の相構造の高融点金属シリ
サイド層が形成された後であって前記熱処理が行われる
前工程に、前記未反応の高融点金属膜が硫酸と過酸化水
素水を含む混合液によりエッチング除去される。
サイド層が形成された後であって前記熱処理が行われる
前工程に、前記未反応の高融点金属膜が硫酸と過酸化水
素水を含む混合液によりエッチング除去される。
【００３０】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に部分的に形成される絶縁膜間に高融
点金属シリサイド層を選択的に形成する半導体装置の製
造方法であって、前記半導体基板を加熱しながら高融点
金属膜を付着させると同時に前記高融点金属膜を熱反応
で第１の相構造の高融点金属シリサイド層に変換する工
程と、未反応の前記高融点金属膜を除去する工程と、熱
処理を行って前記第１の相構造の高融点金属シリサイド
層を第２の相構造あるいは第３の相構造の高融点金属シ
リサイド層に変換する工程とを含む。
は、半導体基板上に部分的に形成される絶縁膜間に高融
点金属シリサイド層を選択的に形成する半導体装置の製
造方法であって、前記半導体基板を加熱しながら高融点
金属膜を付着させると同時に前記高融点金属膜を熱反応
で第１の相構造の高融点金属シリサイド層に変換する工
程と、未反応の前記高融点金属膜を除去する工程と、熱
処理を行って前記第１の相構造の高融点金属シリサイド
層を第２の相構造あるいは第３の相構造の高融点金属シ
リサイド層に変換する工程とを含む。
【００３１】ここで、前記高融点金属膜がコバルトで形
成されその成膜速度は前記第１の相構造の高融点金属シ
リサイド層への変換速度より小さくなるように設定され
ている。そして、前記高融点金属膜の成膜速度は０．０
５ｎｍ以上であり０．３ｎｍ以下となる範囲に設定され
る。
成されその成膜速度は前記第１の相構造の高融点金属シ
リサイド層への変換速度より小さくなるように設定され
ている。そして、前記高融点金属膜の成膜速度は０．０
５ｎｍ以上であり０．３ｎｍ以下となる範囲に設定され
る。
【００３２】以上、本発明の主要部の特徴は、高融点金
属膜のスパッタ法等による成膜温度を比較的に高温に設
定し、この高融点金属膜を、初めに、全て第１の相構造
の高融点シリサイド層に変換するところにある。
属膜のスパッタ法等による成膜温度を比較的に高温に設
定し、この高融点金属膜を、初めに、全て第１の相構造
の高融点シリサイド層に変換するところにある。
【００３３】ここで、この第１の相構造の高融点シリサ
イド層を高い制御性のもとに安定的に形成するために、
高融点金属シリサイド層の形成される領域表面と上記の
高融点金属膜との間に、多孔性を有するシリコン酸化膜
等でバリア膜を形成する。
イド層を高い制御性のもとに安定的に形成するために、
高融点金属シリサイド層の形成される領域表面と上記の
高融点金属膜との間に、多孔性を有するシリコン酸化膜
等でバリア膜を形成する。
【００３４】または、半導体基板を加熱しながら高融点
金属を半導体基板表面に付着させると同時にこの付着し
た高融点金属を熱反応で第１の相構造の高融点金属シリ
サイド層に変換する。そこで、高融点金属の付着速度が
第１の相構造の高融点金属シリサイド層への変換速度よ
り小さくなるように設定される。
金属を半導体基板表面に付着させると同時にこの付着し
た高融点金属を熱反応で第１の相構造の高融点金属シリ
サイド層に変換する。そこで、高融点金属の付着速度が
第１の相構造の高融点金属シリサイド層への変換速度よ
り小さくなるように設定される。
【００３５】このようにして、高融点金属膜を全て第１
の相構造の高融点金属シリサイド層に変換した後に、熱
処理を行って上記の第１の相構造の高融点金属シリサイ
ド層を第２の相構造あるいは第３の相構造の高融点金属
シリサイド層に変換する。
の相構造の高融点金属シリサイド層に変換した後に、熱
処理を行って上記の第１の相構造の高融点金属シリサイ
ド層を第２の相構造あるいは第３の相構造の高融点金属
シリサイド層に変換する。
【００３６】また、順番に、第１の相構造の高融点シリ
サイド層を半導体基板上に形成し、この第１の相構造の
高融点シリサイド層を第２の相構造の高融点シリサイド
層に変換し、さらに、第２の相構造の高融点シリサイド
層を第３の相構造の高融点金属シリサイド層に変換する
と、最終的なシリサイド層すなわち第３の相構造の高融
点金属シリサイド層はエピタキシャル成長し単結晶構造
になる。
サイド層を半導体基板上に形成し、この第１の相構造の
高融点シリサイド層を第２の相構造の高融点シリサイド
層に変換し、さらに、第２の相構造の高融点シリサイド
層を第３の相構造の高融点金属シリサイド層に変換する
と、最終的なシリサイド層すなわち第３の相構造の高融
点金属シリサイド層はエピタキシャル成長し単結晶構造
になる。
【００３７】そして、最終的に形成されるシリサイド層
の抵抗値は低下すると共に、ウェーハ面内でのその膜厚
のバラツキが大幅に低減する。また、出来上がったコバ
ルトシリサイド層の抵抗値はそのパターン寸法依存性を
持たず、ＭＯＳトランジスタあるいは半導体デバイスの
設計を非常に容易にする。
の抵抗値は低下すると共に、ウェーハ面内でのその膜厚
のバラツキが大幅に低減する。また、出来上がったコバ
ルトシリサイド層の抵抗値はそのパターン寸法依存性を
持たず、ＭＯＳトランジスタあるいは半導体デバイスの
設計を非常に容易にする。
【００３８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１および図２に基づいて説明する。図１と図２は、
本発明でコバルトシリサイド層を形成する場合の製造工
程順の断面図である。
を図１および図２に基づいて説明する。図１と図２は、
本発明でコバルトシリサイド層を形成する場合の製造工
程順の断面図である。
【００３９】図１（ａ）に示すように、例えば導電型が
Ｐ型のシリコン基板１の表面に選択的に素子分離絶縁膜
２を形成する。ここで、素子分離絶縁膜２は通常のＬＯ
ＣＯＳ法あるいはトレンチ素子分離法等で形成される。
そして、素子分離絶縁膜２の形成されていない領域のシ
リコン基板１の表面に、例えば、ＭＯＳトランジスタの
ソース・ドレイン領域となる拡散層３を形成する。ここ
で、拡散層３はヒ素不純物等を含有する導電型がＮ型の
拡散層である。
Ｐ型のシリコン基板１の表面に選択的に素子分離絶縁膜
２を形成する。ここで、素子分離絶縁膜２は通常のＬＯ
ＣＯＳ法あるいはトレンチ素子分離法等で形成される。
そして、素子分離絶縁膜２の形成されていない領域のシ
リコン基板１の表面に、例えば、ＭＯＳトランジスタの
ソース・ドレイン領域となる拡散層３を形成する。ここ
で、拡散層３はヒ素不純物等を含有する導電型がＮ型の
拡散層である。
【００４０】次に、拡散層３上の自然酸化膜を希フッ酸
系の化学溶液で除去する。そして、バリア膜４を拡散層
３上に形成する。このバリア膜４は、後述するようにシ
リコン原子の拡散を阻止する膜であり、膜厚が１ｎｍ程
度で多孔性を有するシリコン酸化膜で構成される。この
ような多孔性を有するシリコン酸化膜は、シリコン基板
１を硝酸水溶液中で熱することで形成される。あるい
は、アンモニア水溶液と過酸化水素水との混合溶液中で
熱することでも形成できる。
系の化学溶液で除去する。そして、バリア膜４を拡散層
３上に形成する。このバリア膜４は、後述するようにシ
リコン原子の拡散を阻止する膜であり、膜厚が１ｎｍ程
度で多孔性を有するシリコン酸化膜で構成される。この
ような多孔性を有するシリコン酸化膜は、シリコン基板
１を硝酸水溶液中で熱することで形成される。あるい
は、アンモニア水溶液と過酸化水素水との混合溶液中で
熱することでも形成できる。
【００４１】このようにして、シリコン基板１表面にバ
リア膜４を形成した後、マルチチャンバーで構成される
マルチチャンバー装置内でコバルト膜５をスパッタ成膜
する。ここで、マルチチャンバー装置は１０-9Ｔｏｒｒ
程度の高真空にできるものであり、スパッタ成膜は４５
０℃程度の高温で行われる。そして、コバルト膜５の膜
厚は１０ｎｍ程度に設定される。また、スパッタでの成
膜速度は０．５ｎｍ／ｓｅｃ程度に設定される。
リア膜４を形成した後、マルチチャンバーで構成される
マルチチャンバー装置内でコバルト膜５をスパッタ成膜
する。ここで、マルチチャンバー装置は１０-9Ｔｏｒｒ
程度の高真空にできるものであり、スパッタ成膜は４５
０℃程度の高温で行われる。そして、コバルト膜５の膜
厚は１０ｎｍ程度に設定される。また、スパッタでの成
膜速度は０．５ｎｍ／ｓｅｃ程度に設定される。
【００４２】このような温度のスパッタでは、拡散層３
表面が一部シリサイド化される。このシリサイド化で
は、Ｃｏ2 Ｓｉ膜が形成されるようになる。ここで、コ
バルト膜５のコバルト原子はバリア膜４を通ってシリコ
ン基板１の表面に移動する。しかし、シリコン基板１表
面のシリコン原子はコバルト膜５側に拡散しない。これ
は、本発明の特徴であるバリア膜４がシリコン原子の拡
散を阻止する膜で形成されるためである。なお、このス
パッタ成膜の温度は４００〜５００℃の範囲が非常に効
果的となる。
表面が一部シリサイド化される。このシリサイド化で
は、Ｃｏ2 Ｓｉ膜が形成されるようになる。ここで、コ
バルト膜５のコバルト原子はバリア膜４を通ってシリコ
ン基板１の表面に移動する。しかし、シリコン基板１表
面のシリコン原子はコバルト膜５側に拡散しない。これ
は、本発明の特徴であるバリア膜４がシリコン原子の拡
散を阻止する膜で形成されるためである。なお、このス
パッタ成膜の温度は４００〜５００℃の範囲が非常に効
果的となる。
【００４３】次に、シリコン基板１を、上記のマルチチ
ャンバー装置の別のチャンバーに真空移送し、１０-9Ｔ
ｏｒｒ程度の高真空中で熱処理を行う。コバルト膜は非
常に酸化され易くこの酸化があるとコバルトのシリサイ
ド化が難しくなる。しかし、このようにシリコン基板を
空気中に曝さないように真空移送することで、このよう
な問題は無くなる。
ャンバー装置の別のチャンバーに真空移送し、１０-9Ｔ
ｏｒｒ程度の高真空中で熱処理を行う。コバルト膜は非
常に酸化され易くこの酸化があるとコバルトのシリサイ
ド化が難しくなる。しかし、このようにシリコン基板を
空気中に曝さないように真空移送することで、このよう
な問題は無くなる。
【００４４】ここで、熱処理温度は４５０℃程度に設定
され、熱処理時間は３０ｓｅｃ程度となる。この熱処理
で、全てのコバルト膜５のコバルト原子がバリア膜４を
通って拡散層３表面に拡散し、この拡散層３表面にＣｏ
2 Ｓｉ膜６が完全に形成されるようになる。このＣｏ2
Ｓｉ膜６が第１の相構造の高融点金属シリサイド層であ
る。このシリサイド層は多結晶構造であり斜方晶系を有
する。
され、熱処理時間は３０ｓｅｃ程度となる。この熱処理
で、全てのコバルト膜５のコバルト原子がバリア膜４を
通って拡散層３表面に拡散し、この拡散層３表面にＣｏ
2 Ｓｉ膜６が完全に形成されるようになる。このＣｏ2
Ｓｉ膜６が第１の相構造の高融点金属シリサイド層であ
る。このシリサイド層は多結晶構造であり斜方晶系を有
する。
【００４５】なお、この熱処理で拡散層３表面のシリコ
ン原子は、バリア膜４でコバルト膜５に移動するのが阻
止される。このために、バリア膜４上あるいは素子分離
絶縁膜２上にＣｏ2 Ｓｉ膜６が形成されることは全くな
くなる。
ン原子は、バリア膜４でコバルト膜５に移動するのが阻
止される。このために、バリア膜４上あるいは素子分離
絶縁膜２上にＣｏ2 Ｓｉ膜６が形成されることは全くな
くなる。
【００４６】次に、硫酸と過酸化水素水の混合溶液にシ
リコン基板１を一定時間にわたって入れ、素子分離絶縁
膜２上のコバルト膜５を選択的にエッチング除去する。
このようにして、図１（ｃ）に示すように、シリコン基
板１表面に形成した拡散層３上のみにＣｏ2 Ｓｉ膜６を
形成する。ここで、絶縁膜である素子分離絶縁膜２上に
は全くＣｏ2 Ｓｉ膜６は形成されない。また、拡散層３
上のＣｏ2 Ｓｉ膜６上にはバリア膜４が残存する。
リコン基板１を一定時間にわたって入れ、素子分離絶縁
膜２上のコバルト膜５を選択的にエッチング除去する。
このようにして、図１（ｃ）に示すように、シリコン基
板１表面に形成した拡散層３上のみにＣｏ2 Ｓｉ膜６を
形成する。ここで、絶縁膜である素子分離絶縁膜２上に
は全くＣｏ2 Ｓｉ膜６は形成されない。また、拡散層３
上のＣｏ2 Ｓｉ膜６上にはバリア膜４が残存する。
【００４７】次に、塩酸と過酸化水素水の混合溶液およ
びアンモニア水溶液と過酸化水素水の混合溶液でシリコ
ン基板を洗浄をする。ここで、バリア膜４は、上記の混
合溶液でＣｏ2 Ｓｉ膜６が腐食するのを防止する。通
常、Ｃｏ2 Ｓｉ膜は塩酸と過酸化水素水の混合溶液によ
ってエッチングされる。
びアンモニア水溶液と過酸化水素水の混合溶液でシリコ
ン基板を洗浄をする。ここで、バリア膜４は、上記の混
合溶液でＣｏ2 Ｓｉ膜６が腐食するのを防止する。通
常、Ｃｏ2 Ｓｉ膜は塩酸と過酸化水素水の混合溶液によ
ってエッチングされる。
【００４８】次に、窒素雰囲気でのＲＴＡによる第１の
シンターを施す。ここで、この第１のシンターでは、温
度が６００℃で処理時間が６０ｓｅｃ程度に設定され
る。そして、図２（ａ）に示すように、Ｃｏ2 Ｓｉ膜６
がＣｏＳｉ膜７に相転移するようになる。このようにし
て、拡散層３表面にＣｏＳｉ膜７が形成されることにな
る。このＣｏＳｉ膜７が第２の相構造の高融点金属シリ
サイド層である。このシリサイド層は多結晶構造であり
立方晶系を有する。
シンターを施す。ここで、この第１のシンターでは、温
度が６００℃で処理時間が６０ｓｅｃ程度に設定され
る。そして、図２（ａ）に示すように、Ｃｏ2 Ｓｉ膜６
がＣｏＳｉ膜７に相転移するようになる。このようにし
て、拡散層３表面にＣｏＳｉ膜７が形成されることにな
る。このＣｏＳｉ膜７が第２の相構造の高融点金属シリ
サイド層である。このシリサイド層は多結晶構造であり
立方晶系を有する。
【００４９】次に、再度、窒素雰囲気でのＲＴＡを行い
第２のシンターを施す。ここで、この第２のシンターで
は、温度が８００℃で処理時間が１０ｓｅｃ程度に設定
される。そして、図２（ｂ）に示すように、今度はＣｏ
Ｓｉ膜７がＣｏＳｉ2 ８に相転移するようになる。この
ＣｏＳｉ2 ８が第３の相構造の高融点金属シリサイド層
である。このシリサイド層はエピタキシャル成長して形
成され、立方晶系の単結晶構造となる。なお、このＣｏ
Ｓｉ2 ８結晶の格子定数はシリコン結晶のものに非常に
近くなる。このようにしてから、バリア膜４をウェット
エッチングで除去する。
第２のシンターを施す。ここで、この第２のシンターで
は、温度が８００℃で処理時間が１０ｓｅｃ程度に設定
される。そして、図２（ｂ）に示すように、今度はＣｏ
Ｓｉ膜７がＣｏＳｉ2 ８に相転移するようになる。この
ＣｏＳｉ2 ８が第３の相構造の高融点金属シリサイド層
である。このシリサイド層はエピタキシャル成長して形
成され、立方晶系の単結晶構造となる。なお、このＣｏ
Ｓｉ2 ８結晶の格子定数はシリコン結晶のものに非常に
近くなる。このようにしてから、バリア膜４をウェット
エッチングで除去する。
【００５０】以上のようにして、最終的に、シリコン基
板１上の拡散層３表面に選択的にＣｏＳｉ2 膜８が形成
されることになる。そして、素子分離絶縁膜２上には全
くＣｏＳｉ2 膜８は形成されないことになる。また、こ
のようにして形成されたＣｏＳｉ2 膜８は、エピタキシ
ャル成長で形成するために低抵抗層になる。
板１上の拡散層３表面に選択的にＣｏＳｉ2 膜８が形成
されることになる。そして、素子分離絶縁膜２上には全
くＣｏＳｉ2 膜８は形成されないことになる。また、こ
のようにして形成されたＣｏＳｉ2 膜８は、エピタキシ
ャル成長で形成するために低抵抗層になる。
【００５１】この第１の実施の形態では、本発明の特徴
であるバリア膜４は多孔性を有するシリコン酸化膜で形
成された。このようなバリア膜として、膜厚が０．５ｎ
ｍ程度のシリコン窒化膜が使用されてもよい。あるい
は、このバリア膜４は絶縁膜以外に金属膜で構成されて
もよい。ここで、重要なことは、Ｃｏ2 Ｓｉ膜６を形成
するような温度で、バリア膜４がコバルト原子を通して
シリコン原子を通さない性質を有することである。
であるバリア膜４は多孔性を有するシリコン酸化膜で形
成された。このようなバリア膜として、膜厚が０．５ｎ
ｍ程度のシリコン窒化膜が使用されてもよい。あるい
は、このバリア膜４は絶縁膜以外に金属膜で構成されて
もよい。ここで、重要なことは、Ｃｏ2 Ｓｉ膜６を形成
するような温度で、バリア膜４がコバルト原子を通して
シリコン原子を通さない性質を有することである。
【００５２】第１の実施の形態の方法では、シリコン基
板等の被シリサイド化される材料表面に上記のようなバ
リア膜を形成し、このバリア膜上にコバルト膜を堆積さ
せる。そして、Ｃｏ2 Ｓｉ膜を形成して上記のようなシ
ンターを行い、最終的にＣｏＳｉ2 膜をエピタキシャル
成長させ選択的に拡散層表面にのみシリサイド層を形成
する。
板等の被シリサイド化される材料表面に上記のようなバ
リア膜を形成し、このバリア膜上にコバルト膜を堆積さ
せる。そして、Ｃｏ2 Ｓｉ膜を形成して上記のようなシ
ンターを行い、最終的にＣｏＳｉ2 膜をエピタキシャル
成長させ選択的に拡散層表面にのみシリサイド層を形成
する。
【００５３】このような方法では、被シリサイド化され
る材料表面のコバルト膜は全てコバルトシリサイド層に
変換される。このために、最終的なＣｏＳｉ2 膜の膜厚
がスパッタ成膜工程でのコバルト膜の膜厚にそのまま依
存し、このコバルトシリサイド層の膜厚制御が非常に容
易になる。そして、半導体装置の形成される半導体チッ
プ内あるいは半導体ウェーハ内でのＭＯＳトランジスタ
のゲート電極およびソース・ドレイン拡散層の層抵抗の
バラツキ低減が容易になる。さらに、ＭＯＳトランジス
タの特性のバラツキも低減するようになる。
る材料表面のコバルト膜は全てコバルトシリサイド層に
変換される。このために、最終的なＣｏＳｉ2 膜の膜厚
がスパッタ成膜工程でのコバルト膜の膜厚にそのまま依
存し、このコバルトシリサイド層の膜厚制御が非常に容
易になる。そして、半導体装置の形成される半導体チッ
プ内あるいは半導体ウェーハ内でのＭＯＳトランジスタ
のゲート電極およびソース・ドレイン拡散層の層抵抗の
バラツキ低減が容易になる。さらに、ＭＯＳトランジス
タの特性のバラツキも低減するようになる。
【００５４】さらに、このような方法では、コバルトシ
リサイド層がエピタキシャル成長で形成される。このた
めに、ＭＯＳトランジスタの微細化、高集積化に伴い、
ゲート電極あるいはソース・ドレイン拡散層パターンの
最小寸法が小さくなっても、この領域に形成されるコバ
ルトシリサイド層は、パターン幅の広い領域で得られる
コバルトシリサイド層と同一の厚さに形成される。すな
わち、出来上がったコバルトシリサイド層の抵抗値はそ
のパターン寸法依存性を持たず、ＭＯＳトランジスタあ
るいは半導体デバイスの設計が非常に容易になる。
リサイド層がエピタキシャル成長で形成される。このた
めに、ＭＯＳトランジスタの微細化、高集積化に伴い、
ゲート電極あるいはソース・ドレイン拡散層パターンの
最小寸法が小さくなっても、この領域に形成されるコバ
ルトシリサイド層は、パターン幅の広い領域で得られる
コバルトシリサイド層と同一の厚さに形成される。すな
わち、出来上がったコバルトシリサイド層の抵抗値はそ
のパターン寸法依存性を持たず、ＭＯＳトランジスタあ
るいは半導体デバイスの設計が非常に容易になる。
【００５５】また、上記のバリア膜６は、酸洗浄等の工
程でＣｏ2 Ｓｉ膜がエッチングされるのを防止する機能
を有する。また、エピタキシャル成長で形成されるコバ
ルトシリサイド層は熱処理に対する耐性を向上させる。
すなわち、高耐熱性を有するようになる。そして、通常
の場合に生じる熱処理での凝集が無くなる。これらのた
めに、ＭＯＳトランジスタの製造工程で、シリサイド層
の形成工程を簡便にすると共に、その形成工程を安定的
なものとし製造コスト低減を容易にする。
程でＣｏ2 Ｓｉ膜がエッチングされるのを防止する機能
を有する。また、エピタキシャル成長で形成されるコバ
ルトシリサイド層は熱処理に対する耐性を向上させる。
すなわち、高耐熱性を有するようになる。そして、通常
の場合に生じる熱処理での凝集が無くなる。これらのた
めに、ＭＯＳトランジスタの製造工程で、シリサイド層
の形成工程を簡便にすると共に、その形成工程を安定的
なものとし製造コスト低減を容易にする。
【００５６】次に、本発明の第２の実施の形態を図３お
よび図４に基づいて説明する。図３は、本発明でコバル
トシリサイド層を形成する場合の別の製造工程順の断面
図である。そして、図４はこの場合のコバルト成膜条件
を特定するための実験結果のグラフである。以下の説明
では、第１の実施の形態と同一のものは同一符号で示さ
れる。
よび図４に基づいて説明する。図３は、本発明でコバル
トシリサイド層を形成する場合の別の製造工程順の断面
図である。そして、図４はこの場合のコバルト成膜条件
を特定するための実験結果のグラフである。以下の説明
では、第１の実施の形態と同一のものは同一符号で示さ
れる。
【００５７】第１の実施の形態で説明したように、例え
ば導電型がＰ型のシリコン基板１の表面に選択的に素子
分離絶縁膜２を形成する。そして、素子分離絶縁膜２の
形成されていない領域のシリコン基板１の表面に拡散層
３を形成する。ここで、拡散層３は導電型がＮ型の拡散
層である。
ば導電型がＰ型のシリコン基板１の表面に選択的に素子
分離絶縁膜２を形成する。そして、素子分離絶縁膜２の
形成されていない領域のシリコン基板１の表面に拡散層
３を形成する。ここで、拡散層３は導電型がＮ型の拡散
層である。
【００５８】次に、シリコン基板１表面にスパッタ装置
でコバルト膜５を１０ｎｍの膜厚でスパッタ成膜する。
ここで、スパッタ装置は１０-9Ｔｏｒｒ程度の高真空に
できるものであり、スパッタ成膜は４００℃程度の高温
で行われる。
でコバルト膜５を１０ｎｍの膜厚でスパッタ成膜する。
ここで、スパッタ装置は１０-9Ｔｏｒｒ程度の高真空に
できるものであり、スパッタ成膜は４００℃程度の高温
で行われる。
【００５９】このスパッタ成膜で特徴的なことは、コバ
ルト膜の成膜速度すなわちスパッタ成膜速度が、Ｃｏ2
Ｓｉ膜へのシリサイド化速度より小さくなるようになる
ようにすることである。このようにすると、スパッタ成
膜工程で拡散層３表面に到達するコバルト原子は全て拡
散層３表面のシリコン原子と熱反応し、スパッタ成膜時
に同時にＣｏ2 Ｓｉ膜６が形成されるようになる。すな
わち、スパッタ成膜工程で絶縁膜である素子分離絶縁膜
２上にコバルト膜５がそのまま堆積し、拡散層３表面に
選択的にＣｏ2 Ｓｉ膜６が成長する。ここで、Ｃｏ2 Ｓ
ｉ膜６の膜厚は１４ｎｍ程度に設定される。なお、この
場合には、スパッタ成膜速度は第１の実施の形態の場合
より小さくなる。
ルト膜の成膜速度すなわちスパッタ成膜速度が、Ｃｏ2
Ｓｉ膜へのシリサイド化速度より小さくなるようになる
ようにすることである。このようにすると、スパッタ成
膜工程で拡散層３表面に到達するコバルト原子は全て拡
散層３表面のシリコン原子と熱反応し、スパッタ成膜時
に同時にＣｏ2 Ｓｉ膜６が形成されるようになる。すな
わち、スパッタ成膜工程で絶縁膜である素子分離絶縁膜
２上にコバルト膜５がそのまま堆積し、拡散層３表面に
選択的にＣｏ2 Ｓｉ膜６が成長する。ここで、Ｃｏ2 Ｓ
ｉ膜６の膜厚は１４ｎｍ程度に設定される。なお、この
場合には、スパッタ成膜速度は第１の実施の形態の場合
より小さくなる。
【００６０】第２の実施の形態の方法では、スパッタ成
膜速度を適切な値に設定することが必要になる。これに
ついて、図４に基づいて説明する。図４では、横軸に上
記のようなスパッタ成膜速度がとられている。そして、
縦軸の左側には、最終的なＣｏＳｉ2 膜のウェーハ内シ
ート抵抗バラツキが示されている。また、縦軸の右側に
は、コバルトシリサイド化された拡散層の接合リ−ク電
流が示されている。
膜速度を適切な値に設定することが必要になる。これに
ついて、図４に基づいて説明する。図４では、横軸に上
記のようなスパッタ成膜速度がとられている。そして、
縦軸の左側には、最終的なＣｏＳｉ2 膜のウェーハ内シ
ート抵抗バラツキが示されている。また、縦軸の右側に
は、コバルトシリサイド化された拡散層の接合リ−ク電
流が示されている。
【００６１】図４より次のようなことが判る。すなわ
ち、スパッタ成膜速度が０．３ｎｍ／ｓｅｃ以下では、
ウェーハ内シート抵抗バラツキは３％程度でほぼ一定に
なるのに対して、スパッタ成膜速度がこの値以上になる
とこのバラツキは急激に増加するようになる。
ち、スパッタ成膜速度が０．３ｎｍ／ｓｅｃ以下では、
ウェーハ内シート抵抗バラツキは３％程度でほぼ一定に
なるのに対して、スパッタ成膜速度がこの値以上になる
とこのバラツキは急激に増加するようになる。
【００６２】しかし、スパッタ成膜速度が小さくなる
と、拡散層の接合リーク電流が僅かずつ増加するように
なる。そして、スパッタ成膜速度が０．０５ｎｍより小
さくなると、拡散層の接合リーク電流が急激に増大す
る。これは、スパッタ成膜速度があまりに小さくなる
と、処理時間が長くなり、図３（ａ）で示す素子分離絶
縁膜２上のコバルト膜５のコバルト原子が多量に拡散層
３に入りこむようになるからである。そして、素子分離
絶縁膜２の端部でシリサイド化が過剰に進行し、この領
域で接合面が劣化するようになる。
と、拡散層の接合リーク電流が僅かずつ増加するように
なる。そして、スパッタ成膜速度が０．０５ｎｍより小
さくなると、拡散層の接合リーク電流が急激に増大す
る。これは、スパッタ成膜速度があまりに小さくなる
と、処理時間が長くなり、図３（ａ）で示す素子分離絶
縁膜２上のコバルト膜５のコバルト原子が多量に拡散層
３に入りこむようになるからである。そして、素子分離
絶縁膜２の端部でシリサイド化が過剰に進行し、この領
域で接合面が劣化するようになる。
【００６３】以上に説明したことから、第２の実施の形
態でのコバルトのスパッタ成膜速度は、０．０５ｎｍ／
ｓｅｃ以上であり３ｎｍ／ｓｅｃ以下になるように設定
されるのがよい。
態でのコバルトのスパッタ成膜速度は、０．０５ｎｍ／
ｓｅｃ以上であり３ｎｍ／ｓｅｃ以下になるように設定
されるのがよい。
【００６４】次に、第１の実施の形態で説明したのと同
様に、窒素雰囲気で第１のシンターを施す。このように
して、図３（ｂ）に示すように、拡散層３のＣｏ2 Ｓｉ
膜６をＣｏＳｉ膜７に相転移させる。ここで、素子分離
絶縁膜２上にはコバルト膜５が残存するようになる。な
お、このコバルト膜５の表面が僅かに酸化されてもかま
わない。
様に、窒素雰囲気で第１のシンターを施す。このように
して、図３（ｂ）に示すように、拡散層３のＣｏ2 Ｓｉ
膜６をＣｏＳｉ膜７に相転移させる。ここで、素子分離
絶縁膜２上にはコバルト膜５が残存するようになる。な
お、このコバルト膜５の表面が僅かに酸化されてもかま
わない。
【００６５】次に、硫酸と過酸化水素水の混合溶液にシ
リコン基板１を一定時間にわたって入れ、素子分離絶縁
膜２上のコバルト膜５を選択的にエッチング除去する。
リコン基板１を一定時間にわたって入れ、素子分離絶縁
膜２上のコバルト膜５を選択的にエッチング除去する。
【００６６】次に、第２のシンターを施す。ここで、こ
の第２のシンターでは、温度が８００℃で処理時間が１
０ｓｅｃ程度に設定される。そして、図３（ｃ）に示す
ように、拡散層３上のＣｏＳｉ膜７をＣｏＳｉ2 ８に相
転移させる。
の第２のシンターでは、温度が８００℃で処理時間が１
０ｓｅｃ程度に設定される。そして、図３（ｃ）に示す
ように、拡散層３上のＣｏＳｉ膜７をＣｏＳｉ2 ８に相
転移させる。
【００６７】以上のようにして、最終的に、シリコン基
板１上の拡散層３表面に選択的にＣｏＳｉ2 膜８が形成
されることになる。そして、素子分離絶縁膜２上には全
くＣｏＳｉ2 膜８は形成されないことになる。
板１上の拡散層３表面に選択的にＣｏＳｉ2 膜８が形成
されることになる。そして、素子分離絶縁膜２上には全
くＣｏＳｉ2 膜８は形成されないことになる。
【００６８】この第２の実施の形態の場合も、被シリサ
イド化される材料表面のコバルト膜は全てコバルトシリ
サイド層に変換される。このために、コバルトシリサイ
ド層の膜厚制御が非常に容易になる。そして、半導体ウ
ェーハ内でのＭＯＳトランジスタのゲート電極およびソ
ース・ドレイン拡散層の層抵抗のバラツキ低減が容易に
なり、ＭＯＳトランジスタの特性のバラツキも低減する
ようになる。
イド化される材料表面のコバルト膜は全てコバルトシリ
サイド層に変換される。このために、コバルトシリサイ
ド層の膜厚制御が非常に容易になる。そして、半導体ウ
ェーハ内でのＭＯＳトランジスタのゲート電極およびソ
ース・ドレイン拡散層の層抵抗のバラツキ低減が容易に
なり、ＭＯＳトランジスタの特性のバラツキも低減する
ようになる。
【００６９】次に、本発明の第３の実施の形態を図５お
よび図６に基づいて説明する。図５は、本発明でＣＭＯ
Ｓトランジスタをサリサイド化する場合の製造工程順の
断面図である。また、図６は、本発明の方法で形成した
場合の効果を示すための拡散層のシート抵抗のグラフで
ある。
よび図６に基づいて説明する。図５は、本発明でＣＭＯ
Ｓトランジスタをサリサイド化する場合の製造工程順の
断面図である。また、図６は、本発明の方法で形成した
場合の効果を示すための拡散層のシート抵抗のグラフで
ある。
【００７０】図５（ａ）に示すように、導電型がＰ型の
シリコン基板１のＰチャネルＭＯＳトランジスタが形成
される領域に、Ｎウエル２２をイオン注入と熱処理とで
形成する。次に、シリコン基板１の表面に、厚さ３５０
ｎｍ程度の素子分離絶縁膜２３を形成する。そして、素
子分離絶縁膜２３に囲まれた活性領域に厚さ１０ｎｍの
ゲート酸化膜２４を形成し、この後、ゲート電極材料と
して厚さ１５０ｎｍの多結晶シリコンを成長する。ここ
で、多結晶シリコンにはリン不純物を高濃度に含有させ
る。
シリコン基板１のＰチャネルＭＯＳトランジスタが形成
される領域に、Ｎウエル２２をイオン注入と熱処理とで
形成する。次に、シリコン基板１の表面に、厚さ３５０
ｎｍ程度の素子分離絶縁膜２３を形成する。そして、素
子分離絶縁膜２３に囲まれた活性領域に厚さ１０ｎｍの
ゲート酸化膜２４を形成し、この後、ゲート電極材料と
して厚さ１５０ｎｍの多結晶シリコンを成長する。ここ
で、多結晶シリコンにはリン不純物を高濃度に含有させ
る。
【００７１】次に、公知のフォトリソグラフィ技術とイ
オン注入技術により、上記の多結晶シリコンをパターン
ニングしてゲート電極２５とする。そして、イオン注入
技術により、低濃度のＮ型不純物拡散層２６と低濃度の
Ｐ型不純物拡散層２７を順次形成する。さらに、全面に
厚さ７０ｎｍのシリコン酸化膜を堆積し、異方性のドラ
イエッチングによるエッチバック法で、ゲート電極２５
の側面にサイドウォール・スペーサ２８を形成する。
オン注入技術により、上記の多結晶シリコンをパターン
ニングしてゲート電極２５とする。そして、イオン注入
技術により、低濃度のＮ型不純物拡散層２６と低濃度の
Ｐ型不純物拡散層２７を順次形成する。さらに、全面に
厚さ７０ｎｍのシリコン酸化膜を堆積し、異方性のドラ
イエッチングによるエッチバック法で、ゲート電極２５
の側面にサイドウォール・スペーサ２８を形成する。
【００７２】次に、図５（ｂ）に示すようにフォトリソ
グラフィ技術とイオン注入技術とで、高濃度のＮ型不純
物拡散層と高濃度のＰ型不純物拡散層を形成する。この
ようにして、ＬＤＤ構造となるＮ型ソース・ドレイン拡
散層２９とＰ型ソース・ドレイン拡散層３０が形成され
るようになる。次に、多結晶シリコンで構成されたゲー
ト電極２５の表面とシリコン基板２１の表面の自然酸化
膜を希フッ酸溶液でエッチング除去する。
グラフィ技術とイオン注入技術とで、高濃度のＮ型不純
物拡散層と高濃度のＰ型不純物拡散層を形成する。この
ようにして、ＬＤＤ構造となるＮ型ソース・ドレイン拡
散層２９とＰ型ソース・ドレイン拡散層３０が形成され
るようになる。次に、多結晶シリコンで構成されたゲー
ト電極２５の表面とシリコン基板２１の表面の自然酸化
膜を希フッ酸溶液でエッチング除去する。
【００７３】次に、第１の実施の形態で説明したのと同
様にして、Ｎ型ソース・ドレイン拡散層２９、Ｐ型ソー
ス・ドレイン拡散層３０およびゲート電極２５表面にバ
リア膜３１を形成する。
様にして、Ｎ型ソース・ドレイン拡散層２９、Ｐ型ソー
ス・ドレイン拡散層３０およびゲート電極２５表面にバ
リア膜３１を形成する。
【００７４】次に、第１の実施の形態で説明したのと同
様にして、マルチチャンバー装置内でコバルト膜３２を
スパッタ成膜する。ここで、スパッタ成膜は４５０℃程
度の高温である。そして、コバルト膜３２の膜厚は１５
ｎｍ程度に設定される。そして、シリコン基板２１を、
上記のマルチチャンバー装置の別のチャンバーに真空移
送し、１０-9Ｔｏｒｒ程度の高真空中で熱処理を行う。
ここで、熱処理温度は４５０℃程度に設定され、熱処理
時間は３０ｓｅｃ程度となる。この熱処理で、コバルト
膜３２のコバルト原子がバリア膜３１を通って、Ｎ型ソ
ース・ドレイン拡散層２９、Ｐ型ソース・ドレイン拡散
層３０およびゲート電極２５表面に拡散し、これらの表
面にＣｏ2 Ｓｉ膜３３が形成されるようになる。
様にして、マルチチャンバー装置内でコバルト膜３２を
スパッタ成膜する。ここで、スパッタ成膜は４５０℃程
度の高温である。そして、コバルト膜３２の膜厚は１５
ｎｍ程度に設定される。そして、シリコン基板２１を、
上記のマルチチャンバー装置の別のチャンバーに真空移
送し、１０-9Ｔｏｒｒ程度の高真空中で熱処理を行う。
ここで、熱処理温度は４５０℃程度に設定され、熱処理
時間は３０ｓｅｃ程度となる。この熱処理で、コバルト
膜３２のコバルト原子がバリア膜３１を通って、Ｎ型ソ
ース・ドレイン拡散層２９、Ｐ型ソース・ドレイン拡散
層３０およびゲート電極２５表面に拡散し、これらの表
面にＣｏ2 Ｓｉ膜３３が形成されるようになる。
【００７５】次に、硫酸と過酸化水素水の混合溶液にシ
リコン基板２１を入れ、素子分離絶縁膜２３上およびサ
イドウォール・スペーサ２８のコバルト膜３２を選択的
にエッチング除去する。このようにして、Ｎ型ソース・
ドレイン拡散層２９、Ｐ型ソース・ドレイン拡散層３０
およびゲート電極２５表面のみにＣｏ2 Ｓｉ膜３３を形
成することになる。ここで、絶縁膜である素子分離絶縁
膜２３上およびサイドウォール・スペーサ２８上には全
くＣｏ2 Ｓｉ膜は形成されない。
リコン基板２１を入れ、素子分離絶縁膜２３上およびサ
イドウォール・スペーサ２８のコバルト膜３２を選択的
にエッチング除去する。このようにして、Ｎ型ソース・
ドレイン拡散層２９、Ｐ型ソース・ドレイン拡散層３０
およびゲート電極２５表面のみにＣｏ2 Ｓｉ膜３３を形
成することになる。ここで、絶縁膜である素子分離絶縁
膜２３上およびサイドウォール・スペーサ２８上には全
くＣｏ2 Ｓｉ膜は形成されない。
【００７６】次に、洗浄工程を通し、第１の実施の形態
で説明したのと同様にして、窒素雰囲気で第１のシンタ
ーを施す。そして、図５（ｃ）に示すように、Ｃｏ2 Ｓ
ｉ膜３３がＣｏＳｉ膜３４に相転移するようになる。こ
のようにして、Ｎ型ソース・ドレイン拡散層２９、Ｐ型
ソース・ドレイン拡散層３０およびゲート電極２５表面
ＣｏＳｉ膜３４が形成されることになる。
で説明したのと同様にして、窒素雰囲気で第１のシンタ
ーを施す。そして、図５（ｃ）に示すように、Ｃｏ2 Ｓ
ｉ膜３３がＣｏＳｉ膜３４に相転移するようになる。こ
のようにして、Ｎ型ソース・ドレイン拡散層２９、Ｐ型
ソース・ドレイン拡散層３０およびゲート電極２５表面
ＣｏＳｉ膜３４が形成されることになる。
【００７７】次に、再び第１の実施の形態で説明したの
と同様にして、第２のシンターを施す。ここで、この第
２のシンターでは、温度が８００℃で処理時間が１０ｓ
ｅｃ程度に設定される。そして、図５（ｄ）に示すよう
に、今度はＣｏＳｉ膜３４がＣｏＳｉ2 膜３５に相転移
するようになる。
と同様にして、第２のシンターを施す。ここで、この第
２のシンターでは、温度が８００℃で処理時間が１０ｓ
ｅｃ程度に設定される。そして、図５（ｄ）に示すよう
に、今度はＣｏＳｉ膜３４がＣｏＳｉ2 膜３５に相転移
するようになる。
【００７８】以上のようにして、最終的に、ＣＭＯＳト
ランジスタのＮ型ソース・ドレイン拡散層２９、Ｐ型ソ
ース・ドレイン拡散層３０およびゲート電極２５表面に
選択的にＣｏＳｉ2 膜３５が形成されることになる。す
なわち、ＭＯＳトランジスタのコバルトシリサイドによ
るサリサイド化がなされる。
ランジスタのＮ型ソース・ドレイン拡散層２９、Ｐ型ソ
ース・ドレイン拡散層３０およびゲート電極２５表面に
選択的にＣｏＳｉ2 膜３５が形成されることになる。す
なわち、ＭＯＳトランジスタのコバルトシリサイドによ
るサリサイド化がなされる。
【００７９】以上のようなＣＭＯＳトランジスタのサリ
サイド化で形成したＣｏＳｉ2 膜により、パターン線幅
０．５μｍ以下のＮ型ソース・ドレイン拡散層、Ｐ型ソ
ース・ドレイン拡散層および線幅０．２μｍのゲート電
極上でそれぞれ低いシート抵抗値が得られた。
サイド化で形成したＣｏＳｉ2 膜により、パターン線幅
０．５μｍ以下のＮ型ソース・ドレイン拡散層、Ｐ型ソ
ース・ドレイン拡散層および線幅０．２μｍのゲート電
極上でそれぞれ低いシート抵抗値が得られた。
【００８０】本発明により得られた実験結果を図６で説
明する。図６は、本発明の製造方法で形成したコバルト
シリサイド層のシート抵抗のソース・ドレイン拡散層パ
ターン幅依存性を示すものである。図６において、横軸
はソース・ドレイン拡散層幅、縦軸は最終的にシリサイ
ド化されたソース・ドレイン拡散層のウェーハ内でのシ
ート抵抗値である。
明する。図６は、本発明の製造方法で形成したコバルト
シリサイド層のシート抵抗のソース・ドレイン拡散層パ
ターン幅依存性を示すものである。図６において、横軸
はソース・ドレイン拡散層幅、縦軸は最終的にシリサイ
ド化されたソース・ドレイン拡散層のウェーハ内でのシ
ート抵抗値である。
【００８１】図６において、△印は、第１の従来例で説
明した方法でコバルトシリサイド層が形成される場合の
値であり、○印は、第３の実施の形態で説明した方法で
シリサイド層が形成される場合の値である。
明した方法でコバルトシリサイド層が形成される場合の
値であり、○印は、第３の実施の形態で説明した方法で
シリサイド層が形成される場合の値である。
【００８２】図６から判るように、従来の技術では、ソ
ース・ドレイン拡散層幅が０．３μｍ以下になると、そ
のシート抵抗値は徐々に増加する。そして、ウェーハ内
で７０％程度のシート抵抗値のバラツキが生じるように
なる。
ース・ドレイン拡散層幅が０．３μｍ以下になると、そ
のシート抵抗値は徐々に増加する。そして、ウェーハ内
で７０％程度のシート抵抗値のバラツキが生じるように
なる。
【００８３】これに対し、本発明の方法では、このシー
ト抵抗値の絶対値は大幅に低減するようになると共に、
シート抵抗値のソース・ドレイン拡散層幅依存性は無く
なり、０．１μｍ程度までほぼ同一の値となる。そし
て、このシート抵抗値のウェーハ内でのバラツキは３％
以下になる。
ト抵抗値の絶対値は大幅に低減するようになると共に、
シート抵抗値のソース・ドレイン拡散層幅依存性は無く
なり、０．１μｍ程度までほぼ同一の値となる。そし
て、このシート抵抗値のウェーハ内でのバラツキは３％
以下になる。
【００８４】以上のようなことは、ＭＯＳトランジスタ
のソース・ドレイン拡散層がＮ型拡散層およびＰ型拡散
層によらずに同様に生じることである。また、ゲート電
極のシリサイド化後のシート抵抗値についても、上記し
たことと同様のことが生じるようになる。
のソース・ドレイン拡散層がＮ型拡散層およびＰ型拡散
層によらずに同様に生じることである。また、ゲート電
極のシリサイド化後のシート抵抗値についても、上記し
たことと同様のことが生じるようになる。
【００８５】上記の実施の形態では、シリコン基板がＰ
型の場合について説明されているが、本発明はこれに限
定されるものでなくＮ型のシリコン基板でも同様に適用
できる。この場合には、その説明でＰ型とＮ型とを入れ
替えればよい。
型の場合について説明されているが、本発明はこれに限
定されるものでなくＮ型のシリコン基板でも同様に適用
できる。この場合には、その説明でＰ型とＮ型とを入れ
替えればよい。
【００８６】また、第３の実施の形態でにおいて、コバ
ルトシリサイド層を形成する場合に、第２の実施の形態
で説明した方法を用いてもよい。そして、第１の実施の
形態で説明した発明と、第２の実施の形態で説明した発
明とを併用する方法でもよいことにも言及しておく。
ルトシリサイド層を形成する場合に、第２の実施の形態
で説明した方法を用いてもよい。そして、第１の実施の
形態で説明した発明と、第２の実施の形態で説明した発
明とを併用する方法でもよいことにも言及しておく。
【００８７】また、本発明の方法で、コバルトの代わり
にニッケルを用いてもよい。この場合には、最終的なシ
リサイド層はＮｉＳｉ膜で構成されるようになる。
にニッケルを用いてもよい。この場合には、最終的なシ
リサイド層はＮｉＳｉ膜で構成されるようになる。
【００８８】
【発明の効果】以上に説明したように、本発明の半導体
装置の製造方法では、半導体基板上に所定の領域に高融
点金属シリサイド層を選択的に形成するために、半導体
基板を加熱しながら高融点金属膜を堆積すると共に第１
の相構造の高融点金属シリサイド層を形成する。そし
て、熱処理を施してこの第１の相構造の高融点金属シリ
サイド層を第２の相構造の高融点金属シリサイド層に変
換し、そして、この第２の相構造の高融点金属シリサイ
ド層を第３の相構造の高融点金属シリサイド層に変換す
る。ここで、高融点金属シリサイド層の形成される領域
表面と上記の高融点金属膜との間には、多孔性を有する
シリコン酸化膜等でバリア膜が形成されている。
装置の製造方法では、半導体基板上に所定の領域に高融
点金属シリサイド層を選択的に形成するために、半導体
基板を加熱しながら高融点金属膜を堆積すると共に第１
の相構造の高融点金属シリサイド層を形成する。そし
て、熱処理を施してこの第１の相構造の高融点金属シリ
サイド層を第２の相構造の高融点金属シリサイド層に変
換し、そして、この第２の相構造の高融点金属シリサイ
ド層を第３の相構造の高融点金属シリサイド層に変換す
る。ここで、高融点金属シリサイド層の形成される領域
表面と上記の高融点金属膜との間には、多孔性を有する
シリコン酸化膜等でバリア膜が形成されている。
【００８９】あるいは、半導体基板を加熱しながら高融
点金属を半導体基板表面に付着させると同時にこの付着
した高融点金属を熱反応で第１の相構造の高融点金属シ
リサイド層に変換する。そこで、高融点金属膜の成膜速
度が第１の相構造の高融点金属シリサイド層への変換速
度より小さくなるように設定される。そして、熱処理を
行って上記の第１の相構造の高融点金属シリサイド層を
第２の相構造あるいは第３の相構造の高融点金属シリサ
イド層に変換する。
点金属を半導体基板表面に付着させると同時にこの付着
した高融点金属を熱反応で第１の相構造の高融点金属シ
リサイド層に変換する。そこで、高融点金属膜の成膜速
度が第１の相構造の高融点金属シリサイド層への変換速
度より小さくなるように設定される。そして、熱処理を
行って上記の第１の相構造の高融点金属シリサイド層を
第２の相構造あるいは第３の相構造の高融点金属シリサ
イド層に変換する。
【００９０】このようにして、第３の相構造の高融点金
属シリサイド層はエピタキシャル成長するようになる。
そして、ＭＯＳトランジスタのソース・ドレイン拡散層
あるいはゲート電極の抵抗が大幅に低減するようにな
る。また、出来上がったコバルトシリサイド層の抵抗値
はそのパターン寸法依存性を持たず、ＭＯＳトランジス
タあるいは半導体デバイスの設計が非常に容易になる。
属シリサイド層はエピタキシャル成長するようになる。
そして、ＭＯＳトランジスタのソース・ドレイン拡散層
あるいはゲート電極の抵抗が大幅に低減するようにな
る。また、出来上がったコバルトシリサイド層の抵抗値
はそのパターン寸法依存性を持たず、ＭＯＳトランジス
タあるいは半導体デバイスの設計が非常に容易になる。
【００９１】また、シリサイド化される材料表面の高融
点金属膜は全てＣｏ2 Ｓｉ膜等で構成される第１の相構
造の高融点金属シリサイド層に変換される。このため
に、ＣｏＳｉ2 膜等で構成される最終的な第３の相構造
の高融点金属シリサイド層の膜厚は、高融点金属膜の成
膜工程での高融点金属膜の膜厚にそのまま依存する。こ
のために、高融点金属シリサイド層の膜厚制御が非常に
容易になる。そして、半導体装置の形成される半導体チ
ップ内あるいは半導体ウェーハ内でのＭＯＳトランジス
タのゲート電極およびソース・ドレイン拡散層の層抵抗
のバラツキ低減が容易になる。そして、ＭＯＳトランジ
スタの特性のバラツキも低減するようになる。
点金属膜は全てＣｏ2 Ｓｉ膜等で構成される第１の相構
造の高融点金属シリサイド層に変換される。このため
に、ＣｏＳｉ2 膜等で構成される最終的な第３の相構造
の高融点金属シリサイド層の膜厚は、高融点金属膜の成
膜工程での高融点金属膜の膜厚にそのまま依存する。こ
のために、高融点金属シリサイド層の膜厚制御が非常に
容易になる。そして、半導体装置の形成される半導体チ
ップ内あるいは半導体ウェーハ内でのＭＯＳトランジス
タのゲート電極およびソース・ドレイン拡散層の層抵抗
のバラツキ低減が容易になる。そして、ＭＯＳトランジ
スタの特性のバラツキも低減するようになる。
【００９２】以上本発明により、シリサイド層の形成工
程が簡便化されると共に、その形成工程が安定的なもの
となり製造コスト低減が容易になる。そして、シリサイ
ド化される領域の寸法が非常に微細化し０．１μｍ程度
になっても、高品質のシリサイド層が形成され、半導体
装置の高集積化、高速化および高機能化が促進されるよ
うになる。
程が簡便化されると共に、その形成工程が安定的なもの
となり製造コスト低減が容易になる。そして、シリサイ
ド化される領域の寸法が非常に微細化し０．１μｍ程度
になっても、高品質のシリサイド層が形成され、半導体
装置の高集積化、高速化および高機能化が促進されるよ
うになる。
【図１】本発明の第１の実施の形態を説明するシリサイ
ド層の形成工程順の断面図である。
ド層の形成工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するシリサイ
ド層の形成工程順の断面図である。
ド層の形成工程順の断面図である。
【図３】本発明の第２の実施の形態を説明するシリサイ
ド層の形成工程順の断面図である。
ド層の形成工程順の断面図である。
【図４】上記第２の実施の形態で形成する場合のスパッ
タ成膜条件を説明するためのグラフである。
タ成膜条件を説明するためのグラフである。
【図５】本発明の第３の実施の形態を説明するためのＭ
ＯＳトランジスタの製造工程順の断面図である。
ＯＳトランジスタの製造工程順の断面図である。
【図６】上記第３の実施の形態での効果を説明するため
のグラフである。
のグラフである。
【図７】第１の従来例でのシリサイド層の形成工程順の
断面図である。
断面図である。
【図８】第２の従来例でのシリサイド層の形成工程順の
断面図である。
断面図である。
１，２１，２０１ シリコン基板 ２，２３ 素子分離絶縁膜 ３ 拡散層 ４，３１ バリア膜 ５，３２，１１１，２０６ コバルト膜 ６，３３ Ｃｏ2 Ｓｉ膜 ７，３４ ＣｏＳｉ膜 ８，３５，１１２ ＣｏＳｉ2 膜 ２２，１０２ Ｎウェル ２４，１０４，２０３ ゲート酸化膜 ２５，１０５ ゲート電極 ２６，１０７ 低濃度のＮ型不純物拡散層 ２７，１０８ 低濃度のＰ型不純物拡散層 ２８，１０６ サイドウォール・スペーサ ２９，１０９ Ｎ型ソース・ドレイン拡散層 ３０，１１０ Ｐ型ソース・ドレイン拡散層 １０１ Ｐ型シリコン基板 １０３ フィールド酸化膜 ２０２ 素子分離領域 ２０４ 多結晶シリコンゲート ２０５ サイドウォール ２０７ チタン膜 ２０８ コバルトシリサイド ２０９ 窒化チタン膜
Claims (12)
- 【請求項１】 半導体基板上に部分的に形成される絶縁
膜間に高融点金属シリサイド層を選択的に形成する半導
体装置の製造方法において、前記半導体基板を加熱しな
がら高融点金属膜を堆積すると共に第１の相構造の高融
点金属シリサイド層を形成する工程と、未反応の前記高
融点金属膜を除去する工程と、熱処理を行って前記第１
の相構造の高融点金属シリサイド層を第２の相構造ある
いは第３の相構造の高融点金属シリサイド層に変換する
工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板上に部分的に形成される絶縁
膜間に高融点金属シリサイド層を選択的に形成する半導
体装置の製造方法において、前記半導体基板を加熱しな
がら高真空中で高融点金属膜を堆積する工程と、前記高
真空を破ることなく前記半導体基板を加熱して第１の相
構造の高融点金属シリサイド層を形成する工程と、未反
応の前記高融点金属膜を除去する工程と、熱処理を行っ
て前記第１の相構造の高融点金属シリサイド層を第２の
相構造あるいは第３の相構造の高融点金属シリサイド層
に変換する工程と、を含むことを特徴とする半導体装置
の製造方法。 - 【請求項３】 前記熱処理を通して、前記第１の相構造
の高融点金属シリサイド層が初めに前記第２の相構造の
高融点金属シリサイド層に変換され、次に、前記第２の
相構造の高融点金属シリサイド層が第３の相構造の高融
点金属シリサイド層に変換されることを特徴とする請求
項１または請求項２記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上の前記高融点金属シリサイ
ド層の形成される領域表面と前記高融点金属膜との間に
バリア膜が形成され、前記バリア膜は前記高融点金属を
通過させるがシリコンの通過を阻止する材料で構成され
ていることを特徴とする請求項１、請求項２または請求
項３記載の半導体装置の製造方法。 - 【請求項５】 前記バリア膜が多孔性を有するシリコン
酸化膜で形成されていることを特徴とする請求項１から
請求項４のうち１つの請求項に記載の半導体装置の製造
方法。 - 【請求項６】 前記高融点金属膜がコバルトで形成さ
れ、堆積時の半導体基板の加熱温度が４００℃から５０
０℃であることを特徴とする請求項１から請求項５のう
ち１つの請求項に記載の半導体装置の製造方法。 - 【請求項７】 前記第１の相構造の高融点金属シリサイ
ド層がＣｏ2 Ｓｉであり前記第２の相構造の高融点金属
シリサイド層がＣｏＳｉであり前記第３の相構造の高融
点金属シリサイド層がＣｏＳｉ2 であることを特徴とす
る請求項１から請求項６のうち１つの請求項に記載の半
導体装置の製造方法。 - 【請求項８】 前記ＣｏＳｉ2 で構成される第３の相構
造の高融点金属シリサイド層がエピタキシャル成長する
ことを特徴とする請求項７記載の半導体装置の製造方
法。 - 【請求項９】 前記第１の相構造の高融点金属シリサイ
ド層が形成された後であって前記熱処理が行われる前工
程に、前記未反応の高融点金属膜が硫酸と過酸化水素水
を含む混合液によりエッチング除去されることを特徴と
する請求項５から請求項８のうち１つの請求項に記載の
半導体装置の製造方法。 - 【請求項１０】 半導体基板上に部分的に形成される絶
縁膜間に高融点金属シリサイド層を選択的に形成する半
導体装置の製造方法において、前記半導体基板を加熱し
ながら高融点金属膜を半導体基板上に付着させると同時
に前記高融点金属膜を熱反応で第１の相構造の高融点金
属シリサイド層に変換する工程と、未反応の前記高融点
金属膜を除去する工程と、熱処理を行って前記第１の相
構造の高融点金属シリサイド層を第２の相構造あるいは
第３の相構造の高融点金属シリサイド層に変換する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】 前記高融点金属膜がコバルトで形成さ
れその成膜速度が前記第１の相構造の高融点金属シリサ
イド層への変換速度より小さくなるように設定されてい
ることを特徴とする請求項１０記載の半導体装置の製造
方法。 - 【請求項１２】 前記高融点金属膜の成膜速度が０．０
５ｎｍ以上であり０．３ｎｍ以下となる範囲にあること
を特徴とする請求項１１記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27471097A JP3209164B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置の製造方法 |
| KR1019980040528A KR100310494B1 (ko) | 1997-10-07 | 1998-09-29 | 상전이를사용한반도체장치제조방법 |
| US09/164,494 US6136699A (en) | 1997-10-07 | 1998-10-01 | Method of manufacturing semiconductor device using phase transition |
| CN98121323A CN1118864C (zh) | 1997-10-07 | 1998-10-07 | 利用相变来制造半导体器件的方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27471097A JP3209164B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11111642A true JPH11111642A (ja) | 1999-04-23 |
| JP3209164B2 JP3209164B2 (ja) | 2001-09-17 |
Family
ID=17545496
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27471097A Expired - Fee Related JP3209164B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置の製造方法 |
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|---|---|
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| KR (1) | KR100310494B1 (ja) |
| CN (1) | CN1118864C (ja) |
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| KR100562310B1 (ko) | 2003-04-08 | 2006-03-22 | 동부아남반도체 주식회사 | 실리사이드 형성 방법 및 이 방법에 의해 제조된실리사이드를 갖는 반도체 소자 |
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| KR100906236B1 (ko) | 2007-07-03 | 2009-07-07 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 및 비휘발성 메모리장치 |
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