CN1118864C - 利用相变来制造半导体器件的方法 - Google Patents
利用相变来制造半导体器件的方法 Download PDFInfo
- Publication number
- CN1118864C CN1118864C CN98121323A CN98121323A CN1118864C CN 1118864 C CN1118864 C CN 1118864C CN 98121323 A CN98121323 A CN 98121323A CN 98121323 A CN98121323 A CN 98121323A CN 1118864 C CN1118864 C CN 1118864C
- Authority
- CN
- China
- Prior art keywords
- refractory metal
- film
- silicide layer
- phase structure
- metal silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 230000007704 transition Effects 0.000 title 1
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 125
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 125
- 239000003870 refractory metal Substances 0.000 claims abstract description 99
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 238000010438 heat treatment Methods 0.000 claims abstract description 27
- 230000008021 deposition Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 102
- 238000009792 diffusion process Methods 0.000 claims description 77
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 63
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 62
- 229910052710 silicon Inorganic materials 0.000 claims description 62
- 229910019001 CoSi Inorganic materials 0.000 claims description 58
- 229910017052 cobalt Inorganic materials 0.000 claims description 55
- 239000010941 cobalt Substances 0.000 claims description 55
- 230000004888 barrier function Effects 0.000 claims description 49
- 239000010703 silicon Substances 0.000 claims description 48
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 22
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 239000000243 solution Substances 0.000 claims description 13
- 239000011259 mixed solution Substances 0.000 claims description 12
- 229960002163 hydrogen peroxide Drugs 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 230000009466 transformation Effects 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 7
- 238000000407 epitaxy Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000001465 metallisation Methods 0.000 claims description 2
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 32
- 229910052751 metal Inorganic materials 0.000 description 27
- 239000002184 metal Substances 0.000 description 27
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 24
- 230000008018 melting Effects 0.000 description 21
- 238000002844 melting Methods 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000000926 separation method Methods 0.000 description 11
- 238000005245 sintering Methods 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000012010 growth Effects 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- -1 Phosphonium ion Chemical class 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 239000003550 marker Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000010436 fluorite Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910021426 porous silicon Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
在制造半导体器件过程中，形成有第一相结构的难熔金属硅化物层。在这情况下，在半导体衬底被加热的状态下，在进行难熔金属淀积操作期间，可形成有第一相结构难熔金属硅化物层。另一种办法是，首先在真空状态下淀积难熔金属膜，然后，在真空状态下加热半导体衬底，以便把难熔金属膜转变成有第一相结构的难熔金属硅化物层。此后，进行热处理，以便把有第一相结构的难熔金属硅化物层改变成有第二相结构的难熔金属硅化物层。
Description
本发明涉及制造半导体器件的方法，更准确地说，涉及在绝缘栅场效应管(一种MOS晶体管)的栅极表面或者源或漏扩散层表面形成硅化物层的方法。
具有精细的图案尺寸和高密度的半导体器件的开发仍然在不断地取得进展。现在，非常高集成度的半导体器件，例如存储器件和逻辑器件已经开发达到基于0.15到0.25微米设计标准的程度。伴随着半导体器件的高集成度，减小半导体器件的栅极的宽度和扩散层宽度以及减小半导体器件的每个组成部分的薄膜厚度变得非常重要。
当形成扩散层从而构成浅结时，MOS晶体管的寄生电阻增加，从而减小了MOS晶体管的驱动能力。还有，栅极的布线宽度或膜厚度的减小必然地增加布线电阻，从而大大地影响了电路工作的时延。
因此，在具有精细的图案尺寸的半导体器件中，在扩散层的表面或栅极的表面形成高熔点的或难熔金属硅化物的技术变得很重要。特别是，在硅化物层形成技术和自匹配硅化物(salicide)层形成技术中，高熔点金属例如钴对于具有精细的图案尺寸的MOS晶体管是必不可少的。在这情况下，因为难以保持硅化物层的电阻值恒定，所以研究和提出了各种方法。例如，在形成硅化钴层的情况下，特别难以控制钴与硅的热反应。
在公开让公众审查的日本专利申请(JP-A-Heisei 2-45923，下文称为第一传统例子)中描述了形成硅化钴层的传统方法。或者，已经知道在公开让公众审查的日本专利申请中(JP-A-Heisei7-86559，下文称为第二传统例子)所描述的方法。
将要参考图1A到1C来描述第一传统例子。图1A到1C表示钴的硅化物的形成过程。
如图1A所示，在P型硅衬底101内用熟悉的方法形成N阱102。随后，在P型硅衬底101的表面上用选择性氧化方法形成场氧化物膜103。在被场氧化物膜103包围着的有源区内按顺序形成一层诸如氧化硅膜的栅氧化物膜104和一层多晶硅膜。把磷离子作为杂质用众所周知的技术掺杂在多晶硅膜内。这样来减小多晶硅膜的电阻。
随后，用众所周知的光刻法和干刻蚀法把上述的多晶硅膜形成图案，以便形成栅极105。然后，用光刻法和离子注入法以低浓度形成N型杂质扩散层107和以低浓度形成P型杂质扩散层108。跟着，用熟悉的化学气相淀积(CVD)法和干刻蚀法在栅极105的侧壁上形成由氧化硅膜或氮化硅膜构成的侧壁衬套106。
随后，如图1B所示，用光刻法和离子注入法以高浓度形成P型杂质扩散层和以高浓度形成N型杂质扩散层。这样，形成N型源和漏扩散层109以及P型源和漏扩散层110，以便构成LDD(轻掺杂漏)结构。随后，去掉作为栅极的多晶硅的表面上的和在硅衬底的表面上的自然氧化膜，并在不加热衬底的情况下溅射钴膜111。然后，在真空装置中在不把硅衬底的表面暴露于大气的情况下，把衬底加热到形成CoSi2膜的温度。在本实施例中，加热温度在500℃到800℃范围内。
跟着，如图1C所示，用硫酸溶液和过氧化氢溶液的混合溶液进行湿法刻蚀，来有选择地去掉场氧化膜103和侧壁衬套106上的钴膜111中不反应部分。这样，在MOS晶体管的栅极105的表面上、在MOS晶体管的N型源和漏扩散层109以及P型源和漏扩散层110的表面上有选择地形成了CoSi2膜112，而不会在绝缘膜，即场氧化膜103和侧壁衬套106的表面上形成任何硅化钴层。
随后，将参考图2A到2C描述第二传统例子。图2A到2C表示利用金属膜例如钴膜的硅化物形成工艺。
如图2A所示，在硅衬底201的表面上形成元件分隔区202。随后，在元件分隔区202包围着的有源区内按顺序形成诸如氧化硅膜的栅氧化物膜203和多晶硅膜。然后，把磷离子作为杂质用熟悉的技术掺杂在氧化硅膜内。这样，减小了多晶硅膜的电阻。随后，用熟悉的光刻法和干刻蚀法把上述的多晶硅膜形成图案，以便形成多晶硅栅极204。跟着，用众所周知的方法在多晶硅栅极204的侧壁上形成侧壁衬套205。
然后，用溅射方法连续地在整个表面上淀积钴膜206和钛膜207。在本实施例中，每层金属膜的厚度设为大约10毫微米。随后，在氮气的环境下在大约700℃中进行诸如快速热退火(RTA)方法的热处理。这样，如图2B所示，在硅衬底201表面上和多晶硅栅204表面上形成硅化钴膜208。这时，在元件分隔区202和侧壁衬套205的氧化硅膜上的钴膜206没有被硅化，并保持着非硅化的状态。还有，通过上述的热处理，整个钛膜207变成氮化钛膜209。随后，对上述的非硅化钴膜206和氮化钛膜209有选择地进行湿法刻蚀。这样，如图2C所示，在硅衬底201上形成的MOS晶体管的栅极、源和漏区上有选择地形成硅化钴层208。
可是，在上述的第一传统例子中，在形成CoSi2膜的温度下，在绝缘膜例如氧化膜103和侧壁衬套106上钴与硅的反应形成了CoSix。一旦以这样的方式形成CoSix膜时，就难以用湿刻蚀法去掉CoSix膜。例如，当要刻蚀掉在绝缘膜上形成的CoSix膜时，就用硫酸溶液和过氧化氢溶液的混合溶液，在栅极或扩散层上形成的CoSi2膜也被刻蚀掉。为此，源和漏扩散层和栅极的电阻值，特别是它们的表面电阻值在具有精细的图案尺寸的MOS晶体管的制造过程中增加。
还有，难以控制这样形成的硅化钴层的薄膜厚度。结果，难以减小在半导体芯片或形成半导体器件的半导体晶片内的MOS晶体管的栅极以及源和漏扩散层的表面电阻值的偏差。为此，MOS晶体管特性的偏差增大。
还有，在上述第二传统例子中，用溅射方法淀积钴膜206和钛膜207。根据热处理的条件，会由于钴膜和钛膜的热处理而形成钴和钛的混合结晶硅化物膜。结果，硅化处理的次数增加和制造过程变得复杂。
还有，在这情况下，也难以控制硅化钴层的薄膜厚度。因此，如上所述，在半导体芯片和半导体晶片内的MOS晶体管特性的偏差增大。
随着MOS晶体管的小型化和高集成度，栅极以及源和漏扩散层的最小图案尺寸变得等于或小于0.5微米。在这情况下，与CoSi2膜的表面电阻值相比，当栅极宽度或扩散层宽度宽时，栅极和扩散层的表面电阻值变大。也就是，完成后的硅化物层的电阻值有图案尺寸依赖性。结果，MOS晶体管或半导体器件的设计变得困难了。
实现本发明以解决上述的问题。因此，本发明的一个目的是提供一种制造半导体器件的方法，以这种方法能使在具有精细图案结构的半导体器件内的栅极或扩散层的电阻值小。
还有，本发明的另一个目的是提供一种制造半导体器件的方法，以这种方法能抑制高熔点金属例如钴与绝缘膜的热反应，从而能在栅极和/或扩散层上有选择地形成CoSi2膜。
本发明的再另一个目的是提供一种制造半导体器件的方法，以这种方法，即使硅化物层宽度变得小到大约0.1微米，也能形成高质量的硅化物层。
本发明的再另一个目的是提供一种制造半导体器件的方法，以这种方法，在MOS晶体管制造过程中能以简单的工艺形成硅化物层，从而能使硅化形成工艺稳定化，并且能降低制造成本。
为了实现本发明的一个方面，在制造半导体器件的方法中，形成有第一相结构的难熔金属硅化物层，然后，进行热处理，以便把有第一相结构的难熔金属硅化物层改变成有第二相结构的难熔金属硅化物层。其中有所述第一相结构的所述难熔金属硅化物层是Co2Si膜，有第二相结构的难熔金属硅化物层是CoSi膜，而有所述第三相结构的所述难熔金属硅化物层是CoSi2膜；在淀积钴膜时，加热半导体衬底使钴氧化为Co2Si，且控制钴的淀积率小于钴转变为Co2Si的相变率，从而在随后的热处理中使Co2Si转变为CoSi最终转变为CoSi2；或者在淀积钴层前在扩散区及栅极表面上形成阻挡膜，此阻挡膜起着允许钴原子通过阻挡膜而禁止硅原子通过所述阻挡膜的作用，从而在随后的热处理中使Co2Si转变为CoSi最终转变为CoSi2。
为了形成有第一相结构的难熔金属硅化物层，在半导体衬底处于加热状态下，在进行难熔金属淀积操作期间，形成有第一相结构的难熔金属硅化物层。在这情况下，希望难熔金属的淀积率小于难熔金属转变成难熔金属硅化物的相变速率。更具体地说，希望难熔金属的淀积率在0.05nm/sec到0.3nm/sec的范围内。
还有，为了形成有第一相结构的难熔金属硅化物层，可以在真空状态淀积难熔金属。然后，可以把半导体衬底在真空状态加热来把难熔金属膜改变成有第一相结构的难熔金属硅化物层。
此外，为了形成有第一相结构的难熔金属硅化物层，可以在半导体衬底的含硅层上形成阻挡膜。这阻挡膜起着允许难熔金属原子通过阻挡膜，而禁止在含硅层的硅原子通过阻挡膜的作用。然后，加热半导体衬底，以便由淀积在阻挡膜上的难熔金属原子与在含硅层的硅原子形成有第一相结构的难熔金属硅化物层。在这情况下，希望阻挡膜是多孔的氧化硅膜。还希望在把半导体衬底加热到400到500℃的范围内的温度时，把难熔金属淀积在阻挡膜上。
这方法可以进一步包括漂洗半导体衬底以去掉难熔金属的非硅化部分的步骤。在这情况下，半导体衬底用硫酸溶液和过氧化氢溶液的混合溶液进行漂洗，以便去掉难熔金属的非硅化部分。
在这方法中，可以进行热处理，以便使有第一相结构的难熔金属硅化物层转变成有第三相结构的难熔金属硅化物层，然后，再把有第三相结构的难熔金属硅化物层转变成有第二相结构的难熔金属硅化物层。在这情况下，希望难熔金属是钴或镍中的一种。还希望，有第一相结构的难熔金属硅化物层是Co2Si膜，有第三相结构的难熔金属硅化物层是CoSi膜，而有第二相结构的难熔金属硅化物层是CoSi2膜。在这情况下，作为有第二相结构的难熔金属硅化物层的CoSi2膜是用外延方法生长的。
为了实现本发明的另一方面，制造半导体器件的方法包括下面的步骤：
在半导体衬底被加热的状态下淀积难熔金属；
在进行淀积操作的过程中，形成有第一相结构的难熔金属硅化物层；
控制要淀积的难熔金属的量，以便使有第一相结构的难熔金属硅化物层有预先确定的膜厚度；和
进行热处理，以便把有第一相结构的难熔金属硅化物层转变成有第二相结构的难熔金属硅化物层。
此外，为了实现本发明的再另一方面，制造半导体器件的方法包括下面的步骤：
在半导体衬底的含硅层上形成阻挡膜。这阻挡膜起着允许难熔金属原子通过阻挡膜，而禁止含硅层的硅原子通过阻挡膜的作用；
加热半导体衬底，以便由淀积在阻挡膜上的难熔金属原子与含硅层的硅原子形成有第一相结构的难熔金属硅化物层；
漂洗半导体衬底以去掉难熔金属的非硅化部分；和
进行热处理，以便把有第一相结构的难熔金属硅化物层转变成有第二相结构的难熔金属硅化物层。
这样进行所述热处理，使得有第一相结构的难熔金属硅化物层转变成有第三相结构的难熔金属硅化物层，然后，再把有第三相结构的难熔金属硅化物层转变成有第二相结构的难熔金属硅化物层。有第一相结构的难熔金属硅化物层是Co2Si膜，有第三相结构的难熔金属硅化物层是CoSi膜，而有第二相结构的难熔金属硅化物层是CoSi2膜。在这情况下，作为有第二相结构的难熔金属硅化物层的CoSi2膜是用外延方法生长的。
图1A到1C是在第一传统例子中，按形成过程顺序的具有硅化物层的半导体器件的剖视图；
图2A到2C是在第二传统例子中，按形成过程顺序的具有硅化物层的半导体器件的剖视图；
图3A到3E是在根据本发明的第一实施例的按照形成工艺顺序形成硅化物层的方法中具有硅化物层的半导体器件的剖视图；
图4A到4C是在根据本发明的第二实施例的按照形成工艺顺序形成硅化物层的方法中具有硅化物层的半导体器件的剖视图；
图5是在根据本发明的第二实施例的形成硅化物层的方法中解释在形成所述硅化物层时、表面电阻的偏差和结漏电电流对于溅射膜形成速率的关系的曲线；
图6A到6D是根据本发明的第三实施例的按照形成工艺顺序形成硅化物层的方法中具有硅化物层的MOS晶体管的剖视图；和
图7A到7B是解释上述第三实施例的效果的曲线图。
下面，将参考附图来描述本发明的形成硅化物层的方法。
图3A到3E是在根据本发明的第一实施例的制造方法来形成硅化钴层时，MOS晶体管的剖视图。
如图3A所示，在P型硅衬底1的表面上有选择地形成元件分隔绝缘膜2。在本实施例中，用通常的硅的局部氧化(LOCOS)法或沟道元件分隔法来形成元件分隔绝缘膜2。然后，在硅衬底1的表面上在不形成元件分隔绝缘膜2的区域处形成MOS晶体管的源和漏区的扩散层3。在这情况下，扩散层3是含有作为杂质的砷离子的N型扩散层。
跟着，用例如稀释的氟酸溶液这样的化学溶液去掉扩散层3上的自然氧化膜。在扩散层3上形成阻挡膜4。阻挡膜4起着防止硅原子扩散的作用，这将在后面加以叙述。阻挡膜4有大约1nm的膜厚度，并且由多孔的氧化硅膜构成。能够通过把硅衬底1在硝酸溶液中加热的方法来形成这种多孔的氧化硅膜。另一种办法是，可以用把硅衬底1在氨溶液和过氧化氢溶液的混合溶液中加热来形成这种多孔的氧化硅膜。
在硅衬底1的表面上形成阻挡膜4之后，在包括多个室的多室装置中用溅射法形成钴膜5。多室装置能够抽到大约10-9托的高真空。在大约450℃的高温下用溅射法来形成所述薄膜。把钴膜5的膜厚度定为10nm。还有，把溅射薄膜形成速率定为0.5nm/sec。
在这样的温度下溅射时，只有扩散层3的一部分表面被硅化。在所述硅化过程中，形成Co2Si膜。钴膜5的钴原子通过阻挡膜4移到硅衬底1的表面上。可是，硅衬底1表面上的硅原子不能扩散到钴膜5。这是因为形成了阻挡膜4，从而防止硅原子扩散。应当指出，溅射法的膜形成温度在400到500℃的范围内是非常有效的。
跟着，硅衬底1在真空的状态下，被转移到上述多室装置的另一个室，并且在大约10-9托的高真空下进行热处理。钴膜非常容易被氧化，并且氧化妨碍钴的硅化。可是，因为在本发明中硅衬底在真空的状态下被转移，而没有暴露在大气中，所以不存在这样的问题。
在这情况下，热处理温度设为大约450℃，热处理时间设为大约30秒。所述热处理使得整个钴膜5的钴原子通过阻挡膜4扩散到扩散层3的表面，以便在扩散层3上全部形成Co2Si膜6。Co2Si膜6是第一相结构的高熔点金属硅化物层。硅化物层有正交晶系多晶结构。应该指出，阻挡膜4禁止硅原子在热处理期间从扩散层3的表面移动到钴膜5。因此，在阻挡膜4或元件分隔绝缘膜2上完全不能形成任何Co2Si膜6。
随后，把硅衬底1浸泡在硫酸溶液和过氧化氢溶液的混合溶液一段预先确定的时间，从而有选择地刻蚀掉在元件分隔绝缘膜2上的钴膜5。如图3C所示，以这种方法，使Co2Si膜6只在已经在硅衬底1上形成的扩散层3上面形成。在作为绝缘膜的元件分隔绝缘膜2上完全不形成任何Co2Si膜6。还有，阻挡膜4仍然保留在扩散层3上的Co2Si膜6的上面。
跟着，把硅衬底在盐酸溶液和过氧化氢溶液的混合溶液以及氨溶液和过氧化氢溶液的混合溶液中漂洗。在这情况下，阻挡膜4防止Co2Si膜6被上述混合溶液腐蚀。通常，用盐酸溶液和过氧化氢溶液的混合溶液来腐蚀Co2Si膜。
随后，在氮的气氛中进行第一次RTA烧结。第一次烧结的条件是600℃的温度和大约60秒的处理时间。
如图3D所示，进行从Co2Si膜6变成CoSi膜7的相变。以这种方法在扩散层3的表面上形成CoSi膜7。CoSi膜7是第二相结构的高熔点(难熔)金属硅化物层。这硅化物层有立方晶系的多晶结构。
其后，在氮气氛下再进行第二次RTA烧结。第二次烧结的条件是800℃的温度和大约10秒的处理时间。
如图3E所示，这次进行从CoSi膜7到CoSi2膜8的相变。CoSi2膜8是第三相结构的高熔点(难熔)金属硅化物层。用外延生长法形成这层硅化物层，并且这硅化物层有立方晶系的单晶结构。应该指出，CoSi2结晶的晶格常数非常接近于硅晶体的晶格常数。此后，用湿刻蚀法去掉阻挡膜4。
如上所述，最后，用这种方法在硅衬底1上的扩散层3的表面上有选择地形成CoSi2膜。在元件隔离绝缘膜2上完全不形成CoSi2膜8。还有，因为在这方法中，用外延生长的方法形成CoSi2膜8，所以CoSi2膜是低阻层。
在第一实施例中，阻挡膜4以多孔氧化硅膜的形式形成。有大约0.5nm的膜厚度的氮化硅膜也可作为阻挡膜使用。此外，阻挡膜4可以不只由绝缘膜形成，还可以由金属膜形成。重要的是，在形成CoSi2膜的温度下，阻挡膜4有让钴原子通过而不让硅原子通过的特性。
在第一实施例的硅化物形成方法中，在要进行硅化的材料例如硅衬底的表面上形成阻挡膜，然后在阻挡膜上形成钴膜。如上所述，形成Co2Si膜，并进行烧结。最后，用外延法生长CoSi2膜，并且只在扩散层表面处有选择地形成硅化物层。
在这种方法中，在要进行硅化的材料的表面上的整片钴膜被改变成硅化钴层。因此，CoSi2膜的最后膜厚度取决于溅射过程所形成的钴膜的膜厚度。因此，硅化钴层的膜厚度控制变得非常容易。在半导体芯片或形成半导体器件的半导体晶片中，能很容易地把MOS晶体管的栅极以及源和漏扩散层的表面电阻的偏差减小。进而能减小MOS晶体管的特性的偏差。
此外，在这方法中，用外延生长法形成硅化钴层。这样，就有栅极以及源和漏扩散层图案的最小图案尺寸随着MOS晶体管的小型化和高集成度而变小的情况。在这情况下，在有窄图案宽度的区域上所形成的硅化钴层，能够有与在有宽图案宽度的区域上所形成的硅化钴层相同的厚度。即，完成后的硅化钴层的电阻值没有图案尺寸依赖关系。因此，MOS晶体管或半导体器件的设计变得非常容易。
还有，上述的阻挡膜6有防止Co2Si膜在酸漂洗过程中被刻蚀的功能。还有，用外延生长法形成的硅化钴层改进了对热处理的忍耐力。也就是，硅化钴层变得有高抗热能力，从而在这种方法中，永远不会产生在通常情况下会产生的结块现象。因此，在制造MOS晶体管的过程中，能容易地和稳定地进行形成硅化物层的过程，从而减少了制造成本。
下面，将参考图4A到4C和图5来详细地描述根据本发明的第二实施例的形成硅化物层的方法。图4A到4C表示形成硅化钴层时的另一种制造工艺。图5是在这情况下的说明钴膜形成条件的实验结果的曲线。在下面的解释中，以相同的标号代表与第一实施例中相同的组成部分。
如在第一实施例中所述，在P型硅衬底1的表面上有选择地形成元件分隔绝缘膜2。在硅衬底1上的不形成元件分隔绝缘层膜2的区域处形成扩散层3。扩散层3是N型扩散层。
跟着，在溅射装置中，在硅衬底1的表面上用溅射法形成钴膜，使得它有10nm的膜厚度。溅射装置能够抽到大约10-9乇的高真空。在大约400℃的高温下用溅射法来形成所述薄膜。
在用溅射法形成薄膜的过程中重要的是，把钴膜的形成速率，即溅射膜的形成速率设置为小于转变成Co2Si膜的硅化速率。在这情况下，在溅射薄膜形成过程中到达扩散层3表面的所有钴原子都在扩散层3表面与硅原子进行热反应。也就是，在进行溅射薄膜形成工艺的同时，形成Co2Si膜6。还有，钴膜5在溅射薄膜形成过程中，被淀积在本身就是绝缘膜的元件分隔绝缘层膜2上。在扩散层3的表面上有选择地生长Co2Si膜6。把Co2Si膜6设置成有大约14nm的膜厚度。应该指出，溅射薄膜形成率在这本实施例中变成小于在第一实施例的。
在第二实施例的方法中，需要把溅射薄膜形成率设置到适当的值。将参考图5描述这一点。
在图5中，水平轴是溅射薄膜形成率，左垂直轴是在完成后的Co2Si膜中的表面电阻的偏差，而右垂直轴是硅化钴扩散层内的结漏电电流。
如从图5所看到的那样，当溅射薄膜形成率是0.3nm/sec或更小时，晶片的表面电阻的偏差是3％，并且这偏差基本上保持不变。另一方面，当溅射薄膜形成率大于0.3nm/sec时，偏差迅速增大。
可是，当溅射薄膜形成率变小时，扩散层的结漏电电流逐渐增加。当溅射薄膜形成率小于0.05nm/sec时，扩散层的结漏电电流迅速增加。这是因为当溅射薄膜形成率变得太小时，处理时间变长，从而在元件分隔绝缘层膜2上的钴膜5的钴原子大量进入扩散层3，如图5所示。这时，在元件分隔绝缘层膜2的端部进入了过硅化程度使得结平面退化。如上所述，在第二实施例中的钴溅射薄膜形成率是0.05nm/sec或更大，并且应该把它设为3nm/sec或以下的值。
随后，如在第一实施例中所描述的那样，在氮气氛下进行第一次烧结。如图4B所示，以这种方式，进行扩散层3上的Co2Si膜6到CoSi膜7的相变。在这情况下，钴膜5保留在元件分隔绝缘层膜2上。应该指出，钴膜5的表面会稍微被氧化。
跟着，把硅衬底1浸泡在硫酸溶液和过氧化氢溶液的混合溶液一段预先确定的时间，从而有选择地刻蚀掉在元件分隔绝缘膜2上的钴膜5。
其后，进行第二次烧结。第二次烧结的条件是800℃的温度和10秒的处理时间。如图4C所示，进行在扩散层3上的CoSi膜7到CoSi2膜8的相变。
以这种方法，最后在硅衬底1上的扩散层3的表面上形成了CoSi2膜8。在元件分隔绝缘膜2上没有CoSi2膜8生成。
在第二实施例的情况下，要被硅化的薄膜表面的整个钴膜变成硅化钴层。因此，硅化钴层的膜厚度控制变得非常容易。能够容易地减小半导体晶片内的MOS晶体管的栅极以及源和漏扩散层的表面电阻的偏差，从而能够减小MOS晶体管的特性的偏差。
下面，将参考图6A到6D和图7A和7B描述根据本发明的第三实施例的硅化物形成方法。图6A到6D表示在CMOS晶体管内形成硅化物层时的制造工艺。还有，图7A和7B是扩散层的表面电阻的曲线，用以说明当用本发明的方法来形成硅化物层时的效果。
如图6A所示，通过离子注入和热处理在P型硅衬底1上形成P沟道MOS晶体管的区域形成N阱22。随后，在硅衬底1的表面上形成元件分隔绝缘层膜23，使其膜厚度大约为350nm。然后，在元件分隔绝缘层膜23包围的有源区形成栅氧化物膜24，其膜厚度为10nm。生长多晶硅作为栅极材料，其膜厚度为150nm。在这情况下，多晶硅膜含有高浓度的磷离子杂质。
跟着，用熟悉的光刻技术和离子注入技术把上述的多晶硅膜形成图案，以便形成栅极25。用离子注入技术按顺序形成低浓度的N型扩散层26和低浓度的P型扩散层27。随后，在整个表面上淀积氧化硅膜，使其膜厚度为70nm。然后，通过使用各向异性的干刻蚀法的一种反刻蚀法(etching back method)，在栅极25的侧面上形成侧壁衬套28。
随后，如图6B所示，用光刻技术和离子注入技术形成高浓度的P型扩散层和高浓度的N型扩散层。用这种方法来形成N型的源和漏扩散层29和P型的源和漏扩散层30，以便完成轻掺杂源/漏(LDD)结构。
然后，以稀释的氟酸溶液进行刻蚀，以去掉在多晶硅构成的栅极25的表面上的和硅衬底21表面上的自然氧化物膜。
随后，如在第一实施例那样，在N型的源和漏扩散层29、P型的源和漏扩散层30和栅极25的表面形成阻挡膜31。
其后，以与第一实施例相同的方法，在多室装置中通过溅射形成钴膜32。在这情况下，在大约450℃的高温下进行溅射薄膜形成工艺。把钴膜32的膜厚度设为大约15nm。在相同的真空状态下把硅衬底21转移到上述多室装置中的另一室，并在大约10-9乇的高真空状态下进行热处理。在这情况下，热处理温度设为大约450℃，而热处理时间设为大约30sec。通过热处理，钴膜32的钴原子通过阻挡膜31扩散到N型的源和漏扩散层29的表面、P型的源和漏扩散层30的表面和栅极25的表面，从而在这些表面上形成Co2Si膜33。
跟着，把硅衬底21浸泡在硫酸溶液和过氧化氢溶液的混合溶液，从而有选择地用湿刻蚀法刻蚀掉在元件分隔绝缘膜23和侧壁衬套28上的钴膜32。以这种方法，使Co2Si膜33只保留在N型的源和漏扩散层29、P型的源和漏扩散层30和栅极25的表面上。在这情况下，在作为绝缘膜的元件分隔绝缘膜23和侧壁衬套28上不形成任何Co2Si膜。
跟着，进行漂洗工艺。然后，如在第一实施例那样，在氮的气氛中进行第一次烧结。结果，如图6C所示，实现了从Co2Si膜33变成CoSi膜34的相变。以这种方法在N型的源和漏扩散层29的表面、P型的源和漏扩散层30的表面以及栅极25的表面上形成CoSi膜34。
其后，如在第一实施例中所描述的那样，进行第二次烧结。在本实施例中，第二次烧结在800℃的温度和大约10秒的处理时间下进行。如图6D所示，跟着，CoSi膜34相变成CoSi2膜35。
以这种方式，最后在CMOS晶体管的N型的源和漏扩散层29、P型的源和漏扩散层30以及栅极25的表面上有选择地形成CoSi2膜。也就是说，在MOS晶体管内实现了利用硅化钴的硅化作用。
在其图案宽度等于或小于0.5微米的N型的源和漏扩散层和P型的源和漏扩散层以及图案宽度为0.2微米的栅极25的有CoSi2膜的表面上获得了低表面电阻值，上述的CoSi2膜是通过在上述的CMOS晶体管内的硅化作用而形成的。
将参考图7A和7B描述本发明所获得的实验结果。
图7A表示N型的源和漏扩散层图案宽度与硅化钴层的表面电阻的关系，此硅化物层用本发明的制造方法形成，而图7B表示P型的源和漏扩散层图案宽度与硅化钴层的表面电阻的关系，此硅化物层用本发明的制造方法形成。图7A和7B中，水平轴表示源和漏扩散层宽度，而垂直轴表示在晶片内最后完成的硅化的源和漏扩散层的表面电阻。图7A和7B中，符号△表示用在第一传统例子中的方法来形成硅化钴层时的表面电阻值，而符号○表示用在第三实施例中的方法来形成硅化钴层时的表面电阻值。
如从图7A和7B所看到的那样，在传统例子中，当源和漏扩散层宽度变成等于或小于0.3微米时，表面电阻值逐渐增加。还有，在晶片内会产生大约70％的表面电阻值的偏差。
另一方面，在本发明的方法中，表面电阻值的绝对值大为减小。并且，源和漏扩散层宽度与表面电阻值的依赖关系消失，而且直到源和漏扩散层宽度变成大约0.1微米，表面电阻值基本上保持恒定。在晶片内表面电阻值的偏差等于或小于3％。
不管MOS晶体管的源和漏扩散层是N型扩散层还是P型扩散层，都能获得上面的效果。在硅化之后，栅极的表面电阻值也有与上述相同的效果。
在上述的实施例中，描述了硅衬底为P型的情况。可是，本发明不限于此，而是能应用到N型硅衬底。在这情况下，在描述中，P型和N型应该相互更换。
还有，在第三实施例中，当要形成硅化钴层时，可以用第二实施例中所描述的方法。或者，可以把第一实施例中所描述的方法与第二实施例中所描述的方法一起使用。
还有，在本发明的方法中，可以用镍代替钴。在这情况下，最后形成的硅化物层由NiSi膜构成。
如上所述，根据本发明的制造半导体器件的方法，高熔点(难熔)金属硅化物层可以有选择地在半导体衬底上的预先确定的区域内形成。因此，在加热半导体衬底的同时，形成高熔点金属膜和形成有第一相结构的高熔点金属硅化物层。通过热处理，有第一相结构的高熔点金属硅化物层被转变成有第二相结构的高熔点金属硅化物层，并且，有第二相结构的高熔点金属硅化物层被转变成有第三相结构的高熔点金属硅化物层。在这情况下，在高熔点金属硅化物层与上述高熔点金属膜之间形成由多孔氧化硅膜构成的阻挡膜。
另一种办法是，在加热半导体衬底的同时，在半导体衬底表面上淀积高熔点金属。在这同时，所淀积的高熔点金属通过热处理被转变成有第一相结构的高熔点金属硅化物层。在这情况下，将高熔点金属膜的膜形成率设置为小于形成有第一相结构的高熔点金属硅化物层的相变率。然后，进行热处理，以便使上述有第一相结构的高熔点金属硅化物层转变成有第二相结构或第三相结构的高熔点金属硅化物层。这样，就能够用外延方法生长有第三相结构的高熔点金属硅化物层。
MOS晶体管中的源和漏扩散层或栅极的电阻大大减小。此外，最后完成的硅化钴层的电阻值没有图案尺寸的依赖关系，使得能够非常容易地进行MOS晶体管或半导体器件的设计。
另外，高熔点金属膜被相变成有第一相结构的高熔点金属硅化物层，这一层由Co2Si膜构成。因此，由CoSi2膜构成的最后完成的有第三相结构的高熔点金属硅化物层的膜厚度取决于在高熔点金属膜的薄层形成过程中的高熔点金属膜的膜厚度本身。因此，对高熔点金属硅化物层的膜厚度控制变得非常容易。还有，能容易地减小在半导体芯片或半导体晶片上的MOS晶体管的栅极以及源和漏扩散层的表面电阻值。
根据本发明，能够使硅化物层的形成过程简化和稳定化，从而减少制造成本。即使把硅化区域的尺寸做到非常小，达到大约0.1微米，也能形成高质量的硅化物层。结果，就能够实现半导体器件的高集成度、高速加工和高功能。
Claims (13)
1.一种制造半导体器件的方法，其特征在于包括下面的步骤：
在半导体衬底上形成有第一相结构的难熔金属硅化物层；和
进行热处理，以便把有所述第一相结构的所述难熔金属硅化物层改变成有第二相结构的难熔金属硅化物层；
其中有所述第一相结构的所述难熔金属硅化物层是Co2Si膜，有第二相结构的难熔金属硅化物层是CoSi膜，而有所述第三相结构的所述难熔金属硅化物层是CoSi2膜；
在淀积钴膜时，加热半导体衬底使钴氧化为CO2Si，且控制钴的淀积率小于钴转变为CO2Si的相变率，从而在随后的热处理中使CO2Si转变为CoSi最终转变为CoSi2；或者在淀积钴层前在扩散区及栅极表面上形成阻挡膜，此阻挡膜起着允许钴原子通过阻挡膜而禁止硅原子通过所述阻挡膜的作用，从而在随后的热处理中使CO2Si转变为CoSi最终转变为CoSi2。
2.权利要求1的方法，其特征在于所述形成有第一相结构的难熔金属硅化物层的步骤包括：在半导体衬底被加热的状态下，在进行难熔金属淀积操作期间，形成有所述第一相结构的所述难熔金属硅化物层。
3.权利要求2的方法，其特征在于所述难熔金属的淀积率小于所述难熔金属转变成难熔金属硅化物的相变速率。
4.权利要求3的方法，其特征在于所述难熔金属的所述淀积率在0.05nm/sec到0.3nm/sec的范围内。
5.权利要求1的方法，其特征在于所述形成有第一相结构的难熔金属硅化物层的步骤包括：
在真空状态下淀积难熔金属膜；和
在真空状态下加热半导体衬底，以便把所述难熔金属膜改变成有第一相结构的所述难熔金属硅化物层。
6.权利要求1到5中的任何一个权利要求的方法，其特征在于所述形成有第一相结构的难熔金属硅化物层的步骤包括：
在半导体衬底的含硅层上形成阻挡膜，所述阻挡膜起着允许难熔金属原子通过所述阻挡膜，而禁止所述含硅层的硅原子通过所述阻挡膜的作用；和
加热所述半导体衬底，以便由淀积在所述阻挡膜上的所述难熔金属的所述原子与在所述含硅层的所述硅原子形成有所述第一相结构的所述难熔金属硅化物层，其中所述含硅层包括硅的化合物层或单晶硅层。
7.权利要求6的方法，其特征在于所述阻挡膜是多孔的氧化硅膜。
8.权利要求6的方法，其特征在于把所述半导体衬底加热到400到500℃的范围内的温度的同时，把所述难熔金属淀积在所述阻挡膜上。
9.权利要求1到5中的任何一个权利要求的方法，其特征在于还包括漂洗半导体衬底以便去掉难熔金属的非硅化部分的步骤。
10.权利要求9的方法，其特征在于所述漂洗步骤包括用硫酸溶液和过氧化氢溶液的混合溶液对所述半导体衬底进行漂洗，以便去掉难熔金属的非硅化部分。
11.权利要求1到5中的任何一个权利要求的方法，其特征在于所述进行热处理的步骤包括：
进行热处理，以便使有所述第一相结构的所述难熔金属硅化物层转变成有第三相结构的难熔金属硅化物层，然后，再把有所述第三相结构的所述难熔金属硅化物层转变成有第二相结构的难熔金属硅化物层。
12.权利要求11的方法，其特征在于有所述第一相结构的所述难熔金属硅化物层是Co2si膜，有所述第三相结构的所述难熔金属硅化物层是CoSi膜，而有所述第二相结构的所述难熔金属硅化物层是CoSi2膜。
13.权利要求12的方法，其特征在于：作为具有所述第二相结构的所述难熔金属硅化物层的所述CoSi2膜是用外延方法生长的。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP274710/1997 | 1997-10-07 | ||
| JP274710/97 | 1997-10-07 | ||
| JP27471097A JP3209164B2 (ja) | 1997-10-07 | 1997-10-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1213846A CN1213846A (zh) | 1999-04-14 |
| CN1118864C true CN1118864C (zh) | 2003-08-20 |
Family
ID=17545496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN98121323A Expired - Fee Related CN1118864C (zh) | 1997-10-07 | 1998-10-07 | 利用相变来制造半导体器件的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6136699A (zh) |
| JP (1) | JP3209164B2 (zh) |
| KR (1) | KR100310494B1 (zh) |
| CN (1) | CN1118864C (zh) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429120B1 (en) * | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
| US6221766B1 (en) * | 1997-01-24 | 2001-04-24 | Steag Rtp Systems, Inc. | Method and apparatus for processing refractory metals on semiconductor substrates |
| JP3996286B2 (ja) * | 1998-11-27 | 2007-10-24 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR100373360B1 (ko) * | 1999-06-30 | 2003-02-25 | 주식회사 하이닉스반도체 | 미세 패턴의 금속 게이트 형성방법 |
| JP3515041B2 (ja) * | 2000-03-13 | 2004-04-05 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JP2002050767A (ja) * | 2000-08-04 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3848071B2 (ja) * | 2000-09-28 | 2006-11-22 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
| US6517235B2 (en) * | 2001-05-31 | 2003-02-11 | Chartered Semiconductor Manufacturing Ltd. | Using refractory metal silicidation phase transition temperature points to control and/or calibrate RTP low temperature operation |
| KR100400785B1 (ko) * | 2001-12-28 | 2003-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 살리사이드 형성 방법 |
| EP1411146B1 (en) * | 2002-10-17 | 2010-06-09 | Samsung Electronics Co., Ltd. | Method of forming cobalt silicide film and method of manufacturing semiconductor device having cobalt silicide film |
| JP3921437B2 (ja) | 2002-10-17 | 2007-05-30 | 富士通株式会社 | 半導体装置の製造方法 |
| US6846359B2 (en) * | 2002-10-25 | 2005-01-25 | The Board Of Trustees Of The University Of Illinois | Epitaxial CoSi2 on MOS devices |
| JP3878545B2 (ja) * | 2002-12-13 | 2007-02-07 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| KR100562310B1 (ko) | 2003-04-08 | 2006-03-22 | 동부아남반도체 주식회사 | 실리사이드 형성 방법 및 이 방법에 의해 제조된실리사이드를 갖는 반도체 소자 |
| US20040256671A1 (en) * | 2003-06-17 | 2004-12-23 | Kuo-Tai Huang | Metal-oxide-semiconductor transistor with selective epitaxial growth film |
| US7005376B2 (en) * | 2003-07-07 | 2006-02-28 | Advanced Micro Devices, Inc. | Ultra-uniform silicides in integrated circuit technology |
| KR100558006B1 (ko) * | 2003-11-17 | 2006-03-06 | 삼성전자주식회사 | 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를제조하는 방법들 |
| JP4653949B2 (ja) * | 2003-12-10 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| WO2005087983A2 (en) * | 2004-03-05 | 2005-09-22 | University Of North Carolina At Charlotte | Alternative methods for fabrication of substrates and heterostructures made of silicon compounds and alloys |
| US7575959B2 (en) * | 2004-11-26 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US7531423B2 (en) * | 2005-12-22 | 2009-05-12 | International Business Machines Corporation | Reduced-resistance finFETs by sidewall silicidation and methods of manufacturing the same |
| KR100811267B1 (ko) * | 2005-12-22 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼게이트 형성방법 |
| CN100442460C (zh) * | 2006-04-03 | 2008-12-10 | 中芯国际集成电路制造(上海)有限公司 | 等离子体退火形成硅化镍的方法 |
| KR100906236B1 (ko) | 2007-07-03 | 2009-07-07 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 및 비휘발성 메모리장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4398341A (en) * | 1981-09-21 | 1983-08-16 | International Business Machines Corp. | Method of fabricating a highly conductive structure |
| US4470189A (en) * | 1983-05-23 | 1984-09-11 | International Business Machines Corporation | Process for making polycide structures |
| NL8801632A (nl) * | 1988-06-27 | 1990-01-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij tijdens depositie van een metaal een metaalsilicide wordt gevormd. |
| US5384285A (en) * | 1993-07-26 | 1995-01-24 | Motorola, Inc. | Process for fabricating a silicide layer in a semiconductor device |
| JP2677168B2 (ja) * | 1993-09-17 | 1997-11-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH07106570A (ja) * | 1993-10-05 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-10-07 JP JP27471097A patent/JP3209164B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-29 KR KR1019980040528A patent/KR100310494B1/ko not_active IP Right Cessation
- 1998-10-01 US US09/164,494 patent/US6136699A/en not_active Expired - Lifetime
- 1998-10-07 CN CN98121323A patent/CN1118864C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990036704A (ko) | 1999-05-25 |
| JPH11111642A (ja) | 1999-04-23 |
| CN1213846A (zh) | 1999-04-14 |
| US6136699A (en) | 2000-10-24 |
| JP3209164B2 (ja) | 2001-09-17 |
| KR100310494B1 (ko) | 2001-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1118864C (zh) | 利用相变来制造半导体器件的方法 | |
| KR100382023B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
| JP3600399B2 (ja) | コバルトシリサイドの薄い層が形成されるデバイスの作製プロセス | |
| US6479358B1 (en) | Raised source/drain process by selective SiGe epitaxy | |
| CN1107344C (zh) | 利用有选择的外延生长方法的半导体器件制造方法 | |
| JP4557879B2 (ja) | 半導体装置及びその製造方法 | |
| CN1574395A (zh) | 用于提高mos性能的引入栅极的应变 | |
| JPH10125909A (ja) | 半導体装置の製造方法 | |
| KR100558011B1 (ko) | 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법 | |
| CN1327498C (zh) | 半导体装置和半导体装置的制造方法 | |
| JP4010724B2 (ja) | 半導体装置の製造方法 | |
| TWI496221B (zh) | 半導體結構與鍺結構 | |
| JP3492973B2 (ja) | 半導体装置の製造方法 | |
| JP5010589B2 (ja) | 半導体デバイス製造方法及びその方法により製造した半導体デバイスを備えた半導体集積回路チップ | |
| US6436776B2 (en) | Process for fabricating a aligned LDD transistor | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08241984A (ja) | 半導体装置の製造方法 | |
| WO2008047635A1 (en) | Method for manufacturing semiconductor device and semiconductor device | |
| JP2009032840A (ja) | 半導体装置及びその製造方法 | |
| JP2000164857A (ja) | 半導体装置の製造方法 | |
| US5635752A (en) | Semiconductor device having source and drain regions which include horizontally extending secondary defect layers | |
| KR100461156B1 (ko) | 선택적 에피택셜 성장법을 이용한 규소게르마늄바이씨모스 소자 제조 방법 | |
| JP2000269500A (ja) | 半導体装置の製造方法 | |
| JP3187314B2 (ja) | 半導体装置の製造方法 | |
| JP2004022772A (ja) | 成膜方法、半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030321 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20030321 Address after: Kawasaki, Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS KANSAI CO., LTD. Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kawasaki, Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kawasaki, Kanagawa, Japan Patentee before: NEC Corp. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030820 Termination date: 20151007 |
|
| EXPY | Termination of patent right or utility model |