KR20080112139A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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다까시 야마우찌
요시후미 니시
아쯔히로 기노시따
요시노리 쯔찌야
준지 고가
고이찌 가또
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가부시끼가이샤 도시바
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Abstract

본 발명은 CMIS 구조의 반도체 장치에서，n형 및 p형 MISEFET의 계면 저항을 저감하는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 과제로 한다. 반도체 장치의 제조 방법 및 반도체 장치는, 제1 반도체 영역 상에 N형 MISFET의 게이트 절연막 및 게이트 전극을 형성하고，제2 반도체 영역 상에 p형 MISFET의 게이트 절연막 및 게이트 전극을 형성하며，제1 반도체 영역에 As를 이온 주입하여, n형 확산층을 형성하고，제1 반도체 영역 상에 Ni을 함유하는 제1 금속을 퇴적한 후, 제1 열처리에 의해 제1 실리사이드층을 형성하며，제1 실리사이드층 상 및 제2 반도체 영역 상에, Ni을 함유하는 제2 금속을 퇴적한 후, 제2 열처리에 의해, 제1 실리사이드층을 후막화함과 함께，제2 실리사이드층을 형성하고，제2 실리사이드층에 B 또는 Mg을 이온 주입한 후, 제3 열처리를 가하는 것을 특징으로 한다.
게이트 절연막, 게이트 전극, 이온 주입, 실리사이드층, 계면 저항

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로，특히 n형 MISFET과 p형 MISFET을 갖는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
실리콘 초집적 회로(LSI)는, 장래의 고도 정보화 사회를 유지하는 기반 기술의 하나이다. 집적 회로의 고기능화에는, 그 구성 소자인 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 고성능화가 필요하다. 소자의 고성능화는 기본적으로는 비례 축소 법칙(스케일링)에 의해 행하여져 왔지만, 최근, 다양한 물성적 한계 때문에, 소자의 초미세화에 의한 고성능화뿐만 아니라, 소자 그 자체의 동작도 곤란한 상황에 있다.
그러한 물성적 한계의 하나로 소스·드레인 영역의 기생 저항의 문제가 있다. 도 50에 종래 기술의 전형적인 MISFET을 나타낸다. 도 50에 도시한 바와 같이 소스 전극 및 드레인 전극에는 실리사이드층(510)이 형성되어 있으며, 이 실리사이드층(510)과, 실리사이드층(510)의 주변에 형성된 고농도 불순물층(508) 및 익 스텐션 확산층(5b5)과의 사이에 쇼트키 접합이 형성된다. 그리고，도 50에 도시한 바와 같이 소스·드레인 전극의 기생 저항은 실리사이드층 자체의 저항(Rs), 고농도 불순물층의 저항(Rd) 등의 벌크의 막에 기인한 저항과, 상기 접합의 계면 저항(Rc)의 3개로 분해된다.
이 중에서, 계면 저항(Rc)이 가장 큰 것이 일반적으로 알려져 있다. 또한，상기 계면 저항은, 비례 축소 법칙에 따라서, 작아지지 않는다. 따라서, 장래적인 MISFET의 성능 향상을 위해서는, 상기 계면 저항의 저감이, 매우 중요한 과제로 된다.
그리고, 계면 저항(Rc)의 저저항화에 대해서는, 실리사이드층(510)과 고농도불순물층(508)의 계면 부분에서의 불순물의 고농도화가 중요한 것이 알려져 있다.그리고，이때 계면으로부터 보다 좁은 범위, 예를 들면 20㎚ 이내에, 보다 고농도, 예를 들면 5×1019㎝-3 이상의 활성화된 불순물을 편석시키는 것이 바람직하다.
도 51에 실리사이드층과 고농도 불순물층(Si층) 사이에 형성되는 쇼트키 접합의 밴드도를 나타낸다. 전자는, 쇼트키 장벽 높이(SBH: Schottky Barrier Height)에 상당하는 에너지의 정점을 터널링함으로써, 실리사이드층-고농도 불순물층간을 이동한다. 이 전자의 터널링의 용이함은, 터널 확률이라고 일반적으로 말해지고 있으며, 터널 확률이 높은 접합 계면일수록 계면 저항은 낮아진다.
또한，터널 확률은, 쇼트키 장벽 높이와 터널 거리의 곱에 대하여 지수적으로 감소하는 것이 알려져 있으며, 쇼트키 장벽 높이 및 터널 거리를 실효적으로 저 감시키는 것이 계면 저항의 저감으로 이어진다.
실리사이드층과 고농도 불순물층의 계면에서의 불순물 농도를 높게, 또한 편석시킴으로써, 도 52에 도시한 바와 같이 Si층의 밴드의 굴곡을 강화하는 효과가 생겨 터널 거리가 저감한다. 또한，거울상 효과를 도입하여 계산한 도 52의 밴드 도로부터도 명백한 바와 같이, 쇼트키 장벽 높이 자체도 저감된다. 따라서，쇼트키 장벽 높이와 터널 거리의 곱이 감소하여, 계면 저항(Rc)의 저감이 실현된다.
한편，실리사이드층 자체의 저항(Rs)에 대해서는, 종래의 TiSi2(티탄실리사이드막이나 CoSi2(코발트실리사이드)막보다 저항이 낮은 NiSi(니켈실리사이드)막이 최근 이용되도록 되어 있다. 이 NiSi막은, 저저항 외에 저온에서의 형성이 가능한 점, 실리사이드 형성시의 Si 소비량이 적고 얕은 실리사이드층이 형성 가능한 점, 또한，일함수가 Si(실리콘) 밴드의 미드갭 근방에 있으며, n형 및 p형 쌍방의 MISFET의 실리사이드 재료로서의 동시 적용에 적합한 점으로부터도 재료로서 유망시되고 있다. 도 53에 이 NiSi막을 실리사이드층에 적용하는 경우의 전형적인 프로세스 플로우를 도시하고 있다.
이와 같이, 실리사이드 재료로서는 NiSi가 유망시되고 있다. 이 점으로부터, 접합의 계면 저항(Rc)의 저저항화에 대해서도, 특히, NiSi층과 Si층과의 계면의 저저항화가 가장 중요한 과제의 하나로 되어 있다.
NiSi층과 Si층과의 계면저항(Rc)의 저저항화를 실현하는 방법으로서, 실리사이드 형성 전에 이온 주입에 의해 형성된 불순물층을, 실리사이드 형성 시에 실리 사이드층과 Si층의 계면에 편석시키고, 이 계면에 고농도의 불순물 편석층을 형성하는 기술, 소위 불순물 편석 프로세스가 개시되어 있다(예를 들면, 비특허문헌 1).
도 54에, 상기 불순물 편석 프로세스에 의해 작성된 NiSi층/Si층의 계면을 이면 SIMS(Secondary Ion Mass Specroscopy)에 의해 관찰한 결과를 도시한다. 도 54a는 불순물이 As(비소)인 경우, 도 54b는 불순물이 B(붕소)인 경우이다.
도 54a에 도시한 바와 같이 n형 Si의 대표적 불순물인 As(비소)의 경우에는, 계면에 대하여 양측에 불순물이 분포된다. 이것에 대하여, 도 54b에 도시한 바와 같이 p형 Si의 대표적 불순물인 B(붕소)의 경우에는, 실리사이드화 중에 NiSi막에 B가 넣어지기 때문에, 그 대부분이 NiSi막 내에 분포되어 있으며, Si막측의 불순물 농도가 극히 낮아져 있다.
이와 같이, 불순물 편석 프로세스는, n형 MISFET의 고성능화에 있어서는 유용하지만, p형 MISFET의 고성능화에 있어서는 반드시 유용하지 않다. 따라서, n형 MISFET과 p형 MISFET의 양쪽을 구비하는 CMIS(Complementary Metal Insulator Semiconductor) 구조의 반도체 장치의 고성능화를 위해서는, 아직 충분한 프로세스라고는 할 수 없었다.
[비특허문헌 1] A. Kinoshita et al., Extended Abstracts of SSDM, pp. 172-173(2004)
이와 같이, CMIS 구조의 반도체 장치의 특성 향상을 위해서는, n형 MISFET의 계면 저항(Rc)의 저저항화와 동시에, p형 MISFET의 계면 저항(Rc)의 저저항화를 실현하는 기술이 절실히 요구되고 있다.
발명자들은, p형 MISFET의 계면 저항(Rc)의 저저항화 실현을 위해, NiSi층 형성 후에 B의 이온 주입을 행하는, 소위 불순물 후주입 프로세스를 제안하고 있다(T. Yamauchi et al., IEDM Tech. Dig., p.385(2006)). 이 불순물 후주입 프로세스는, p형 MISFET의 계면 저항(Rc)의 저저항화에 극히 유효하다.
다만, CMIS 구조의 반도체 장치에서는，n형 MISFET의 계면 저항(Rc) 저저항화와 양립시키기 위한 제조 방법 및 소자 구조의 최적화가 필요하다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 바는, CMIS 구조의 반도체 장치에서，n형 MISFET 및 p형 MISEFET의 계면 저항을 저감하는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것에 있다.
본 발명의 제1 양태의 반도체 장치의 제조 방법은, 반도체 기판 상에 n형 MISFET과 p형 MISFET을 갖는 반도체 장치의 제조 방법으로서，상기 반도체 기판의 제1 반도체 영역 상에 상기 n형 MISFET의 게이트 절연막을 형성하고，상기 반도체 기판의 제2 반도체 영역 상에 상기 p형 MISFET의 게이트 절연막을 형성하고，상기 n형 MISFET의 게이트 절연막 상에 상기 n형 MISFET의 게이트 전극을 형성하고，상기 p형 MISFET의 게이트 절연막 상에 상기 p형 MlSFET의 게이트 전극을 형성하며，상기 제1 반도체 영역에 As를 이온 주입하여, n형 확산층을 형성하고, 상기 제1 반 도체 영역 상에 Ni을 함유하는 제1 금속을 퇴적한 후, 제1 열처리에 의해 상기 제1 반도체 영역을 실리사이드화하여 제1 실리사이드층을 형성하며，상기 제1 실리사이드층 상 및 상기 제2 반도체 영역 상에, Ni을 함유하는 제2 금속을 퇴적한 후, 제2 열처리에 의해, 상기 제1 반도체 영역을 실리사이드화하여 상기 제1 실리사이드층을 후막화함과 함께，상기 제2 반도체 영역을 실리사이드화하여 제2 실리사이드층을 형성하고，상기 제2 실리사이드층에 B 또는 Mg을 이온 주입한 후, 제3 열처리를 가하는 것을 특징으로 한다.
여기서, 제1 양태의 반도체 장치의 제조 방법에서，상기 제3 열처리 후의 상기 제1 실리사이드층의 막 두께가, 상기 제3 열처리 후의 상기 제2 실리사이드층의 막 두께의 2배 이상인 것이 바람직하다.
여기서, 제1 양태의 반도체 장치의 제조 방법에서，상기 제3 열처리 후의 상기 제1 실리사이드층의 깊이가, 상기 제1 금속을 퇴적하기 직전의 상기 n형 확산층의 깊이보다도 깊은 것이 바람직하다.
여기서, 제1 양태의 반도체 장치의 제조 방법에서，상기 제1 금속 또는 상기 제2 금속이 Pt을 함유하는 것이 바람직하다.
여기서, 제1 양태의 반도체 장치의 제조 방법에서，상기 제2 실리사이드층에 B 및 Mg을 이온 주입하는 것이 바람직하다.
여기서, 제1 양태의 반도체 장치의 제조 방법에서，상기 제1 열처리의 온도가, 상기 제2 열처리의 온도보다도 저온인 것이 바람직하다.
여기서, 제1 양태의 반도체 장치의 제조 방법에서，상기 제3 열처리의 온도 가, 350℃ 이상 550℃ 이하인 것이 바람직하다.
여기서, 상기 n형 MISFET 및 상기 p형 MISFET이, Fin형 MISFET인 것이 바람직하다.
본 발명의 제1 양태의 반도체 장치의 제조 방법은, 반도체 기판 상에 n형 MISFET과 p형 MISFET을 갖는 반도체 장치의 제조 방법으로서，상기 반도체 기판의 제1 반도체 영역 상에 상기 n형 MISFET의 게이트 절연막을 형성하고，상기 반도체 기판의 제2 반도체 영역 상에 상기 p형 MISFET의 게이트 절연막을 형성하고，상기 n형 MISFET의 게이트 절연막 상에 상기 n형 MISFET의 게이트 전극을 형성하고，상기 p형 MISFET의 게이트 절연막 상에 상기 p형 MISFET의 게이트 전극을 형성하며，상기 제1 반도체 영역에 As를 이온 주입하여, n형 확산층을 형성하고，상기 제1 반도체 영역 상에 Ni을 함유하는 제1 금속을 퇴적한 후, 상기 제1 금속에 As를 이온 주입함으로써, 상기 제1 반도체 영역을 실리사이드화하여 제1 실리사이드층을 형성하고，상기 제1 실리사이드층 상 및 상기 제2 반도체 영역 상에, Ni을 함유하는 제2 금속을 퇴적한 후, 제1 열처리에 의해, 상기 제1 반도체 영역을 실리사이드화하여 상기 제1 실리사이드층을 후막화함과 함께，상기 제2 반도체 영역을 실리사이드화하여 제2 실리사이드층을 형성하고，상기 제2 실리사이드층에 B 또는 Mg을 이온 주입한 후, 제2 열처리를 가하는 것을 특징으로 한다.
여기서, 제2 양태의 반도체 장치의 제조 방법에서，상기 제1 금속에 As를 이온 주입할 때의, As의 도우즈량이 2.4×1016atoms/㎠ 이상 3.0×1016atoms/㎠ 이하인 것이 바람직하다.
여기서, 제2 양태의 반도체 장치의 제조 방법에서，상기 제2 열처리 후의 상기 제1 실리사이드층의 막 두께가, 상기 제2 열처리 후의 상기 제2 실리사이드층의 막 두께의 2배 이상인 것이 바람직하다.
여기서, 제2 양태의 반도체 장치의 제조 방법에서，상기 제2 열처리 후의 상기 제1 실리사이드층의 깊이가, 상기 제1 금속을 퇴적하기 직전의 상기 n형 확산층의 깊이보다도 깊은 것이 바람직하다.
여기서, 제2 양태의 반도체 장치의 제조 방법에서，상기 제1 금속 또는 상기 제2 금속이 Pt을 함유하는 것이 바람직하다.
여기서, 제2 양태의 반도체 장치의 제조 방법에서，상기 제2 실리사이드층에 B 및 Mg을 이온 주입하는 것이 바람직하다.
여기서, 제2 양태의 반도체 장치의 제조 방법에서，상기 제2 열처리의 온도가, 350℃ 이상 550℃ 이하인 것이 바람직하다.
여기서, 제2 양태의 반도체 장치의 제조 방법에서，상기 n형 MISFET 및 상기 p형 MISFET이, Fin형 MISFET인 것이 바람직하다.
본 발명의 일 양태의 반도체 장치는, 반도체 기판 상에 n형 MISFET과 p형 MISFET을 갖는 반도체 장치로서, 상기 n형 MISFET이, 상기 반도체 기판 상의 제1 채널 영역과, 상기 제1 채널 영역 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 제1 채널 영역의 양측에, Ni을 함유하는 제1 실리사이드층에서 형성된 소스 전극 및 드레인 전극과, 상기 제1 채 널 영역과 상기 제1 실리사이드층 사이에 형성된 As 편석층을 갖고，상기 p형 MISFET이, 상기 반도체 기판 상의 제2 채널 영역과, 상기 제2 채널 영역 상에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과, 상기 제2 채널 영역의 양측에, Ni을 함유하는 제2 실리사이드층에서 형성된 소스 전극 및 드레인 전극과, 상기 제2 채널 영역과 상기 제2 실리사이드층 사이에 형성된 B 편석층 또는 Mg 편석층을 가지며，상기 제1 실리사이드층의 막 두께가, 상기 제2 실리사이드층의 막 두께보다도 두꺼운 것을 특징으로 한다.
여기서, 이 반도체 장치에서，상기 제1 실리사이드층의 막 두께가, 상기 제2 실리사이드층의 막 두께의 2배 이상인 것이 바람직하다.
여기서, 이 반도체 장치에서，상기 n형 MISFET 및 상기 p형 MISFET이, Fin형 MISFET인 것이 바람직하다.
본 발명에 의하면, CMIS 구조의 반도체 장치에서，n형 MISFET 및 p형 MISEFET의 계면 저항을 저감하는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것이 가능하게 된다．
전술한 바와 같이, 본 발명의 발명자들은, p형 MISFET의 계면 저항(Rc)의 저저항화 실현을 위해, NiSi 형성 후에 B의 이온 주입을 행하는, 소위 불순물 후주입 프로세스를 제안하고 있다. 본 발명은, 이 불순물 후주입 프로세스와, n형 MISFET의 계면 저항(Rc)의 저저항화에 유효하게 되는 불순물 편석 프로세스를 조합한 후 에 최적화하여, CMIS 구조를 갖는 반도체 장치의 고성능화를 도모하자고 하는 것이다.
따라서，우선，본 발명의 기초로 되어 있는 불순물 후주입 프로세스에 대하여 간단히 설명한다. 그리고，다음으로，이 불순물 후주입 프로세스와 불순물 편석 프로세스와의 비교에 대하여, 이론적 해석 결과를 포함하여 간단히 설명한다.
도 2에 불순물 후주입 프로세스의 프로세스 플로우를 도시한다. 이 프로세스에서는，일단, NiSi층을 형성한 후에, B 등의 불순물을 NiSi층에 이온 주입한다. 그 후, 어닐링함으로써, NiSi층에 주입한 불순물을 NiSi층/Si층 계면에 확산시킨다.
이 불순물 후주입 프로세스에 의해 작성한 NiSi층/Si층 계면의 불순물 분포를 SIMS에 의해 분석한 결과를 도 3에 도시한다. 횡축에는, 실리사이드층 표면으로부터의 깊이, 종축에는 B 농도를 나타낸다. 또한，계면 위치의 확인을 위해, Ni의 분포도 동시에 나타내고 있다.
본 명세서에서，SIMS 분석에 의한 NiSi층/Si층 계면 위치란, 이하와 같이 정의된다. 즉, Ni 농도가, 벌크의 NiSi층의 농도로부터 1 자릿수 내려갈 때까지의 영역을 계면 분포라고 하고, 그 계면 분포의 깊이 범위의 반값의 위치를 NiSi층/Si층 계면 위치라고 한다. 도 3에도, 이 정의에 기초하여 계면 분포와 계면 위치가 도시되어 있다.
도 3으로부터 명백한 바와 같이, B 원자가, 이온 주입 후의 어닐링 온도의 상승과 함께，보다 계면 방향으로 이동하여, 계면 부근에 파일업하고 있다. 그리 고，피크의 B 농도는, 실리콘 내의 B의 고용 한계(5.0×1020atoms/㎤) 정도로 되어 있다. 이 피크 농도는, 도 54b에 도시한 불순물 편석 프로세스의 약 1 자릿수 늘어난다. 또한，Si층 측에 들어가는 B의 농도도, 불순물 편석 프로세스에 비교하여 증대하고 있는 것을 알 수 있다.
다음으로，마찬가지로 B 원자의 불순물 후주입 프로세스에 의해 작성한 NiSi층/Si층 계면의 전압-전류 특성을 측정한 결과를, 도 4에 도시한다. 샘플은 B 이온 주입 후의 어닐링이 450℃인 경우와, 550℃인 경우의 것을 준비하였다. 측정은, 터널 전류가 지배적으로 되는 온도 영역에서 행하기 때문에, 50K에서 Si층 측에 플러스 전압을 걸어 측정하고, 전류가 상승하는 전압(VF)을 모니터링함으로써, 쇼트키 장벽 높이(SBH)를 어림하였다. NiSi층과 Si층 사이의 SBH는, 550℃의 어닐링 에서는，Si층 측에 B가 없는 진성 반도체인 경우와 비교하여, 약 0.2eV 저하하고 있다. 불순물 편석 프로세스에서는，도시하지 않지만 SBH의 저하량이 약 0.15eV인 것이 알려져 있다. 따라서, B의 불순물 후주입 프로세스의 불순물 편석 프로세스에 대한 우위성이 전기 특성으로부터도 명백하다.
이와 같이, 불순물 편석 프로세스에 의하면, B를 불순물로서 이용한 경우에, NiSi층/Si층 계면 부근의 불순물 농도를 높게 할 수 있으며, 이 결과 SBH를 저하시킬 수 있다. 따라서, 이 프로세스가, p형 MISFET의 계면 저항(Rc)의 저저항화 실현을 위해서는 극히 유효하다고 할 수 있다.
한편，B 원자와의 비교를 위해, 발명자들이 As 원자에 대하여, 불순물 후주 입 프로세스를 적용한 경우의 SIMS 분석 결과를, 도 5에 도시한다. 이 결과와 도 54a와의 비교로부터도 알 수 있는 바와 같이, NiSi층/Si층 계면에서의 As 원자의 피크 농도는, 불순물 편석 프로세스에서 작성한 경우보다도 낮게 되어 있을 뿐만 아니라, 분포 전체도 NiSi층 측에 파고들어가 있다. 따라서，불순물 후주입 프로세스는, p형 MISFET에 대해서는 유효하지만, 반드시, n형 MISFET에 있어서는, 유효하다고는 할 수 없다는 것을 알 수 있다.
다음으로，발명자들이, 불순물 후주입 프로세스 및 불순물 편석 프로세스에서의 NiSi층/Si층 계면에서의, 불순물 분포의 차이를 이론적으로 해석한 결과를 간단히 설명한다. 계산 방법으로서는, 국소 밀도 범함수 근사를 초과한 부분에서，또한 스핀 분극도 고려한 SP-GGA(Spin-Polarized Generalized Gradient Approximation)의 방법을 채용하였다.
우선，NiSi층/Si층 계면 구조에서，Si 원자를 불순물 원자로 치환한 경우에, 계면 구조의 에너지가, 불순물 원자의 치환 위치에 따라서 어떻게 변화될지를 계산하였다. 계산 결과를 도 6에 도시한다.
도 6의 상측의 결정 구조도에서，원으로 둘러싸인 Si 원자를 1개의 B 원자 또는 As 원자로 치환하고, 각각의 경우에 대응하는 결정 구조의 총 에너지를 플롯 한 것이 하측의 그래프이다. 에너지가 낮은 쪽의 결정 구조가 보다 안정적이라고 할 수 있다. 또한，에너지의 기준(0값)은, Si층 벌크의 Si 원자를 불순물 원자로 치환한 경우, 즉 그래프의 우단에 플롯한 경우의 에너지로 하고 있다.
그래프 중, 검은 동그라미가 B 원자로 치환한 경우, 검은 삼각이 As 원자로 치환한 경우이다. 어느 불순물의 경우에도, 계면 근방의 Si 원자가 치환되었을 때에 에너지가 가장 낮아져서, 계면 근방에 에너지적으로 가장 안정하게 되는 사이트가 존재하고 있는 것을 나타내고 있다.
따라서，NiSi층/Si층 계면에 B 원자 혹은 As 원자를 편석시키는 것은 이론적으로 가능하다고 생각된다.
B 원자의 경우의 불순물 후주입 프로세스에서，B 원자가 NiSi층/Si층 계면에 편석하는 과정을, 도 7을 참조하여 설명한다. NiSi층에 이온 주입된 B 원자는, 우선 NiSi의 격자간 위치에 들어간다. 도 7에 도시한 바와 같이 격자간 위치에 B 원자가 있는 경우에는, 계의 에너지가, 치환 위치에 B 원자가 있는 경우에 비교하여, 1eV 정도 높아져 있다.
이 때문에, 일부의 B 원자는, 벌크의 NiSi층의 치환 위치에 들어가게 된다. 그러나，이온 주입에 의해 다수 격자간에 도입된 B 원자의 대부분이, 어닐링에 의한 확산으로, 벌크의 NiSi층의 치환 위치보다도 안정된 계면 부근의 치환 위치에 들어가게 된다. 이렇게 하여, B 원자의 NiSi층/Si층 계면에의 편석이 생긴다.
다만, 불순물 편석 프로세스인 경우에는, B 원자의 계면에의 편석이 그다지 보이지 않는다. 이것은, 다음과 같이 설명할 수 있다. 실리사이드화 전에, Si 중의 치환 위치에 도입된 B 원자는, 실리사이드의 과정에서, 일단, 격자간 위치에 들어간다. 이때, Si의 격자간 위치에 B 원자가 존재하는 것보다도, NiSi층의 격자간 위치에 들어가는 쪽이 압도적으로 안정적이기 때문에，NiSi층 측에 B 원자는 흡수되어 간다. 그리고，그 후, Si층 측에 확산하여 되돌아가는 것보다도 빠르게, 안 정된 벌크의 NiSi층 내의 치환 위치에 들어가게 된다. 또한，도 6으로부터 명백한 바와 같이, 치환 위치에 관해서도, B 원자의 경우에는, 벌크의 NiSi층에 있는 쪽이, 벌크의 Si층에 있는 것보다도 안정적인 점도, 계면측에의 B 원자의 이동을 억제하고 있다.
한편，As 원자의 경우도, B 원자와 마찬가지로, 계면에서 가장 에너지적으로 안정하게 된다. 그러나, B 원자의 경우와 달리，As 원자는 원자 반경이 B 원자보다 큰 것도 있어서, 어닐링 등에 의한 확산이 느리다. 따라서，불순물 후주입 프로세스에서는，As 원자는, 계면 근방에 편석하는 것보다도 이온 주입된 NiSi층의 치환 위치에 들어가기 쉽다고 생각된다.
이것에 대하여, B 원자의 경우와 달리，도 6으로부터 명백한 바와 같이, As 원자의 경우에는, 벌크의 NiSi층의 치환 위치에 들어가는 것보다도, Si층의 벌크에 들어가는 쪽이 에너지적으로 안정된다. 이 때문에, 불순물 편석 프로세스에 의하면, NiSi층/Si층 계면 근방의 치환 위치에 들어가서, 계면 근방에 편석하는 것이 가능하게 된다고 생각된다.
이상과 같이, 발명자들에 의해, 실험적으로도 이론적으로도, B 원자를 불순물로 하는 p형 MISFET인 경우에는 불순물 후주입 프로세스가, As 원자를 불순물로 하는 n형 MISFET의 경우에는 불순물 편석 프로세스가, NiSi층/Si층 계면의 저저항화를 실현하는 점에서, 유효한 것이 밝혀졌다.
이 때문에, CMIS 구조의 반도체 장치의 제조에서는，도 8에 도시한 바와 같이 As에 대해서는 불순물 편석 프로세스, B에 대해서는 불순물 후주입 프로세스라 는 2개의 프로세스를 조합하는 것이 가장 바람직하다고 생각된다.
다만, n형 MISFET 및 p형 MISFET 쌍방의 계면 저항을 최적화하고자 하는 경우, 도 8의 프로세스로도 충분하다고는 할 수 없다는 것을 발명자들은 발견하였다. 즉, 도 8의 프로세스에 의해 형성되는 반도체 장치는, n형 MISFET 및 p형 MISFET 모두 동일한 막 두께의 실리사이드층을 갖게 된다. 그러나，실제로는, n형 MISFET의 소스·드레인의 실리사이드층의 막 두께를, p형 MISFET보다도 두껍게 하는 쪽이 바람직한 것이다.
우선，As의 불순물 편석 프로세스에서는，먼저 이온 주입된 As 원자를 실리사이드 형성 시의 소위 제설 효과에 의해 긁어 모인, 계면에 As를 편석시킨다. 따라서，보다 많은 As를 계면에 편석시키기 위해서는, 실리사이드층은 두꺼운 쪽이 바람직하다.
한편，B의 불순물 후주입 프로세스의 경우, 실리사이드 층이 두꺼워지면, 실리사이드층/Si층과의 계면 가까이에 주입하는 B의 농도를 높게 하기 위해서는, B의 이온 주입의 가속 에너지를 증대시킬 필요가 있다. 그렇게 하면，가속 에너지의 증대에 따라, B의 깊이 방향의 분포도 넓어진다. 이 때문에, 이온 주입에 의해, NiSi층이 아니라, Si층 측에 도입되는 B 원자가 증대한다. 그리고，이 B 원자에 의해 형성되는 확산층에 의해, p형 MISFET의 쇼트 채널 효과가 열화할 우려가 있다. 따라서，B의 불순물 후주입 프로세스의 경우에는, 실리사이드층은 얇은 쪽이 바람직하다.
이와 같이, 불순물 편석 프로세스와 불순물 후주입 프로세스를 조합하는 경 우, 실리사이드층의 두께에 대하여, n형 MISFET과 p형 MISFET에서는，최적의 두께가 서로 다르다고 하는 문제가 있다.
이하에 설명하는 본 발명의 실시 형태의 반도체 장치의 제조 방법에서는，n형 MISFET과 p형 MISFET에서 서로 다른 막 두께의 실리사이드층을 형성하기 위해,최초로 n형 MISFET에 대하여 소정의 막 두께의 실리사이드층을 형성한다. 그리고, 그 후, n형 MISFET의 실리사이드층의 후막화와, p형 MISFET의 실리사이드층의 형성을 동시에 행한다.
종래 기술에 의해, n형 MISFET과 p형 MISFET으로 서로 다른 막 두께의 실리사이드층을 형성하고자 하면, 각각의 실리사이드층을 독립적으로 형성하게 된다. 예를 들면, 우선 n형 MISFET의 실리사이드층을 형성한다. 그 후, n형 MISFET을 마스크한 상태에서, p형 MISFET의 실리사이드층을 형성한다.
이와 같이, 실리사이드층을 완전히 독립적으로 형성하면，먼저 형성한 n형 MISFET의 실리사이드층에 걸리는 열처리 시간이, p형 MISFET의 실리사이드층 형성의 열처리 시간 분만큼 여분으로 길어진다. 이 때문에, Ni의 이상 확산이 생길 우려가 높아진다. 또한，n형 MISFET을 마스크하는 공정이 증가하게 되어, 공정이 복잡화된다.
본 발명의 실시 형태의 제조 방법에 의하면, n형 MISFET의 실리사이드층의 후막화와, p형 MISFET의 실리사이드층의 형성을 동시에 행하기 때문에, n형 MISFET의 실리사이드층에 걸리는 열처리 시간을 저감할 수 있다. 또한，n형 MISFET을 마스크하는 공정을 삭감할 수 있기 때문에, 공정을 간략화할 수 있다.
(제1 실시 형태)
본 발명의 제1 실시 형태의 반도체 장치의 제조 방법은, 반도체 기판 상에 n형 MISFET과 p형 MISFET을 갖는 반도체 장치의 제조 방법이다. 그리고，반도체 기판의 제1 반도체 영역 상에 N형 MISFET의 게이트 절연막을 형성하고，반도체 기판의 제2 반도체 영역 상에 p형 MISFET의 게이트 절연막을 형성한다. 그리고，n형 MISFET의 게이트 절연막 상에 n형 MISFET의 게이트 전극을 형성하고，p형 MISFET의 게이트 절연막 상에 p형 MISFET의 게이트 전극을 형성한다. 그리고，제1 반도체 영역에 As를 이온 주입하여, n형 확산층을 형성하고，제1 반도체 영역 상에 Ni을 함유하는 제1 금속을 퇴적한 후, 제1 열처리에 의해 제1 반도체 영역을 실리사이드화하여 제1 실리사이드층을 형성한다. 그리고，제1 실리사이드층 상 및 제2 반도체 영역 상에, Ni을 함유하는 제2 금속을 퇴적한 후, 제2 열처리에 의해, 제1 반도체 영역을 실리사이드화하여 제1 실리사이드층을 후막화함과 함께，제2 반도체 영역을 실리사이드화하여 제2 실리사이드층을 형성한다. 또한，제2 실리사이드층에 B 또는 Mg을 이온 주입한 후, 제3 열처리를 가한다.
도 1은, 본 실시 형태의 반도체 장치의 제조 방법에서 형성되는，본 실시 형태의 반도체 장치의 단면도이다.
이 반도체 장치는, 예를 들면, 실리콘의 반도체 기판(100) 상에, n형 MISFET(200)과 p형 MISFET(300)을 갖고 있다. 이 n형 MISFET(200)은, 실리콘 기판(100)에 형성된 p웰(202)에 형성되어 있다. 또한，이 p형 MISFET(300)은, 실리콘 기판(100)에 형성된 n웰(302) 상에 형성되어 있다. 그리고，n형 MISFET(200)이 형성되는 영역과, p형 MISFET(300)이 형성되는 영역과의 경계에는, 소자 분리 영역(102)이 형성되어 있다. 이 소자 분리 영역(102)은, 예를 들면, 실리콘 산화막이 매립된 STI(Shallow Trench lsolation)이다.
그리고, n형 MISFET(200)이, 실리콘 기판(100) 상의 제1 채널 영역(204)과, 제1 채널 영역(204) 상에 형성된 제1 게이트 절연막(206)과, 제1 게이트 절연막(206) 상에 형성된 제1 게이트 전극(208)과, 제1 채널 영역(204)의 양측에, 예를 들면 NiSi로 이루어지는 제1 실리사이드층(210)에서 형성된 소스 전극 및 드레인 전극과, 제1 채널 영역(204)과 제1 실리사이드층(210)의 사이에 형성된 As 편석층(212)을 갖고 있다.
이 As 편석층(212)은, 예를 들면, 8×1019∼5×1020atoms/㎤의 농도를 갖고 있다.
또한，n형 MISFET(200)의 게이트 전극(208) 상에는, 예를 들면, NiSi로 이루어지는 제1 게이트 실리사이드층(214)이 형성되어 있다. 또한，게이트 전극(208)의 양측면에는, 예를 들면, 실리콘 질화막으로 이루어지는 측벽 절연막(216)이 형성되어 있다.
그리고, p형 MISFET(300)이, 실리콘 기판(100) 상의 제2 채널 영역(304)과, 제2 채널 영역(304) 상에 형성된 제2 게이트 절연막(306)과, 제1 게이트 절연막(306) 상에 형성된 제2 게이트 전극(308)과, 제2 채널 영역(304)의 양측에, 예를 들면 NiSi로 이루어지는 제1 실리사이드층(210)에서 형성된 소스 전극 및 드레인 전극과, 제2 채널 영역(304)과 제2 실리사이드층(310) 사이에 형성된 B 편석층(312)을 갖고 있다.
이 B 편석층은, 예를 들면, 8×1019∼5×1020atoms/㎤의 농도를 갖고 있다.
또한，p형 MISFET(300)의 게이트 전극(308) 상에는, 예를 들면, NiSi로 이루어지는 제2 게이트 실리사이드층(314)이 형성되어 있다. 또한，게이트 전극(308)의 양측면에는, 예를 들면, 실리콘 질화막으로 이루어지는 측벽 절연막(316)이 형성되어 있다.
이 반도체 장치에서는，n형 MISFET의 제1 실리사이드층(210)의 막 두께가, p형 MISFET의 제2 실리사이드층(310)의 막 두께보다도 두꺼워져 있다.
다음으로，본 실시 형태의 반도체 장치의 제조 방법에 대하여, 도 9 내지 도17을 참조하여 설명한다.
우선，도 9에 도시한 바와 같이 예를 들면, B(붕소)가 1015atoms/㎤ 정도 도프된 면방위(100) 면의 p형의 Si 기판(100)에, 실리콘 산화막으로 이루어지는 소자분리 영역(STI; Shallow Trench Isolation(102))을 형성한다. 이 소자 분리 영역(102)은, 후에, n형 MISFET이 형성되는 제1 반도체 영역(250)과, p형 MISFET이 형성되는 제2 반도체 영역(350)과의 경계부에 형성된다. 그 후, n형 웰(202) 및 p형 웰(302)을 불순물의 이온 주입에 의해 형성한다.
다음으로，도 10에 도시한 바와 같이 제1 반도체 영역(250) 상에, 예를 들면, 실리콘 산화막에서 형성되는, 제1 게이트 절연막(206)을 EOT로 하여 1㎚ 정도 형성한다. 마찬가지로, 제2 반도체 영역(350) 상에, 예를 들면, 실리콘 산화막에서 형성되는，제2 게이트 절연막(306)을 EOT로 하여 1㎚ 정도 형성한다. 이들, 제1 게이트 절연막(206)과 제2 게이트 절연막(306)은 동시에 형성되어도 무방하다.
그리고, 제1 게이트 절연막(206) 상에, 제1 게이트 전극(208)으로 되는 폴리실리콘막을 감압 화학적 기상 퇴적(이하 LP-CVD라고도 함)법에 의해 100∼150㎚ 정도 퇴적한다. 그리고，리소그래피 기술 및 반응성 이온 에칭(이하 RIE라고도 함) 등의 에칭 기술에 의해, 제1 게이트 절연막(206) 및 제1 게이트 전극(208)을 게이트 길이가 30㎚ 정도로 되도록 패턴 형성한다.
그리고, 마찬가지로 제2 게이트 절연막(306) 상에, 제2 게이트 전극(308)으로 되는 폴리실리콘막을 감압 화학적 기상 퇴적(이하 LP-CVD라고도 함)법에 의해 100∼150㎚ 정도 퇴적한다. 그리고，리소그래피 기술 및 반응성 이온 에칭(이하RIE라고도 함) 등의 에칭 기술에 의해, 제2 게이트 절연막(306) 및 제2 게이트 전극(308)을 게이트 길이가 30㎚ 정도로 되도록 패턴 형성한다.
또한，폴리실리콘 막의 퇴적이나, 제1 게이트 절연막(206) 및 제1 게이트 전극(208)과, 제2 게이트 절연막(306) 및 제2 게이트 전극(308)의 패턴 형성은, n형 MISFET과 p형 MISFET에서 동시에 행하여져도 된다.
필요하면, 여기에서 1∼2㎚의 포스트 산화를 행한다.
다음으로，도 11에 도시한 바와 같이 실리콘 질화막을 LP-CVD법에 의해 예를 들면, 약 8㎚ 정도 퇴적한 후, RIE법에 의해 에치백함으로써, 실리콘 질화막을 제1 게이트 전극(208), 제2 게이트 전극(308)의 측면부에만 남긴다. 이것에 의해，측 벽 절연막(216, 316)을 형성한다.
다음으로，제2 반도체 영역(350) 상을 리소그래피에 의해 레지스트막으로 마스크하고, 게이트 전극(208) 및 측벽 절연막(216)을 마스크로 하여, As(비소)를, 이온 주입에 의해 제1 반도체 영역(250)에 도입한다. 이것에 의해， 예를 들면, 1×1021atoms/㎤ 정도의 n형 확산층(220)을 형성한다.
다음으로，도 12에 도시한 바와 같이 예를 들면, 실리콘 산화막으로 이루어지는 보호막(106)을, LPCVD법에 의한 퇴적과, 리소그래피와 RIE에 의한 패터닝으로, 제2 반도체 영역(350) 상에만 형성한다. 그리고，예를 들면, 스퍼터법에 의해, 제1 금속으로서, 두께 10㎚ 정도의 Ni막(108)을 제1 반도체 영역(250) 상에 형성한다. 즉, n형 MISFET의 소스 및 드레인 영역에 Ni막(108)이 접하도록 퇴적한다.
그리고, 그 후, 도 13에 도시한 바와 같이 제1 열처리로서, 예를 들면, RTA에 의해, 350℃, 30초 정도의 어닐링을 행하고, 제1 반도체 영역(250)을 실리사이드화하여, 두께 20㎚ 정도의 NiSi로 이루어지는 제1 실리사이드층(210)을 형성한다. 이때，게이트 전극(208) 상에도 제1 게이트 실리사이드층(214)이 형성된다. 그 후, 약액에 의해 미반응의 잉여 Ni막(108)을 박리한다. 이 제1 실리사이드층(210)이, n형 MISFET의 소스·드레인 전극으로 된다.
제1 실리사이드층(210)이 형성될 때에, n형 확산층(220)이 실리사이드화함으로써, As 편석층(212)이 제1 실리사이드층(210)의 계면, 즉 NiSi층/Si층 계면에 형 성된다.
다음으로，도 14에 도시한 바와 같이 예를 들면, 스퍼터법에 의해, 두께 8㎚정도의 Ni막(110)을, 제2 금속으로서 제1 반도체 영역(250) 상 및 제2 반도체 영역(350) 상에 퇴적한다.
그 후, 도 15에 도시한 바와 같이 제2 열처리로서, 예를 들면, RTA에 의해, 500℃, 30초 정도의 어닐링을 행한다. 그리고，먼저 형성되어 있는 제1 실리사이드층(210) 하의 제1 반도체 영역(250)을 실리사이드화하여, 제1 실리사이드층(210)을 후막화한다. 이때, 제1 실리사이드층(210)은 두께 36㎚ 정도로 된다.
또한，제1 열처리, 제2 열처리 또는 후술하는 제3 열처리에 의해, 제1 반도체 영역(250)을 실리사이드화 할 때에, 실리사이드화 전의 n형 확산층(220)의 깊이보다도 깊은 영역까지 제1 반도체 영역(250)을 실리사이드화하는 것이 바람직하다.즉, 최종적으로 형성되는 제1 실리사이드층(210)의 깊이가, 제1 금속인 Ni막(108)을 퇴적하기 직전의 n형 확산층의 깊이보다도 깊은 것이 바람직하다. 이것에 의해, n형 확산층(220) 내의 보다 많은 As를, 보다 급준한 농도 프로파일로 제1 실리사이드층(210)의 계면에 편석시키는 것이 가능해져서，한층더 쇼트키 장벽의 저감을 실현할 수 있기 때문이다.
또한，동시에 제2 반도체 영역(350)을 실리사이드화하여, 두께 16㎚ 정도의NiSi로 이루어지는 제2 실리사이드층(310)을 형성한다. 이 제2 실리사이드층(2l0)이, p형 MISFT의 소스·드레인 전극으로 된다. 이때，게이트 전극(308) 상에도 제2 게이트 실리사이드층(314)이 형성된다. 그 후, 약액에 의해 미반응의 잉여 Ni 막(110)을 박리한다.
여기서 제1 열처리의 온도가, 제2 열처리의 온도보다도 저온인 것이 바람직하다. 니켈의 실리사이드에는 많은 상이 존재한다. 가장 저온의 어닐링 온도에서 형성되는 것은, 다이니켈실리사이드(Ni2Si)이며, 어닐링 온도의 상승과 함께，니켈모노실리사이드(NiSi), 니켈다이실리사이드(NiSi2)의 순으로 형성된다.
전술한 바와 같이, LSI에 적용하는 경우에는, 이 중 니켈모노실리사이드(NiSi)가 바람직하다. 이 때문에, 제2 열처리에서는 니켈모노실리사이드(NiSi)가 형성될 만큼의 충분한 어닐링 온도가 요구된다. 다만, 제1 열처리에서는，제1 실리사이드층으로서 니켈모노실리사이드(NiSi)가 형성되지 않아도 무방하다. 즉, 후의 잉여 Ni의 박리 시에 선택성이 얻어지는 다이니켈실리사이드(Ni2Si)화하는 어닐링 온도를 부여하는 것으로 충분하다. 그리고，후의 제2 열처리 및 제3 열처리에 의해, 제1 실리사이드층으로서 니켈모노실리사이드(NiSi)화하는 것이 가능하게 된다.
제1 열처리의 온도를, 제2 열처리의 온도보다도 저온으로 함으로써, 제1 실리사이드층이 과잉의 열 프로세스를 거쳐, 제1 실리사이드층 내의 Ni이 이상 확산하여, 정션 리크가 증대하는 것을 억제할 수 있다.
다음으로，도 15에 도시한 바와 같이 제1 반도체 영역(250) 상을 레지스트 막(도시하지 않음)으로 덮은 후에, 제2 반도체 영역(350) 상에, B 원자를 이온 주입한다. 이 B 원자는, 제2 실리사이드(310) 중에 도입되게 된다.
그 후, 도 16에 도시한 바와 같이 제3 열처리로서, 예를 들면, RTA에 의해, 500℃, 10초 정도의 어닐링을 행한다. 이 어닐링에 의해, B 원자를 제2 실리사이드(310)의 계면, 즉, NiSi층/Si층 계면에 편석하여, B 편석층(312)이 형성된다.
이 제3 열처리의 온도는, 350℃ 이상 550℃ 이하인 것이 바람직하다. 이 범위를 하회하면, B 편석층의 농도가 충분히 높아지지 않을 우려가 있기 때문이다. 또한，이 온도를 상회하면, 제1 및 제2 실리사이드층의 Ni이 Si층 내에 이상 확산함으로써, 정션 리크가 증대할 우려가 있기 때문이다.
또한，이온 주입의 조건은, 이온 주입 직후의 B 원자의 농도 피크가 제2 실리사이드층(310) 내에 들어가도록 설정되는 것이 바람직하다. 이것에 의해, B 원자를 효과적으로 편석시켜서, B 편석층(312)의 불순물 농도를 한층 높게 하는 것이 가능하게 되기 때문이다.
이상과 같이 하여, n형 MISFET의 소스·드레인 전극으로 되는 제1 실리사이드층(210)과, p형 MISFET의 소스·드레인 전극으로 되는 제2 실리사이드층(310)이 형성된다. 그리고，제1 실리사이드층(210)이 제2 실리사이드층(310)보다도 두껍게 형성된다.
또한，이들 실리사이드층의 막 두께에 대하여, 제3 열처리 후의 제1 실리사이드층의 막 두께가, 제3 열처리 후의 제2 실리사이드층의 막 두께의 2배 이상인 것이 바람직하다. 2배 이상으로 함으로써, n형 MISFET과 p형 MISFET의 계면 저항을 동등하게 하는 것이 가능하기 때문이다. 이하, 이 이유에 대하여, 이론적으로 설명한다.
도 6에 도시한 계면 구조의 전체 에너지에서，As 원자인 경우의 최대치와 최소치의 차를 ΔEAS라고 하면,
ΔEAS≒1.4eV
이며, 불순물 편석 프로세스에서는，이 에너지 차에 따라서 Si층에의 이동이 일어난다고 생각된다.
한편，B 원자인 경우에는, NiSi층으로부터 Si층에 들어가는 경우에, 넘어야 할 에너지 장벽은, 도 6으로부터 0.7eV이다. 그러나，NiSi층 내의 B 원자의 확산 배리어가 그보다 크고 1.35eV이다. 따라서，실제로, B 원자의 NiSi층으로부터 Si층에의 이동을 제약하는 에너지 장벽의 높이는,
ΔEB≒1.35eV
로 된다.
따라서, 예를 들면, 어닐링 온도 500℃(=773K)에서，Si층 측에 들어갈 확률은,
exp(ΔEAS-ΔEB/kT)≒2.0
으로부터, B 원자가 As 원자의 약 2배라고 생각된다.
따라서, n형 MISFET의 소스·드레인 전극의 NiSi층의 두께를, p형 MISFET의 NiSi층의 두께의 2배로 하면, 불순물량 및 프로세스 온도가 동등한 경우에, Si층 측에 편석하는 불순물의 농도를 동일 정도로 하는 것이 가능하게 된다. 따라서, 쇼트키 장벽 높이도 동일 정도로 되어, 계면 저항도 동등하게 맞출 수 있다.
또한，통상적으로，n형 MISFET의 캐리어인 전자의 이동도는, p형 MISFET의 캐리어인 정공의 이동도에 비교하여 2배 이상이나 높다. 이 때문에, n형 MISFET에서는，트랜지스터의 성능 향상에서，p형 MISFET보다도, 소스·드레인 전극의 계면 저항이나, 소스·드레인 전극의 벌크의 저항 자체를 한층 저감하는 것이 필요하게 된다.
따라서，n형 MISFET에서는，계면 저항이 p형 MISFET과 동등 이상으로 되는 2배 이상의 NiSi층 막 두께를 갖는 것이 바람직하다.
그리고, 벌크의 NiSi층의 저항을, 채널의 이동도에 반비례하는 채널 저항에 맞춰 1/2 이하로 하는 관점으로부터도, n형 MISFET의 NiSi층이, p형 MISFET의 NiSi층의 2배 이상의 막 두께를 갖는 것이 바람직하다.
본 실시 형태의 반도체 장치의 제조 방법에 의하면, n형 MISFET과 p형 MISFET의, 각각의 소스·드레인 전극으로 되는 실리사이드층의 두께를 바꾸는 것이 가능하다. 이것에 의해, 각각의 소스·드레인 전극의 계면에 형성되는 불순물 편석층의 농도 프로파일을 개별로 최적화할 수 있다. 따라서，n형 MISFET 및 p형 MISFET 각각의 소스·드레인 전극의 계면 저항을 최적화할 수 있어, CMIS 구조의 반도체 장치의 고성능화를 실현할 수 있다.
본 실시 형태의 제조 방법에 의해, 제조되는 도 1의 반도체 장치는, 전술한 바와 같이, n형 MISFET은 As 편석층을, p형 MISFET은 B 편석층을 소스·드레인부에 갖고 있다. 또한，제1 실리사이드층의 막 두께가, 상기 제2 실리사이드층의 막 두께보다 두껍다.
이러한, 구조를 갖는 것에 의해, 계면 저항의 저저항화를 실현할 수 있다. 또한，전자와 정공의 이동도의 차이로부터, p형 MISFET보다도 n형 MISFET에 한층 엄격하게 요구되는 기생 저항의 저감을 실현할 수 있다.
이때, n형 MISFET의 제1 실리사이드층의 막 두께를, p형 MISFET의 제2 실리사이드층의 막 두께의 2배 이상으로 함으로써, 채널 저항의 비와, 벌크의 NiSi층의 저항의 비를 비슷하게 하는 것이 가능하게 되어 반도체 장치의 특성이 한층 향상한다.
(제1 실시 형태의 변형예)
본 발명의 제1 실시 형태의 변형예의 반도체 장치 및 반도체 장치의 제조 방법은, n형 MISFET 및 p형 MISFET의 각각이, 익스텐션 확산층을 갖는 것 이외에는, 제1 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법과 마찬가지므로, 기술을 생략한다.
도 17은, 본 변형예의 반도체 장치의 단면도이다. 도면과 같이, n형 MISFET(200)은, 예를 들면, 불순물 농도가 1×1020atoms/㎤ 정도인 As의 익스텐션 확산층(230)을 갖고 있다. 또한，p형 MISFET(300)은, 예를 들면, 불순물 농도가 1×1020atoms/㎤ 정도인 B의 익스텐션 확산층(230)을 갖고 있다.
본 변형예의 반도체 장치는, 예를 들면, 제1 실시 형태의 반도체 장치의 제조 방법에서，도 10에 도시한 게이트 전극(208, 308) 형성 후에, n형 MISFET이 형성되는 제1 반도체 영역(250)에 As의 이온 주입을, p형 MISFET이 형성되는 제2 반 도체 영역(250)에 B의 이온 주입을 행함으로써 제조 가능하다.
본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법에 의하면, 익스텐션 확산층을 부가함으로써, 제1 실시 형태의 효과 외에，MISFET의 특성 최적화, 구체적으로는，쇼트 채널 효과와 동작 전류와의 최적화 등이 용이해지는 등의 효과가 얻어진다.
(제2 실시 형태)
본 발명의 제2 실시 형태의 반도체 장치의 제조 방법은, 제2 실리사이드층에 B 및 Mg을 이온 주입한 후, 제3 열처리를 가하는 것 이외에는, 제1 실시 형태와 마찬가지므로 기술을 생략한다.
본 실시 형태에 의하면, 제1 실시 형태에 비교하여, 한층더 p형 MISFET의 계면 저항을 저감하는 것이 가능하게 된다.
우선，NiSi층/Si층 계면 구조에서，Si 원자를 Mg 원자로 치환한 경우에, 계면 구조의 에너지가, Mg 원자의 치환 위치에 따라서 어떻게 변화될지를 계산하였다. 그 계산 결과를 도 6에 도시한다.
도 18 상측의 결정 구조도에서, 원으로 둘러싸인 Si 원자를 1개의 Mg 원자로 치환하여, 각각의 경우에 대응하는 결정 구조의 총 에너지를 플롯한 것이 하측의 그래프이다. 에너지가 낮은 쪽의 결정 구조가 보다 안정하다고 할 수 있다. 또한，에너지의 기준(0값)은, Si층 벌크의 Si 원자를 Mg 원자가 치환한 경우, 즉 그래프의 우단에 플롯하는 경우의 에너지로 하고 있다.
도 18로부터 명백한 바와 같이, B 원자인 경우와 마찬가지로 계면 근방의 Si 원자가 Mg 원자로 치환되었을 때에 에너지가 가장 낮아져서, 계면 근방에 에너지적으로 가장 Mg이 안정하게 되는 사이트가 존재하고 있는 것을 나타내고 있다.
따라서，NiSi층/Si층 계면에, B 원자의 경우와 마찬가지로, Mg 원자를 편석시키는 것은 이론적으로 가능하다고 생각된다.
도 19는, Mg 원자로 불순물 편석층을 형성한 경우의 쇼트키 장벽 높이를 계산한 결과이다. 횡축은 전자의 에너지, 종축은 국소 상태 밀도(Local Density of States; LDOS)이다. 비교를 위해, B 원자로 불순물 편석층을 형성한 경우, 불순물 편석층을 갖지 않는 경우도 나타낸다.
도 19로부터 명백한 바와 같이, B 원자의 경우 이상으로, Mg 원자로 불순물 편석층으로 한 경우에, 계면에서의 전기 쌍극자(다이폴)의 영향이 강해져서, 쇼트키 장벽 높이가 저하하는 것을 알 수 있다.
따라서，본 실시 형태와 같이, B 원자에 Mg 원자를 더하여 불순물 편석층을 형성하는 것은, p형 MISFET의 NiSi층/Si층 계면의 쇼트키 장벽 높이를 저감시켜, 계면 저항을 낮게 하는 점에서 극히 유효하다.
또한，본 실시 형태에서，Mg 원자 단독이 아니라, B 원자와 합쳐서 불순물 편석층을 형성하는 것은, Mg 원자의 Si에 대한 고용 한계가 B 원자에 비하여 낮기 때문에, Mg 원자 단독으로 불순물 편석층을 형성한 경우에는, 불순물 농도의 부족에 의해 쇼트키 장벽이 충분히 내려가지 않을 우려가 있기 때문이다. 그러나, Mg 원자 단독으로 불순물 편석층을 형성하는 것을 본 발명이 배제하고 있는 것은 아니다.
또한，본 실시 형태의 반도체 장치는, 제1 실시 형태의 반도체 장치의 제조 방법에 있어서，도 15에 도시한 공정에서, 제2 반도체 영역(350)에, B 원자를 이온 주입할 때에, 아울러, Mg 원자를 이온 주입함으로써 제조하는 것이 가능하다.
(제3 실시 형태)
본 발명의 제3 실시 형태의 반도체 장치의 제조 방법은, 제1 금속 및 제2 금속이 Ni 단체가 아니라, Pt을 함유하는 것 이외에는, 제1 실시 형태와 마찬가지이므로 기술을 생략한다.
본 실시 형태에 있어서는，제1 실시 형태의 도 12에서, 제1 금속(108)을 퇴적할 때에, Pt을 함유한 Ni을 퇴적한다. 또한，제1 실시 형태의 도 14에서, 제2 금속(110)을 퇴적할 때에, Pt을 함유한 Ni을 퇴적한다.
불순물 후주입 프로세스의 경우, 이온 주입 후에 불순물을 편석시키는 어닐링의 분만큼, 통상의 실리사이드 프로세스와 비교하여 어닐링 시간이 길어진다. 따라서，NiSi층 내의 잉여 Ni 원자의 채널부에의 이상 확산이 일어나기 쉬어진다. 이러한 Ni의 이상 확산이 생기면, 정션 리크가 증대하여, 예를 들면, LSI의 대기 전류가 증대한다는 문제가 생긴다.
여기서, Ni에 Pt을 첨가한 막을 Si과 반응시켜서 실리사이드를 형성하면，Ni의 이상 확산이 억제된다. 따라서，본 실시 형태의 반도체 장치의 제조 방법에 의하면, 제1 실시 형태의 효과 외에, 소스·드레인의 정션 리크가 억제된 반도체 장치의 제조를 가능하게 하는 등의 효과가 더 얻어진다.
또한，Ni막에 함유하는 Pt량은, 원자 농도로, 5% 이상 10% 이하인 것이 바람 직하다. 왜냐하면, 이 범위를 하회하면, Ni의 이상 확산 효과가 저하하기 시작하기 때문이다. 또한，이 범위를 상회하면, 고가의 Pt 사용에 의한 제조 코스트의 증대가 염려되기 때문이다.
(제4 실시 형태)
본 발명의 제4 실시 형태의 반도체 장치의 제조 방법은, 제1 실리사이드층을 형성하는 어닐링 처리인 제1 열처리 대신에, As의 이온 주입을 하는 것 이외에는 제1 실시 형태와 마찬가지이므로 기술을 생략한다.
발명자들은, 실리콘 상에 스퍼터한 Ni막에 As를 이온 주입함으로써, 니켈 실리사이드를 형성하는 것이 가능하다는 것을 발견하였다. 본 실시 형태의 제조 방법은, 이 지견을 응용한 것이다.
도 20 및 도 21을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법에 대하여 구체적으로 설명한다.
우선，도 11에 도시한 바와 같이 제2 반도체 영역(350) 상을 리소그래피에 의해 레지스트로 마스크하고, 게이트 전극(208) 및 측벽 절연막(216)을 마스크로 하여, As(비소)를, 이온 주입에 의해 제1 반도체 영역(250)에 도입할 때까지는, 제1 실시 형태와 마찬가지이다.
다음으로，도 20에 도시한 바와 같이 예를 들면, 스퍼터법에 의해, 두께 10㎚ 정도의 Ni막(108)을 제1 반도체 영역(250) 상에 형성한다. 즉, n형 MISFET의 소스 및 드레인 영역에 Ni막(108)이 접하도록 퇴적한다. 그리고，제2 반도체 영역(350)을 레지스트막으로 마스크하고, 제1 반도체 영역(250) 상에 As를 이온 주입 한다.
그리고, 도 21에 도시한 바와 같이 이 As의 이온 주입에 의해 발생하는 열로 제1 반도체 영역(250)을 실리사이드화하여, 두께 20㎚ 정도의 NiSi로 이루어지는 제1 실리사이드층(210)을 형성한다. 이때，게이트 전극(208) 상에도 제1 게이트 실리사이드층(214)이 형성된다. 그 후, 약액에 의해 미반응의 잉여 Ni막(108)을 박리한다.
그 후의 공정은, 제1 실시 형태와 마찬가지이다.
본 실시 형태에 의하면, 제1 실시 형태에 비하여, 도 12에 도시된 바와 같은 제1 실리사이드층 형성 시에 제2 반도체 영역을 보호하는 보호막(106)의 형성 공정이 불필요해진다. 따라서，제1 실시 형태의 효과 외에, 더욱 간편한 프로세스로 고성능의 CMIS 구조의 반도체 장치를 제조하는 것이 가능하게 된다.
이하, 본 실시 형태에서 이용되는 Ni막의 이온 주입에 의한 실리사이드화 프로세스에 대하여, 간단히 설명한다.
As 원자를 Si 결정 내부에 이온 주입하였을 때 방출되는 에너지를 계산하기 위해, Si64의 단위 격자를 이용하여, As 원자가 격자간 위치에 들어갈 때, 또한，As 원자가 Si 치환 위치에 들어갈 때의 생성 에너지를 계산하였다. 생성 에너지는 이하의 식에 의해 정의된다.
우선，Si층의 Si 치환 위치에 As 원자가 들어가는 경우의 생성 에너지 Ef si는 이하와 같이 표현된다.
Ef si= -E (1개의 As 원자를 함유하는 Si63개의 셀 구조)
-E (벌크 내의 1개의 Si 원자)
+E (Si64개의 셀 구조)
+E (진공 중의 1개의 As 원자)
다음으로，Si층의 격자간 위치에 AS 원자가 들어가는 경우의 생성 에너지 Ef int는 이하와 같이 표현된다.
Ef int= -E (1개의 As 원자를 격자간에 함유하는 Si64개의 셀 구조)
+E (Si64개의 셀 구조)
+E (진공 중의 1개의 As 원자)
단，As 원자가 Si 치환 위치에 들어가는 경우에는, 격자점으로부터 나온 Si 원자는 다시 벌크의 Si 층으로 되돌아가는 것으로 하여 계산을 실행하였다.
이 결과,
Ef Si=2.33eV
Ef int=-0.61eV
라는 결과가 얻어졌다.
여기서, 생성 에너지가 마이너스로 되기 때문에, As 원자는 기본적으로는 격 자간에 들어갈 수 없고, Si 치환 위치에 들어가게 된다. 따라서, 2.33eV의 에너지가 방출되게 된다. 즉, 열이 발생하게 된다.
예를 들면, 1016atoms/㎠의 도우즈량의 As를 20KeV로 주입하였을 때의 표면농도는 1021atoms/㎤이다. 1㎤ 당 Si 결정의 열 용량을 1.02×1019eV/K·㎤를 이용하여, 이온 주입에 의한 상승 온도를 구한다. 그렇게 하면，(2.33eV×1021)/(1.02×1019)=228K로 된다.
여기서, NiSi층이 생성되는 온도 범위를, 350℃로부터 500℃로 한다. 그렇게 하면，이 온도를 실현하기 위해 필요한 As의 도우즈량은, 상승 온도가 도우즈량에 비례하므로, 2.4×1016atoms/㎠로부터 3.0×1016atoms/㎠로 된다.
이 때문에, 본 실시 형태의 반도체 장치의 제조 방법에서，As 이온 주입의 도우즈량은, 2.4×016atoms/㎠ 이상 3.0×1016atoms/㎠ 이하인 것이 바람직하다.
(제5 실시 형태)
본 발명의 제5 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은, 반도체 장치를 구성하는 n형 MISFET 및 p형 MISFET이, Fin형 MISFET인 것 이외에는 제1 실시 형태로 마찬가지므로 기술을 생략한다.
도 22는, 본 실시 형태의 반도체 장치의 사시도이다.
도 1에 도시한 바와 같이 본실시 형태의 반도체 장치는, 예를 들면, 실리콘 의 반도체 기판(100) 상에, Fin형의 n형 MISFET(200)과, Fin형의 p형 MISFET(300)을 갖고 있다.
그리고, n형 MISFET(200)은, 제1 채널 영역(204)의 양측에, 예를 들면 NiSi로 이루어지는 제1 실리사이드층(210)에서 형성된 소스 전극 및 드레인 전극과, 제1 채널 영역(204)과 제1 실리사이드층(210) 사이에 형성된 As 편석층(212)을 갖고 있다.
그리고, 이 채널 영역(204)은, 반도체 기판(100)에 수직한 Fin 형상을 하고 있으며, 서로 마주하는 2개의 주면을 갖고 있다. 그리고，이 2개의 주면 상에, 각각, 예를 들면 실리콘 산화막으로 이루어지는 제1 게이트 절연막이 형성되어 있다. 그 제1 게이트 절연막 상에, 제1 게이트 전극(208)이 형성되어 있다. 이와 같이, 본 실시 형태의 n형 MISFET은, 소위 더블 게이트 구조를 갖는 Fin형 MISFET이다.
그리고, p형 MISFET(300)은, 제2 채널 영역(204)의 양측에, 예를 들면 NiSi로 이루어지는 제2 실리사이드층(310)에서 형성된 소스 전극 및 드레인 전극과, 제2 채널 영역(304)과 제2 실리사이드층(310) 사이에 형성된 B 편석층(312)을 갖고 있다.
그리고, 이 채널 영역(304)은, 반도체 기판(100)에 수직한 Fin 형상을 하고 있으며, 서로 마주하는 2개의 주면을 갖고 있다. 그리고，이 2개의 주면 상에, 각각, 예를 들면 실리콘 산화막으로 이루어지는 제2 게이트 절연막이 형성되어 있다.그 제2 게이트 절연막 상에, 제2 게이트 전극(308)이 형성되어 있다. 이와 같이, 본 실시 형태의 p형 MISFET은, 소위 더블 게이트 구조를 갖는 Fin형 MISFET이다.
다음으로，본 실시 형태의 반도체 장치의 제조 방법에 대하여, 도 23 내지 도 49를 참조하여 설명한다.
우선，도 23의 평면도, 도 23의 A-A' 방향의 단면도인 도 24a, 도 23의 B-B'방향의 단면도인 도 24b, 도 23의 C-C' 방향의 단면도인 도 24에 도시한 바와 같이, 반도체 실리콘 기판(100)에 50∼100㎚ 정도의 실리콘 질화막 등의 마스크 재로 되는 절연막(410)을 퇴적한다. 그 후, 리소그래피 기술 및 반응성 이온 에칭(이하RIE라고도 함) 등의 에칭 기술에 의해 절연막(210)과 실리콘 기판(100)을 에칭하ㅇ여 소자 영역(401) 및 소자 분리 영역으로 되는 홈을 형성한다.
다음으로，도 26의 평면도, 도 26의 A-A' 방향의 단면도인 도 27a, 도 26의 B-B' 방향의 단면도인 도 27b, 도 26의 C-C' 방향의 단면도인 도 28에 도시한 바와 같이, 소자 분리 영역으로 되는 홈에 실리콘 산화막 등의 절연막(415)이 퇴적되고, 이 절연막(415)이 화학적 기계적 연마법(이하, CMP라고도 함) 등에 의해, 절연막(410)의 상면까지 평탄화되어, 소자 분리 영역이 형성된다. 그 후, 절연막(415)의 일부가 제거되어, 소자 영역(401)의 측면이 노출하도록 홈(405)이 형성된다.
다음으로，도 29의 평면도, 도 29의 A-A' 방향의 단면도인 도 30a, 도 29의 B-B' 방향의 단면도인 도 30b, 도 29의 C-C' 방향의 단면도인 도 31에 도시한 바와 같이, 제1 반도체 영역(250)의 소자 영역(401)의 측면부에 제1 게이트 절연막(206)이 형성된다. 또한，제2 반도체 영역(350)의 소자 영역(401)의 측면부에 제2 게이트 절연막(306)이 형성된다.
이들, 게이트 절연막(206, 306)으로서는, 예를 들면, 열산화법에 의한 실리 콘 산화막이어도 되고, CVD(Chemical Vapor Deposition)법이나, ALD(Atomic Layer Deposition)법에 의한 고유전체막이어도 무방하다.
다음으로，제1 게이트 절연막(206) 및 제2 게이트 절연막(306) 상에, 제1 게이트 전극(208) 및 제2 게이트 전극(308)으로 되는 도전재가 퇴적되고, 홈(405)이 매립된다. 그 후, CMP에 의해, 절연막(410)의 상면이 노출할 때까지 매립된 도전 재 및 게이트 절연막이 평탄화된다. 여기에서, 게이트 전극(208, 308)으로 되는 도전재는, 예를 들면, (도프된) 폴리실리콘, 실리사이드, 금속 등의 재료로 이루어진다.
다음으로，도 32의 평면도, 도 32의 A-A' 방향의 단면도인 도 33a, 도 32의 B'-B' 방향의 단면도인 도 33b, 도 32의 C-C' 방향의 단면도인 도 34에 도시한 바와 같이, 게이트 배선(420)으로 되는 도전재가 퇴적된다. 그리고，리소그래피 및 RIE에 의해, 소자 영역(401)을 사이에 두고 나누어져 있는 게이트 전극을 물리적 또한 전기적으로 접속하도록, 게이트 배선(420)이 형성된다. 여기에서, 게이트 배선(420)은, 예를 들면, (도프된) 폴리실리콘, 실리사이드, 금속 등의 재료로 이루어진다.
그 후, 예를 들면, 실리콘 질화막으로 이루어지는 측벽 절연막(430)이 게이트 배선(420)의 양측에 형성된다.
다음으로，제2 반도체 영역(350) 상을 리소그래피에 의해 레지스트로 마스크하고, 게이트 배선(420) 및 측벽 절연막(430)을 마스크로 하여, As(비소)를, 이온 주입에 의해 제1 반도체 영역(250)에 도입한다. 이것에 의해，예를 들면, 1× 1021atoms/㎤ 정도의 n형 확산층(220)을 형성한다.
다음으로，도 35의 평면도, 도 35의 A-A' 방향의 단면도인 도 36a, 도 35의 B-B' 방향의 단면도인 도 36b, 도 35의 C-C' 방향의 단면도인 도 37에 도시한 바와 같이, 예를 들면, 실리콘 산화막으로 이루어지는 보호막(106)을, LPCVD법에 의한 퇴적과, 리소그래피와 RIE에 의한 패터닝으로, 제2 반도체 영역(350) 상에만 형성한다. 그리고，예를 들면, 스퍼터법에 의해, 두께 10㎚ 정도의 Ni막(108)을 제1 반도체 영역(250) 상에 형성한다. 즉, n형 MISFET의 소스 및 드레인 영역에 Ni막(108)이 접하도록 퇴적한다.
다음으로，도 38의 평면도, 도 38의 A-A' 방향의 단면도인 도 39a, 도 38의 B-B' 방향의 단면도인 도 39b, 도 38의 C-C' 방향의 단면도인 도 40에 도시한 바와 같이, 제1 열처리로서, 예를 들면, RTA에 의해, 350℃, 30초 정도의 어닐링을 행하고, 제1 반도체 영역(250)을 실리사이드화하여, 두께 20㎚ 정도의 NiSi로 이루어지는 제1 실리사이드층(210)을 형성한다. 이때，제1 반도체 영역(250)의 게이트 배선(420) 상에도 제1 게이트 실리사이드층(214)이 형성된다. 그 후, 약액에 의해 미반응의 잉여 Ni막(108)을 박리한다.
제1 실리사이드층(210)이 형성될 때에, n형 확산층(220)이 실리사이드화함으로써, As 편석층(212)이 제1 실리사이드층(210)의 계면, 즉 NiSi층/Si층 계면에 형성된다.
다음으로，도 41의 평면도, 도 41의 A-A' 방향의 단면도인 도 42a, 도 41의 B-B' 방향의 단면도인 도 42b, 도 41의 C-C' 방향의 단면도인 도 43에 도시한 바와 같이, 예를 들면, 스퍼터법에 의해, 두께 8㎚ 정도의 Ni막(110)을, 제1 반도체 영역(250) 상 및 제2 반도체 영역(350) 상에 퇴적한다.
다음으로，도 44의 평면도, 도 44의 A-A' 방향의 단면도인 도 45a, 도 44의 B-B' 방향의 단면도인 도 45b, 도 44의 C-C' 방향의 단면도인 도 46에 도시한 바와 같이, 제2 열처리로서, 예를 들면, RTA에 의해, 500℃, 30초 정도의 어닐링을 행한다. 그리고，먼저 형성되어 있는 제1 실리사이드층(210) 하의 제1 반도체 영역(250)을 실리사이드화하여, 제1 실리사이드층(210)을 후막화한다. 이때, 제1 실리사이드층(210)은 두께 36㎚ 정도로 된다.
또한，동시에 제2 반도체 영역(350)을 실리사이드화하여, 두께 16㎚ 정도의NiSi로 이루어지는 제2 실리사이드층(310)을 형성한다. 이때，제2 반도체 영역(350) 상의 게이트 배선(420) 상에도 제2 게이트 실리사이드층(314)이 형성된다.그 후, 약액에 의해 미반응의 잉여 Ni막(110)을 박리한다.
다음으로，제1 반도체 영역(250) 상을 레지스트막(도시하지 않음)으로 덮은 후에, 제2 반도체 영역(350) 상에, B 원자를 이온 주입한다. 이 B 원자는, 제2 실리사이드층(310) 내에 도입되게 된다.
다음으로，도 47의 평면도, 도 47의 A-A' 방향의 단면도인 도 48a, 도 47의 B-B' 방향의 단면도인 도 48b, 도 47의 C-C' 방향의 단면도인 도 49에 도시한 바와 같이, 제3 열처리로서, 예를 들면, RTA에 의해, 500℃, 10초 정도의 어닐링을 행한다. 이 어닐링에 의해, B 원자를 제2 실리사이드(310)의 계면, 즉, NiSi층/Si층 계면에 편석하여, B 편석층(312)이 형성된다.
이상과 같이 하여, 도 22에 도시한 본 실시 형태의 반도체 장치가 제조된다.전술한 바와 같이, n형 MISFET의 소스·드레인 전극으로 되는 제1 실리사이드층(210)과, p형 MISFET의 소스·드레인 전극으로 되는 제2 실리사이드층(310)이 형성된다. 그리고 제1 실리사이드층(210)이 제2 실리사이드층(310)보다도 두껍게 되되어 있는 것은 제1 실시 형태의 반도체 장치와 마찬가지이다.
Fin형 MISFET은, 게이트의 지배력이 매우 강하기 때문에, 드레인 전계에 의한 소스단에서의 배리어 저하(Drain Induced Barrier Lowering)를 억제할 수 있어, 단채널 효과에 강하다는 특징을 갖고 있다.
따라서, 본 실시 형태의 반도체 장치 및 제조 방법에 의하면, 제1 실시 형태의 효과 외에 단채널 효과를 억제하는 등의 효과를 얻는 것이 가능하게 된다．
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대하여 설명하였다. 상기, 실시 형태는 어디까지나, 예로서 들고 있는 것뿐이고, 본 발명을 한정하는 것은 아니다. 또한，실시 형태의 설명에서는，반도체 장치, 반도체 장치의 제조 방법 등으로, 본 발명의 설명에 직접 필요로 하지 않는 부분 등에 대해서는 기재를 생략하였지만, 필요로 되는 반도체 장치, 반도체 장치의 제조 방법 등에 관한 요소를 적절히 선택하여 이용할 수 있다.
예를 들면, 실시 형태에서는，반도체 기판의 재료가 Si(실리콘)인 경우에 대하여 기술하였지만, 본 발명을 그 밖의 반도체 재료로 하는 반도체 기판, 예를 들면, SixGe1-x(0≤x<1)을 재료로 하는 반도체 기판에 대해서도 적용하는 것이 가능 하다.
그 밖에, 본 발명의 요소를 구비하고, 당업자가 적절히 설계 변경할 수 있는 모든 반도체 장치, 반도체 장치의 제조 방법은, 본 발명의 범위에 포함된다. 본 발명의 범위는, 이하에 기재되는 특허청구범위 및 그 균등물의 범위에 의해 정의되는 것이다.
도 1은 제1 실시 형태의 반도체 장치의 단면도.
도 2는 불순물 후주입 프로세스의 프로세스 플로우를 도시한 도면.
도 3은 불순물 후주입 프로세스에 의해 작성한 NiSi층/Si층 계면의 불순물 분포를 SIMS에 의해 분석한 결과를 도시한 도면.
도 4는 B 원자의 불순물 후주입 프로세스에 의해 작성한 NiSi층/Si층 계면의 전압-전류 특성을 측정한 결과 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 도면.
도 5는 As 원자에 대하여, 불순물 후주입 프로세스를 적용한 경우의 SIMS 분석 결과를 도시한 도면.
도 6은 NiSi층/Si층 계면 구조에서，Si 원자를 불순물 원자로 치환한 경우에, 계면 구조의 에너지가, 불순물 원자의 치환 위치에 따라서 어떻게 변화할지를 계산한 결과를 도시한 도면.
도 7은 B 원자인 경우의 불순물 후주입 프로세스에서，B 원자가 NiSi층/Si층 계면에 편석하는 과정의 설명도.
도 8은 As에 대해서는 불순물 편석 프로세스, B에 대해서는 불순물 후주입 프로세스를 적용하는 프로세스 플로우.
도 9는 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 10은 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 11은 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 12는 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 13은 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 14는 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 15는 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 16은 제1 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 17은 제1 실시 형태의 반도체 장치의 변형예의 단면도.
도 18은 NiSi층/Si층 계면 구조에서，Si 원자를 Mg 원자로 치환한 경우에, 계면 구조의 에너지가, Mg 원자의 치환 위치에 따라서 어떻게 변화할지를 계산한 결과를 도시한 도면.
도 19는 Mg 원자로 불순물 편석층을 형성한 경우의 쇼트키 장벽 높이를 계산한 결과를 도시한 도면.
도 20은 제4 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 21은 제4 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 22는 제5 실시 형태의 반도체 장치의 사시도.
도 23은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 24는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 25는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 26은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 27은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 28은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 29는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 30은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 31은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 32는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 33은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 34는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 35는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 36은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 37은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 38은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 39는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 40은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 41은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 42는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 43은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 44는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 45는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 46은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 47은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 48은 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 49는 제5 실시 형태의 반도체 장치의 제조 공정을 도시한 단면도.
도 50은 종래 기술의 전형적인 MISFET을 도시한 도면.
도 51은 실리사이드막과 고농도 불순물 영역(Si층)의 사이에 형성되는 쇼트키 접합의 밴드도.
도 52는 Si층의 불순물 농도의 차이에 의한 Si층의 밴드의 굴곡의 차이를 도시한 도면.
도 53은 종래의 NiSi층 형성 프로세스를 도시한 도면.
도 54는 NiSi층과 고농도 불순물 Si층과의 계면을, 뒷면 SIMS에 의해 관찰한 결과를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판
102: 소자 분리 영역
106: 보호막
108: 제1 금속
110: 제2 금속
200: n형 MISFET
202: p형 웰
204: 제1 채널 영역
206: 제1 게이트 절연막
208: 제1 게이트 전극
210: 제1 실리사이드층
212: As 편석층
220: n형 확산층
250: 제1 반도체 영역
300: p형 MISFET
302: n형 웰
304: 제2 채널 영역
306: 제2 게이트 절연막
308: 제2 게이트 전극
310: 제2 실리사이드층
312: B 편석층
350: 제2 반도체 영역

Claims (19)

  1. 반도체 기판 상에 n형 MISFET와 p형 MISFET를 갖는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 제1 반도체 영역 상에 상기 n형 MISFET의 게이트 절연막을 형성하고,
    상기 반도체 기판의 제2 반도체 영역 상에 상기 p형 MISFET의 게이트 절연막을 형성하고,
    상기 n형 MISFET의 게이트 절연막 상에 상기 n형 MISFET의 게이트 전극을 형성하고,
    상기 p형 MISFET의 게이트 절연막 상에 상기 p형 MISFET의 게이트 전극을 형성하고,
    상기 제1 반도체 영역에 As를 이온 주입하여, n형 확산층을 형성하며,
    상기 제1 반도체 영역 상에 Ni을 함유하는 제1 금속을 퇴적한 후, 제1 열처리에 의해 상기 제1 반도체 영역을 실리사이드화하여 제1 실리사이드층을 형성하고,
    상기 제1 실리사이드층 상 및 상기 제2 반도체 영역 상에, Ni를 함유하는 제2 금속을 퇴적한 후, 제2 열처리에 의해, 상기 제1 반도체 영역을 실리사이드화하여 상기 제1 실리사이드층을 후막화함과 함께，상기 제2 반도체 영역을 실리사이드화하여 제2 실리사이드층을 형성하며,
    상기 제2 실리사이드층에 B 또는 Mg를 이온 주입한 후, 제3 열처리를 가하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제3 열처리 후의 상기 제1 실리사이드층의 막 두께가, 상기 제3 열처리 후의 상기 제2 실리사이드층의 막 두께의 2배 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제3 열처리 후의 상기 제1 실리사이드층의 깊이가, 상기 제1 금속을 퇴적하기 직전의 상기 n형 확산층의 깊이보다도 깊은 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 금속 또는 상기 제2 금속이 Pt를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 실리사이드층에 B 및 Mg를 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 열처리의 온도가, 상기 제2 열처리의 온도보다도 저온인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제3 열처리의 온도가, 350℃ 이상 550℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 n형 MISFET 및 상기 p형 MISFET가, Fin형 MISFET인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판 상에 n형 MISFET와 p형 MISFET를 갖는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판의 제1 반도체 영역 상에 상기 n형 MISFET의 게이트 절연막을 형성하고,
    상기 반도체 기판의 제2 반도체 영역 상에 상기 p형 MISFET의 게이트 절연막을 형성하고,
    상기 n형 MISFET의 게이트 절연막 상에 상기 n형 MISFET의 게이트 전극을 형 성하고,
    상기 p형 MISFET의 게이트 절연막 상에 상기 p형 MISFET의 게이트 전극을 형성하고,
    상기 제1 반도체 영역에 As를 이온 주입하여, n형 확산층을 형성하며,
    상기 제1 반도체 영역 상에 Ni를 함유하는 제1 금속을 퇴적한 후, 상기 제1금속에 As를 이온 주입함으로써, 상기 제1 반도체 영역을 실리사이드화하여 제1 실리사이드층을 형성하고,
    상기 제1 실리사이드층 상 및 상기 제2 반도체 영역 상에, Ni를 함유하는 제2 금속을 퇴적한 후, 제1 열처리에 의해, 상기 제1 반도체 영역을 실리사이드화하여 상기 제1 실리사이드층을 후막화함과 함께，상기 제2 반도체 영역을 실리사이드화하여 제2 실리사이드층을 형성하며,
    상기 제2 실리사이드층에 B 또는 Mg를 이온 주입한 후, 제2 열처리를 가하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 금속에 As를 이온 주입할 때의, As의 도우즈량이 2.4×1016atoms/㎠ 이상 3.0×1016atoms/㎠ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제2 열처리 후의 상기 제1 실리사이드층의 막 두께가, 상기 제2 열처리후의 상기 제2 실리사이드층의 막 두께의 2배 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 제2 열처리 후의 상기 제1 실리사이드층의 깊이가, 상기 제1 금속을 퇴적하기 직전의 상기 n형 확산층의 깊이보다도 깊은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 금속 또는 상기 제2 금속이 Pt를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법,
  14. 제9항에 있어서,
    상기 제2 실리사이드층에 B 및 Mg를 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 제2 열처리의 온도가, 350℃ 이상 550℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항에 있어서,
    상기 n형 MISFET 및 상기 p형 MISFET가, Fin형 MISFET인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체 기판 상에 n형 MISFET와 p형 MISFET를 갖는 반도체 장치로서,
    상기 n형 MISFET가,
    상기 반도체 기판 상의 제1 채널 영역과,
    상기 제1 채널 영역 상에 형성된 제1 게이트 절연막과,
    상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과,
    상기 제1 채널 영역의 양측에, Ni를 함유하는 제1 실리사이드층에서 형성된 소스 전극 및 드레인 전극과,
    상기 제1 채널 영역과 상기 제1 실리사이드층의 사이에 형성된 As 편석층
    을 갖고,
    상기 p형 MISFET가,
    상기 반도체 기판 상의 제2 채널 영역과,
    상기 제2 채널 영역 상에 형성된 제2 게이트 절연막과,
    상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극과,
    상기 제2 채널 영역의 양측에, Ni를 함유하는 제2 실리사이드층에서 형성된 소스 전극 및 드레인 전극과,
    상기 제2 채널 영역과 상기 제2 실리사이드층의 사이에 형성된 B 편석층 또는 Mg 편석층
    을 가지며，
    상기 제1 실리사이드층의 막 두께가, 상기 제2 실리사이드층의 막 두께보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 실리사이드층의 막 두께가, 상기 제2 실리사이드층의 막 두께의 2배 이상인 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 n형 MISFET 및 상기 p형 MISFET가, Fin형 MISFET인 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
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CN112424909A (zh) * 2018-07-17 2021-02-26 应用材料公司 形成硅化镍材料的方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2930073B1 (fr) * 2008-04-11 2010-09-03 Centre Nat Rech Scient Procede de fabrication de transistors mosfet complementaires de type p et n, et dispositif electronique comprenant de tels transistors, et processeur comprenant au moins un tel dispositif.
JP2010171327A (ja) * 2009-01-26 2010-08-05 Toshiba Corp 半導体装置の製造方法
US8008143B2 (en) * 2009-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method to form a semiconductor device having gate dielectric layers of varying thicknesses
CN102693917B (zh) * 2011-03-25 2015-07-08 中国科学院微电子研究所 热稳定性镍基硅化物源漏mosfets及其制造方法
CN103165457A (zh) * 2011-12-15 2013-06-19 中国科学院微电子研究所 半导体器件制造方法
CN103377944B (zh) * 2012-04-29 2016-08-10 中国科学院微电子研究所 半导体器件制造方法
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
US10153155B2 (en) * 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
KR102392389B1 (ko) * 2017-09-28 2022-05-02 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 방법, 기판 처리 장치 및 프로그램
US10586738B2 (en) 2017-10-26 2020-03-10 Samsung Electronics Co., Ltd. Method of providing source and drain doping for CMOS architecture including FinFET and semiconductor devices so formed
CN110097925A (zh) * 2019-03-15 2019-08-06 东莞东阳光科研发有限公司 模拟高压电子铝箔表面杂质元素分布状态的方法及系统
US11854904B2 (en) * 2020-08-13 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Different source/drain profiles for n-type FinFETs and p-type FinFETs
CN113109415A (zh) * 2021-03-26 2021-07-13 南昌大学 一种适用于二次离子质谱分析的多层膜界面位置表征方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112424909A (zh) * 2018-07-17 2021-02-26 应用材料公司 形成硅化镍材料的方法

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