CN103871887B - Pmos晶体管、nmos晶体管及其各自的制作方法 - Google Patents
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Abstract
本发明提供了嵌入硅锗的PMOS晶体管与嵌入碳化硅的NMOS晶体管及其制作方法，不但在嵌入硅锗或碳化硅表面形成金属硅化物来降低源极与漏极的电阻，而且在该轻掺杂区也形成了金属硅化物以降低轻杂掺区的电阻，从而减缓由于嵌入的硅锗或碳化硅与轻掺杂区存在界面引起的载流子迁移速率变慢问题，换言之，提高该PMOS与NMOS晶体管的载流子迁移速率。源极与漏极、轻掺杂区形成金属硅化物可以在同一工艺中进行，以形成厚度相同的金属硅化物，也可以在分步进行，以形成源极与漏极厚度大于轻掺杂区厚度的金属硅化物。
Description
技术领域
本发明属于半导体制造领域，特别是涉及PMOS晶体管及其制作方法、NMOS晶体管及其制作方法。
背景技术
随着集成电路集成度的提高，半导体器件的尺寸逐步按比例缩小，在半导体器件尺寸按比例缩小的过程中，漏极电压并不随之减小，这就导致源极与漏极之间的沟道区电场增大，在强电场作用下，电子在两次碰撞之间会加速到比热运动速度高许多倍的速度，由于电子的动能很大该电子被称为热电子，从而引起热电子效应（hot electron effect）。热电子效应会导致热电子向栅介质层注入，形成栅电极电流和衬底电流，以致影响半导体器件和电路的可靠性。为了克服热电子效应，有多种对MOS晶体管结构的改进方法，例如双注入结构、埋沟结构、分立栅结构、埋漏结构等等，其中研究较多且实用价值较大的一种是轻掺杂漏（Lightly Doped Drain，简称LDD）结构。轻掺杂漏结构可以降低电场，并可以显著改善热电子效应。
除了改进热电子效应以提高MOS晶体管的性能外，由于应力可以改变硅材质的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS晶体管中的电子，PMOS晶体管中的空穴）迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。
以PMOS晶体管为例，可以采用嵌入式硅锗技术（Embedded SiGeTechnology）以在晶体管的沟道区域产生压应力，进而提高载流子迁移率。所谓嵌入式硅锗技术是指在半导体衬底的需要形成源极及漏极的区域中埋置硅锗材质，利用硅与硅锗（SiGe）之间的晶格失配对沟道区域产生压应力。更多关于嵌入式硅锗技术的信息请参见公开号为US2006231826A1的美国专利文献。
综合上述原因，现有提出一种PMOS晶体管：如图1所示，半导体衬底10上形成有栅极结构11，栅极结构11包括栅介质层111及形成在栅介质层111上的栅电极112，栅极结构11的两侧形成有侧墙13；此外，栅极结构11两侧的半导体衬底10内形成有轻掺杂区12、14。以该侧墙13为掩膜，在半导体衬底10的预形成源极及漏极的区域中形成凹槽15，其形状例如为Σ（sigma）形，具有靠近PMOS晶体管沟道的凹槽尖端151，如此，在该凹槽15内填充硅锗材质16后，可以对沟道施加压应力。
然而，上述形成的PMOS晶体管由于凹槽15的引入，该凹槽15内填充的硅锗材质16与轻掺杂区12、14具有界面，该界面影响载流子的迁移速率，造成空穴迁移速率变慢。
对于嵌入碳化硅以对沟道施加拉应力的NMOS晶体管，也存在上述影响载流子的迁移速率，造成电子迁移速率变慢的问题。
发明内容
本发明要解决的技术问题是嵌入硅锗结构的PMOS晶体管中，嵌入的硅锗与轻掺杂区存在界面，影响载流子的迁移速率，造成空穴迁移速率变慢；嵌入碳化硅结构的NMOS晶体管中，嵌入的碳化硅与轻掺杂区存在界面，影响载流子的迁移速率，造成电子迁移速率变慢。
为解决上述问题，本发明分别提供一种PMOS晶体管、一种NMOS晶体管及其各自制作方法。
其中，适于关键尺寸为45nm及其以下的PMOS晶体管的制作方法，包括：
提供硅衬底，在所述衬底上形成栅极结构，所述栅极结构包括形成在衬底上的栅介质层及形成在所述栅介质层上的栅电极；
在所述栅极结构两侧形成第一侧墙；
以所述第一侧墙为掩膜在衬底上形成轻掺杂区；
在所述第一侧墙外覆盖第二侧墙，所述第二侧墙位于所述轻掺杂区上方；
以所述栅极结构、第一侧墙及第二侧墙为掩膜，在衬底中预形成源极及漏极的区域形成凹槽，所述凹槽为sigma形或U形；
在所述凹槽内填充硅锗材质；
去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的硅锗材质上形成金属硅化物层。
可选地，去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的硅锗材质上形成金属硅化物层包括步骤：
对所述凹槽开口处的硅锗材质进行处理形成第一金属硅化物层；
去除所述第二侧墙，对所述第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成第二金属硅化物层，所述第二金属硅化物层的厚度小于第一金属硅化物层的厚度。
可选地，去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的硅锗材质上形成金属硅化物层包括步骤：
去除所述第二侧墙，对所述凹槽开口处的硅锗材质及第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成金属硅化物层。
可选地，所述第二侧墙的材质与第一侧墙的材质都为氮化硅或氮氧化硅。
可选地，所述第二侧墙的材质与第一侧墙的材质不相同。
可选地，所述第二侧墙的材质为氮化硅，所述第一侧墙的材质为氧化硅。
可选地，所述金属硅化物层中的金属为钴或镍。
可选地，所述第一金属硅化物层的厚度范围为
可选地，所述第二金属硅化物层的厚度范围为
可选地，所述金属硅化物层的厚度范围为
基于上述制作方法形成的PMOS晶体管。
适于关键尺寸为45nm及其以下的NMOS晶体管的制作方法包括：
提供硅衬底，在所述衬底上形成栅极结构，所述栅极结构包括形成在衬底上的栅介质层及形成在所述栅介质层上的栅电极；
在所述栅极结构两侧形成第一侧墙；
以所述第一侧墙为掩膜在衬底上形成轻掺杂区；
在所述第一侧墙外覆盖第二侧墙，所述第二侧墙位于所述轻掺杂区上方；
以所述栅极结构、第一侧墙及第二侧墙为掩膜，在衬底中预形成源极及漏极的区域形成凹槽，所述凹槽为sigma形或U形；
在所述凹槽内填充碳化硅材质；
去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的碳化硅材质上形成金属硅化物层。
可选地，去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的碳化硅材质上形成金属硅化物层包括步骤：
对所述凹槽开口处的碳化硅材质进行处理形成第一金属硅化物层；
去除所述第二侧墙，对所述第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成第二金属硅化物层，所述第二金属硅化物层的厚度小于第一金属硅化物层的厚度。
可选地，去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的碳化硅材质上形成金属硅化物层包括步骤：
去除所述第二侧墙，对所述凹槽开口处的碳化硅材质及第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成金属硅化物层。
可选地，所述第二侧墙的材质与第一侧墙的材质都为氮化硅或氮氧化硅。
可选地，所述第二侧墙的材质与第一侧墙的材质不相同。
可选地，所述第二侧墙的材质为氮化硅，所述第一侧墙的材质为氧化硅。
可选地，所述金属硅化物层中的金属为钴或镍。
可选地，所述第一金属硅化物层的厚度范围为
可选地，所述第二金属硅化物层的厚度范围为
可选地，所述金属硅化物层的厚度范围为
基于上述制作方法形成的NMOS晶体管。
与现有技术相比，本发明具有以下优点：1）采用在栅极结构两侧形成两侧墙，其中第一侧墙用于定义轻掺杂区，第二侧墙用于定义sigma形或U形凹槽；a）针对PMOS晶体管，在该凹槽内填入硅锗以对沟道施加压应力，b）针对NMOS晶体管，填入碳化硅以对沟道施加拉应力，上述填入的硅锗、碳化硅可以分别为掺入高浓度的P型元素、N型元素，或填入硅锗、碳化硅后分别进行高浓度的P型元素、N型元素掺杂以形成源极与漏极；之后，为了降低源极与漏极的电阻，在其上形成金属硅化物，此外，为了提高轻掺杂区的载流子迁移速率，在其上也形成金属硅化物以降低该区电阻。
2）可选方案中，在源极与漏极及轻掺杂区上形成金属硅化物具有两种方案。
A）对源极与漏极、轻掺杂区同时进行金属硅化过程。具体地，去除第二侧墙，在该源极与漏极（对应sigma形或U形凹槽开口处的硅锗或碳化硅）、该第二侧墙暴露的轻掺杂区形成金属硅化物，上述方案工艺步骤较少，能实现降低各区电阻，但缺点在于：轻掺杂区深度较浅，在实现降低轻掺杂区电阻同时，还需保留部分未被金属硅化的轻掺杂区，以仍能起到降低电场，改善热电子效应的作用，因而形成的金属硅化物较薄。
B）基于A）方案，对于某些晶体管，较薄的金属硅化物对改善源极与漏极的电阻效果有限，针对上述问题，本方案提出分两步进行金属硅化过程，第一步：在源极与漏极（对应sigma形或U形凹槽开口处的硅锗或碳化硅）形成较厚金属硅化物，第二步：去除第二侧墙，在该第二侧墙暴露的轻掺杂区形成较薄金属硅化物。
3）可选方案中，该第二侧墙的材质可以与第一侧墙的材质相同，例如但不限于都为氮化硅或氮氧化硅，去除第二侧墙可以采用热磷酸，且去除的厚度通过控制热磷酸的浓度及时间实现。
4）可选方案中，不用于3）可选方案，该第二侧墙的材质与第一侧墙的材质不同，例如但不限于第一侧墙的材质为氧化硅，第二侧墙的材质为氮化硅，如此，由于材料差异，即可有针对性地选择去除氮化硅的溶液，例如热磷酸。
附图说明
图1是现有技术的一种嵌入硅锗的PMOS晶体管的剖视图；
图2至图8是本发明实施例一的PMOS晶体管制作方法在不同制作阶段的剖视图；
图9至图10是本发明实施例二的PMOS晶体管制作方法在不同制作阶段的剖视图；
图11是本发明实施例三的PMOS晶体管的一个制作阶段的剖视图。
具体实施方式
如前所述，为了提高嵌入硅锗结构的PMOS晶体管、嵌入碳化硅结构的NMOS晶体管轻掺杂区的载流子迁移速率，在该轻掺杂区上也形成金属硅化物以降低该区电阻。
对于上述PMOS晶体管与NMOS晶体管，由于在制作过程中，为了降低源极与漏极的电阻，会在该源极与漏极上也形成金属硅化物，上述两区的金属硅化物的制作与轻掺杂区上的金属硅化物的制作可以在同一工艺中进行，也可以分步进行。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。由于本发明重在解释原理，因此，未按比例制图。
实施例一
本实施例详述关键尺寸为45nm及其以下的PMOS晶体管及其形成方法。图2至图8是本发明PMOS晶体管制作方法的一个实施例中PMOS晶体管在不同制作阶段的剖视图，下面将结合图2至图8对本发明PMOS晶体管的制作方法进行详细说明。
首先执行步骤S1：提供衬底，在衬底上形成栅极结构，栅极结构包括形成在衬底上的栅介质层及形成在栅介质层上的栅电极。
如图2所示，衬底20为单晶硅衬底，其具有表面201。可在衬底20中形成浅沟槽隔离结构（Shallow Trench Isolation，简称STI）（未图示），以将衬底20中的有源区域隔离起来。
栅极结构21包括形成在衬底20上的栅介质层211及形成在栅介质层211上的栅电极212。栅介质层211的材质可为氧化硅，在一个实施例中，栅介质层211的厚度为其可利用热氧化法形成。栅电极212的材质可为多晶硅，在一个实施例中，栅电极212的厚度为其可利用传统的化学气相沉积（CVD）工艺形成。
在一个实施例中，栅极结构21的制作方法包括：在衬底20上由下至上依次沉积一层栅介质层（未图示）、一层栅电极层（未图示），在所述栅电极层上形成图形化光刻胶，去除未被图形化光刻胶覆盖的所述一层栅电极层及一层栅介质层，形成栅极结构21。
接着执行步骤S2：在衬底上形成位于栅极结构两侧的第一侧墙，以该第一侧墙为掩膜形成轻掺杂区。
如图2所示，第一侧墙22的材质可以为现有介电材质，例如氮化硅、氮氧化硅、氧化硅等。以氮化硅为例，第一侧墙22的形成可以通过在栅极结构21及衬底20上淀积一均等厚度的氮化硅，接着采用回蚀（Etch back），即无掩膜板刻蚀，形成底部大，顶部小的侧墙结构（spacer）。
之后，以第一侧墙22为掩膜进行离子注入，在栅极结构21的两侧形成轻掺杂源结构23与轻掺杂漏结构24。在一个实施例中，注入离子为B（硼），注入离子的剂量为E13/cm2~E15/cm2。可以看出，该第一侧墙22在定义轻掺杂区23、24（也称轻掺杂区）过程中保护了栅极结构22。
接着执行步骤S3：在所述第一侧墙外覆盖第二侧墙，所述第二侧墙位于所述轻掺杂区上方；以所述栅极结构、第一侧墙及第二侧墙为掩膜，在衬底中预形成源极及漏极的区域形成sigma形凹槽。
如图3与图4所示，该第二侧墙25的材质可以与第一侧墙22的材质相同，都为氮化硅，也可以不同，例如但不限于第一侧墙22的材质为氧化硅，第二侧墙25的材质为氮化硅。第二侧墙25的形成方法大致与第一侧墙22相同，可在第一侧墙22及衬底20上沉积一层用于形成第二侧墙25的材质层，然后进行回刻（etch back），在栅极结构21的两侧形成位于轻掺杂区23、24上方的第二侧墙25，其中，该第一侧墙22位于第二侧墙25与栅极结构21之间。
在一个实施例中，所述sigma形凹槽27的形成方法包括：如图3所示，以栅极结构21、第一侧墙22及第二侧墙25为掩膜，在衬底20中预形成源极及漏极的区域形成碗状沟槽26，在一个实施例中，碗状沟槽26的深度为如图4所示，将图3中的碗状沟槽26暴露在TMAH（TetramethylAmmonium Hydroxied，四甲基氢氧化氨）水溶液中，TMAH水溶液腐蚀衬底20，在衬底20中预形成源极及漏极的区域形成sigma形凹槽27，在一个实施例中，sigma形凹槽27的深度为在一个实施例中，碗状沟槽26的形成方法包括：利用各向异性的干法刻蚀在衬底20中预形成源极及漏极的区域形成沟槽，所述各向异性的干法刻蚀工艺参数包括：刻蚀气体包括CF4和HBr，温度为40℃~60℃，功率为200W~400W，偏压为50V~200V，时间为10s~20s；然后，利用各向同性的干法刻蚀继续蚀刻所述沟槽形成碗状沟槽26，所述各向同性的干法刻蚀工艺参数包括：刻蚀气体包括Cl2和NF3，温度为40℃~60℃，功率为100W~500W，偏压为0V~10V，时间为5s~50s。sigma形凹槽27的形成工艺参数包括：时间为60s~180s，温度为20℃~60℃,TMAH水溶液的体积百分比浓度为2%~20%。
TMAH具有较高的腐蚀速率、无毒无污染、便于操作，且TMAH的晶向选择性好，其在晶向<100>及<110>方向上的腐蚀速度较快，而在其它晶向方向，如晶向<111>上的腐蚀速率很缓慢，因此，可利用TMAH水溶液在衬底不同晶向上具有不同刻蚀速率的特性，继续蚀刻碗状沟槽26以形成sigma形凹槽27。图5是图4中凹槽27的放大图，如图5所示，sigma形凹槽27具有第一侧壁271、与第一侧壁271相连的第二侧壁272、第三侧壁273、与第三侧壁273相连的第四侧壁274及底壁275，底壁275与第二侧壁272及第四侧壁274相连。根据TMAH的腐蚀特性，第一侧壁271与衬底表面201之间的夹角A1为锐角，且为54.7°，衬底表面201与第二侧壁272之间的夹角A2为锐角，衬底表面201与第三侧壁273之间的夹角A3为锐角，且为54.7°，第四侧壁274与衬底表面201之间的夹角A4为锐角。需说明的是，本发明中衬底表面与凹槽侧壁之间的夹角及凹槽侧壁与衬底表面之间的夹角是指沿图中所示方向的夹角。
结合图4及图5所示，第一侧壁271及第二侧壁272的连接处形成凹槽尖端276，第三侧壁273及第四侧壁274的连接处也形成凹槽尖端276，凹槽尖端276与栅极结构21侧壁120a之间的距离（水平距离）对沟道产生的应力有影响，当凹槽尖端176距离栅极结构21的侧壁21a较远时，对沟道产生的应力较小，不利于提高PMOS晶体管的载流子迁移率，但是，凹槽尖端276又不宜设置在沟道中，以免破坏沟道。较佳地，凹槽尖端276设置在栅极结构侧壁21a的正下方，即凹槽尖端276与栅极结构21侧壁21a之间的距离为零。可通过控制TMAH水溶液的腐蚀时间来使凹槽尖端276达到栅极结构侧壁21a的正下方。
sigma形凹槽27形成之后，图4中的轻掺杂区23、24部分被去除，且该sigma形凹槽27与轻掺杂区23、24之间形成界面271、273。
接着执行步骤S4：在sigma形凹槽内填入硅锗材质。
如图6所示，在图5所示的凹槽27内形成硅锗材质28。
在一个实施例中，硅锗材质28的形成步骤为：采用外延生长工艺在凹槽27内形成厚度为3nm~10nm的单晶硅薄膜，用于使得后续形成的晶体管沟道区的应力分布更加均匀；在包括20%~35%的锗原子的气氛中，采用外延生长工艺在单晶硅薄膜表面形成硅锗薄膜；在温度为800℃~1100℃的工艺条件下，采用烘焙或快速热退火工艺对所述硅锗薄膜加热10s~30min，形成与衬底100表面201齐平的硅锗材质28。接着，对该填入的硅锗材质28进行高浓度P型离子注入，一个实施例中，注入离子为B（硼），注入离子的剂量为E19/cm2~E20/cm2。
在另一个实施例中，硅锗材质28的形成步骤为：采用沉积工艺在凹槽27内形成厚度为3nm~10nm的多晶硅薄膜，用于使得后续形成的晶体管沟道区的应力分布更加均匀；采用边掺杂，边沉积的工艺在所述多晶硅薄膜表面形成与衬底20表面201齐平的硅锗材质28。
上述填入的硅锗材质28形成了PMOS晶体管的源极与漏极。
接着执行步骤S5：去除所述第二侧墙，对所述凹槽开口处的硅锗材质及第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成金属硅化物层。
如图7所示，若第二侧墙25与第一侧墙22的材质相同，则采用控制去除时间或腐蚀溶液的浓度来实现第二侧墙25的去除厚度控制，若两侧墙材质不同，则采用针对第二侧墙25材质的腐蚀溶液进行去除，例如第一侧墙22的材质为氧化硅，第二侧墙25的材质为氮化硅，则采用将图6所示结构泡入热磷酸中即可实现去除该第二侧墙25。第二侧墙25去除后，部分轻掺杂区23、24暴露出来。
在凹槽27开口处的硅锗材质28、栅极结构21、第一侧墙22及第二侧墙25暴露的轻掺杂区23、24硅衬底表面上淀积金属材质，该金属材质例如但不限于为钴或镍，接着，通过光刻、刻蚀方法去除栅极结构21及第一侧墙22的金属材质，保留凹槽27开口处的硅锗材质28及轻掺杂区23、24硅衬底表面上的金属材质；接着，高温处理，使得该金属材质与硅锗材质28中的硅、硅衬底发生反应，生成金属硅化物层29。
由于后续源极、漏极上会形成导电插塞、金属互连结构等电连接结构，因而，上述金属硅化物层29可以起到减小源极、漏极电阻的作用，轻掺杂区23、24上的金属硅化物层29可以降低轻掺杂区23、24的电阻，从而减缓由于该区凹槽27界面引起的载流子迁移速率变慢问题，换言之，提高该PMOS晶体管的载流子迁移速率。
对于某些晶体管，由于轻掺杂区23、24深度较浅，为了实现降低轻掺杂区23、24电阻同时，仍保留部分未被金属硅化的轻掺杂区23、24，以起到降低电场，改善热电子效应的作用，因而，上述金属硅化物层29厚度需要较薄，优选地，该厚度介于
之后，还可以接着执行步骤S6：在衬底、栅极结构、第一侧墙及金属硅化物层上形成层间介质层。
如图8所示，在衬底20、栅极结构21、第一侧墙22及金属硅化物层29上形成层间介质层30，层间介质层30的材质可为氧化硅，在一个实施例中，层间介质层30的厚度为其形成方法为高密度等离子体沉积（HDP）。
相对应的，本发明还提供了一种PMOS晶体管，如图8所示，不但嵌入的硅锗材质28表面具有金属硅化物层29，减小了源极与漏极的电阻，在轻掺杂区23、24上也具有金属硅化物层29，减小了轻掺杂区23、24的电阻，提高了PMOS晶体管的载流子迁移速率。
实施例二
如实施例一中所述，由于轻掺杂区23、24深度较浅，为了实现降低轻掺杂区23、24电阻同时，仍需保留部分未被金属硅化的轻掺杂区23、24，因而，上述金属硅化物层29厚度需要较薄。对于某些晶体管，较薄的金属硅化物对改善源极与漏极的电阻效果有限，针对上述问题，本方案提出另外一种PMOS晶体管及其制作方法，其在轻掺杂区23、24及源极与漏极分别形成厚度不同的金属硅化物。
具体地，步骤S1-S4与实施例一相同，对于步骤S5，对所述凹槽开口处的硅锗材质进行处理形成第一金属硅化物层。
如图9所示，上述形成第一金属硅化物层31的步骤可以包括：在凹槽27开口处的硅锗材质28、栅极结构21及第二侧墙25上淀积金属材质，该金属材质例如但不限于为钴或镍，接着，通过光刻、刻蚀方法去除栅极结构21及第二侧墙25的金属材质，保留凹槽27开口处的硅锗材质28上的金属材质；接着，高温处理，使得该金属材质与硅锗材质28中的硅发生反应，生成金属硅化物。上述源极、漏极的金属硅化物层31需要较厚，优选地，该层31厚度介于
接着执行步骤S6：去除所述第二侧墙，在所述第二侧墙暴露的轻掺杂区硅衬底表面形成第二金属硅化物层，所述第二金属硅化物层的厚度小于第一金属硅化物层的厚度。
第二侧墙25的去除方法请参照实施例一。如图10所示，第二侧墙25去除后，部分轻掺杂区23、24暴露出来，此时，类似第一金属硅化物层31的形成方法，在该暴露出的轻掺杂区23、24形成第二金属硅化物层32。
由于轻掺杂区23、24深度较浅，为了实现降低轻掺杂区24电阻同时，还保留部分未被金属硅化的轻掺杂区23、24，因而，轻掺杂区23、24表面形成的第二金属硅化物层32厚度需要较薄，优选地，该厚度介于
之后，还可以接着执行步骤S7：在衬底、栅极结构、第一侧墙、第一金属硅化物层及第二金属硅化物层上形成层间介质层。
除了在轻掺杂区23、24及源极与漏极分别形成厚度不同的金属硅化物，本实施例二的PMOS晶体管及其制作方法与实施例一相同。
实施例三
本实施例三提供的PMOS晶体管及其形成方法大致与实施例一、二相同，轻掺杂区23、24及源极与漏极分别形成厚度不同的金属硅化物，轻掺杂区23、24及源极与漏极也可以在同一工艺中形成厚度相同的金属硅化物，区别在于，步骤S3中，以所述栅极结构21、第一侧墙22及第二侧墙25为掩膜，在衬底20中预形成源极及漏极的区域形成U形凹槽33，如图11所示。
在一个实施例中，U形凹槽33的形成方法包括：利用各向异性的干法刻蚀在衬底20中预形成源极及漏极的区域形成凹槽（未图示），所述各向异性的干法刻蚀工艺参数包括：刻蚀气体包括CF4和HBr，温度为40℃~60℃，功率为200W~400W，偏压为20V~80V，时间为10s~20s；然后，利用各向同性的干法刻蚀蚀刻继续刻蚀该凹槽形成U形凹槽33。
实施例四
本实施例四提供的为NMOS晶体管及其形成方法，除了sigma形凹槽27或U形凹槽33中填入的为碳化硅以对沟道施加拉应力外，其余方法及结构与上述实施例一至三相同，轻掺杂区23、24及源极与漏极分别形成厚度不同的金属硅化物，轻掺杂区23、24及源极与漏极也可以在同一工艺中形成厚度相同的金属硅化物。
在sigma形凹槽27或U形凹槽33中填入碳化硅的工艺参照现有工艺。
本发明中，各实施例采用递进式写法，重点描述与前述实施例的不同之处，各实施例中的相同结构及制作方法参照前述实施例的相同部分。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (18)
1.一种PMOS晶体管的制作方法，其特征在于，包括：
提供硅衬底，在所述衬底上形成栅极结构，所述栅极结构包括形成在衬底上的栅介质层及形成在所述栅介质层上的栅电极；
在所述栅极结构两侧形成第一侧墙；
以所述第一侧墙为掩膜在衬底上形成轻掺杂区；
在所述第一侧墙外覆盖第二侧墙，所述第二侧墙位于所述轻掺杂区上方；
以所述栅极结构、第一侧墙及第二侧墙为掩膜，在衬底中预形成源极及漏极的区域形成凹槽，所述凹槽为sigma形或U形；
在所述凹槽内填充硅锗材质；
去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的硅锗材质上形成金属硅化物层；
其中，去除所述第二侧墙，形成金属硅化物层步骤包括：
对所述凹槽开口处的硅锗材质进行处理形成第一金属硅化物层；
去除所述第二侧墙，对所述第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成第二金属硅化物层，所述第二金属硅化物层的厚度小于第一金属硅化物层的厚度。
2.根据权利要求1所述的方法，其特征在于，去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的硅锗材质上形成金属硅化物层包括步骤：
去除所述第二侧墙，对所述凹槽开口处的硅锗材质及第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成金属硅化物层。
3.根据权利要求1所述的方法，其特征在于，所述第二侧墙的材质与第一侧墙的材质都为氮化硅或氮氧化硅。
4.根据权利要求1所述的方法，其特征在于，所述第二侧墙的材质与第一侧墙的材质不相同。
5.根据权利要求4所述的方法，其特征在于，所述第二侧墙的材质为氮化硅，所述第一侧墙的材质为氧化硅。
6.根据权利要求1所述的方法，其特征在于，所述金属硅化物层中的金属为钴或镍。
7.根据权利要求2所述的方法，其特征在于，所述第一金属硅化物层的厚度范围为所述第二金属硅化物层的厚度范围为
8.根据权利要求3所述的方法，其特征在于，所述金属硅化物层的厚度范围为
9.一种根据上述权利要求1至8中任一项所述的制作方法形成的PMOS晶体管。
10.一种NMOS晶体管的制作方法，其特征在于，包括：
提供硅衬底，在所述衬底上形成栅极结构，所述栅极结构包括形成在衬底上的栅介质层及形成在所述栅介质层上的栅电极；
在所述栅极结构两侧形成第一侧墙；
以所述第一侧墙为掩膜在衬底上形成轻掺杂区；
在所述第一侧墙外覆盖第二侧墙，所述第二侧墙位于所述轻掺杂区上方；
以所述栅极结构、第一侧墙及第二侧墙为掩膜，在衬底中预形成源极及漏极的区域形成凹槽，所述凹槽为sigma形或U形；
在所述凹槽内填充碳化硅材质；
去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的碳化硅材质上形成金属硅化物层；
其中，去除所述第二侧墙，形成金属硅化物层步骤包括：
对所述凹槽开口处的碳化硅材质进行处理形成第一金属硅化物层；
去除所述第二侧墙，对所述第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成第二金属硅化物层，所述第二金属硅化物层的厚度小于第一金属硅化物层的厚度。
11.根据权利要求10所述的方法，其特征在于，去除所述第二侧墙，以在所述第二侧墙暴露的轻掺杂区硅衬底表面、所述凹槽开口处的碳化硅材质上形成金属硅化物层包括步骤：
去除所述第二侧墙，对所述凹槽开口处的碳化硅材质及第二侧墙暴露的轻掺杂区硅衬底表面进行处理形成金属硅化物层。
12.根据权利要求10所述的方法，其特征在于，所述第二侧墙的材质与第一侧墙的材质都为氮化硅或氮氧化硅。
13.根据权利要求10所述的方法，其特征在于，所述第二侧墙的材质与第一侧墙的材质不相同。
14.根据权利要求13所述的方法，其特征在于，所述第二侧墙的材质为氮化硅，所述第一侧墙的材质为氧化硅。
15.根据权利要求10所述的方法，其特征在于，所述金属硅化物层中的金属为钴或镍。
16.根据权利要求11所述的方法，其特征在于，所述第一金属硅化物层的厚度范围为所述第二金属硅化物层的厚度范围为
17.根据权利要求11所述的方法，其特征在于，所述金属硅化物层的厚度范围为
18.一种根据上述权利要求10至17中任一项所述的制作方法形成的NMOS晶体管。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN101447512A (zh) * | 2007-11-30 | 2009-06-03 | 台湾积体电路制造股份有限公司 | 具有抬高的源/漏区的mos器件 |
Family Cites Families (2)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |