CN117457724A - 半导体结构及制备方法 - Google Patents

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及半导体结构的制备方法，半导体结构包括：基底，基底包括具有接触区的有源区；层叠设置的半导体层以及导电层，半导体层位于接触区，其中，半导体层的材料的禁带宽度小于有源区的材料的禁带宽度；接触插塞，接触插塞位于导电层的表面。本公开实施例提供的半导体结构及半导体结构的制备方法至少可以降低半导体结构的接触电阻。

Description

半导体结构及制备方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及制备方法。
背景技术
随着集成电路工艺、制程技术的不断发展，为了提高集成电路的集成度， 晶体管(MOS)器件的特征尺寸不断缩小。在高介电材料金属栅(HKMG)、鳍 式晶体管(Finfet)等工艺节点下，在提升MOS器件的工作速度和降低它的功耗的 同时，需要面对一系列问题。
如何降低接触结构与导电结构之间的接触电阻，提高半导体结构的稳定性， 已成为本领域技术人员亟待解决的一个重要问题。
发明内容
本公开实施例提供一种半导体结构及制备方法，至少有利于降低半导体结 构的接触电阻。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括： 基底，基底包括具有接触区的有源区；层叠设置的半导体层以及导电层，半导 体层位于接触区，其中，半导体层的材料的禁带宽度小于有源区的材料的禁带 宽度；接触插塞，接触插塞位于导电层的表面。
在一些实施例中，导电层为金属硅化物层，且金属硅化物层与半导体层具 有相同的元素。
在一些实施例中，半导体层的材料包括锗化硅。
在一些实施例中，金属硅化物层中还包括锗元素。
在一些实施例中，半导体层顶面与基底的表面齐平；或者，半导体层顶面 高于基底表面。
在一些实施例中，半导体层的厚度与导电层的厚度比值为1～3。
在一些实施例中，基底包括阵列区，接触插塞包括位于阵列区的第一接触 插塞，第一接触插塞包括位线接触插塞、电容接触插塞。
在一些实施例中，与第一接触插塞电连接的半导体层内掺杂有掺杂离子， 掺杂离子为N型离子或者P型离子。
在一些实施例中，基底包括具有NMOS器件和PMOS器件的外围区，接触 插塞包括连接NMOS器件的第二接触插塞和连接PMOS器件的第三接触插塞。
在一些实施例中，与第二接触插塞电连接的半导体层内掺杂有N型离子， 与第三接触插塞电连接的半导体层内掺杂有P型离子。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的 制备方法，包括：提供基底，基底包括具有接触区的有源区；形成半导体层， 半导体层位于接触区，其中，半导体层的材料的禁带宽度小于有源区的材料的 禁带宽度；形成导电层，导电层位于半导体层表面；形成接触插塞，接触插塞 位于导电层的表面。
在一些实施例中，导电层为金属硅化物层，且金属硅化物层与半导体层具 有相同的元素；形成半导体层的工艺步骤包括：提供初始基底，初始基底内具 有凹槽，凹槽暴露出接触区；在凹槽内形成半导体膜；对部分厚度的半导体膜 进行金属化处理，形成金属硅化物层，剩余的半导体膜作为半导体层。
在一些实施例中，形成半导体膜之前还包括：形成具有开口的层间介质层， 开口与凹槽相连通，半导体膜的顶面不高于层间介质层的顶面。
在一些实施例中，采用选择性外延生长工艺形成半导体膜；或者，采用金 属有机物气相沉积工艺或者原子层沉积工艺在开口以及凹槽内形成半导体膜。
在一些实施例中，基底包括阵列区，接触插塞包括位于阵列区的第一接触 插塞；第一接触插塞的半导体层内具有掺杂离子；在形成半导体膜的工艺步骤 中，还包括：原位掺杂掺杂离子。
在一些实施例中，基底包括具有NMOS器件和PMOS器件的外围区，半导 体膜位于NMOS器件以及PMOS器件上；形成半导体膜之后，在形成导电层之 前还包括：对半导体膜进行掺杂处理位于NMOS器件上的半导体膜进行N型掺 杂离子注入；对位于PMOS器件上的半导体膜进行P型掺杂离子注入，掺杂处 理至少包括第一离子注入或第二离子注入的一者，第一离子注入的元素为N型 掺杂离子，第二离子注入的元素为P型掺杂离子；进行掺杂热处理。
在一些实施例中，半导体膜的厚度为10A～500A。
在一些实施例中，半导体膜的材料包括锗化硅。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的技术方案中，半导体结构包括层叠设置的半导体层以 及导电层，其中，半导体层的材料的禁带宽度小于有源区的材料的禁带宽度， 如此，位于有源区内的载流子更容易在禁带宽度较窄的半导体层内隧穿，通过 半导体层以及导电层进入接触插塞，即半导体层与导电层之间形成良好的欧姆 接触，有利于降低半导体层与接触插塞的接触电阻，进而降低半导体结构的串 联电阻，减少RC延时。对于载流子为P型掺杂元素的半导体结构，P型掺杂元 素(例如硼元素)在半导体层中的固溶度高于P型掺杂元素在有源区的固溶度， 因此在后续工艺过程中，P型掺杂元素在半导体层/导电层界面的再分布浓度高 于基底/导电层界面的再分布溶度，使得半导体层与导电层之间形成良好的欧姆 接触，从而降低接触电阻。与不含有半导体层的半导体结构相比，形成的半导 体层使得外围区的接触孔的刻蚀深度降低，外围区的接触插塞底部与基底内形 成的耗尽结的距离较大，从而为改善器件性能提供帮助。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示 例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例 限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实 施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅 是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动 的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的半导体结构的一种结构示意图；
图2～图4为本公开一实施例提供的半导体结构制备方法的各步骤对应的结 构示意图；
图5～图8为本公开另一实施例提供的半导体结构制备方法的各步骤对应的 结构示意图。
具体实施方式
由背景技术可知，现有技术的半导体结构的接触电阻较大。
分析发现，导致半导体结构的接触电阻较大的原因之一在于，半导体结构 的有源区的材料一般为半导体材料，接触插塞或者电连接结构的材料为金属材 料，金属材料的功函数以及禁带宽度与半导体材料的功函数以及禁带宽度差异 较大，从而在有源区与结构插塞的接触界面具有较大的接触电阻。为降低金属 材料与半导体材料的接触电阻，一般在金属材料与半导体材料之间形成金属硅 化物，由于有源区的掺杂元素的影响，例如N型掺杂元素导致形成的金属硅化 物面积较小，使得降低的接触电阻的阻值有限；P型掺杂元素容易扩散至形成的 金属硅化物内，不能在金属硅化物与接触插塞的接触面形成较高分布浓度，从 而不能形成良好的欧姆接触，接触电阻较高。
本公开实施提供一种半导体结构及半导体结构的制备方法，通过在形成金 属硅化物之前，在基底表面外延形成半导体层，且外延形成的半导体层的材料 的禁带宽度小于有源区的材料的禁带宽度，如此，位于有源区内的载流子更容 易在禁带宽度较窄的半导体层内隧穿，通过半导体层以及导电层进入接触插塞， 即半导体层与导电层之间形成良好的欧姆接触，有利于降低半导体层与接触插 塞的接触电阻，进而降低半导体结构的串联电阻，减少RC延时。对于载流子为 P型掺杂元素的半导体结构，P型掺杂元素(例如硼元素)在半导体层中的固溶 度高于P型掺杂元素在有源区的固溶度，因此在后续工艺过程中，P型掺杂元素 在半导体层/导电层界面的再分布浓度高于基底/导电层界面的再分布溶度，使得半导体层与导电层之间形成良好的欧姆接触，从而降低接触电阻。与不含有半 导体层的半导体结构相比，形成的半导体层使得外围区的接触孔的刻蚀深度降 低，外围区的接触插塞底部与基底内形成的耗尽结的距离较大，从而为改善器 件性能提供帮助。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普 通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而 提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种 种变化和修改，也可以实现本公开所要求保护的技术方案。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括： 基底100，基底100包括具有接触区的有源区；层叠设置的半导体层121以及导 电层122，半导体层121位于接触区，其中，半导体层121的材料的禁带宽度小 于有源区的材料的禁带宽度；接触插塞123，接触插塞123位于导电层122的表 面。
在一些实施例中，基底100的材料为半导体材料，半导体材料可以包括硅、 锗、碳化硅或者锗化硅的任意一种。本公开实施例以基底100的材料为硅作为 示例。硅的禁带宽度Eg为1.1eV～1.3eV。基底100内掺杂有P型离子，即半导 体结构为P型晶体管(pMOSFET)。在另一些实施例中，基底100内掺杂有N 型离子，即半导体结构为N型晶体管(nMOSFET)。具体地，N型离子可以为 磷(P)离子、铋(Bi)离子、锑(Sb)离子或砷(As离子等Ⅴ族离子，P型离子可以为硼(B)离子、铝(Al)离子、镓(Ga)离子或铟(In)离子等Ⅲ族离 子。
在一些实施例中，有源区包括第一源漏部101、沟道部以及第二源漏部102。 第一源漏部101和第一源漏部102作为半导体结构的源极端以及漏极端，沟道 部作为半导体结构的沟道区。第一源漏部101与位线或者电容的一者电连接， 第二源漏部102与位线或者电容的另一者电连接。接触插塞123可以与第一源 漏部101或者第二源漏部102的至少一者电连接，图1以接触插塞123与第一 源漏部101电连接作为示例。有源区的材料与基底100的材料相同，或者有源 区的部分材料与基底100的材料相同。其中，沟道部的有源区的材料可以为锗 化硅，锗具有较高的载流子迁移率。且锗化硅的晶格常数大于硅的晶格常数， 由于晶格常数的差异，基底会向沟道部的方向产生压缩应力，从而增加沟道部 内的载流子(电子或空穴)的迁移率，提高驱动电流和有源区以及栅极结构组 成的晶体管的速度。迁移率的增加可以抵消在垂直基底表面形成多个晶体管产 生的垂直电场导致迁移率的减少量，即半导体结构可以从2D维度转化3D维度， 有利于提高半导体结构的存储密度。在另一些实施例中，沟道部的材料可以为 硅，可以通过对沟道部注入锗离子提高电子的迁移率。在又一些实施例中，沟 道部的材料可以为锗，锗具有较高的载流子迁移率。
在一些实施例中，第一源漏部101内以及第二源漏部102内掺杂有第一掺 杂离子，第一掺杂离子的类型为N型离子或者P型离子的一者，沟道部内掺杂 有N型离子或者P型离子的另一者，则半导体结构为有结晶体管，此处的“有 结”指的是有PN结，即有源区构成的晶体管中有PN结，是多数载流子作为导 电的器件，因而可以避免无少数载流子存储与扩散问题，而且多数载流子速度 高，有利于提高半导体通道的导电性能。在另一些实施中，第一源漏部101内、 沟道部以及第二源漏部102内掺杂有相同的掺杂离子，则半导体结构为无结晶 体管，此处的“无结”指的是无PN结，即有源区构成的晶体管中没有PN结。 一方面，无需对掺杂区进行额外的掺杂，从而避免了对掺杂区的掺杂工艺难以 控制的问题，尤其是随着晶体管尺寸进一步缩小，若额外对掺杂区进行掺杂， 掺杂浓度更加难以控制；另一方面，由于器件为无结晶体管，有利于避免采用 超陡峭源漏浓度梯度掺杂工艺，在纳米尺度范围内制作超陡峭PN结的现象，因 而可以避免掺杂突变所产生的阈值电压漂移和漏电流增加等问题，有利于抑制 短沟道效应，在几纳米的尺度范围内仍然可以工作，因而有助于进一步提高半 导体结构的集成密度和电学性能。
在一些实施例中，基底100包括阵列区以及外围区，阵列区用于连接导电 结构形成存储单元，外围区用于连接导电结构形成逻辑单元用于保证阵列区的 功能得以实现。半导体结构包括位于阵列区的第一栅极结构以及位于外围区的 第二栅极结构，阵列区的第一栅极结构包括平面栅结构或者埋置栅结构，外围 区的第二栅极结构为平面栅结构。参考图1，本公开实施例中以阵列区的第一栅 极结构为埋置栅结构作为示例。
在一些实施例中，第一栅极结构110包括栅侧墙111、栅导电层112以及栅 盖帽113。栅导电层112以及栅盖帽113在沟道部表面依次层叠，栅侧墙111位 于栅导电层112以及栅盖帽113的侧面。栅导电层112可以为金属钨、镍、钽或 者银。在另一些实施例中，栅导电层112可以为掺杂的多晶硅。由于多晶硅与 作为沟道的有源区的材料的能隙相近，而且可以通过控制掺杂浓度改变多晶硅 的功函数，有利于降低第一栅极结构110与沟道部的有源区之间的阈值电压。 栅侧墙114的材料可以为氮化硅、氧化硅或者其他高介电常数的材料，高介电 常数的材料可以为二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅 酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。栅 盖帽113的材料可以为氧化硅、碳化硅或者氮化硅。
在一些实施例中，半导体层121顶面与基底100的表面齐平；或者，半导 体层121顶面高于基底100表面。半导体层121的顶面高于基底100的表面或 者齐平，可以隔绝基底100与导电层122的接触，避免基底100内的掺杂元素 扩散至导电层122，从而影响半导体结构的接触电阻；同理，可以避免基底100 内掺杂元素扩散至接触插塞123。对于外围区的接触插塞，形成的半导体层的厚 度较大，降低了外围区用于容纳接触插塞123的接触窗的深度，进一步增加了， 接触窗底部与PN结(基底100与有源区之间形成的PN结)的距离，有利于减小接触插塞123与半导体结构的基底100接触漏电，有利于提高半导体结构的 稳定性。
在一些实施例中，半导体层121的材料包括锗化硅。硅的禁带宽度Eg为 1.1eV～1.3eV。锗的禁带宽度Eg为0.743eV。锗化硅的禁带宽度小于硅的禁带宽 度，因此基底内的载流子在半导体层121内更容易隧穿，从而使半导体层121 与导电层122之间形成良好的欧姆接触，降低半导体层121与导电层122的接 触电阻。当第一源漏部101的第一掺杂离子类型为P型离子时，例如硼离子， 硼离子在锗化硅的固溶度高于硼离子在硅的固溶度，即硼离子在锗化硅中具有 更高的浓度，使得与硼离子在硅层与导电层122界面的再分布浓度相比，硼离 子在锗化硅层与导电层122界面的再分布浓度较大，从而使半导体层121与导 电层122之间形成良好的欧姆接触，从而降低接触电阻。
在一些实施例中，对于阵列区的基底100而言，位于阵列区且与第一接触 插塞电连接的半导体层121内掺杂有掺杂离子，掺杂离子的类型为N型离子或 者P型离子，且掺杂离子的类型与第一源漏部101内以及第二源漏部102内的 第一掺杂离子的类型相同，在半导体层表面形成高掺杂以及大量复合中心，使 得半导体层内耗尽区变窄，电子可以借隧道效应直接穿透PN结，进入接触插塞 123，降低接触电阻以及半导体结构的串联电阻。对于外围区的基底100而言， 外围区具有NMOS器件和PMOS器件，接触插塞123包括连接NMOS器件的第二接触插塞和连接PMOS器件的第三接触插塞。与第二接触插塞电连接的半 导体层121内掺杂有N型离子，与第三接触插塞电连接的半导体层121内掺杂 有P型离子。
在一些实施例中，导电层122为金属硅化物层，且金属硅化物层与半导体 层121具有相同的元素。金属硅化物层可以作为半导体与导电材料的连接桥梁， 降低半导体层121与接触插塞123的接触电阻，从而有利于降低半导体结构的 串联电阻，减小RC延时，提高电路的速度。金属硅化物层的材料可以为硅化钛、 硅化锆、硅化钽、硅化钨、硅化钯、硅化铂或者硅化钴。在另一些实施例中， 导电层122可以作为接触插塞123的一部分，导电层122的材料为氮化钛、钨、 等。
在一些实施例中，金属硅化物层中还包括锗元素。金属硅化物层可以由金 属材料与半导体材料退火处理形成，金属与半导体材料反应，当半导体层121 的材料为锗化硅时，金属与硅元素反应形成金属硅化物层，锗元素还会存在在 金属硅化物层内。锗元素组成的锗层的禁带宽度较窄，载流子更容易迁移，金 属硅化物层具有锗元素更利于载流子迁移，有利于降低接触电阻。
在一些实施例中，半导体层121的厚度与导电层122的厚度比值为1～3，例 如1：1、1：1.5、1：2。对于阵列区的基底100而言，半导体层121的存在用 于降低接触插塞123与接触区之间的接触电阻，当有源区的掺杂类型为N型掺 杂时，形成的半导体层121利于有源区内的载流子迁移，从而降低接触电阻； 当有源区的掺杂类型为P型掺杂时，P型掺杂元素在半导体层121固溶度较高， 使得P型掺杂元素不会扩散至金属硅化物层内，在半导体层121表面形成较大 的掺杂浓度，从而降低接触电阻。对于外围区的基底100而言，增加的半导体层降低了接触孔的深度，同时增加了接触插塞与基底内形成的PN结的距离，降 低了接触插塞处出现漏电流的风险。
在一些实施例中，接触插塞123包括位于阵列区的第一接触插塞以及位于 外围区的第二接触插塞；第一接触插塞包括位线接触插塞、电容接触插塞。第 二接触插塞包括源漏接触插塞。可以理解的是，当外围区的第二栅极结构的导 电层为掺杂的多晶硅时，栅极接触插塞与第二栅极结构的导电层之间也可以设 置半导体层，用于降低接触电阻。
在一些实施例中，半导体结构还包括位线、电容结构以及浅沟槽隔离结构 等，位线与位线接触插塞电连接，电容结构与电容接触插塞电连接。
本公开实施例提供的技术方案中，半导体结构包括层叠设置的半导体层121 以及导电层122，其中，半导体层122的材料的禁带宽度小于有源区的材料的禁 带宽度，如此，位于有源区内的载流子更容易在禁带宽度较窄的半导体层121 内隧穿，通过半导体层121以及导电层122进入接触插塞121，即半导体层121 与导电层122之间形成良好的欧姆接触，有利于降低半导体层121与接触插塞 123的接触电阻，进而降低半导体结构的串联电阻，减少RC延时。对于载流子 为P型掺杂元素的半导体结构，P型掺杂元素(例如硼元素)在半导体层121 中的固溶度高于P型掺杂元素在有源区的固溶度，因此在后续工艺过程中，P 型掺杂元素在半导体层121/导电层122界面的再分布浓度高于基底100/导电层 122界面的再分布溶度，使得半导体层121与导电层122之间形成良好的欧姆接 触，从而降低接触电阻。与不含有半导体层121的半导体结构相比，形成的半 导体层121使得外围区的接触孔的刻蚀深度降低，外围区的接触插塞123底部 与基底100内形成的耗尽区的距离较大，从而为改善器件性能提供帮助。
图2～图4为本公开一实施例提供的半导体结构制备方法的各步骤对应的结 构示意图；图5～图8为本公开另一实施例提供的半导体结构制备方法的各步骤 对应的结构示意图。其中，基底包括外围区以及阵列区，图2～图4为阵列区的 基底上的接触插塞制备方法的各步骤对应的结构示意图；图5～图8为外围区的 基底上的接触插塞制备方法的各步骤对应的结构示意图，阵列区的接触插塞与 外围区的接触插塞可以在同一制备工艺中制备；当外围区的第二栅极结构的导 电层为掺杂多晶硅时，外围区的栅极接触插塞、源漏接触插塞可以同时制备。
相应地，根据本公开一些实施例，本公开实施例另一方面还提供一种半导 体结构的制备方法，可用于制备上一实施例(图1)所述的半导体结构。以下将 结合附图对本公开的各实施例进行详细的阐述。
参见图2，提供基底100，基底100包括具有接触区的有源区。
在一些实施例中，提供初始基底，初始基底内具有凹槽，凹槽暴露出接触 区。初始基底可以视为基底100。凹槽暴露出的接触区用于作为后续形成的接触 插塞与有源区之间的接触窗。在另一些实施例中，基底100表面暴露出有源区 的接触区。有源区包括第一源漏部101、沟道部以及第二源漏部102。后续形成 的接触插塞可以与第一源漏部101或者第二源漏部102的至少一者电连接，图 1～图4以接触插塞与第一源漏部101电连接作为示例。
在一些实施例中，形成具有开口104的层间介质层(inter Level Dielectric，ILD)103，开口104与凹槽相连通，即开口的底部同样暴露出接触区。在另一 些实施例中，开口104的底部暴露出基底的表面，且所暴露的基底表面为接触 区的有源区。通过沉积工艺形成层间介质层103，层间介质层103的材料可以为 二氧化硅或者其他低介电常数的材料，层间介质层103用于减小导电结构之间 的寄生电容，从而减小RC信号延迟，提高工作频率。沉积工艺包括物理气相沉 积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition， CVD)等气相沉积工艺，其中，CVD法还包括原子层沉积(Atomic Layer Deposition，ALD)以及等离子增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)。
参考图3～图4，形成半导体层121，半导体层121位于接触区，其中，半导 体层121的材料的禁带宽度小于有源区的材料的禁带宽度；形成导电层122，导 电层122位于半导体层121表面。
在一些实施例中，参考图3，在凹槽内形成半导体膜105，半导体膜105顶 面与基底100的表面齐平；或者，半导体膜105顶面高于基底100表面；半导 体膜105的顶面不高于层间介质层103的顶面。半导体膜105的顶面高于基底 100的表面或者齐平，可以补偿外围区形成接触插塞刻蚀过程中导致的深度较深 以及衬底漏电流的风险。同时也方便后续降低后续接触孔掺杂在基底100中的 深度。
在一些实施例中，基底100包括阵列区，接触插塞包括位于阵列区的第一 接触插塞；第一接触插塞的半导体层内具有掺杂离子；在形成半导体膜105的 工艺步骤中，还包括：原位掺杂掺杂离子。进行原位掺杂，掺杂离子在半导体 膜内可以均匀掺杂，同时避免可扩散了离子扩散以及离子注入的高温退火对半 导体结构的影响，从而得到缺陷较小以及阻值较小的半导体膜。此外，半导体 膜105原位掺杂掺杂离子，掺杂离子可以在半导体膜的表面形成高掺杂，从而 使后续形成的半导体层与导电层之间构成欧姆接触，降低接触电阻。采用选择 性外延生长工艺形成半导体膜105，选择性外延生长工艺采用的源材料包括源气 体、刻蚀性气体氯化氢以及掺杂离子源气体，掺杂离子源气体用于提供掺杂离 子，源气体可以为硅源气体以及锗源气体，硅源气体具体可以为硅烷、乙硅烷、 二氯甲硅烷或者三氯甲硅烷，锗源气体具体可以为锗烷。掺杂离子源气体为N 型离子源气体，N型离子源气体具体可以为磷烷、砷烷或者氢化锑。在另一些 实施例中，掺杂离子源气体为P型离子源气体，P型离子源气体具体可以为硼烷、 三氟化硼或者乙硼烷。
在一些实施例中，采用金属有机物气相沉积工艺(Metal Organic ChemicalVapor Deposition，MOCVD)或者原子层沉积工艺在开口以及凹槽内形成半导体 膜105。采用MOCVD制备可以在较低的温度下制备高纯度的半导体膜105，且 半导体膜105的内部热缺陷以及本征杂质含量较少；可以通过制备工艺中气源 的快速无死区切换，可灵活改变形成半导体膜105的材料以及种类，从而在半 导体膜105界面成分突变，实现界面陡峭，更利于持续形成的半导体膜105的 形成。对形成的半导体膜105进行掺杂处理，掺杂处理至少包括第一离子注入 或第二离子注入的一者，第一离子注入的元素为N型掺杂离子，第二离子注入 的元素为P型掺杂离子；进行掺杂热处理。例如，当阵列区的半导体结构为 NMOS，对半导体膜105进行第一离子注入；当阵列区的半导体结构为PMOS， 对半导体膜105进行第二离子注入。
在一些实施例中，半导体膜105的厚度为10A～500A，进一步地，半导体膜 105的厚度为40A～500A，例如50A、100A、200A、400A。半导体膜105的材 料包括锗化硅。半导体膜105的厚度一部分保证后续形成的半导体层以及导电 层具有足够的厚度，从而降低接触电阻；另一部分半导体膜105的厚度避免形 成的锗化硅的厚度较厚，由于锗晶体的结构更容易受高温影响而破坏，从而自 身的阻值较高影响半导体结构的串联电阻。此外，硅晶体比锗基体的自由电子 少，硅比锗具有更小的基电极截止电流(基极开路时的集电极B与发射极E之间的漏流，称为穿透电流ICEO)。穿透电流增加了功率损耗，从而增加了半导 体结构的串联电阻。
参考图4，导电层122为金属硅化物层，且金属硅化物层与半导体层121具 有相同的元素；对部分厚度的半导体膜105(参考图3)进行金属化处理，形成 金属硅化物层，剩余的半导体膜105(参考图3)作为半导体层121。
在一些实施例中，对部分厚度的半导体膜105(参考图3)进行离子注入工 艺，然后经过热处理工艺形成金属硅化物层，在另一些实施例中，首先在半导 体膜的表面利用物理气相沉积(Physical Vapor Deposition，PVD)沉积一层金属 材料，然后经过两次快速热处理工艺、一次选择性湿法刻蚀工艺去除未反应的 金属材料，形成金属硅化物层。在沉积一层金属材料(例如钛)之后，还可以 在沉积一层金属氮化物层(例如氮化钛)，沉积金属氮化物层是为了避免金属材 料在快速热处理是流动。两次热处理工艺中，第一次快速热处理的反应温度较 低(450～650℃)，金属材料与有源区的材料形成高阻态的金属硅化物(例如C49 相的Ti2Si，Ti2Si为体心斜方晶系结构或者)；第二次快速热处理的反应温度较 高(大于750℃)，使高阻态的金属硅化物转化为低阻态的金属硅化物(C49相 的Ti2Si转化为C59相的TiSi2)。两次快速热处理工艺可以避免一次高温热处理 过程中，硅沿着金属硅化物的晶粒边界进行扩散导致氧化硅边界上面的金属硅 化物过渡生长，湿法刻蚀无法去除位于氧化硅表面的金属硅化物从而出现的短 路问题。
在另一些实施例中，直接在半导体层121表面形成导电层122，且导电层 122可以作为后续形成的接触插塞的一部分。
参考图1，形成接触插塞123，接触插塞123位于导电层122的表面。接触 插塞123与第一源漏部101之间电连接，接触插塞123可以为位线接触插塞或 者电容接触插塞的任意一者，与第二源漏部102电连接的接触插塞为位线接触 插塞或者电容接触插塞的另一者。在一个具体的例子中，位线接触插塞用于电 连接第一源漏部与位线之间；电容接触插塞用于电连接第二源漏部与电容结构 之间。本公开实施例可以通过PVD、ALD、PECVD的至少一者形成接触插塞 123，接触插塞123的材料可以为钨、铝、铜或者银。
本公开实施例提供的半导体结构的制备方法中，通过在阵列区的基底制备 接触插塞的工艺流程中，在形成导电层122之前增加一部外延生长形成半导体 膜105的工艺步骤，然后对形成的半导体膜105进行金属化处理，形成半导体 层121以及导电层122，如此，形成的半导体膜的材料的禁带宽度小于有源区的 材料的禁带宽度，载流子更易迁移，且形成的半导体膜105内掺杂有于有源区 内掺杂离子类型相同的第二掺杂离子，进一步增加半导体/金属界面的杂质元素 的掺杂浓度，从而在半导体/金属界面形成较多的复合中心，便于有源区内载流 子迁移至接触插塞123，进而移动至位线与电容结构，有利于降低半导体结构的 接触电阻，降低RC信号延迟。
上述实施例以阵列区的基底100上的接触插塞进行示例，本公开实施例另 一方面还提供一种外围区，例如包括NMOS器件的外围区的基底上的接触插塞 的制备方法。图5～图8为本公开另一实施例提供的半导体结构制备方法的各步 骤对应的结构示意图。
参考图5，提供基底200，基底200包括具有接触区的有源区。有源区包括 第三源漏部201、沟道部以及第四源漏部202，基底200的表面具有第二栅极结 构210，第二栅极结构210包括栅绝缘层211、第一栅导电层212、介质层213 以及侧墙214，且第一栅导电层212的材料为掺杂的多晶硅，掺杂的离子类型与 第三源漏部201内第三掺杂离子类型不同。
在一些实施例中，基底100具有第一凹槽；形成具有第一开口204的第一 层间介质层203，第一开口204与第一凹槽相连通，即第一开口204的底部暴露 出接触区。
参考图6，在第一凹槽的底部选择性外延形成第一半导体膜205，第一半导 体膜205的形成方法与半导体膜105(参考图3)的形成方法相同，这里不过多 赘述。
在另一些实施例中，外围区的基底100包括NMOS器件以及PMOS器件， 在NMOS器件的基底形成暴露出NMOS器件的源漏区的第一沟槽，在PMOS 器件的基底形成暴露出PMOS器件的源漏区的第二沟槽，在第一沟槽和第二沟 槽的底部均形成具有第一掺杂类型的第三半导体膜，当第一掺杂类型与NMOS 器件的源漏区的掺杂类型相同时，在第一沟槽内形成第三掩膜层，对位于第二 沟槽内的第三半导体膜进行离子注入处理，使位于第二沟槽内第三半导体膜的 掺杂类型与PMOS器件的源漏区的掺杂类型相同。同理，当第一掺杂类型与PMOS器件的源漏区的掺杂类型相同时，在第二沟槽内形成第四掩膜层，对位 于第一沟槽内的第三半导体膜进行离子注入处理，使位于第一沟槽内的第三半 导体膜的掺杂类型与NMOS器件的源漏区的掺杂类型相同。当第三半导体膜内 不含有掺杂离子时，对第二沟槽形成第五掩膜层，对第一沟槽进行掺杂，该掺 杂类型与NMOS器件的源漏区同型；然后对第一沟槽形成第六掩膜层，对第二 沟槽进行掺杂，该掺杂类型与PMOS器件的源漏区同型。
参考图7，对部分厚度的第一半导体膜205(参考图6)进行金属化处理， 形成第一导电层222，剩余的第一半导体膜205(参考图6)作为第一半导体层 221。
本公开实施例对第一半导体膜进行金属化处理的方法与上一实施例中对部 分厚度的半导体膜进行金属化处理的方法相同或相似，具体参考上一实施例， 在这里不做过多赘述。在另一些实施例中，对部分厚度位于第一沟槽的第三半 导体膜进行金属化处理的同时，对部分厚度的位于第二沟槽的第三半导体膜进 行金属化处理；或者，先对位于第一沟槽的第三半导体膜进行金属化处理，然 后对位于第二沟槽的第三半导体膜进行金属化处理；或者，先对位于第二沟槽 的第三半导体膜进行金属化处理，然后对第一半导体膜进行金属化处理。
参考图8，形成源漏接触插塞223，源漏接触插塞223位于第一导电层222 的表面
在一些实施例中，源漏接触插塞223包括位于连接NMOS器件的第二接触 插塞和连接PMOS器件的第三接触插塞。
在一些实施例中，形成源漏接触插塞223的方法与上一实施例形成接触插 塞的方法相同，或者在同一工艺流程中，形成接触插塞、源漏接触插塞223。具 体参考上一实施例，在这里不做过多赘述。源漏接触插塞223的材料为钨、铝、 铜或者银。
本公开实施例提供的半导体结构的制备方法中，通过在外围区的基底200 上制备源漏接触插塞223，且在形成第一导电层222之前增加一步形成第一半导 体膜205，形成的第一半导体膜205可以降低接触孔的刻蚀深度，进而使得源漏 接触插塞223的底部与基底200内形成的耗尽区的距离较大，从而改善器件性 能。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实 施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本 公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内， 均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为 准。

Claims (18)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括具有接触区的有源区；
层叠设置的半导体层以及导电层，所述半导体层位于所述接触区，其中，所述半导体层的材料的禁带宽度小于所述有源区的材料的禁带宽度；
接触插塞，所述接触插塞位于所述导电层的表面。
2.根据权利要求1所述的半导体结构，其特征在于，所述导电层为金属硅化物层，且所述金属硅化物层与所述半导体层具有相同的元素。
3.根据权利要求2所述的半导体结构，其特征在于，所述半导体层的材料包括锗化硅。
4.根据权利要求2或3所述的半导体结构，其特征在于，所述金属硅化物层中还包括锗元素。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体层顶面与所述基底的表面齐平；或者，所述半导体层顶面高于所述基底表面。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体层的厚度与所述导电层的厚度比值为1～3。
7.根据权利要求1～6任意一项所述的半导体结构，其特征在于，所述基底包括阵列区，所述接触插塞包括位于阵列区的第一接触插塞，所述第一接触插塞包括位线接触插塞、电容接触插塞。
8.根据权利要求7所述的半导体结构，其特征在于，与所述第一接触插塞电连接的半导体层内掺杂有掺杂离子，所述掺杂离子为N型离子或者P型离子。
9.根据权利要求1～6任意一项所述的半导体结构，其特征在于，所述基底包括具有NMOS器件和PMOS器件的外围区，所述接触插塞包括连接NMOS器件的第二接触插塞和连接PMOS器件的第三接触插塞。
10.根据权利要求9所述的半导体结构，其特征在于，与所述第二接触插塞电连接的半导体层内掺杂有N型离子，与所述第三接触插塞电连接的半导体层内掺杂有P型离子。
11.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底包括具有接触区的有源区；
形成半导体层，所述半导体层位于所述接触区，其中，所述半导体层的材料的禁带宽度小于所述有源区的材料的禁带宽度；
形成导电层，所述导电层位于所述半导体层表面；
形成接触插塞，所述接触插塞位于所述导电层的表面。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述导电层为金属硅化物层，且所述金属硅化物层与所述半导体层具有相同的元素；形成所述半导体层的工艺步骤包括：
提供初始基底，所述初始基底内具有凹槽，所述凹槽暴露出所述接触区；
在所述凹槽内形成半导体膜；
对部分厚度的半导体膜进行金属化处理，形成金属硅化物层，剩余的所述半导体膜作为所述半导体层。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，形成所述半导体膜之前还包括：形成具有开口的层间介质层，所述开口与所述凹槽相连通，所述半导体膜的顶面不高于所述层间介质层的顶面。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，采用选择性外延生长工艺形成所述半导体膜；或者，采用金属有机物气相沉积工艺或者原子层沉积工艺在所述开口以及所述凹槽内形成所述半导体膜。
15.根据权利要求12或14所述的半导体结构的制备方法，其特征在于，所述基底包括阵列区，所述接触插塞包括位于阵列区的第一接触插塞；与所述第一接触插塞电连接的所述半导体层内具有掺杂离子；在形成所述半导体膜的工艺步骤中，还包括：原位掺杂所述掺杂离子。
16.根据权利要求12或14所述的半导体结构的制备方法，其特征在于，所述基底包括具有NMOS器件和PMOS器件的外围区，所述半导体膜位于所述NMOS器件以及所述PMOS器件上；形成半导体膜之后，在形成导电层之前还包括：
对位于所述NMOS器件上的半导体膜进行N型掺杂离子注入；对位于所述PMOS器件上的半导体膜进行P型掺杂离子注入；进行掺杂热处理。
17.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述半导体膜的厚度为10A～500A。
18.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述半导体膜的材料包括锗化硅。
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