CN116157912A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述半导体结构包括：基底，包括器件单元区和位于器件单元区外周的隔离区；隔离结构，位于隔离区的基底内；器件栅极结构，位于器件单元区的基底上；源漏掺杂层，嵌入于器件栅极结构两侧器件单元区的基底内，源漏掺杂层包括源漏主体层，且位于器件单元区边缘的源漏主体层的侧壁与隔离结构之间相间隔。本发明实施例的半导体结构中，位于器件单元区边缘的源漏主体层侧壁与隔离结构之间相间隔，从而位于器件单元区边缘的源漏主体层的侧壁与隔离结构之间未相接触，有利于防止源漏主体层中的掺杂离子向隔离结构中扩散，进而有利于防止器件的延伸(Extension)电阻升高的问题、改善扩散区长度(LOD)效应，提升了半导体结构的性能。

Description

半导体结构及其形成方法 技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
 背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
在半导体领域中，CMOS器件制造技术中通常将PMOS和NMOS分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅（SiGe）技术由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。嵌入式锗硅工艺通过在源/漏区形成嵌入式SiGe层来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。
但是，目前半导体结构的性能仍有待提高。
 技术问题
本发明实施例解决的问题是提供一种半导体结构及其形成方法，位于所述器件单元区边缘的所述源漏主体层的侧壁与隔离结构之间相间隔，从而位于所述器件单元区边缘的所述源漏主体层的侧壁与隔离结构之间未相接触，有利于防止所述源漏主体层中的掺杂离子向所述隔离结构中扩散，有利于防止器件的延伸（Extension）电阻升高的问题，进而改善扩散区长度（Length of Diffusion，LOD）效应，提升了半导体结构的性能。
 技术解决方案
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括器件单元区和位于所述器件单元区外周的隔离区；隔离结构，位于所述隔离区的基底内；器件栅极结构，位于所述器件单元区的基底上；源漏掺杂层，嵌入于所述器件栅极结构两侧的器件单元区的基底内，所述源漏掺杂层包括源漏主体层，且位于所述器件单元区边缘的所述源漏主体层的侧壁与所述隔离结构之间相间隔。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括器件单元区和位于所述器件单元区外周的隔离区；在所述隔离区的基底中形成隔离结构；在形成所述隔离结构之后，在所述器件单元区的基底上形成栅极结构；在所述栅极结构两侧器件单元区的基底内形成源漏掺杂层，所述源漏掺杂层包括源漏主体层，且位于所述器件单元区边缘的所述源漏主体层的侧壁与所述隔离结构之间相间隔。
 有益效果
与现有技术相比，本发明实施例的技术方案具有以下优点：本发明实施例提供的半导体结构中，所述源漏掺杂层包括源漏主体层，且位于所述器件单元区边缘的所述源漏主体层的侧壁与隔离结构之间相间隔，从而位于所述器件单元区边缘的所述源漏主体层侧壁与隔离结构之间未相接触，有利于防止所述源漏主体层中的掺杂离子向所述隔离结构中扩散，相应有利于防止器件的延伸（Extension）电阻升高的问题，进而有利于改善扩散区长度（Length of Diffusion，LOD）效应，提升了半导体结构的性能。
本发明实施例提供的半导体结构的形成方法中，在形成源漏掺杂层的步骤中，所述源漏掺杂层包括源漏主体层，且位于所述器件单元区边缘的所述源漏主体层的侧壁与所述隔离结构之间相间隔，从而位于所述器件单元区边缘的所述源漏主体层的侧壁与隔离结构之间未相接触，有利于防止所述源漏主体层中的掺杂离子向所述隔离结构中扩散，相应有利于防止器件的延伸电阻升高的问题，进而有利于改善扩散区长度（LOD）效应，提升了半导体结构的性能。
可选方案中，在形成所述源漏掺杂层的过程中，位于所述器件单元区边缘的源漏主体层的侧壁与所述隔离结构之间具有夹角，且与所述隔离结构之间围成沟槽；所述半导体结构的形成方法还包括：在形成所述源漏掺杂层后，形成填充于所述沟槽内且覆盖所述源漏主体层表面的盖帽层，所述盖帽层的材料为含硅半导体材料，从而通过所述盖帽层，能够隔离所述源漏主体层和所述隔离结构的接触，相应防止所述源漏主体层与隔离材料相接触，进而保证能够有效降低器件的延伸电阻、改善扩散区长度（LOD）效应。
可选方案中，所述半导体结构的形成方法还包括：在形成所述盖帽层之后，在所述隔离结构、盖帽层以及栅极结构的表面上保形覆盖应力层，通过所述应力层，有利于保持所述源漏主体层中的应力，使得源漏主体层的应力都能够施加给沟道，防止源漏掺杂层的应力损失，从而有利于保证对沟道区载流子迁移率的提高效果，进而提升了半导体结构的性能。
 附图说明
图1至图3是一种半导体结构的结构示意图。
图4至图5是本发明半导体结构一实施例的结构示意图。
图6至图25是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
 本发明的实施方式
由背景技术可知，目前半导体结构的性能有待提高。现结合一种半导体结构分析半导体结构性能有待提高的原因。图1至图3是一种半导体结构的结构示意图。
参考图1，所述半导体结构包括：基底1，包括器件单元区1a和位于所述器件单元区1a外周的隔离区1b；隔离结构2，位于所述隔离区1b的基底1中；栅极结构3，位于所述器件单元区1a的基底1上；源漏掺杂层4，位于所述栅极结构3两侧的器件单元区1a的基底1中，所述源漏掺杂层4包括源漏种子层5和位于所述源漏种子层5上的源漏主体层6，且位于所述器件单元区1a边缘的源漏主体层6的侧壁与所述隔离结构2相接触。其中，所述源漏主体层6为高掺杂层，所述源漏主体层6的掺杂浓度高于源漏种子层5的掺杂浓度。
作为一种示例，所述半导体结构用于形成PMOS器件。为了提升PMOS器件的性能，源漏掺杂层4采用嵌入锗硅层，锗硅层能够对沟道区施加压应力从而提高空穴的迁移率。
但是，采用嵌入锗硅层难以改善PMOS器件的扩散区长度（Length of Diffusion，LOD）效应。
具体地，如图2和图3所示，分别示出了用于形成第一器件的第一器件单元区10a和用于形成第二器件的第二器件单元区20a，所述第一器件单元区10a和第二器件单元区20a的区别在于：在所述第一器件单元区10a，所述栅极结构3的数量为多个，包括中心栅极结构3(2)和位于所述第一器件单元区10a边缘的边缘栅极结构3(1)，位于所述中心栅极结构3(2)两侧的源漏掺杂层4用于作为中心源漏掺杂层4(2)，位于所述第一器件单元区10a边缘的源漏掺杂层4用于作为边缘源漏掺杂层4(1)，相应地，与所述中心栅极结构3(2)所对应的第一器件的源漏掺杂层4不与所述隔离结构2相接触，而所述边缘源漏掺杂层4(1)与所述隔离结构2相接触；所述第二器件单元区20a上，所述栅极结构3的数量仅为一个，所述第二器件的源漏掺杂层4的侧壁与所述隔离结构2相接触。
因此，所述第一器件单元区10a的中心栅极结构3(2)至所述隔离区10b的距离SA1或SB1，与所述第二器件单元区20a的栅极结构3至所述隔离区20b的距离SA2或SB2不同；而且，所述第二器件单元区20a的源漏掺杂层4的侧壁与所述隔离结构2相接触，所述源漏掺杂层4中的掺杂离子容易扩散至所述隔离结构2中，导致第二器件的延伸（Extension）电阻升高，进而影响器件性能；此外，所述第一器件单元区10a的中心源漏掺杂层4(2)的结构完整性大于所述第二器件单元区20a的源漏掺杂层4的结构完整性，且所述第一器件单元区10a的中心源漏掺杂层4的体积大于所述第二器件单元区20a的源漏掺杂层4的体积。
基于以上分析可知，所述第一器件和所述第二器件的性能具有较大的差异，所述第二器件的延伸电阻高于所述第一器件的延伸电阻，导致所述第一器件和第二器件的性能（例如：饱和电流、阈值电压）具有较大差异，器件的扩散区长度效应难以改善，尤其是所述第二器件的性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底，包括器件单元区和位于所述器件单元区外周的隔离区；隔离结构，位于所述隔离区的基底内；器件栅极结构，位于所述器件单元区的基底上；源漏掺杂层，嵌入于所述器件栅极结构两侧的器件单元区的基底内，所述源漏掺杂层包括源漏主体层，且位于所述器件单元区边缘的所述源漏主体层的侧壁与所述隔离结构之间相间隔。
本发明实施例提供的半导体结构中，位于所述器件单元区边缘的所述源漏主体层的侧壁与隔离结构之间相间隔，从而位于所述器件单元区边缘的所述源漏主体层的侧壁与隔离结构之间未相接触，有利于防止所述源漏主体层中的掺杂离子向所述隔离结构中扩散，相应有利于防止器件的延伸电阻升高的问题，进而有利于改善扩散区长度（LOD）效应，提升了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图4和图5，示出了本发明半导体结构一实施例的结构示意图。
本实施例中，所述半导体结构包括：基底100，包括器件单元区100a和位于所述器件单元区100a外周的隔离区100b；隔离结构110，位于所述隔离区100b的基底100内；器件栅极结构300，位于所述器件单元区100a的基底100上；源漏掺杂层200，嵌入于所述器件栅极结构300两侧的器件单元区100a的基底100内，所述源漏掺杂层200包括源漏主体层210，且位于所述器件单元区100a边缘的所述源漏主体层210的侧壁与所述隔离结构110之间相间隔。
所述基底100用于为半导体结构的形成提供工艺平台。
所述器件单元区100a用于形成器件；所述隔离区100b用于实现所述器件单元区100a之间的隔离。
本实施例中，所述基底100包括用于形成第一器件的第一器件单元区100a(1)和用于形成第二器件的第二器件单元区100a(2)，所述第一器件单元区100a(1)和第二器件单元100(2)区的外周设置有所述隔离区100b。所述器件单元区100a相应包括所述第一器件单元区100a(1)和第二器件单元区100a(2)。
本实施例中，第一器件和第二器件为集成电路设计时具有不同布局类型的器件。
本实施例中，所述基底100为平面型基底。本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。另一些实施例中，根据需要形成的晶体管类型，基底还可以为立体型基底，例如：基底可以包括衬底和位于衬底上的鳍部。
所述隔离结构110用于实现器件单元区100之间的隔离。
本实施例中，所述隔离结构110为浅沟槽隔离结构（STI），所述隔离结构110的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他介电材料。
本实施例中，所述隔离区100b的基底100中形成有隔离槽（图未示），所述隔离结构110填充于所述隔离槽中。所述隔离槽用于为形成隔离结构110提供空间位置，所述隔离槽还用于定义基底100的有源区（Active Area，AA）和隔离区（Isolated area）100b。
在器件工作时，所述器件栅极结构300用于控制导电沟道的开启和关断。
本实施例中，所述器件栅极结构300为金属栅极结构（Metal Gate Structure），所述器件栅极结构300包括自下而上依次堆叠的高k栅介质层（图未示）、功函数层（图未示）以及金属栅电极层（图未示）。
所述高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料为HfO 2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al 2O 3等。
所述功函数层用于调节器件栅极结构300的功函数，进而起到调节器件阈值电压的作用。当形成PMOS器件时，所述功函数层为P型功函数层，所述P型功函数金属的材料包括TiN、Ta、TaN、TaSiN和TiSiN中的一种或几种；当形成NMOS器件时，所述功函数层为N型功函数层，所述N型功函数金属的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。
所述栅电极层作为电极，用于将器件栅极结构300的电性引出，从而实现器件栅极结构300与外部电路或其他互连结构之间的电性连接。所述栅电极层的材料为导电材料。所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
在其他实施例中，所述器件栅极结构还可以为多晶硅栅极结构（Poly Gate Structure）。所述器件栅极结构相应可以包括多晶硅栅极层。
本实施例中，位于所述第一器件单元区100a(1)的器件栅极结构300为多个；位于所述第二器件单元区100a(2)的器件栅极结构300为一个。
本实施例中，在第一器件单元区100a(1)，器件栅极结构300包括中心器件栅极300(1)和位于第一器件单元区100a(1)边缘的边缘器件栅极300(2)。
本实施例中，所述半导体结构还包括：栅氧化层140，位于所述器件栅极结构300与基底100之间。所述栅氧化层140用于实现器件栅极结构300与沟道之间的隔离。本实施例中，所述栅氧化层140的材料为氧化硅或氮氧化硅。
本实施例中，所述半导体结构还包括：侧墙130，位于所述器件栅极结构300的侧壁上。所述侧墙130用于保护所述器件栅极结构300的侧壁，且还用于定义所述源漏掺杂层200的形成位置。本实施例中，所述侧墙130还覆盖于所述栅氧化层140上。
所述侧墙130可以为单层或叠层结构。作为一种示例，所述侧墙130为叠层结构，所述侧墙130包括位于器件栅极结构300侧壁的第一氧化硅层（图未示）和位于所述第一氧化硅层上的氮化硅层（图未示）、以及位于氮化硅层侧壁上的第二氧化硅层（图未示）。
在器件工作时，所述源漏掺杂层200用于提供载流子源。本实施例中，所述源漏掺杂层200还用于为沟道区提供应力，从而提高载流子的迁移率。
所述源漏掺杂层200包括源漏主体层（Bulk layer）210，所述源漏主体层210的掺杂浓度较高、体积较大，如果不对所述源漏主体层210进行调整，则位于所述器件单元区100a边缘的源漏主体层210中的掺杂离子向所述隔离结构110中扩散的风险较高，容易导致器件的延伸电阻升高，明显影响器件的性能。
为此，本实施例中，通过使位于所述器件单元区100a边缘的源漏主体层210的侧壁与隔离结构110之间相间隔，从而位于所述器件单元区100a边缘的源漏主体层210的侧壁与隔离结构110之间未相接触，有利于防止所述源漏主体层210中的掺杂离子向所述隔离结构110中扩散，相应有利于防止出现器件的延伸（Extension）电阻升高的问题，进而有利于改善扩散区长度（Length of Diffusion，LOD）效应，提升了半导体结构的性能。
本实施例中，位于所述器件单元区100a边缘的所述源漏主体层210侧壁与所述隔离结构110之间具有夹角，位于所述器件单元区100a边缘的所述源漏主体层210的侧壁与所述隔离结构110之间围成沟槽230。
具体地，本实施例中，位于所述器件单元区100a边缘的所述源漏主体层210与所述隔离结构110相对一侧的侧壁为<111>晶面，从而位于所述器件单元区100a边缘的所述源漏主体层210侧壁与基底100表面的夹角在45°左右，以保证位于所述器件单元区100a边缘的所述源漏主体层210侧壁不会与隔离结构110相接触。
作为一种示例，所述器件单元区100a的基底100用于形成PMOS器件，所述源漏掺杂层200的材料包括SiGe。
通过选用SiGe材料，由于Ge的晶格常数大于Si的晶格常数，利用硅和锗的晶格不匹配，从而使得SiGe的晶格常数大于硅，从而使得源漏掺杂层200能够产生推向沟道的压应力，进而有利于提高空穴的迁移率，提高了电流驱动能力和电路速度；而且，SiGe材料对环境较为敏感，现有工艺中采用SiGe作为源漏掺杂层200材料的PMOS器件时，PMOS器件的LOD效应一直难以改善。本实施例中，通过调整所述源漏主体层210的形貌，使得位于所述器件单元区100a边缘的所述源漏主体层210的侧壁与所述隔离结构110之间相间隔，有利于显著改善PMOS器件的性能。
在其他实施例中，当形成NMOS器件时，所述源漏掺杂层的材料包括SiC。碳的晶格常数小于硅的晶格常数，利用硅和碳的晶格不匹配，从而使得SiC的晶格常数小于硅，并且碳的晶格常数远小于硅的晶格常数，SiC只需很少的碳原子就可以得到很高的应力，使得源漏掺杂层能够对横向的沟道产生张应力，进而有利于提高电子的迁移率。
所述源漏掺杂层200中掺杂有离子。本实施例中，以形成PMOS器件为示例，所述源漏掺杂层200中掺杂有P型离子，所述P型离子为可以B离子、Ga离子或In离子。在其他实施例中，当形成NMOS器件时，所述源漏掺杂层中相应掺杂有N型离子，所述N型离子可以为P离子、As离子或Sb离子。
本实施例中，所述半导体结构包括：凹槽260（结合参考图10和图11），位于所述器件栅极结构300两侧器件单元区100a的基底100内；所述源漏掺杂层200位于所述凹槽260内。
所述凹槽260用于为形成源漏掺杂层200提供空间位置。所述凹槽260通过对器件栅极结构200两侧器件单元区100a的基底100进行刻蚀形成。
本实施例中，所述凹槽260为西格玛（Σ）型结构。所述源漏掺杂层200通过在凹槽260中外延生长形成，所述凹槽260为西格玛型结构，从而使得所述凹槽260暴露出的基底100表面包括<111>晶向，使得在形成源漏掺杂层200的外延生长过程中，所述源漏主体层210能够选择性地沿着所述<111>晶向外延生长，进而能够对源漏主体层210的生长形貌进行调整，以防止位于所述器件单元区100a边缘的源漏主体层210向贴近所述隔离结构110的方向生长，相应保证位于所述器件单元区100a边缘的源漏主体层210侧壁与所述隔离结构110之间相间隔。
本实施例中，所述源漏掺杂层200还包括：源漏种子层（Seed layer）220，位于所述凹槽260所露出的基底100与所述源漏主体层210之间，所述源漏种子层220的掺杂浓度低于所述源漏主体层210的掺杂浓度。
源漏种子层220用于作为形成源漏主体层210时的外延种子层，即所述源漏主体层210通过以源漏种子层220为基础进行外延生长形成，并且，源漏种子层220还有利于改善凹槽260的侧壁与底壁的缺陷，从而提高源漏主体层210的外延生长质量，此外，源漏种子层220还用于隔离具有高掺杂浓度的源漏主体层210与基底100，从而明显降低所述源漏主体层210中的掺杂离子向所述基底100中扩散的几率。
本实施例中，所述源漏种子层220的掺杂浓度和体积，均小于所述源漏主体层210的掺杂浓度和体积，位于所述器件单元区100a边缘的源漏种子层220与所述隔离结构110相接触的几率、以及所述源漏种子层220中的掺杂离子向所述隔离结构110中扩散的几率均较低，从而本实施例通过调整所述源漏主体层210的形貌，使得位于所述器件单元区100a边缘的所述源漏主体层210不与所述隔离结构110相接触，便有利于显著降低源漏掺杂层200中掺杂离子向隔离结构110中扩散的几率以及改善扩散区长度效应，同时无需对源漏种子层220的形貌进行调整，还有利于提高与现有工艺的兼容性。
需要说明的是，在所述第一器件单元区100a(1)中，所述器件栅极结构300包括中心器件栅极300(1)和位于所述第一器件单元区100a(1)边缘的边缘器件栅极300(2)。相应地，位于所述边缘器件栅极300(2)与所述隔离区100b之间的源漏掺杂层200，作为边缘源漏掺杂层200(2)，从而使得与所述中心器件栅极300(1)对应的第一器件的源漏掺杂层200远离所述隔离结构110，相应保证与中心器件栅极300(1)对应的第一器件的源漏掺杂层200的完整性。
在所述第二器件单元区100a(2)中，所述器件栅极结构300的数量为一个，所述第二器件的源漏掺杂层200位于所述第二器件单元区100a(2)的边缘，且靠近所述隔离结构110。
相应地，本实施例中，通过调整所述源漏主体层210的形貌，使得位于器件单元区100a边缘的所述源漏主体层210的侧壁与所述隔离结构110之间相间隔，以防止所述第二器件的源漏主体层210与所述隔离结构110相接触，从而有利于显著提升第二器件的性能，尤其是显著提升第二器件为PMOS器件时的性能。
本实施例中，位于所述器件单元区100a边缘的所述源漏主体层210的侧壁与所述隔离结构110之间围成沟槽230。
本实施例中，所述半导体结构还包括：金属硅化物层310，位于所述沟槽230内且覆盖所述源漏主体层210的表面。
所述金属硅化物层310用于减小所述源漏掺杂层200与源漏接触插塞（图未示）之间的接触电阻。所述金属硅化物层310的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
本实施例中，在半导体结构的形成过程中，在形成所述金属硅化物层210之前，所述沟槽230内还形成有覆盖所述源漏主体层210表面的盖帽层，在进行金属硅化物工艺的过程中，所述金属硅化物层310由所述盖帽层与金属层反应形成。
其中，所述盖帽层的材料为含硅半导体材料，通过在半导体结构的形成过程中在沟槽230内设置材料为含硅半导体材料的盖帽层，在半导体结构的形成过程中能够隔离所述源漏主体层210和所述隔离结构110的接触，相应防止所述源漏主体层210与隔离材料相接触，进而保证能够有效降低器件的延伸（Extension）电阻、改善扩散区长度（LOD）效应。
本实施例中，在金属硅化物层310的形成过程中，所述盖帽层完全与所述金属层反应，转化成为所述金属硅化物层310，因此，所述半导体结构中未残留有剩余盖帽层。
在其他实施例中，当在半导体结构的形成过程中，还在侧墙的侧壁上形成侧壁层，且侧壁层还覆盖部分盖帽层顶面时，部分所述盖帽层在所述侧壁层的覆盖作用下而未与金属层发生反应，相应地，半导体结构还包括位于所述侧墙侧壁的侧壁层、以及位于所述侧壁层底部与源漏掺杂层之间的所述盖帽层。
本实施例中，所述半导体结构还包括：层间介质层270，位于所述器件栅极结构300侧部的基底100上。本实施例中，所述层间介质层270覆盖所述侧墙130的侧壁和所述金属硅化物层310的表面，所述层间介质层270还填充所述沟槽230。
所述层间介质层270用于实现相邻器件之间的电隔离。所述层间介质层270的材料为介质材料。本实施例中，所述层间介质层270的材料为氧化硅。
相应的，本发明还提供一种半导体结构的形成方法。图6至图25是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图6和图7，提供基底100，包括器件单元区100a和位于所述器件单元区100a外周的隔离区100b。
所述基底100用于为工艺制程提供工艺平台。所述器件单元区100a用于形成器件；所述隔离区100b用于实现所述器件单元区100a之间的隔离。
本实施例中，所述基底100包括用于形成第一器件的第一器件单元区100a(1)和用于形成第二器件的第二器件单元区100a(2)，所述第一器件单元区100a(1)和第二器件单元100(2)区的外周设置有所述隔离区100b。所述器件单元区100a相应包括所述第一器件单元区100a(1)和第二器件单元区100a(2)。
本实施例中，所述第一器件和第二器件为集成电路设计时具有不同布局类型的器件。
本实施例中，所述基底100为平面型基底。本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。另一些实施例中，根据需要形成的晶体管类型，基底还可以为立体型基底，例如：基底可以包括衬底和位于衬底上的鳍部。
继续参考图6和图7，在所述隔离区100b的基底100中形成隔离结构110。
所述隔离结构110用于实现所述器件单元区100a之间的隔离。
本实施例中，所述隔离结构110为浅沟槽隔离结构（STI），所述隔离结构110的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他介电材料。
本实施例中，形成所述隔离结构110的步骤包括：在所述隔离区100b的基底100中形成隔离槽（图未示）；在所述隔离槽中形成所述隔离结构110。
所述隔离槽用于为形成隔离结构110提供空间位置，所述隔离槽还用于定义所述基底100的有源区（Active Area，AA）和隔离区（Isolated area）100b。
具体地，在所述隔离槽中形成所述隔离结构110的步骤包括：在所述隔离槽中填充隔离材料层（图未示），隔离材料层还覆盖于所述基底100顶面；去除位于所述基底100顶面的隔离材料层，位于所述隔离槽中的剩余隔离材料层用于作为隔离结构110。
本实施例中，所述半导体结构的形成方法还包括：在所述基底100顶面上形成栅氧化层140。所述栅氧化层140用于实现器件栅极结构与沟道之间的隔离。本实施例中，所述栅氧化层140的材料为氧化硅或氮氧化硅。
参考图8和图9，在形成所述隔离结构110之后，在所述器件单元区100a的基底100上形成栅极结构120。本实施例中，所述栅极结构120形成在所述栅氧化层140上。
本实施例中，所述栅极结构120为伪栅结构，用于为形成器件栅极结构占据空间位置。本实施例中，所述栅极结构120为多晶硅栅极结构（Poly Gate Structure）。所述栅极结构120包括多晶硅栅极层。
本实施例中，形成所述栅极结构120的步骤中，形成于所述第一器件单元区100a(1)的栅极结构120为多个；形成于所述第二器件单元区100a(2)的栅极结构120为一个。本实施例中，在所述第一器件单元区100a(1)，所述栅极结构120包括中心栅极120(1)和位于所述第一器件单元区100a(1)边缘的边缘栅极120(2)。
本实施例中，所述半导体结构的形成方法还包括：在栅极结构120的侧壁上形成侧墙130。
所述侧墙130用于保护所述栅极结构120的侧壁，所述侧墙130还用于定义源漏掺杂层的形成位置。本实施例中，所述侧墙130还覆盖于部分的所述栅氧化层140上。
所述侧墙130为单层或叠层结构。作为一种示例，所述侧墙130为叠层结构，所述侧墙130包括位于所述栅极结构120侧壁的第一氧化硅层（图未示）和位于所述第一氧化硅层上的氮化硅层（图未示）、以及位于所述氮化硅层侧壁上的第二氧化硅层（图未示）。
参考图10至图15，在所述栅极结构120两侧器件单元区100a的基底100内形成源漏掺杂层200，所述源漏掺杂层200包括源漏主体层（Bulk layer）210，且位于所述器件单元区100a边缘的所述源漏主体层210的侧壁与所述隔离结构110之间相间隔。
在器件工作时，所述源漏掺杂层200用于提供载流子源。本实施例中，所述源漏掺杂层200还用于为沟道区提供应力，从而提高载流子的迁移率。
所述源漏主体层210的掺杂浓度较高、体积较大，如果不对所述源漏主体层210进行调整，则位于所述器件单元区100a边缘的所述源漏主体层210中的掺杂离子向隔离结构110中扩散的风险较高，容易导致器件的延伸电阻升高，对器件的性能造成较为明显的影响。
为此，本实施例中，通过使位于所述器件单元区100a边缘的源漏主体层210的侧壁与隔离结构110之间相间隔，从而位于所述器件单元区100a边缘的源漏主体层210的侧壁与隔离结构110之间未相接触，有利于防止所述源漏主体层210中的掺杂离子向隔离结构110中扩散，相应防止器件的延伸（Extension）电阻升高的问题，进而有利于改善扩散区长度（Length of Diffusion，LOD）效应，提升了半导体结构的性能。
具体地，通过调整所述源漏主体层210的生长形貌，使得位于所述器件单元区100a边缘的源漏主体层210的侧壁与隔离结构110之间相间隔。
作为一种示例，本实施例中，所述器件单元区100a的基底100用于形成PMOS器件，所述源漏掺杂层200的材料包括SiGe。
通过选用SiGe材料，由于Ge的晶格常数大于Si的晶格常数，利用硅和锗的晶格不匹配，从而使得SiGe的晶格常数大于硅，从而使得源漏掺杂层200能够产生推向沟道的压应力，进而有利于提高空穴的迁移率，提高了电流驱动能力和电路速度；而且，SiGe材料对环境较为敏感，现有工艺中PMOS器件采用SiGe作为源漏掺杂层200材料时，PMOS器件的LOD效应一直难以改善。本实施例中，通过调整源漏主体层210的形貌，使得位于所述器件单元区100a边缘的源漏主体层210的侧壁与所述隔离结构110之间相间隔，有利于显著改善PMOS器件的性能。
在其他实施例中，当形成NMOS器件时，所述源漏掺杂层的材料包括SiC。碳的晶格常数小于硅的晶格常数，利用硅和碳的晶格不匹配，从而使得SiC的晶格常数小于硅，并且碳的晶格常数远小于硅的晶格常数，SiC只需很少的碳原子就可以得到很高的应力，使得源漏掺杂层能够对横向的沟道产生张应力，进而有利于提高电子的迁移率。
所述源漏掺杂层200中掺杂有离子。本实施例中，以形成PMOS器件作为示例，所述源漏掺杂层200中掺杂有P型离子，所述P型离子为可以B离子、Ga离子或In离子。在其他实施例中，当形成NMOS器件时，所述源漏掺杂层中相应掺杂有N型离子，所述N型离子可以为P离子、As离子或Sb离子。
以下结合附图，对本实施例形成所述源漏掺杂层200的步骤进行详细说明。
如图10和图11所示，在所述栅极结构120两侧的器件单元区100a的基底100内形成凹槽260，位于所述器件单元区100a边缘的凹槽260暴露出所述隔离结构110的部分侧壁。所述凹槽260用于为形成源漏掺杂层提供空间位置。
本实施例中，在形成凹槽260的过程中，还刻蚀去除位于所述栅极结构120两侧的基底100顶面的所述栅氧化层140。
具体地，依次采用干法刻蚀工艺和湿法刻蚀工艺，刻蚀所述栅极结构120两侧器件单元区100a的基底100，形成所述凹槽260。
本实施例中，形成凹槽260的过程中，所述凹槽260为西格玛（Σ）型结构。
后续在所述凹槽260中外延生长形成源漏掺杂层，所述凹槽260为西格玛型结构，从而使得所述凹槽260暴露出的基底100表面包括<111>晶向，使得在形成源漏掺杂层的外延生长过程中，源漏主体层能够选择性地沿着<111>晶向外延生长，由于源漏主体层不会在凹槽260所暴露出的隔离结构110侧壁上外延生长，相应防止位于所述器件单元区100a边缘的源漏主体层朝向贴近所述隔离结构110的方向生长，以保证位于所述器件单元区100a边缘的源漏主体层与隔离结构110之间相间隔。
如图12至图15所示，在所述凹槽260中形成所述源漏掺杂层200。
具体地，在所述凹槽260中形成所述源漏掺杂层200的步骤包括：如图12和图13所示，在所述凹槽200所露出的基底100表面形成源漏种子层220；如图14和图15所示，在所述源漏种子层220上形成源漏主体层210，所述源漏主体层210的掺杂浓度高于所述源漏种子层220的掺杂浓度。
因此，本实施例中，所述源漏掺杂层200包括与凹槽260露出的基底100表面相接触的源漏种子层220、以及位于源漏种子层220上的源漏主体层210。
所述源漏种子层220用于作为形成所述源漏主体层210时的外延种子层，即所述源漏主体层210通过以源漏种子层220为基础进行外延生长形成，并且，所述源漏种子层220还有利于改善所述凹槽260的侧壁与底壁的缺陷，有利于提高所述源漏主体层210的外延生长质量，此外，所述源漏种子层220还用于隔离具有高掺杂浓度的源漏主体层210与基底100，从而降低源漏主体层210中掺杂离子向基底100中扩散的几率。
本实施例中，所述源漏种子层220的掺杂浓度和体积，均小于所述源漏主体层210的掺杂浓度和体积，位于所述器件单元区100a边缘的源漏种子层220与所述隔离结构110相接触的几率、以及所述源漏种子层220中的掺杂离子向隔离结构110中扩散的几率均较低，从而本实施例通过调整所述源漏主体层210的形貌，使得位于器件单元区100a边缘的所述源漏主体层210不与所述隔离结构110相接触，便能够起到显著降低源漏掺杂离子向隔离结构110中扩散的几率以及改善扩散区长度效应的效果，同时无需调整源漏种子层220的形成工艺和生长形貌，还有利于提高与现有工艺的兼容性。
本实施例中，采用选择性外延（Selective Epitaxy Growth，SEG）工艺，形成所述源漏种子层220。
本实施例中，在形成所述源漏种子层220后，采用外延工艺形成外延层，且在形成外延层的过程中原位自掺杂离子，形成所述源漏主体层210。
本实施例中，形成所述源漏主体层210的步骤包括：对所述外延工艺进行工艺条件（Recipe）调整处理，适于使所述源漏主体层210沿<111>晶向外延生长。
通过使所述源漏主体层210沿<111>晶向外延生长，从而调整位于所述器件单元区100a边缘的源漏主体层210的生长形貌，使得位于所述器件单元区100a边缘的所述源漏主体层210侧壁与所述隔离结构110的侧壁之间相应具有夹角，进而保证位于所述器件单元区100a边缘的所述源漏主体层210侧壁不会与隔离结构110相接触。
本实施例中，位于所述器件单元区100a边缘的凹槽260一侧暴露出所述隔离结构110的部分侧壁，在形成所述源漏主体层210的外延工艺过程中，位于所述器件单元区100a边缘所述源漏主体层210不会在所述凹槽260暴露出的隔离结构110侧壁上外延生长，相应地，在形成所述源漏主体层210之后，位于所述器件单元区100a边缘的所述源漏主体层210与所述隔离结构110相对一侧的侧壁为<111>晶面，从而使得位于器件单元区100a边缘的所述源漏主体层210不与隔离结构110相接触。
具体地，对所述外延工艺进行工艺条件调整处理可以包括：调整所述外延工艺的反应气体流量、温度、压强等工艺参数，使得所述源漏主体层210能够沿着<111>晶向进行外延生长。
需要说明的是，在所述第一器件单元区100a(1)中，所述栅极结构120包括中心栅极120(1)和边缘栅极120(2)，相应地，位于所述边缘栅极120(2)与所述隔离区100b之间的源漏掺杂层200，作为边缘源漏掺杂层200(2)，从而使得与中心栅极120(1)对应的第一器件的源漏掺杂层200远离所述隔离结构110，相应保证所述第一器件的源漏掺杂层200的完整性。
在所述第二器件单元区100a(2)中，所述栅极结构120的数量为一个，所述第二器件的源漏掺杂层200位于所述第二器件单元区100a(2)的边缘，且靠近所述隔离结构110。相应地，本实施例中，通过调整所述源漏主体层210的形貌，使得位于所述器件单元区100a边缘的所述源漏主体层210的侧壁与所述隔离结构110之间相间隔，有利于防止所述第二器件的所述源漏主体层210与隔离结构110相接触，进而有利于显著提升第二器件的性能，尤其是显著提升第二器件为PMOS器件时的性能。
本实施例中，形成所述源漏掺杂层200的过程中，位于所述器件单元区100a边缘的所述源漏主体层210侧壁与所述隔离结构110之间具有夹角，位于所述器件单元区100a边缘的所述源漏主体层210侧壁与所述隔离结构110之间围成沟槽230。
结合参考图16和图17，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层200后，在所述沟槽230内形成覆盖所述源漏主体层210表面的盖帽层240，所述盖帽层240的材料为含硅半导体材料。
通过形成材料为含硅半导体材料的所述盖帽层240，从而能够隔离所述源漏主体层210与所述隔离结构110的接触，相应防止所述源漏主体层210与隔离材料相接触，进而保证能够有效降低器件的延伸（Extension）电阻、改善扩散区长度（LOD）效应。
其中，与隔离材料的热膨胀系数和源漏主体层210材料的热膨胀系数的差异相比，含硅半导体材料的热膨胀系数与所述源漏主体层210材料的热膨胀系数的差异更小，从而通过形成含硅半导体材料的所述盖帽层240，以隔离所述源漏主体层210和隔离结构110的接触，有利于防止所述隔离结构110对所述源漏主体层210产生应力，进而防止引起器件的电参数变化问题。所述盖帽层240相应有利于所述源漏主体层210中的应力保持，使得所述源漏掺杂层200能够将应力都施加给沟道区。
此外，所述盖帽层240的材料为含硅半导体材料，在后续进行的自对准金属硅化物（Salicide）工艺中，所述盖帽层240还用于与金属层发生反应，从而形成电阻较低的金属硅化物层，进而金属硅化物层位于源漏掺杂层200与源漏接触插塞之间，有利于减小源漏掺杂层200与源漏接触插塞之间的接触电阻。
本实施例中，所述盖帽层240的材料包括硅或锗硅。其中，硅为半导体工艺中常用于自对准金属硅化物工艺中的反应材料，有利于提高工艺兼容性。当所述盖帽层240的材料为锗硅时，所述锗硅为低锗浓度的锗硅，从而保所述证盖帽层240能够与金属层反应形成电阻较低的金属硅化物。
本实施例中，形成所述盖帽层240的工艺包括选择性外延（SEG）工艺。选择性外延工艺利用外延生长的基本原理，以及外延材料在绝缘体上难以核化成膜的特性，从而能够仅在半导体结构的特定区域进行外延生长。具体地，本实施例中，暴露出的半导体材料仅为所述源漏主体层210的表面，从而所述盖帽层240的材料能够选择性地在所述源漏主体层210的表面上生长，省去了去除位于其他膜层结构上的盖帽层材料的步骤，有利于降低工艺复杂度。
参考图18和图19，本实施例中，所述半导体结构的形成方法还包括：在形成所述盖帽层240之后，在所述隔离结构110、盖帽层240以及栅极结构120的表面上保形覆盖应力层250。具体地，所述应力层250保形覆盖于所述侧墙130的侧壁和顶部。
通过形成所述应力层250，有利于保持所述源漏主体层210中的应力，使得所述源漏主体层210的应力都能够施加给沟道，防止所述源漏掺杂层200的应力损失，从而保证所述源漏掺杂层200对沟道区载流子迁移率的提高效果，进而提升了半导体结构的性能。
本实施例中，所述应力层250为一体型结构，有利于防止所述应力层250中的应力损失，能够进一步提升对所述源漏主体层210中的应力的维持效果。
本实施例中，所述应力层250的材料包括氮化硅。氮化硅是常用的应力薄膜材料，有利于提高工艺兼容性。
本实施例中，形成所述应力层250的工艺包括原子层沉积工艺。原子层沉积工艺的阶梯覆盖能力，有利于提高应力层250在隔离结构110、盖帽层240以及栅极结构120的表面上的保形覆盖能力，且原子层沉积工艺形成的薄膜具有致密度高、厚度均一性好、成膜质量高和缺陷少的优点，有利于提高应力层250的成膜质量，相应提高所述应力层250对源漏掺杂层200的应力保持效果。
在其他实施例中，还可以采用其他合适的沉积工艺（例如：化学气相沉积工艺），形成所述应力层。其中，化学沉积工艺可以为等离子体增强化学气相沉积（PECVD）工艺。
需要说明的是，本实施例中，在形成所述应力层250之后，所述形成方法还包括：对所述应力层250进行退火处理。
通过对所述应力层250进行退火处理，从而将所述应力层250中的应力传递至所述源漏掺杂层200和所述栅极结构120中，再通过所述源漏掺杂层200和所述栅极结构120将应力施加给沟道，同时应力会被所述源漏掺杂层200和所述栅极结构120记忆。
参考图20和图21，本实施例中，所述半导体结构的形成方法还包括：在对所述应力层250进行退火处理之后，去除所述应力层250。
由于在前述退火处理的过程中，已经将所述应力层250中的应力传递给了源漏掺杂层200和栅极结构120，还将应力施加给沟道，因此，去除应力层250对源漏掺杂层200和栅极结构120中以及沟道中的应力的影响小，并且，去除所述应力层250，暴露出所述盖帽层240和栅极结构120的顶面，以便于后续工艺制程（例如：金属硅化物工艺）的进行。
本实施例中，采用湿法刻蚀工艺，去除所述应力层250。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能够将保形覆盖于所述隔离结构110、盖帽层240以及栅极结构120表面上的应力层250去除。作为一种示例，所述应力层250的材料为氮化硅，湿法刻蚀工艺采用的刻蚀溶液可以为热磷酸溶液。
结合参考图22和图23，本实施例中，在去除所述应力层250之后，所述半导体结构的形成方法还包括：在所述盖帽层240顶面、栅极结构120的顶面、侧墙130侧壁和顶面、隔离结构110的顶面与部分侧壁上形成金属层（图未示）；进行热处理，使所述金属层与盖帽层240反应，形成金属硅化物层310；去除剩余的金属层。
所述金属硅化物层310用于减小源漏掺杂层200与后续源漏接触插塞之间的接触电阻。所述金属硅化物层310的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
在形成所述金属硅化物层310的过程中，所述金属层仅与所述盖帽层240发生反应，从而实现所述金属硅化物层310的位置的自对准，相应地，在形成金属硅化物层310后，能够选择性地将未发生反应的金属层去除。
作为一种示例，在形成所述金属硅化物层310的过程中，所述盖帽层240完全与所述金属层反应，转化成为所述金属硅化物层310，因此，在形成金属硅化物层310后，半导体结构中未残留有剩余盖帽层240。
在其他实施例中，在去除应力层后，形成所述金属层之前，所述半导体结构的形成方法还可以包括：在所述侧墙的侧壁上形成侧壁层，所述侧壁层还覆盖所述盖帽层的部分顶面。相应地，在形成金属硅化物层的过程中，部分盖帽层在所述侧壁层的覆盖作用下未与金属层发生反应，在形成金属硅化物层后，被所述侧壁层覆盖的部分盖帽层被保留在半导体结构中。
本实施例中，所述栅极结构120为伪栅结构。因此，参考图24和图25，所述半导体结构的形成方法还包括：在所述栅极结构120侧部的基底100上形成层间介质层270，暴露出栅极结构120的顶部；去除所述栅极结构120，形成栅极开口（图未示）；在所述栅极开口中形成器件栅极结构300。
所述层间介质层270用于实现相邻器件之间的电隔离。所述层间介质层270的材料为介质材料。本实施例中，所述层间介质层270的材料为氧化硅。
本实施例中，所述层间介质层270覆盖所述金属硅化物层310。
在器件工作时，所述器件栅极结构300用于控制导电沟道的开启和关断。
本实施例中，所述器件栅极结构300为金属栅极结构（Metal Gate Structure），所述器件栅极结构300包括自下而上依次堆叠的高k栅介质层（图未示）、功函数层（图未示）以及金属栅电极层（图未示）。
所述高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，高k栅介质层的材料为HfO 2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al 2O 3等。
所述功函数层用于调节器件栅极结构300的功函数，进而起到调节器件阈值电压的作用。当形成PMOS器件时，所述功函数层为P型功函数层，所述P型功函数金属的材料包括TiN、Ta、TaN、TaSiN和TiSiN中的一种或几种；当形成NMOS器件时，所述功函数层为N型功函数层，N型功函数金属的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。
所述栅电极层作为电极，用于将器件栅极结构300的电性引出，进而实现栅极结构300与外部电路或其他互连结构之间的电连接。所述栅电极层的材料为导电材料。所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
本实施例中，位于所述第一器件单元区100a(1)的器件栅极结构300为多个；位于所述第二器件单元区100a(2)的器件栅极结构300为一个。
需要说明的是，在所述第一器件单元区100a(1)，所述器件栅极结构300包括中心器件栅极300(1)和位于所述第一器件单元区100a(1)边缘的边缘器件栅极300(2)。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

  1. 一种半导体结构，其特征在于，包括：
    基底，包括器件单元区和位于所述器件单元区外周的隔离区；
    隔离结构，位于所述隔离区的基底内；
    器件栅极结构，位于所述器件单元区的基底上；
    源漏掺杂层，嵌入于所述器件栅极结构两侧的器件单元区的基底内，所述源漏掺杂层包括源漏主体层，且位于所述器件单元区边缘的所述源漏主体层的侧壁与所述隔离结构之间相间隔。
  2. 如权利要求1所述的半导体结构，其特征在于，位于所述器件单元区边缘的所述源漏主体层与隔离结构相对一侧的侧壁为<111>晶面。
  3. 如权利要求1所述的半导体结构，其特征在于，位于所述器件单元区边缘的所述源漏主体层的侧壁与所述隔离结构之间具有夹角，且与所述隔离结构之间围成沟槽。
  4. 如权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：金属硅化物层，位于所述沟槽内且覆盖所述源漏主体层的表面。
  5. 如权利要求1所述的半导体结构，其特征在于，所述半导体结构包括：凹槽，位于所述器件栅极结构两侧器件单元区的基底内；所述源漏掺杂层位于所述凹槽内；
    所述源漏掺杂层还包括：源漏种子层，位于所述凹槽所露出的基底与所述源漏主体层之间，所述源漏种子层的掺杂浓度低于所述源漏主体层的掺杂浓度。
  6. 如权利要求5所述的半导体结构，其特征在于，所述凹槽为西格玛型结构。
  7. 如权利要求1所述的半导体结构，其特征在于，当形成PMOS器件时，所述源漏掺杂层的材料包括SiGe；
    当形成NMOS器件时，所述源漏掺杂层的材料包括SiC。
  8. 如权利要求1所述的半导体结构，其特征在于，所述基底包括用于形成第一器件的第一器件单元区和用于形成第二器件的第二器件单元区，所述第一器件单元区和第二器件单元区之间由所述隔离区隔离；
    位于所述第一器件单元区的器件栅极结构为多个；位于所述第二器件单元区的器件栅极结构为一个。
  9. 一种半导体结构的形成方法，其特征在于，包括：
    提供基底，包括器件单元区和位于所述器件单元区外周的隔离区；
    在所述隔离区的基底中形成隔离结构；
    在形成所述隔离结构之后，在所述器件单元区的基底上形成栅极结构；
    在所述栅极结构两侧器件单元区的基底内形成源漏掺杂层，所述源漏掺杂层包括源漏主体层，且位于所述器件单元区边缘的所述源漏主体层的侧壁与所述隔离结构之间相间隔。
  10. 如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层的步骤包括：在所述栅极结构两侧的器件单元区的基底内形成凹槽，位于所述器件单元区边缘的凹槽暴露出所述隔离结构的部分侧壁；
    在所述凹槽中形成所述源漏掺杂层。
  11. 如权利要求10所述的半导体结构的形成方法，其特征在于，依次采用干法刻蚀工艺和湿法刻蚀工艺，刻蚀所述栅极结构两侧器件单元区的基底，形成所述凹槽。
  12. 如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述凹槽的过程中，所述凹槽为西格玛型结构。
  13. 如权利要求10所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成所述源漏掺杂层的步骤包括：在所述凹槽所露出的基底表面形成源漏种子层；在所述源漏种子层上形成所述源漏主体层，所述源漏主体层的掺杂浓度高于所述源漏种子层的掺杂浓度。
  14. 如权利要求13所述的半导体结构的形成方法，其特征在于，采用外延工艺形成外延层，且在形成外延层的过程中原位自掺杂离子，形成所述源漏主体层。
  15. 如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述源漏主体层的步骤包括：对所述外延工艺进行工艺条件调整处理，适于使所述源漏主体层沿<111>晶向外延生长。
  16. 如权利要求15所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层的过程中，位于所述器件单元区边缘的源漏主体层的侧壁与所述隔离结构之间具有夹角，且与所述隔离结构之间围成沟槽；
    所述半导体结构的形成方法还包括：在形成所述源漏掺杂层后，在所述沟槽内形成覆盖所述源漏主体层表面的盖帽层，所述盖帽层的材料为含硅半导体材料。
  17. 如权利要求16所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述盖帽层之后，在所述隔离结构、盖帽层以及栅极结构的表面上保形覆盖应力层。
  18. 如权利要求17所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述应力层之后，对所述应力层进行退火处理。
  19. 如权利要求9所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括用于形成第一器件的第一器件单元区和用于形成第二器件的第二器件单元区，所述第一器件单元区和第二器件单元区之间由所述隔离区隔离；
    形成所述栅极结构的步骤中，形成于所述第一器件单元区的栅极结构的数量为多个，形成于所述第二器件单元区的栅极结构数量为一个。
  20. 如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤中，所述栅极结构为伪栅结构；
    在形成所述源漏掺杂层后，所述半导体结构的形成方法还包括：在所述栅极结构侧部的基底上形成层间介质层，暴露出所述栅极结构的顶部；去除所述栅极结构，在层间介质层中形成栅极开口；在所述栅极开口中形成器件栅极结构。
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JP2010272581A (ja) * 2009-05-19 2010-12-02 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5669251B2 (ja) * 2010-01-20 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102694007B (zh) * 2011-03-22 2014-11-19 中国科学院微电子研究所 半导体结构及其制造方法
JP5742631B2 (ja) * 2011-09-28 2015-07-01 富士通セミコンダクター株式会社 半導体装置の製造方法

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