JP5742631B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
半導体装置の消費電力を低減するためのトランジスタ構造として、ＤＴＭＯＳ（Dynamic Threshold Voltage MOSFET）と呼ばれる構造が提案されている。ＤＴＭＯＳは、ＳＯＩ基板を用いて個々のトランジスタのボディ電極を分離し、ゲート電極とボディ電極とを短絡したトランジスタ構造である。ＤＴＭＯＳによれば、トランジスタがオンの時には大きな駆動電流が得られる一方、オフの時には相対的にオン状態と比べて閾値電圧が高くなりリーク電流を抑制することができ、低消費電力化を図ることができる。
特開平０９−０７４１８９号公報 特開平１１−０７４５２２号公報 特開２００２−２０８６９６号公報 特開２００４−０８７６７１号公報 特表２００６−５０２５７３号公報
トランジスタの更なる高速化及び低消費電力化のために、寄生容量をより低減しうる半導体装置の構造及び製造方法が待望されている。
本発明の目的は、動作速度を向上し消費電力を低減しうる半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、半導体基板に、第１の領域を画定する第１の素子分離絶縁膜を形成する工程と、前記第１の素子分離絶縁膜が形成された前記半導体基板上に、半導体層を形成する工程と、前記半導体層に、前記第１の領域の一部の領域を含む第２の領域と、前記第１の領域の他の一部の領域を含む第３の領域を画定する第２の素子分離絶縁膜を形成する工程と、前記半導体基板及び前記半導体層に、前記第２の素子絶縁膜の底部よりも深く、前記第１の素子分離絶縁膜の底部よりも浅い第１導電型の第１のウェルを形成する工程と、前記半導体層の前記第２の領域上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記半導体層の前記第３の領域を介して前記第１のウェルに電気的に接続されたゲート電極を形成する工程とを有し、前記第２の素子分離絶縁膜を形成する工程の後、前記半導体基板に、前記第１の素子分離絶縁膜の底部よりも深い第２導電型の第２のウェルを形成する工程を更に有する半導体装置の製造方法が提供される。
開示の半導体装置の製造方法によれば、寄生容量を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。
図１は、一実施形態による半導体装置の構造を示す平面図である。 図２は、一実施形態による半導体装置の構造を示す概略断面図である。 図３は、一実施形態による半導体装置の製造方法を示す平面図（その１）である。 図４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図５は、一実施形態による半導体装置の製造方法を示す平面図（その２）である。 図６は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図７は、一実施形態による半導体装置の製造方法を示す平面図（その３）である。 図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１０は、一実施形態による半導体装置の製造方法を示す平面図（その４）である。 図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１２は、一実施形態による半導体装置の製造方法を示す平面図（その５）である。 図１３は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１４は、一実施形態による半導体装置の製造方法を示す平面図（その６）である。 図１５は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１６は、一実施形態による半導体装置の製造方法を示す平面図（その７）である。 図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１８は、一実施形態による半導体装置の製造方法を示す平面図（その８）である。 図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図２０は、一実施形態による半導体装置の製造方法を示す平面図（その９）である。 図２１は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図２２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図２３は、一実施形態による半導体装置の製造方法を示す平面図（その１０）である。 図２４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 図２５は、一実施形態の変形例による半導体装置の構造を示す概略断面図である。
一実施形態による半導体装置及びその製造方法について図１乃至図２４を用いて説明する。
図１は、本実施形態による半導体装置の構造を示す平面図である。図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図２４は、本実施形態による半導体装置の製造方法を示す工程図である。
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。なお、図２（ａ）は図１のＡ−Ａ′線断面図であり、図２（ｂ）は図１のＢ−Ｂ′線断面図である。
シリコン基板１０には、活性領域２０を画定する素子分離絶縁膜１８が形成されている。活性領域２０は、トランジスタのチャネル領域下からボディコンタクト領域に至るボディ領域が形成される領域である。
素子分離絶縁膜１８が形成されたシリコン基板１０上には、シリコン膜２２，２４が形成されている。このシリコン膜２２，２４は、シリコン基板１０上にエピタキシャル成長された単結晶シリコン膜２２と、素子分離絶縁膜１８上に成長された多結晶シリコン膜２４とを含む。シリコン膜２２，２４内には、活性領域３２ａ，３２ｂを画定する素子分離絶縁膜３２が設けられている。活性領域３２ａは、トランジスタのチャネル領域及びソース／ドレイン領域４８が形成される領域であり、チャネル領域部分が活性領域２０の一部の領域に接続して形成されている。活性領域３２ｂは、ボディコンタクト領域が形成される領域であり、活性領域２０の他の一部の領域に接続して形成されている。
シリコン基板１０内には、素子分離絶縁膜１８の底部よりも深いＮウェル３４が形成されている。また、シリコン基板１０及びシリコン膜２２，２４の、素子分離絶縁膜３２の底部よりも深く、素子分離絶縁膜１８の底部よりも浅い領域には、Ｐウェル３６が形成されている。これにより、Ｐウェル３６は、Ｎウェル３４によってシリコン基板１０の他の領域から分離されている。
なお、本願明細書では、二重ウェルの中のウェル（Ｐウェル３６）を、シリコン基板１０の表面部に形成された導電層と、活性領域３２ａに形成された導電層と、活性領域３２ｂに形成された導電層とに分けて説明することがある。また、二重ウェルの外のウェル（Ｎウェル３４）についても、導電層と表現することがある。
活性領域３２ａ上には、ゲート絶縁膜３８を介してゲート電極４０が形成されている。ゲート電極４０の両側の活性領域３２ａ内には、ソース／ドレイン領域４８が形成されている。なお、本願明細書では、ソース／ドレイン領域を導電層と呼ぶこともある。
こうして、活性領域３２ａには、ゲート電極４０及びソース／ドレイン領域４８を有するＮ型トランジスタが形成されている。
本実施形態による半導体装置は、一の活性領域３２ａ内に、ソース／ドレイン領域４８の一方を共用する２つのＮ型トランジスタを有している。これらＮ型トランジスタのソース／ドレイン領域４８の底面は、素子分離絶縁膜１８に達しており、各トランジスタのボディ領域（Ｐウェル３６）は、Ｎウェル３４、素子分離絶縁膜１８及びソース／ドレイン領域４８によって互いに分離されている。
活性領域３２ｂ内には、Ｐウェル３６へのコンタクト層としてのＰ型不純物層５０が形成されている。これにより、Ｐ型不純物層５０は、Ｐウェル３６を介してＮ型トランジスタのボディ領域に電気的に接続されている。
Ｎ型トランジスタのゲート電極４０上、ソース／ドレイン領域４８上、Ｐ型不純物層５０上には、金属シリサイド膜５２が形成されている。
Ｎ型トランジスタが形成されたシリコン基板１０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、ソース／ドレイン領域４８上の金属シリサイド膜５２に接続されたコンタクトプラグ６０と、ゲート電極４０及びＰ型不純物層５０上の金属シリサイド膜５２に接続されたコンタクトプラグ６２とが埋め込まれている。コンタクトプラグ６２は、ゲート電極４０とＰ型不純物層５０とを接続するシェアードコンタクトである。
このように、本実施形態による半導体装置では、ソース／ドレイン領域４８の底部が素子分離絶縁膜１８に接している。また、トランジスタのチャネル領域（活性領域３２ａ）とボディコンタクト領域（活性領域３２ｂ）とは素子分離絶縁膜３２により分離されており、Ｐ型不純物層５０とソース／ドレイン領域４８とは直に接していない。これにより、ソース／ドレイン領域４８とＰウェル３６及びＰ型不純物層５０との間の接合容量を大幅に低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。
また、一の活性領域３２ａ内に、ソース／ドレイン領域４８の一方を共用する２つのＮ型トランジスタが形成されている。この２つのＮ型トランジスタのボディ領域は、ソース／ドレイン領域４８及び素子分離絶縁膜１８によって分離することができ、素子分離絶縁膜３２によって分離することを要しない。これにより、素子の配置間隔を狭めることができ、集積度を向上することができる。
なお、ソース／ドレイン領域の一方同士が接続された２つのＮ型トランジスタを含む回路の一例としては、例えば、ＣＭＯＳ ＮＡＮＤ回路が挙げられる。
次に、本実施形態による半導体装置の製造方法について図３乃至図２４を用いて説明する。なお、図３，５，７，１０，１２，１４，１６，１８，２０，２３は、本実施形態による半導体装置の製造方法を示す平面図である。図４、６，８，９，１１，１３，１５，１７，１９，２１，２２，２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図４、６，８，９，１１，１３，１５，１７，１９，２１，２２，２４において（ａ）図及び（ｂ）図は、それぞれ、図１のＡ−Ａ′線断面図及びＢ−Ｂ′線断面図に対応している。
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚３〜１０ｎｍ程度のシリコン酸化膜１２を形成する。
次いで、シリコン酸化膜１２上に、例えばＬＰＣＶＤ法により、例えば膜厚７０〜１００ｎｍ程度のシリコン窒化膜１４を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２をパターニングし、深い素子分離絶縁膜１８の形成予定領域のシリコン窒化膜１４及びシリコン酸化膜１２を除去する。
次いで、シリコン窒化膜１４をマスクとしてシリコン基板１０をドライエッチングし、シリコン基板１０に、深さが例えば３００ｎｍ程度の素子分離溝１６を形成する（図３、図４（ａ）、（ｂ））。
次いで、例えば熱酸化法により、素子分離溝１６の側壁及び底面に、膜厚５ｎｍ程度のシリコン酸化膜（図示せず）を形成する。
次いで、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚４５０ｎｍ程度のシリコン酸化膜を堆積する。
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン窒化膜１４上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝１６に埋め込まれたシリコン酸化膜により、活性領域２０を画定する素子分離絶縁膜１８を形成する。
活性領域２０は、トランジスタのチャネル領域下からボディコンタクト領域に至るボディ領域を画定するためのものである。ここでは、例えば、幅１００ｎｍのストライプ状の活性領域２０を、１００ｎｍ間隔で形成するものとする。
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜１４を除去する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１２を除去するとともに、シリコン基板１０の表面と素子分離絶縁膜１８の表面とが平坦になるように、素子分離絶縁膜１８をエッチングする（図５、図６（ａ）、（ｂ））。
次いで、全面に、例えばＬＰＣＶＤ法により、シリコン膜を成長する。この際、シリコン基板１０が露出している活性領域２０上には単結晶シリコン膜２２がエピタキシャル成長し、素子分離絶縁膜１８上には多結晶シリコン膜２４が成長する（図７、図８（ａ）、（ｂ））。
単結晶シリコン膜２２及び多結晶シリコン膜２４は、例えば、原料ガスにＳｉ２Ｈ６又はＳｉＨ４ガスを用い、成長温度を５８０℃〜７００℃、好ましくは６５０℃〜７００℃、圧力を２０Ｐａ〜１００Ｐａとしてシリコン膜を成長する。これにより、活性領域２０上に単結晶シリコン膜２２を選択的にエピタキシャル成長し、素子分離絶縁膜１８上に多結晶シリコン膜２４を選択的に成長することができる。また、単結晶シリコン膜２２及び多結晶シリコン膜２４の膜厚を、ほぼ均一にすることができる。
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚５０ｎｍ程度のシリコン窒化膜２６を形成する（図９）。なお、シリコン窒化膜２６とシリコン膜２２，２４との間にシリコン酸化膜を形成するようにしてもよい。
次いで、フォトリソグラフィにより、シリコン窒化膜２６上に、活性領域３２ａ，３２ｂの形成領域を覆い、素子分離絶縁膜３２の形成領域を露出するフォトレジスト膜２８を形成する（図１０、図１１（ａ）、（ｂ））。
次いで、フォトレジスト膜２８をマスクとしてシリコン窒化膜２６ドライエッチングし、フォトレジスト膜２８のパターンをシリコン窒化膜２６に転写する。
次いで、例えばアッシングにより、フォトレジスト膜２８を除去する（図１２、図１３（ａ）、（ｂ））。
次いで、シリコン窒化膜２６をマスクとして単結晶シリコン膜２２及び多結晶シリコン膜２４をドライエッチングし、素子分離絶縁膜３２の形成領域の単結晶シリコン膜２２及び多結晶シリコン膜２４を除去する。これにより、単結晶シリコン膜２２及び多結晶シリコン膜２４に、素子分離絶縁膜３２を埋め込むための素子分離溝３０を形成する（図１４、図１５（ａ）、（ｂ））。
次いで、例えば熱酸化法により、素子分離溝３０の側壁及び底面に、膜厚５ｎｍ程度のシリコン酸化膜（図示せず）を形成する。
次いで、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚１２０ｎｍ程度のシリコン酸化膜を堆積する。
次いで、例えばＣＭＰ法により、シリコン窒化膜２６上のシリコン酸化膜を除去する。こうして、ＳＴＩ法により、素子分離溝３０に埋め込まれたシリコン酸化膜により素子分離絶縁膜３２を形成する。これにより、単結晶シリコン膜２２及び多結晶シリコン膜２４に、活性領域３２ａと活性領域３２ｂとを画定する。
活性領域３２ａは、トランジスタのチャネル領域及びソース／ドレイン領域４８を形成するための領域である。なお、本願明細書では、トランジスタのチャネル領域及びソース／ドレイン領域４８を形成するためのこの領域を、トランジスタ形成領域と呼ぶこともある。活性領域３２ｂは、トランジスタのボディ領域から電極を引き出すためのボディコンタクト領域を形成するための領域である。ここでは、例えば、活性領域３２ａから１００ｎｍ離間して１００ｎｍ幅の活性領域３２ｂを形成するものとする。
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜２６を除去する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、単結晶シリコン膜２２及び多結晶シリコン膜２４の表面と素子分離絶縁膜３２の表面とが平坦になるように、素子分離絶縁膜３２をエッチングする。
次いで、フォトリソグラフィ及びイオン注入により、シリコン基板１０内に、素子分離絶縁膜１８の底部よりも深いＮウェル３４を形成する。また、シリコン基板１０内及びシリコン膜２２，２４内に、素子分離絶縁膜３２の底部よりも深く、素子分離絶縁膜１８の底部よりも浅いＰウェル３６を形成する（図１６、図１７（ａ）、（ｂ））。Ｐウェル３６を形成する際のイオン注入には、所定のチャネルイオン注入も含まれる。なお、Ｎウェル３４及びＰウェルの形成は、シリコン膜２２，２４の形成後、素子分離絶縁膜３２の形成前に行ってもよい。
次いで、単結晶シリコン膜２２及び多結晶シリコン膜２４の表面を熱酸化し、シリコン酸化膜のゲート絶縁膜３８を形成する。
次いで、ゲート絶縁膜３８上に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍの多結晶シリコン膜を堆積する。
次いで、フォトリソグラフィ及びドライエッチングにより、この多結晶シリコン膜をパターニングし、多結晶シリコンのゲート電極４０を形成する（図１８、図１９（ａ）、（ｂ））。ここでは、例えばゲート長が５０ｎｍのゲート電極４０を形成するものとする。
なお、本実施形態では、単結晶シリコン膜２２及び多結晶シリコン膜２４の表面と素子分離絶縁膜３２の表面とが平坦化されており、ゲート電極４０となる多結晶シリコン膜の形成面が略平坦であるため、ゲート電極４０のパターニングが容易である。
次いで、ゲート電極４０をマスクとしてイオン注入を行い、ゲート電極４０の両側の活性領域３２ａ内に、エクステンション領域となるＮ型不純物層４２を形成する。必要に応じて、Ｎ型不純物層４２とともにＰ型ポケット領域を形成するようにしてもよい。
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングし、ゲート電極４０の側壁部分に、シリコン酸化膜のサイドウォールスペーサ４４を形成する。サイドウォールスペーサ４４は、シリコン窒化膜などの他の絶縁膜により形成してもよい。
次いで、ゲート電極４０及びサイドウォールスペーサ４４をマスクとしてイオン注入を行い、ゲート電極４０の両側の活性領域３２a内に、Ｎ型不純物層４２とともにＮ型トランジスタのソース／ドレイン領域４８を形成するＮ型不純物層４６を形成する。この際、ソース／ドレイン領域４８の底部が素子分離絶縁膜１８に接するように形成することで、２つのＮ型トランジスタのボディ領域を分離しつつ、ソース／ドレイン領域４８の一方を短絡することができる。
こうして、シリコン基板１０上に、ゲート電極４０及びソース／ドレイン領域４８を有するＮ型トランジスタを形成する。
次いで、イオン注入により、活性領域３２ｂ内に、ボディコンタクト領域となるＰ型不純物層５０を形成する（図２０、図２１（ａ）、（ｂ））。
次いで、サリサイドプロセスにより、ソース／ドレイン領域４８上、ゲート電極４８上、及びＰ型不純物層５０上に、金属シリサイド膜５２を選択的に形成する（図２２（ａ）、（ｂ））。金属シリサイド膜５２の形成用の金属材料としては、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等を用いることができる。
次いで、Ｎ型トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により、シリコン酸化膜等の絶縁膜を堆積し、層間絶縁膜５４を形成する。
次いで、例えばＣＭＰ法により、層間絶縁膜５４の表面を平坦化する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４に、コンタクトホール５６，５８を形成する。コンタクトホール５６は、ソース／ドレイン領域４８上の金属シリサイド膜５２に達するように形成される。コンタクトホール５８は、ゲート電極４８の端部からＰ型不純物層５０に至る領域に、ゲート電極４８及びＰ型不純物層５０上の金属シリサイド膜５２に達するように形成される。
次いで、バリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール５６内に埋め込まれたコンタクトプラグ６０と、コンタクトホール５８内に埋め込まれたコンタクトプラグ６２とを形成する（図２３、図２４（ａ）、（ｂ））。コンタクトプラグ６２は、ゲート電極４８とＰウェル３６（ボディ領域）とを接続するためのシェアードコンタクトである。
この後、コンタクトプラグ６０，６２が埋め込まれた層間絶縁膜５４上に、所望の配線層を形成し、本実施形態による半導体装置を完成する。
このように、本実施形態によれば、チャネル領域とボディコンタクト領域とを浅い素子分離絶縁膜によって分離するので、ソース／ドレイン領域とボディコンタクト領域のコンタクト層とが直に接することを防止することができる。また、ソース／ドレイン領域４８の底部が素子分離絶縁膜に接するようにしている。これにより、ソース／ドレイン領域とウェル及びコンタクト層との間の接合容量を大幅に低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。
また、ソース／ドレイン領域の一方を共用する２つのＮ型トランジスタを一の活性領域内に形成し、これらトランジスタのボディ領域をソース／ドレイン領域によって分離するので、素子の配置間隔を狭めることができ、集積度を向上することができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、Ｎ型のＤＴＭＯＳを有する半導体装置について示したが、Ｐ型のＤＴＭＯＳを有する半導体装置の場合も同様である。Ｐ型のＤＴＭＯＳでは、各層の導電型がＮ型のＤＴＭＯＳとは逆になる。
また、上記実施形態では、ソース／ドレイン領域４８の一方を共用する２つのＮ型トランジスタを活性領域３２ａ内に形成したが、必ずしもソース／ドレイン領域４８を共用する必要はない。各トランジスタを、別々の活性領域３２ａ内に形成するようにしてもよい。
この場合、２つのトランジスタ形成領域は、例えば図２５に示すように、素子分離絶縁膜３２によって分離する。ソース／ドレイン領域４８は、必ずしも素子分離絶縁膜１８に接している必要はない。
なお、図２５は、Ｎ型ＤＴＭＯＳとＰ型ＤＴＭＯＳとを隣接して形成した場合の例である。Ｐ型ＤＴＭＯＳは、例えば、Ｐウェル７０と、Ｎウェル７２と、Ｐ型のソース／ドレイン領域７４により形成する。Ｐ型ＤＴＭＯＳのゲート電極４８は、例えばＰ＋型の多結晶シリコンにより形成する。
また、上記実施形態では、２つのトランジスタを隣接して形成したが、必ずしも２つのトランジスタを隣接して形成する必要はない。１つのトランジスタだけを形成するようにしてもよいし、３つ以上のトランジスタを隣接して形成するようにしてもよい。
また、上記実施形態では、ソース／ドレイン領域４８の表面部に金属シリサイド膜５２を形成したが、ソース／ドレイン領域４８の素子分離絶縁膜１８に接する領域までをシリサイド化するようにしてもよい。
本実施形態による半導体装置では、ソース／ドレイン領域４８を多結晶シリコン膜２４内に形成するため、単結晶シリコン内に形成する場合と比較して抵抗値が高くなる。ソース／ドレイン領域４８を底部までシリサイド化することにより、多結晶シリコン膜２４を用いることによる抵抗増加を補償することができる。
また、上記実施形態では、二重ウェルを形成して各トランジスタのボディ領域を分離したが、ＳＯＩ基板上に形成する場合など、他の分離手段を有している場合には必ずしも二重ウェル内に形成する必要はない。
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、
前記半導体基板の前記第１の領域に形成された第１導電型の第１の導電層と、
前記半導体基板上に形成され、前記第１の領域の一部である第２の領域に前記第１の導電層に接続して形成された前記第１導電型の第２の導電層と、前記第１の領域の他の一部である第３の領域に前記第１の導電層に接続して形成された前記第１導電型の第３の導電層とを有する半導体層と、
前記半導体層内に設けられ、前記第２の導電層と前記第３の導電層とを分離する第２の素子分離絶縁膜と、
前記第２の導電層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第３の導電層を介して前記第１の導電層に電気的に接続されたゲート電極と
を有することを特徴とする半導体装置。
（付記２） 付記１記載の半導体装置において、
前記半導体層は、前記第２の導電層を挟むように配置され、底部が前記第１の素子分離絶縁膜に接する第２導電型のソース／ドレイン領域を更に有する
ことを特徴とする半導体装置。
（付記３） 付記２記載の半導体装置において、
前記半導体層は、単結晶半導体領域と、多結晶半導体領域とを有し、前記ソース／ドレイン領域は、多結晶半導体領域に形成されている
ことを特徴とする半導体装置。
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記半導体層及び前記第２の素子分離絶縁膜の表面は、平坦化されている
ことを特徴とする半導体装置。
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
前記第１の導電層は、前記第１の素子分離絶縁膜の底部より浅い
ことを特徴とする半導体装置。
（付記６） 付記１乃至５のいずれか１項に記載の半導体装置において、
前記第１の導電層下の前記半導体基板内に形成され、前記第１の素子分離絶縁膜の底部よりも深い第４の導電層を更に有する
ことを特徴とする半導体装置。
（付記７） 半導体基板に第１の領域及び第２の領域を画定する第１の素子分離絶縁膜と、
前記半導体基板の前記第１の領域に形成され、前記第１の素子分離絶縁膜の底部よりも浅い第１導電型の第１の導電層と、
前記半導体基板の前記第２の領域に形成され、前記第１の素子分離絶縁膜の底部よりも浅い前記第１導電型の第２の導電層と、
前記第１の導電層及び前記第２の導電層下の前記半導体基板内に形成され、前記第１の素子分離絶縁膜の底部よりも深い第２導電型の第３の導電層と、
前記半導体基板上に形成され、前記第１の領域の一部である第３の領域に前記第１の導電層に接続して形成された前記第１導電型の第４の導電層と、前記第２の領域の一部である第４の領域に前記第１の導電層に接続して形成された前記第１導電型の第５の導電層と、前記第１の領域の他の一部である第５の領域に前記第１の導電層に接続して形成された前記第１導電型の第６の導電層と、前記第２の領域の他の一部である第６の領域に前記第１の導電層に接続して形成された前記第１導電型の第７の導電層と、前記第３の領域と前記第４の領域との間の第７の領域に前記第１の素子分離絶縁膜に接して形成された前記第２導電型の第８の導電層とを有する半導体層と、
前記半導体層内に形成され、前記第２の導電層、前記第３導電層及び前記第６の導電層と前記４の導電層とを分離し、前記第２の導電層、前記第３導電層及び前記第６の導電層と前記第５の導電層とを分離する第２の素子分離絶縁膜と、
前記第２の導電層上に形成された第１のゲート絶縁膜と、
前記第３の導電層上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、前記第４の導電層を介して前記第１の導電層に電気的に接続された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、前記第５の導電層を介して前記第２の導電層に電気的に接続された第２のゲート電極と
を有することを特徴とする半導体装置。
（付記８） 付記７記載の半導体装置において、
前記半導体層は、単結晶半導体領域と、多結晶半導体領域とを有し、前記第８の導電層は、多結晶半導体領域に形成されている
ことを特徴とする半導体装置。
（付記９） 付記７又は８記載の半導体装置において、
前記半導体層及び前記第２の素子分離絶縁膜の表面は、平坦化されている
ことを特徴とする半導体装置。
（付記１０） 半導体基板に、第１の領域を画定する第１の素子分離絶縁膜を形成する工程と、
前記第１の素子分離絶縁膜が形成された前記半導体基板上に、半導体層を形成する工程と、
前記半導体層に、前記第１の領域の一部の領域を含む第２の領域と、前記第１の領域の他の一部の領域を含む第３の領域を画定する第２の素子分離絶縁膜を形成する工程と、
前記半導体基板及び前記半導体層に、前記第２の素子絶縁膜の底部よりも深く、前記第１の素子分離絶縁膜の底部よりも浅い第１導電型の第１のウェルを形成する工程と、
前記半導体層の前記第２の領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記半導体層の前記第３の領域を介して前記第１のウェルに電気的に接続されたゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１１） 付記１０記載の半導体装置の製造方法において、
前記第２の素子分離絶縁膜を形成する工程の後、前記半導体基板に、前記第１の素子分離絶縁膜の底部よりも深い第２導電型の第２のウェルを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記１０又は１１記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記半導体層の前記第２の領域に、底部が前記第１の素子分離絶縁膜に接する前記第２導電型のソース／ドレイン領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記１２記載の半導体装置の製造方法において、
前記第２の領域は、前記第１の素子分離絶縁膜上に位置し、前記第１の領域の前記一部の領域を挟むように配置された第４の領域及び第５の領域を含み、
前記ソース／ドレイン領域を形成する領域では、前記第４の領域及び前記第５の領域に前記ソース／ドレイン領域を形成する
ことを特徴とする半導体装置の製造方法。
（付記１４） 付記１０乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層を形成する工程では、前記第１の領域上に単結晶半導体層を成長し、前記第１の素子分離絶縁膜上に多結晶半導体層を成長する
ことを特徴とする半導体装置の製造方法。
（付記１５） 付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の素子分離絶縁膜を形成する工程では、前記半導体層及び前記第２の素子分離絶縁膜の表面が平坦になるように、前記第２の素子分離絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
１０…シリコン基板
１２…シリコン酸化膜
１４，２６…シリコン窒化膜
１６，３０…素子分離溝
１８，３２…素子分離絶縁膜
２０，３２ａ，３２ｂ…活性領域
２２…単結晶シリコン膜
２４…多結晶シリコン膜
２８…フォトレジスト膜
３４…Ｎウェル
３６…Ｐウェル
３８…ゲート絶縁膜
４０…ゲート電極
４２，４６…Ｎ型不純物層
４４…サイドウォールスペーサ
４８…ソース／ドレイン領域
５０…Ｐ型不純物層
５２…金属シリサイド膜
５４…層間絶縁膜
５６，５８…コンタクトホール
６０，６２…コンタクトプラグ

Claims (3)

  1. 半導体基板に、第１の領域を画定する第１の素子分離絶縁膜を形成する工程と、
    前記第１の素子分離絶縁膜が形成された前記半導体基板上に、半導体層を形成する工程と、
    前記半導体層に、前記第１の領域の一部の領域を含む第２の領域と、前記第１の領域の他の一部の領域を含む第３の領域を画定する第２の素子分離絶縁膜を形成する工程と、
    前記半導体基板及び前記半導体層に、前記第２の素子絶縁膜の底部よりも深く、前記第１の素子分離絶縁膜の底部よりも浅い第１導電型の第１のウェルを形成する工程と、
    前記半導体層の前記第２の領域上に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記半導体層の前記第３の領域を介して前記第１のウェルに電気的に接続されたゲート電極を形成する工程とを有し、
    前記第２の素子分離絶縁膜を形成する工程の後、前記半導体基板に、前記第１の素子分離絶縁膜の底部よりも深い第２導電型の第２のウェルを形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記ゲート電極を形成する工程の後、前記半導体層の前記第２の領域に、底部が前記第１の素子分離絶縁膜に接する前記第２導電型のソース／ドレイン領域を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１又は２記載の半導体装置の製造方法において、
    前記第２の素子分離絶縁膜を形成する工程では、前記半導体層及び前記第２の素子分離絶縁膜の表面が平坦になるように、前記第２の素子分離絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
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