JP5387684B2 - 半導体装置および半導体論理回路装置 - Google Patents
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Description
以下、Dt−MOSトランジスタを使った第1の実施形態による半導体論理回路装置20について説明する。
[第2の実施形態]
前記第1の実施形態では、前記絶縁領域21I1〜21I10はシリコンバルク基板21中にトレンチを形成し、形成されたトレンチにシリコン酸化膜を堆積することにより形成していたが、本発明はこのような特定の製造方法に限定されるものではなく、以下に説明するように、酸素イオンのイオン注入により形成することも可能である。
[第3の実施形態]
図15A〜図15Dは、第3の実施形態を示す。ただし図15A〜図15Dは、前記図10Gおよび図10Hの工程に続くものであり、図10I〜図10Nの工程を置き換える。
[第4の実施形態]
図16は、第4の実施形態による論理集積回路装置60の構成を示す平面図である。ただし図16中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第5の実施形態]
本発明は先に第1〜第4の実施形態で説明したものに限定されるものではない。
21A,21B 素子領域
21BY1,21BY2,21BY3,21BY4 ボディ領域
21DN1,21SN1,21DN2,21SN2 n型拡散領域
21PN1,21PN1,21PN2,21PN2 p型拡散領域
21N+1,21N+2,21P+1,21P+2 n型およびp型オーミック領域
21G1,21G2 ポリシリコンパタ―ン
21G1N,21G2N,21G1P,21G2P ポリシリコンゲート電極
21I 素子分離領域
21I1〜21I10 絶縁領域
21OM ハードマスクパタ―ン
21O シリコン酸化膜
21Ox1〜21Ox4 ゲート絶縁膜
21PW,21NW PウェルおよびNウェル
21DNW 深いNウェル
21Ge ゲルマニウム層
21V 空間
21a〜21f ソース/ドレインエクステンション領域
21ep 単結晶シリコンエピタキシャル層
21eo 開口部
23,24 層間絶縁膜
23A〜23C 開口部
24A,24B 信号配線パタ―ン
25 シリサイド
NMOS1,NMOS2,PMOS1,PMOS2 Dt−MOSトランジスタ
NVT1,NVT2,PVT1,PVT2 チャネルドープ領域
PW1,PW2,GD1,WP 配線パタ―ン
sw 内側側壁絶縁膜
SW 外側側壁絶縁膜
T1〜T8 トレンチ
VC1〜VC11 ビアコンタクト
Claims (10)
- 素子分離領域により素子領域を画成されたシリコンバルク基板と、
前記素子領域中に形成された第1のダイナミックスレッショルドMOSトランジスタと、
前記素子領域中に形成された第2のダイナミックスレッショルドMOSトランジスタと、を含み、
前記素子領域は第1の導電型を有するウェルよりなり、
前記第1のダイナミックスレッショルドMOSトランジスタは、前記シリコンバルク基板の表面上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記ウェル中、前記第1のゲート電極の第1の側に形成された第1の拡散領域と、前記第1のゲート電極に対し前記第1の拡散領域と反対の第2の側に形成された第2の拡散領域とを有し、
前記第2のダイナミックスレッショルドMOSトランジスタは、前記シリコンバルク基板の表面上、前記第1のゲート電極の前記第2の側に、第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記ウェル中、前記第2のゲート電極に対し前記第1のゲート電極の側に形成された第3の拡散領域と、前記第2のゲート電極に対し前記第3の拡散領域と反対側に形成された第4の拡散領域とを有し、
前記第1および第2のゲート電極および前記第1〜第4の拡散領域は、前記ウェルとは逆の第2の導電型を有し、
前記第2の拡散領域と前記第3の拡散領域とは、前記ウェル中に形成された同一の拡散領域より構成されており、
前記第1〜第4の拡散領域の下には、それぞれの下端部に接して第1〜第4の絶縁領域がそれぞれ形成されており、
前記第2の絶縁領域と前記第3の絶縁領域とは、同一の絶縁領域より構成されており、
前記第1の絶縁領域と前記第2の絶縁領域の間には、前記第1のゲート電極に沿って、前記第1のダイナミックスレッショルドMOSトランジスタのボディを構成する前記第1の導電型の第1のボディ領域が、前記素子領域の一部として延在しており、
前記第3の絶縁領域と前記第4の絶縁領域の間には、前記第2のゲート電極に沿って、前記第2のダイナミックスレッショルドMOSトランジスタのボディを構成する前記第1の導電型の第2のボディ領域が、前記素子領域の一部として延在しており、
前記第1のゲート電極は前記第1のボディ領域に電気的に接続されており、
前記第2のゲート電極は前記第2のボディ領域に電気的に接続されており、
前記第1〜第4の絶縁領域の下端は、前記第1および第2のボディ領域の下端よりも深い位置に設定されており、
前記第1および第2のボディ領域の下端は、前記第1〜第4の拡散領域の下端よりも深い位置に設定されている半導体装置。 - 前記第1のゲート電極は、前記第1のボディ領域に形成された、前記第1の導電型を有する第1のオーミック接続領域において接続され、前記第2のゲート電極は、前記第2のボディ領域に形成された、前記第1の導電型を有する第2のオーミック接続領域において接続され、前記第1のオーミック接続領域と前記第2のオーミック接続領域とは、前記ウェル中において互いに電気的に分離されている請求項1記載の半導体装置。
- 前記第1のゲート電極と前記第1のオーミック接続領域とは第1の金属プラグにより接続され、前記第2のゲート電極と前記第2のオーミック接続領域とは第2の金属プラグにより接続される請求項2記載の半導体装置。
- 前記第1〜第4の絶縁領域はシリコン酸化膜よりなる請求項1記載の半導体装置。
- 前記第1〜第4の絶縁領域は空間を形成する請求項1記載の半導体装置。
- 前記第1〜第4の拡散領域および前記第1および第2のオーミック接続領域は、再成長したシリコンのエピタキシャル層中に形成されている請求項2記載の半導体装置。
- 前記第1〜第4の拡散領域および前記第1および第2のオーミック接続領域は、再成長したSiGeまたはSiCのエピタキシャル層中に形成されている請求項2記載の半導体装置。
- 前記シリコンバルク基板表面には、前記素子分離領域により別の素子領域が画成されており、前記別の素子領域には、前記別の素子領域から電気的に絶縁されたゲート電極を有するMOSトランジスタが形成されている請求項1記載の半導体装置。
- 素子分離領域により第1の素子領域と第2の素子領域を画成されたシリコンバルク基板と、
前記第1の素子領域中に形成された第1のダイナミックスレッショルドMOSトランジスタと、
前記第1の素子領域中に形成された第2のダイナミックスレッショルドMOSトランジスタと、
前記第2の素子領域中に形成された第3のダイナミックスレッショルドMOSトランジスタと、
前記第2の素子領域中に形成された第4のダイナミックスレッショルドMOSトランジスタと、
を含み、
前記第1の素子領域は第1の導電型を有する第1のウェルよりなり、
前記第2の素子領域は、前記第1の導電型の逆導電型である第2の導電型を有する第2のウェルよりなり、
前記第1のダイナミックスレッショルドMOSトランジスタは、前記シリコンバルク基板の表面上の前記第1の素子領域に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のウェル中、前記第1のゲート電極の第1の側に形成された第1の拡散領域と、前記第1のゲート電極に対し前記第1の拡散領域と反対の第2の側に形成された第2の拡散領域とを有し、
前記第2のダイナミックスレッショルドMOSトランジスタは、前記シリコンバルク基板の表面上の前記第1の素子領域に、前記第1のゲート電極の前記第2の側に、第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記第1のウェル中、前記第2のゲート電極に対し前記第1のゲート電極の側に形成された第3の拡散領域と、前記第2のゲート電極に対し前記第3の拡散領域と反対側に形成された第4の拡散領域とを有し、
前記第1および第2のゲート電極および前記第1〜第4の拡散領域は、前記第2の導電型を有し、
前記第2の拡散領域と前記第3の拡散領域とは、前記第1のウェル中に形成された同一の拡散領域より構成されており、
前記第1〜第4の拡散領域の下には、それぞれの下端部に接して第1〜第4の絶縁領域がそれぞれ形成されており、
前記第2の絶縁領域と前記第3の絶縁領域とは、同一の絶縁領域より構成されており、
前記第1の絶縁領域と前記第2の絶縁領域の間には、前記第1のゲート電極に沿って、前記第1のダイナミックスレッショルドMOSトランジスタのボディを構成する前記第1の導電型の第1のボディ領域が、前記第1の素子領域の一部として延在しており、
前記第3の絶縁領域と前記第4の絶縁領域の間には、前記第2のゲート電極に沿って、前記第2のダイナミックスレッショルドMOSトランジスタのボディを構成する前記第1の導電型の第2のボディ領域が、前記第1の素子領域の一部として延在しており、
前記第3のダイナミックスレッショルドMOSトランジスタは、前記シリコンバルク基板の表面上の前記第2の素子領域に第3のゲート絶縁膜を介して形成された第3のゲート電極と、前記第2のウェル中、前記第3のゲート電極の第1の側に形成された第5の拡散領域と、前記第3のゲート電極に対し前記第5の拡散領域と反対の第2の側に形成された第6の拡散領域とを有し、
前記第4のダイナミックスレッショルドMOSトランジスタは、前記シリコンバルク基板の表面上の前記第2の素子領域に、前記第3のゲート電極の前記第2の側に、第4のゲート絶縁膜を介して形成された第4のゲート電極と、前記第2のウェル中、前記第4のゲート電極に対し前記第3のゲート電極の側に形成された第7の拡散領域と、前記第4のゲート電極に対し前記第5の拡散領域と反対側に形成された第8の拡散領域とを有し、
前記第3および第4のゲート電極および前記第5〜第8の拡散領域は、前記第1の導電型を有し、
前記第6の拡散領域と前記第7の拡散領域とは、前記第2のウェル中に形成された同一の拡散領域より構成されており、
前記第5〜第8の拡散領域の下には、それぞれの下端部に接して第5〜第8の絶縁領域がそれぞれ形成されており、
前記第6の絶縁領域と前記第7の絶縁領域とは、同一の絶縁領域より構成されており、
前記第5の絶縁領域と前記第6の絶縁領域の間には、前記第3のゲート電極に沿って、前記第3のダイナミックスレッショルドMOSトランジスタのボディを構成する前記第2の導電型の第3のボディ領域が、前記第2の素子領域の一部として延在しており、
前記第7の絶縁領域と前記第8の絶縁領域の間には、前記第4のゲート電極に沿って、前記第4のダイナミックスレッショルドMOSトランジスタのボディを構成する前記第2の導電型の第4のボディ領域が、前記第2の素子領域の一部として延在しており、
前記第1のゲート電極は前記第1のボディ領域に電気的に接続されており、
前記第2のゲート電極は前記第2のボディ領域に電気的に接続されており、
前記第3のゲート電極は前記第3のボディ領域に電気的に接続されており、
前記第4のゲート電極は前記第4のボディ領域に電気的に接続されており、
前記第1〜第4の絶縁領域の下端は、前記第1および第2のボディ領域の下端よりも深い位置に設定されており、
前記第5〜第8の絶縁領域の下端は、前記第3および第4のボディ領域の下端よりも深い位置に設定されており、
前記第1および第2のボディ領域の下端は、前記第1〜第4の拡散領域の下端よりも深い位置に設定されており、
前記第3および第4のボディ領域の下端は、前記第5〜第8の拡散領域の下端よりも深い位置に設定されており、
前記第1のゲート電極と前記第4のゲート電極とは、前記シリコンバルク基板上を前記第1の素子領域から前記第2の素子領域まで前記素子分離領域を跨いで延在する第1のポリシリコンパタ―ンにより構成され、
前記第2のゲート電極と前記第3のゲート電極とは、前記シリコンバルク基板上を前記第1の素子領域から前記第2の素子領域まで前記素子分離領域を跨いで延在する第2のポリシリコンパタ―ンにより構成され、
前記シリコンバルク基板上には、層間絶縁膜と配線パタ―ンを含む多層配線構造が形成されている半導体論理回路装置。 - 前記多層配線構造は、前記第1の拡散領域を第1の電源に接続する第1の配線パタ―ンと、前記第2の拡散領域と前記第6の拡散領域を接続する第2の配線パタ―ンと、前記第5の拡散領域を第2の電源に接続する第3の配線パタ―ンと、前記第8の拡散領域を前記第2の電源に接続する第4の配線パタ―ンと、を含む請求項9記載の半導体論理回路装置。
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