JP6003389B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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(第1の実施の形態)
図1は、第1の実施の形態の半導体装置の一例を示す概略の断面図である。図1の例では、半導体装置1は、nチャネル型のMOSトランジスタ10を有している。
次に、第2の実施の形態の半導体装置及びその製造方法を説明する。
なお、ここでは、主にnチャネル型のMOSトランジスタを有する半導体装置について説明するが、各要素の極性(pとn)を反転させることで、pチャネル型のMOSトランジスタについても同様のプロセスで製造できる。
図2は、第2の実施の形態の半導体装置の製造方法の一工程における平面図である。また、図3は、第2の実施の形態の半導体装置の製造方法の一工程における断面図である。
図2、図3で示される工程までのプロセスを簡単に説明すると、たとえば、以下のようになる。
さらに、ゲート絶縁膜105上に減圧CVD(Chemical Vapor Deposition)で、たとえば、厚さ85〜95nm程度のポリシリコンが成膜される。その後、ポリシリコン膜に対する異方性ドライエッチングによるパターニングにより、たとえば、ゲート長35〜45nm程度のゲート電極106が形成される。ポリシリコンの成膜には、たとえば、SiH4(シラン)、SiH2Cl2(ジクロロシラン)などのSiソースとH2などの混合ガスが用いられる。成膜温度は、たとえば、550〜650℃程度である。
図4(A)は、図3(A)の次の工程における断面図であり、図4(B)は、図3(B)の次の工程における断面図である。
フォトレジストマスク111の形成後、フォトレジストマスク111の開口部分のシリコン酸化膜110が、異方性ドライエッチングで、たとえば、15〜25nm相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残112が形成される。また、フォトレジストマスク111の下にはエッチングされなかったシリコン酸化膜残113が残る。
異方性ドライエッチング後、アッシングなどによりフォトレジストマスク111が除去される。その後、シリコン酸化膜残112が、5〜15nm相当、たとえば、HF(フッ化水素)溶液でウェットエッチングされ、除去される。
シリコン酸化膜残112の除去後、サイドウォール107やSTI102をハードマスクとして、異方性ドライエッチングにより、ソース/ドレイン領域の形成予定箇所が加工され、たとえば、深さ110〜130nm程度の溝120が形成される。このときゲート電極106なども多少エッチングされる。
溝120の形成後、たとえば、減圧CVDにより、厚さ10〜20nm程度のシリコン酸化膜130が成膜される。その後、nチャネル型MOSトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク131が形成される。pチャネル型MOS領域(図示せず)、ウェルタップ領域104などはフォトレジストマスク131で覆われている。シリコン酸化膜130の成膜には、たとえば、BTBASとO2(酸素)などの混合ガスが用いられ、高周波電力は、たとえば、500〜600W程度である。成膜温度は、たとえば、350〜450℃程度である。
図10は、第2の実施の形態の半導体装置の製造方法の一工程における平面図である。
フォトレジストマスク131の形成後、フォトレジストマスク131の開口部分のシリコン酸化膜130が、異方性ドライエッチングで、たとえば、10〜20nm相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残132が形成される。また、フォトレジストマスク131の下にはエッチングされなかったシリコン酸化膜残133が残る。
異方性ドライエッチング後、さらに開口部分のシリコン酸化膜残132が、異方性ドライエッチングで、たとえば、10〜20nm程度エッチバックされる。そして、アッシングなどでフォトレジストマスク131が除去される。
エクステンション領域103の側壁を露出させた後、シリコン酸化膜残132やサイドウォール107をハードマスクとして、溝120に露出したウェル101上に、下記の順番で高濃度不純物添加シリコンが選択エピタキシャル成長される。
成膜には、たとえば、SiH4とPH3(ホスフィン)などの混合ガスが用いられる。
成膜には、たとえば、SiH4とB2H6(ジボラン)などの混合ガスが用いられる。
成膜には、たとえば、SiH4とPH3などの混合ガスが用いられる。
シリコン層140とシリコン層141は、側壁がシリコン酸化膜残132で覆われるように膜厚が調節される。また、シリコン層140とシリコン層141によるpn接合の接合面に垂直な方向の、シリコン層140とシリコン層141の合計幅が、このpn接合間に形成される空乏層幅よりも大きくなるように膜厚が調整されている。これにより、基板電流の発生をより抑制可能となる。
なお、エピタキシャル成長前にはウェル101表面の自然酸化膜除去などの前処理が実施される。
図13(A)は、図12(A)の次の工程における断面図であり、図13(B)は、図12(B)の次の工程における断面図である。
図14(A)は、図13(A)の次の工程における断面図であり、図14(B)は、図13(B)の次の工程における断面図である。
たとえば、減圧CVDで厚さ10〜20nm程度のシリコン酸化膜160が、図14の工程までで形成された構造物上の全面に渡って成膜される。
シリコン酸化膜160の成膜後、たとえば、異方性ドライエッチングにより、シリコン酸化膜160が、10〜20nm相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残161,162が形成される。これらは、ソース/ドレイン領域の側壁から、後の工程で形成されるシリサイドがソース/ドレイン領域より下の層へ突き抜けることを抑制する効果がある。また、サイドウォール107下の部分からゲート電極106やエクステンション領域103及びウェル101へのシリサイドの突き抜けを抑制する効果もある。
図17(A)は、図16(A)に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図17(B)は、図16(B)に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。
n+のシリコン層142(ソース/ドレイン領域)、ウェルタップ領域104、及びゲート電極106にそれぞれニッケルシリサイド層170,171,172が、たとえば、10〜20nm程度の厚さで形成される。
そして、層間絶縁膜となるシリコン酸化膜174が成膜された後、CMP(Chemical Mechanical Polishing)で平坦化され、チャネルからの高さが、たとえば、280〜320nm程度の膜厚になるように調整される。
また、ソース/ドレイン領域とボディ領域間の寄生容量を低減できる。さらには、ソース−ドレイン間のリーク電流(パンチスルー)を低減できる、という効果を有する。
次に、第3の実施の形態の半導体装置及びその製造方法を説明する。
第2の実施の形態では、図11に示した工程のように、異方性ドライエッチングでエクステンション領域103の側壁を露出させている。第3の実施の形態では、より容易かつ確実にエクステンション領域103を露出させる方法が示される。
図18(A)は、図9(A)の次の工程における断面図であり、図18(B)は、図9(B)の次の工程における断面図である。
フォトレジストマスク131の除去後、シリコン酸化膜残132をハードマスクとして、溝120に露出したウェル101上に、下記の順番で高濃度不純物添加シリコンが選択エピタキシャル成長される。
(2)たとえば、Bの濃度が1×1019cm-3〜6×1020cm-3のp+型のシリコン層201が、厚さ25〜35nm程度エピタキシャル成長される。
シリコン層200とシリコン層201は、側壁がシリコン酸化膜残132で覆われるように膜厚が調節される。また、シリコン層200とシリコン層201によるpn接合の接合面に垂直な方向の、シリコン層200とシリコン層201の合計幅が、このpn接合間に形成される空乏層幅よりも大きくなるように膜厚が調整されている。これにより、基板電流の発生をより抑制可能となる。
図20(A)は、図19(A)の次の工程における断面図であり、図20(B)は、図19(B)の次の工程における断面図である。
シリコン酸化膜残132やサイドウォール107をハードマスクとして、たとえば、Pの濃度が1×1020cm-3〜2×1021cm-3で、シリコン層202が厚さ25〜35nm程度追加でエピタキシャル成長される。この結果、シリコン層202とエクステンション領域103は単結晶結合することになる。なお、エピタキシャル成長前にはシリコン層202表面の自然酸化膜除去などの前処理が実施される。
その後は、第2の実施の形態における図13〜図17と同様の工程により、以下のような構造が得られる。
図23は、第3の実施の形態の半導体装置の変形例を示す断面図である。
図23(A)は、図22(A)に示した断面図に対応し、図23(B)は、図22(B)に示した断面図に対応している。
Js2=q{√(Dp/τp)}(ni-Si 2/Nd+)+q{√(Dn/τn)}(ni-Si 2/Na)(2)
上式で、qは電荷素量、Dpはホールの拡散定数、Dnは電子の拡散定数、τpはホールの寿命、τnは電子の寿命、ni-Siは真性キャリア密度を示している。また、Nd−はSiチャネルのドナー濃度、Naはソース/ドレイン領域のアクセプタ濃度、Nd+はSiボディ領域のドナー濃度を示している。
したがって、基板電流への寄与はD2が大部分を占め、D1は無視できるほど小さいと考えられる。つまり、チャネル領域を除くボディ領域とソース領域(エクステンションを含む)の接触領域をいかに減らすかが重要で、仮に完全に隔離できれば基板電流は流れなくなり、動作耐圧を飛躍的に改善できると考えられる。
(第4の実施の形態)
次に、第4の実施の形態の半導体装置及びその製造方法を説明する。
図24〜図34は、第4の実施の形態の半導体装置の製造方法を説明する図である。
図24(A)は、図3(A)に示した断面図に対応し、図24(B)は、図3(B)に示した断面図に対応している。
プラズマCVDにより、厚さ25〜35nm程度のシリコン酸化膜310が、図24の工程までで得られた構造物上の全面に成膜される。その後、nチャネル型MOSトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク311が形成される。pチャネル型MOS領域(図示せず)、ウェルタップ領域104などはフォトレジストマスク311で覆われる。シリコン酸化膜310の成膜には、たとえば、SiH4とN2Oなどの混合ガスが用いられる。高周波電力は、たとえば、500〜600W程度である。成膜温度は、たとえば、350〜450℃程度である。
フォトレジストマスク311の形成後、フォトレジストマスク311の開口部分のシリコン酸化膜310が、異方性ドライエッチングで、たとえば、25〜35nm相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残312が形成される。
フォトレジストマスク311の除去後、シリコン酸化膜残312やSTI102をハードマスクとして、異方性ドライエッチングにより、ソース/ドレイン領域の形成予定箇所が加工される。これにより、たとえば、深さ110〜130nm程度の溝320が形成される。このときゲート電極106なども多少エッチングされる。
溝320の形成後、たとえば、HF溶液を用いて、シリコン酸化膜残312が10〜20nm相当のウェットエッチングで除去される。
シリコン酸化膜残312の除去後、図28の工程までで形成された構造物上の全面に、たとえば、上述の条件の減圧CVDで、厚さ10〜20nm程度のシリコン酸化膜330が成膜される。その後、nチャネル型MOSトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク331が形成される。pチャネル型MOS領域(図示せず)、ウェルタップ領域104などはフォトレジストマスク331で覆われる。
フォトレジストマスク331の形成後、フォトレジストマスク331の開口部分のシリコン酸化膜330が、異方性ドライエッチングで、たとえば、10〜20nm相当エッチバックされる。その結果、幅が10〜20nm程度のサイドウォール状のシリコン酸化膜残332,333が形成される。また、フォトレジストマスク331の下にはエッチングされなかったシリコン酸化膜残334が残る。その後、アッシングなどでフォトレジストマスク331が除去される。
フォトレジストマスク331の除去後、シリコン酸化膜残332,333をハードマスクとして、溝320に露出したウェル101上に、下記の順番で高濃度不純物添加シリコンが選択エピタキシャル成長される。
(2)たとえば、Bの濃度が1×1019cm-3〜6×1020cm-3のp+型のシリコン層341が、厚さ25〜35nm程度エピタキシャル成長される。
エピタキシャル成長に用いる混合ガスや、成膜温度は、第2の実施の形態の半導体装置の製造方法におけるシリコン層140〜142の形成時と同じでよい。
図32(A)は、図31(A)の次の工程における断面図であり、図32(B)は、図31(B)の次の工程における断面図である。
この結果、エクステンション領域103の上面が表面に露出する。露出する部分はシリコン酸化膜残332の幅により自己整合的に制御できる。
STI102、シリコン酸化膜残333、サイドウォール300をハードマスクとして、たとえば、Pの濃度が1×1020cm-3〜2×1021cm-3で、n+型のシリコン層342が厚さ15〜25nm程度追加でエピタキシャル成長される。この結果、シリコン層342とエクステンション領域103は単結晶結合することになる。なお、エピタキシャル成長前にはシリコン層342表面の自然酸化膜除去などの前処理が実施される。
その後は、第2の実施の形態における図13〜図17と同様の工程により、以下のような構造が得られる。
次に、第5の実施の形態の半導体装置及びその製造方法を説明する。
第4の実施の形態の半導体装置と同じ要素については、同一の符号を付して説明する。図24に示した工程までは、第4の実施の形態の半導体装置の製造方法と同じである。
図35は、第5の実施の形態の半導体装置の製造方法の一工程における断面図である。
図35(A)は、図24(A)の次の工程における断面図であり、図35(B)は、図24(B)の次の工程における断面図である。
フォトレジストマスク401の形成後、フォトレジストマスク401の開口部分のシリコン酸化膜400が、異方性ドライエッチングで、たとえば、15〜25nm相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残402が形成される。
STI102やシリコン酸化膜残402をハードマスクとして、エッチングレートが結晶面方位依存性をもつ有機アルカリエッチャントなどを用いたウェットエッチングにより、ソース/ドレイン領域の形成予定箇所が加工される。これにより、図37(A)に示されているように、深さ方向に対して幅が狭くなるテーパー形状の溝410が形成される。
ウェル101やエクステンション領域103が形成されるシリコン基板が(001)面を表面としている場合、たとえば、TMAHを用いると、そのシリコン基板の主面に対してθ=約56°となるテーパー形状で溝410が形成される。その溝410は、シリコン基板の(111)面を露出させる。溝410の深さは、たとえば、25〜35nm程度である。
溝410の形成後、たとえば、上述と同じ混合ガス、高周波電力、成膜温度を用いた減圧CVDで、厚さ5〜15nm程度のシリコン酸化膜420が、図37の工程までで形成された構造物上の全面に成膜される。
シリコン酸化膜420の成膜後、シリコン酸化膜420が、異方性ドライエッチングで、たとえば、15〜25nm相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残421が形成される。テーパー形状のシリコン面のうち、エクステンション領域103の表面はシリコン酸化膜残421で覆われるが、その他の領域のシリコン酸化膜420は除去される。
シリコン酸化膜残403,421をハードマスクとして、異方性ドライエッチングにより、ソース/ドレイン領域の形成予定箇所が加工される。これにより、たとえば、深さ110〜130nm程度の溝430が形成される。このときゲート電極106なども多少エッチングされる。
溝430の形成後、たとえば、HF溶液を用いて、シリコン酸化膜残402,403,421が15〜25nm相当のウェットエッチングで除去される。
シリコン酸化膜残402,403,421の除去後、たとえば、上述と同じ混合ガス、高周波電力、成膜温度を用いた減圧CVDで、厚さ10〜20nm程度のシリコン酸化膜440が、図41の工程までで形成された構造物上の全面に成膜される。その後、nチャネル型MOSトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク441が形成される。pチャネル型MOS領域(図示せず)、ウェルタップ領域104などはフォトレジストマスク441で覆われている。
また、図44は、第5の実施の形態の半導体装置の製造方法の一工程における断面図である。図43のA−A線における矢印方向から見た断面図が図44(A)であり、図43のB−B線における矢印方向から見た断面図が図44(B)である。
フォトレジストマスク441の除去後、STI102、シリコン酸化膜残442,443をハードマスクとして、溝430に露出したウェル101上に、下記の順番で高濃度不純物添加シリコンが選択エピタキシャル成長される。
(2)たとえば、Bの濃度が1×1019cm-3〜6×1020cm-3のp+型のシリコン層451が、厚さ25〜35nm程度エピタキシャル成長される。
エピタキシャル成長に用いる混合ガスや、成膜温度は、第2の実施の形態の半導体装置の製造方法におけるシリコン層140〜142の形成時と同じでよい。
なお、エピタキシャル成長前にはウェル101表面の自然酸化膜除去などの前処理が実施される。
その後は、第2の実施の形態における図13〜図17と同様の工程により、以下のような構造が得られる。
図46(A)は、図45(A)に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図46(B)は、図45(B)に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。
第2の実施の形態の半導体装置と同じ要素については、同一の符号を付して説明する。
図4に示した工程までは、第2の実施の形態の半導体装置の製造方法と同じである。
図47(A)は、図4(A)の次の工程における断面図であり、図47(B)は、図4(B)の次の工程における断面図である。
シリコン酸化膜残112の除去後、STI102、サイドウォール107をハードマスクとして、異方性ドライエッチングにより、ソース/ドレイン領域のシリコンが加工される。これにより、たとえば、深さ85〜95nm程度の溝500が形成される。このときゲート電極106なども多少エッチングされる。
溝500の形成後、たとえば、上述したような条件の減圧CVDで、厚さ10〜20nm程度のシリコン酸化膜510が、図48の工程までで形成された構造物上の全面に成膜される。その後、nチャネル型MOSトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク511が形成される。pチャネル型MOS領域(図示せず)、ウェルタップ領域104などはフォトレジストマスク511で覆われている。
フォトレジストマスク511の形成後、フォトレジストマスク511の開口部分のシリコン酸化膜510が、異方性ドライエッチングで、たとえば、10〜20nm相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残512が形成される。また、フォトレジストマスク511の下にはエッチングされなかったシリコン酸化膜残133が残る。
図51(A)は、図50(A)の次の工程における断面図であり、図51(B)は、図50(B)の次の工程における断面図である。
図52に示されている工程では、サイドウォール107やシリコン酸化膜残512をハードマスクとして、溝500に露出したウェル101上に、下記の順番でエピタキシャル成長が行われる。
成膜には、たとえば、SiH4とGeH4(ゲルマン)などの混合ガスが用いられる。成膜温度は、たとえば、400〜700℃程度である。
成膜には、たとえば、SiH4とPH3などの混合ガスが用いられる。成膜温度は、たとえば、400〜700℃程度である。
また、使用するエピタキシャル成長層としては、シリコンゲルマニウム混晶層に限定されず、後述の選択ウェットエッチングにより除去できるようなものであればよい。
エピタキシャル成長後、たとえば、HF溶液を用いて、シリコン酸化膜残113が5〜15nm相当のウェットエッチングで除去される。
シリコン酸化膜残113の除去後、たとえば、HF、H2O2(過酸化水素)、CH3COOH(酢酸)の混合溶液を用いた選択ウェットエッチングにより、シリコンゲルマニウム混晶層520が除去される。これにより、空洞530が現れる。
その後は、第2の実施の形態における図14〜図17と同様の工程により、以下のような構造が得られる。
(第7の実施の形態)
第2の実施の形態の半導体装置と同じ要素については、同一の符号を付して説明する。
図56〜図67は第7の実施の形態の半導体装置の製造方法を説明する図である。
図56(A)は、図3(A)の次の工程における断面図であり、図56(B)は、図3(B)の次の工程における断面図である。
異方性ドライエッチングにより、フォトレジストマスク601の開口部分のシリコン酸化膜600(STI102を含む)が、たとえば、45〜55nm相当エッチバックされる。その後、アッシングなどでフォトレジストマスク601が除去される。さらに、HF溶液を用いたウェットエッチングにより、シリコン酸化膜残602以外の部分が除去される。シリコン酸化膜残602も多少エッチングされている。
ウェットエッチング後、たとえば、上述したような条件の減圧CVDで、厚さ5〜15nm程度のシリコン酸化膜610が、図57の工程までで形成された構造物上の全面に成膜される。
シリコン酸化膜610の成膜後、異方性ドライエッチングにより、シリコン酸化膜610が、たとえば、5〜15nm相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残611,612が形成される。
シリコン酸化膜残611,612の形成後、異方性ドライエッチングとTMAHなどの有機アルカリウェットエッチングの組み合わせにより、ソース/ドレイン領域の形成予定箇所の側面が、ゲート電極106下部のウェル101に食い込むように加工される。
溝620の形成後、シリコン酸化膜残611をハードマスクとして、溝620に露出したウェル101上に、たとえば、Geの原子濃度が15〜25%程度のシリコンゲルマニウム混晶層630が、厚さ65〜75nm程度でエピタキシャル成長される。
なお、使用するエピタキシャル成長層としては、シリコンゲルマニウム混晶層に限定されず、後述の選択ウェットエッチングにより除去できるようなものであればよい。
エピタキシャル成長後、たとえば、HF溶液を用いたウェットエッチングで、シリコン酸化膜残611が除去される。
シリコン酸化膜残611の除去後、サイドウォール107などをハードマスクとして、異方性ドライエッチングが行われる。これにより、ソース/ドレイン領域の形成予定箇所のシリコンゲルマニウム混晶層630が加工され、たとえば、深さ35〜45nm程度の溝640が形成される。
溝640の形成後、サイドウォール107などをハードマスクとして、溝640のシリコンゲルマニウム混晶層630上に、たとえば、Pの濃度が1×1020cm-3〜2×1021cm-3のn+型のシリコン層650が、エピタキシャル成長で形成される。エピタキシャル成長には、たとえば、SiH4とPH3などの混合ガスが用いられる。成膜温度は、たとえば、400〜700℃程度である。シリコン層650の厚さは、たとえば、35〜45nm程度である。
シリコン層650のエピタキシャル成長後、たとえば、HF溶液を用いた5〜15nm相当のウェットエッチングで、シリコン酸化膜残602が除去される。
シリコン酸化膜残602の除去後、たとえば、HF、H2O2、CH3COOHの混合溶液を用いた選択ウェットエッチングにより、シリコンゲルマニウム混晶層630が除去される。これにより、空洞660が現れる。
その後は、第2の実施の形態における図14〜図17と同様の工程により、以下のような構造が得られる。
図67(A)は、図66(A)に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図67(B)は、図66(B)に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。
図68は、第7の実施の形態の半導体装置の1つめの変形例を示す断面図である。
図68(A)は、図67(A)に示した断面図に対応し、図68(B)は、図67(B)に示した断面図に対応している。
図69は、第7の実施の形態の半導体装置の2つめの変形例を示す断面図である。図69は、図68(A)に示した断面図に対応している。
10 MOSトランジスタ
11 STI
12 ディープNウェル
13 ボディ領域
14 ソース/ドレイン領域
15 ゲート電極
16 コンタクト
17 n型領域
18 p型領域
19 絶縁体
Claims (9)
- 基板と、
前記基板に形成され、第1の導電型を有するボディ領域と、
前記基板に形成され、前記第1の導電型とは異なる第2の導電型を有し、前記ボディ領域と第1のpn接合を形成するトランジスタのソース領域及びドレイン領域と、
前記基板上に形成され、前記ボディ領域と短絡される前記トランジスタのゲート電極と、
前記ソース領域の底部または前記ドレイン領域の底部と前記ボディ領域との間の前記基板に形成され、前記第2の導電型を有する第1の領域と、
前記ソース領域の底部または前記ドレイン領域の底部と前記第1の領域との間の前記基板に形成され、前記第1の導電型を有し、底部で前記第1の領域と第2のpn接合を形成する第2の領域と、
前記ソース領域または前記ドレイン領域の側壁の少なくとも一部と前記ボディ領域との間に配置された絶縁体と、
を有することを特徴とする半導体装置。 - 前記第2のpn接合の側面は前記絶縁体により覆われており、前記ボディ領域と電気的に絶縁されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2のpn接合に含まれる前記第1の領域と前記第2の領域との接合面に垂直な方向の、前記第1の領域と前記第2の領域の合計幅は、前記第1の領域と前記第2の領域との接合により形成される空乏層幅よりも大きいことを特徴とする請求項1または2に記載の半導体装置。
- ゲート電極と第1の導電型を有するボディ領域とが短絡されているMOSトランジスタを形成する際に、
前記MOSトランジスタの前記第1の導電型とは異なる第2の導電型を有するソース領域またはドレイン領域の底部と前記ボディ領域との間に位置する前記第2の導電型を有する第1の領域と、前記ソース領域の底部または前記ドレイン領域の底部と前記第1の領域との間に位置する前記第1の導電型を有する第2の領域と、前記ソース領域または前記ドレイン領域の側壁の少なくとも一部と前記ボディ領域との間に位置する絶縁体と、を形成し、
前記ソース領域または前記ドレイン領域と前記ボディ領域とにより第1のpn接合を有し、
前記第2の領域の底部と前記第1の領域とにより第2のpn接合を有する
ことを特徴とする半導体装置の製造方法。 - 前記ボディ領域において、前記ソース領域または前記ドレイン領域の形成予定箇所をエッチングして溝を形成する工程と、
前記溝の側壁に前記絶縁体を形成する工程と、
前記溝の底部に露出した前記ボディ領域上に、前記第2の導電型の第1のシリコン層、前記第1の導電型の第2のシリコン層、前記第2の導電型の第3のシリコン層を順にエピタキシャル成長させる工程と、を有し、
前記第1の領域は前記第1のシリコン層を有し、前記第2の領域は前記第2のシリコン層を有することを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第3のシリコン層のエピタキシャル成長後に、ウェットエッチングにより前記ゲート電極の側壁に形成されたサイドウォールの側面を覆う前記絶縁体の一部を除去し、前記ゲート電極の下部に形成されるエクステンション領域の一部を露出させる工程と、
前記第3のシリコン層を追加でエピタキシャル成長させて、露出した前記エクステンション領域の一部と電気的に接続させる工程と、
を有することを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記溝を形成する工程の前に、前記ゲート電極の側壁に第1のサイドウォールと第2のサイドウォールとを形成し、
前記溝を形成する工程と、前記溝の側壁に前記絶縁体を形成する工程との間に、前記第2のサイドウォールを除去して、前記ゲート電極の下部から前記ソース領域または前記ドレイン領域の形成予定箇所にかけて形成されている前記エクステンション領域の上面の一部を露出させ、
前記溝の側壁に前記絶縁体を形成する工程により前記絶縁体により覆われる前記エクステンション領域の前記上面の一部を、前記第3のシリコン層のエピタキシャル成長後の前記ウェットエッチングにより露出させる、
ことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記溝を形成する工程の前に、前記ゲート電極の側壁に第1のサイドウォールと第2のサイドウォールとを形成し、
前記第2のサイドウォールをマスクとして、前記ソース領域または前記ドレイン領域の形成予定箇所に、エッチングレートが結晶面方位依存性をもつエッチャントを用いたウェットエッチングにより、深さ方向に幅が狭くなるテーパー形状溝を形成し、
前記テーパー形状溝の側壁に露出するエクステンション領域の斜面を覆う第3のサイドウォールを形成し、
前記溝を形成する工程後に、前記第2及び前記第3のサイドウォールを除去して、前記エクステンション領域の上面の一部及び前記斜面を露出させ、
前記溝の側壁に前記絶縁体を形成する工程と、前記第1乃至前記第3のシリコン層をエピタキシャル成長させる工程との間に、前記溝の側壁に前記絶縁体を形成する工程により前記絶縁体により覆われる前記エクステンション領域の前記斜面をエッチングにより露出させることを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記第1のシリコン層と前記第2のシリコン層の接合面に垂直な方向の、前記第1のシリコン層と前記第2のシリコン層の合計幅は、前記第1のシリコン層と前記第2のシリコン層との接合により形成される空乏層幅よりも大きいことを特徴とする請求項5乃至8の何れか一項に記載の半導体装置の製造方法。
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