JP6003389B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

節電、エコへの取り組みが進む昨今、デジタル家電や携帯機器の省電力化が求められている。製品に搭載されるＬＳＩ（Large Scale Integrated circuit）の消費電力は、回路の動作周波数と負荷容量及び電源電圧の２乗を掛け合わせた値に比例する。このため、ＬＳＩに含まれるＭＯＳ（Metal-Oxide Semiconductor）トランジスタの電源電圧の低減は省電力化に重要な役割を果たす。

しかしながら、電源電圧は約１Ｖで下げ止まっているのが現状である。単に電源電圧を下げただけでは、十分な駆動電流が得られない。ＭＯＳトランジスタの閾値電圧を下げれば低電圧でも電流が流れるようになるが、サブスレッショルドリーク電流が増加してしまう。また、微細化が進んでいる今日のＭＯＳトランジスタは、閾値電圧のバラつきが大きくなっている。その結果、電源電圧を低くすると、動作不良や特性バラつきを引き起こしやすくなるということも、低電圧化の妨げとなっている。

電源電圧を低くしてもサブスレッショルドリーク電流が小さく、駆動電流を上げることができるデバイスとしてＤｔ（Dynamic threshold voltage）ＭＯＳトランジスタというものがある。一般のＭＯＳトランジスタとの違いは、ゲートとボディ領域とが短絡されていることである。

このような構造をとった場合、ゲート電圧を印加していない時には、通常のＭＯＳトランジスタとバイアス状態が何も変わらないので、リーク電流は通常のＭＯＳトランジスタと同等となる。一方、ゲート電圧を印加した場合には、ボディ領域にもゲートと同じ大きさの電圧が印加されて閾値電圧が減少するため、大きな駆動電流が得られることになる。

特開２００３−０３１８０３号公報 特開平７−１７６７３９号公報 国際公開第２００２／０８６９７６号 特開２００６−１８６２４０号公報

ｎチャネル型のＤｔＭＯＳトランジスタでは、ゲート電圧の増大に伴ってソース領域またはドレイン領域（以下ソース／ドレイン領域と表記する）とボディ間が順方向にバイアスされていく。そのため、基板電流とよばれるリーク電流がソース／ドレイン領域とボディ間に流れる。その結果、ＤｔＭＯＳトランジスタの動作電圧範囲は低い電圧領域（たとえば、約０．７Ｖ以下）に制限されるという問題がある。この場合、駆動電流が抑制されることになり、十分な動作速度が得られない可能性がある。ｐチャネル型のＤｔＭＯＳトランジスタについても同様の問題があった。

発明の一観点によれば、ゲート電極とボディ領域とが短絡されているＭＯＳトランジスタを有し、前記ＭＯＳトランジスタのソース領域またはドレイン領域の底部とボディ領域との間に、前記ソース領域または前記ドレイン領域と前記ボディ領域とのｐｎ接合とは逆極性のｐｎ接合または絶縁体が配置されて、前記ソース領域または前記ドレイン領域の側壁の少なくとも一部と前記ボディ領域との間に、絶縁体が配置されている、半導体装置が提供される。

また、発明の一観点によれば、ゲート電極とボディ領域とが短絡されているＭＯＳトランジスタを形成する際に、前記ＭＯＳトランジスタのソース領域またはドレイン領域の底部とボディ領域との間に、前記ソース領域または前記ドレイン領域と前記ボディ領域とのｐｎ接合とは逆極性のｐｎ接合、または絶縁体を形成し、前記ソース領域または前記ドレイン領域の側壁の少なくとも一部と前記ボディ領域との間に、絶縁体を形成する、半導体装置の製造方法が提供される。

開示の半導体装置及び半導体装置の製造方法によれば、基板電流の発生を抑制できる。

第１の実施の形態の半導体装置の一例を示す概略の断面図である。 第２の実施の形態の半導体装置の製造方法を説明する図（その１）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その２）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その３）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その４）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その５）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その６）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その７）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その８）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その９）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その１０）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その１１）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その１２）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その１３）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その１４）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その１５）である。 第２の実施の形態の半導体装置の製造方法を説明する図（その１６）である。 第３の実施の形態の半導体装置の製造方法を説明する図（その１）である。 第３の実施の形態の半導体装置の製造方法を説明する図（その２）である。 第３の実施の形態の半導体装置の製造方法を説明する図（その３）である。 第３の実施の形態の半導体装置の製造方法を説明する図（その４）である。 第３の実施の形態の半導体装置の製造方法を説明する図（その５）である。 第３の実施の形態の半導体装置の変形例を示す断面図である。 第４の実施の形態の半導体装置の製造方法を説明する図（その１）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その２）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その３）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その４）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その５）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その６）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その７）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その８）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その９）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その１０）である。 第４の実施の形態の半導体装置の製造方法を説明する図（その１１）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その１）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その２）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その３）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その４）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その５）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その６）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その７）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その８）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その９）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その１０）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その１１）である。 第５の実施の形態の半導体装置の製造方法を説明する図（その１２）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その１）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その２）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その３）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その４）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その５）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その６）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その７）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その８）である。 第６の実施の形態の半導体装置の製造方法を説明する図（その９）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その１）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その２）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その３）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その４）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その５）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その６）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その７）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その８）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その９）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その１０）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その１１）である。 第７の実施の形態の半導体装置の製造方法を説明する図（その１２）である。 第７の実施の形態の半導体装置の１つめの変形例を示す断面図である。 第７の実施の形態の半導体装置の２つめの変形例を示す断面図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の一例を示す概略の断面図である。図１の例では、半導体装置１は、ｎチャネル型のＭＯＳトランジスタ１０を有している。

ＭＯＳトランジスタ１０は、ＳＴＩ（Shallow Trench Isolation）１１により他の領域と分離された領域に形成されており、ディープＮウェル１２上に形成されたｐ型のボディ領域１３、Ｎ＋型のソース／ドレイン領域１４、ゲート電極１５を有している。ＭＯＳトランジスタ１０は、コンタクト１６によってボディ領域１３とゲート電極１５とが短絡されており、ＤｔＭＯＳトランジスタとして機能する。

さらに、ＭＯＳトランジスタ１０のソース／ドレイン領域１４の底部とボディ領域１３との間と、ソース／ドレイン領域１４の側壁の少なくとも一部とボディ領域１３との間に、ｎ型領域１７とｐ型領域１８によるｐｎ接合または絶縁体１９が配置されている。

ｐｎ接合は、ソース／ドレイン領域１４とボディ領域１３とのｐｎ接合とは逆極性となっている。すなわち、ｐ型のボディ領域１３には、ｎ型領域１７が接するように配置され、Ｎ＋型のソース／ドレイン領域１４には、ｐ型領域１８が接するように配置されている。

ｎ型領域１７とｐ型領域１８の側面は、絶縁体１９で覆われている。また、ｎ型領域１７とｐ型領域１８によるｐｎ接合の接合面に垂直な方向の、ｎ型領域１７とｐ型領域１８の合計幅が、このｐｎ接合間に形成される空乏層幅よりも大きくなるようにしている。これにより、基板電流の発生をより抑制可能となる。

ソース／ドレイン領域１４と、ボディ領域１３に形成されるチャネル領域２０とは電気的に接続されている。すなわち、ソース／ドレイン領域１４と、チャネル領域２０とを電気的に接続させる部分には、絶縁体１９は形成されていない。

なお、図１では、基板、ゲート絶縁膜、サイドウォールなどについては図示を省略している。また、上記の例では、ｎチャネル型のＭＯＳトランジスタについて示したが、各要素の極性（ｐとｎ）を反転させることで、ｐチャネル型のＭＯＳトランジスタとすることもできる。

このような、半導体装置１では、ソース／ドレイン領域１４とボディ領域１３間にｐｎ接合や絶縁体１９が存在するため、ここにポテンシャル障壁が形成される。その結果、ＭＯＳトランジスタ１０を動作させたときのソース／ドレイン領域１４とボディ領域１３間の耐圧が向上し、基板電流の発生を抑制できる。そのため、動作電圧範囲を広くすることができ、駆動電流も増加することが可能となる。

ところで、ボディ領域１３の不純物濃度を高くすれば、ある程度基板電流を抑えることができるが、閾値電圧が高くなるため、駆動電流が減少してしまう。また、基板としてＳＯＩ（Silicon On Insulator）基板を用いることで、ソース／ドレイン領域１４とボディ領域１３の接触面積を減らすことにより、基板電流を抑制することも考えられる。しかし、ＳＯＩ基板を使用した場合、ボディ領域１３が狭くなるため、ボディ抵抗が高くなり、動作速度が低下する。さらに、一般にＳＯＩ基板は従来のバルクシリコン基板と比べて高価であるため、製造コストが大きくなる。

本実施の形態の半導体装置１では、上記のような構造により基板電流の発生を抑制しているので、特にボディ領域１３の不純物濃度を高くしなくてもよい。また、基板としてはバルクシリコン基板で構わないため、上記ＳＯＩ基板を用いた場合に発生する弊害はない。

また、ソース／ドレイン領域１４とボディ領域１３間の接合容量が減少し、高速動作が可能になるという効果もある。さらに、微細化の際に顕著となる、ボディ領域１３を介してソース／ドレイン領域１４に流れるサブスレッショルドリーク電流も、絶縁体１９によるポテンシャル障壁でブロックさせることになるため、大幅に抑制することができる。

（第２の実施の形態）
次に、第２の実施の形態の半導体装置及びその製造方法を説明する。
なお、ここでは、主にｎチャネル型のＭＯＳトランジスタを有する半導体装置について説明するが、各要素の極性（ｐとｎ）を反転させることで、ｐチャネル型のＭＯＳトランジスタについても同様のプロセスで製造できる。

図２〜図１７は、第２の実施の形態の半導体装置の製造方法を説明する図である。
図２は、第２の実施の形態の半導体装置の製造方法の一工程における平面図である。また、図３は、第２の実施の形態の半導体装置の製造方法の一工程における断面図である。

図３（Ａ）は、図２のＡ−Ａ線における矢印方向から見た断面図であり、図３（Ｂ）は、図２のＢ−Ｂ線における矢印方向から見た断面図である。
図２、図３で示される工程までのプロセスを簡単に説明すると、たとえば、以下のようになる。

ｐ型バルクＳｉ（シリコン）基板（図示せず）上でＳＴＩ１０２が形成され、活性領域の分離が行われる。そして、ｐ型不純物のイオン注入により、ｐ型の浅いウェル１０１が形成される。たとえば、Ｂ（ボロン）が、加速エネルギー１００〜２００ｋｅＶ、ドーズ量１Ｅ１３ｃｍ^-2〜５Ｅ１３ｃｍ^-2でイオン注入される。

その後、閾値調整のためｐ型不純物のイオン注入が行われる（図示せず）。たとえば、Ｂが、加速エネルギー５〜１５ｋｅＶ、ドーズ量１Ｅ１２ｃｍ^-2〜５Ｅ１２ｃｍ^-2でイオン注入される。

次に、ｎ型不純物のイオン注入によりｎ型の深いウェル１００が形成され、活性領域の分離が行われる（ｐ型ＭＯＳトランジスタでは不要）。たとえば、Ｐ（リン）が、加速エネルギー５００〜６００ｋｅＶ、ドーズ量１Ｅ１３ｃｍ^-2〜２Ｅ１３ｃｍ^-2でイオン注入される。

そして、注入イオンの活性化アニール後、活性領域表面が熱酸化され、必要に応じてさらに窒化処理が行われ、厚さ１〜３ｎｍ程度のゲート絶縁膜１０５が形成される。
さらに、ゲート絶縁膜１０５上に減圧ＣＶＤ（Chemical Vapor Deposition）で、たとえば、厚さ８５〜９５ｎｍ程度のポリシリコンが成膜される。その後、ポリシリコン膜に対する異方性ドライエッチングによるパターニングにより、たとえば、ゲート長３５〜４５ｎｍ程度のゲート電極１０６が形成される。ポリシリコンの成膜には、たとえば、ＳｉＨ４（シラン）、ＳｉＨ２Ｃｌ２（ジクロロシラン）などのＳｉソースとＨ２などの混合ガスが用いられる。成膜温度は、たとえば、５５０〜６５０℃程度である。

その後、減圧ＣＶＤにより厚さ５〜７ｎｍ程度のシリコン窒化膜が成膜され、異方性ドライエッチングで全面エッチバックすることにより、ゲート電極１０６の側壁にシリコン窒化膜によるサイドウォールが形成される（図示せず）。シリコン窒化膜の成膜には、たとえば、ＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ６（ジシラン）などのＳｉソースとＮＨ３（アンモニア）などの混合ガスが用いられる。成膜温度は、たとえば、６００〜７００℃程度である。

そして、ｎ型不純物のイオン注入によりｎ型のエクステンション領域１０３が形成される。たとえば、Ａｓ（ヒ素）が、加速エネルギー１〜５ｋｅＶ、ドーズ量１Ｅ１４ｃｍ^-2〜５Ｅ１４ｃｍ^-2でイオン注入される。

さらに、ｐ型不純物のイオン注入によりｐ＋型のウェルタップ領域１０４が形成される。ウェルタップ領域１０４は、ソース／ドレイン領域を形成するイオン注入時に同時に形成されるのが一般的であるが、本実施の形態の半導体装置の製造方法ではソース／ドレイン注入工程を省略するため、先に注入が行われる。たとえば、Ｂが、加速エネルギー１〜５ｋｅＶ、ドーズ量５Ｅ１５ｃｍ^-2〜１Ｅ１６ｃｍ^-2でイオン注入される。

その後、減圧ＣＶＤにより厚さ２０〜３０ｎｍ程度のシリコン窒化膜が成膜され、異方性ドライエッチングで全面エッチバックすることにより、ゲート電極１０６の側壁に合計幅２５〜３５ｎｍ程度のシリコン窒化膜によるサイドウォール１０７が形成される。シリコン窒化膜の成膜には、たとえば、ＢＴＢＡＳ（ビスターシャル・ブチルアミノシラン）とアンモニアなどの混合ガスが用いられる。成膜温度は、たとえば、５００〜６００℃程度である。

なお、上記のイオン注入は、フォトレジストマスクでｐチャネル型のＭＯＳトランジスタ部分などの注入不要部分を覆い隠して行われる。
図４（Ａ）は、図３（Ａ）の次の工程における断面図であり、図４（Ｂ）は、図３（Ｂ）の次の工程における断面図である。

サイドウォール１０７の形成後、図３までの工程で得られた構造物の上に、たとえば、プラズマＣＶＤで厚さ１５〜２５ｎｍ程度のシリコン酸化膜１１０が成膜される。その後、ｎチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク１１１が形成される。ｐチャネル型ＭＯＳ領域（図示せず）、ウェルタップ領域１０４などはフォトレジストマスク１１１で覆われている。シリコン酸化膜１１０の成膜には、たとえば、ＳｉＨ４とＮ２Ｏ（一酸化二窒素）などの混合ガスが用いられ、高周波電力は、たとえば、５００〜６００Ｗ程度である。成膜温度は、たとえば、３５０〜４５０℃程度である。

図５（Ａ）は、図４（Ａ）の次の工程における断面図であり、図５（Ｂ）は、図４（Ｂ）の次の工程における断面図である。
フォトレジストマスク１１１の形成後、フォトレジストマスク１１１の開口部分のシリコン酸化膜１１０が、異方性ドライエッチングで、たとえば、１５〜２５ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残１１２が形成される。また、フォトレジストマスク１１１の下にはエッチングされなかったシリコン酸化膜残１１３が残る。

図６（Ａ）は、図５（Ａ）の次の工程における断面図であり、図６（Ｂ）は、図５（Ｂ）の次の工程における断面図である。
異方性ドライエッチング後、アッシングなどによりフォトレジストマスク１１１が除去される。その後、シリコン酸化膜残１１２が、５〜１５ｎｍ相当、たとえば、ＨＦ（フッ化水素）溶液でウェットエッチングされ、除去される。

図７（Ａ）は、図６（Ａ）の次の工程における断面図であり、図７（Ｂ）は、図６（Ｂ）の次の工程における断面図である。
シリコン酸化膜残１１２の除去後、サイドウォール１０７やＳＴＩ１０２をハードマスクとして、異方性ドライエッチングにより、ソース／ドレイン領域の形成予定箇所が加工され、たとえば、深さ１１０〜１３０ｎｍ程度の溝１２０が形成される。このときゲート電極１０６なども多少エッチングされる。

図８（Ａ）は、図７（Ａ）の次の工程における断面図であり、図８（Ｂ）は、図７（Ｂ）の次の工程における断面図である。
溝１２０の形成後、たとえば、減圧ＣＶＤにより、厚さ１０〜２０ｎｍ程度のシリコン酸化膜１３０が成膜される。その後、ｎチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク１３１が形成される。ｐチャネル型ＭＯＳ領域（図示せず）、ウェルタップ領域１０４などはフォトレジストマスク１３１で覆われている。シリコン酸化膜１３０の成膜には、たとえば、ＢＴＢＡＳとＯ２（酸素）などの混合ガスが用いられ、高周波電力は、たとえば、５００〜６００Ｗ程度である。成膜温度は、たとえば、３５０〜４５０℃程度である。

図９（Ａ）は、図８（Ａ）の次の工程における断面図であり、図９（Ｂ）は、図８（Ｂ）の次の工程における断面図である。
図１０は、第２の実施の形態の半導体装置の製造方法の一工程における平面図である。

図１０のＡ−Ａ線における矢印方向から見た断面図が図９（Ａ）であり、図１０のＢ−Ｂ線における矢印方向から見た断面図が図９（Ｂ）である。
フォトレジストマスク１３１の形成後、フォトレジストマスク１３１の開口部分のシリコン酸化膜１３０が、異方性ドライエッチングで、たとえば、１０〜２０ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残１３２が形成される。また、フォトレジストマスク１３１の下にはエッチングされなかったシリコン酸化膜残１３３が残る。

図９、図１０のように、ソース／ドレイン領域の形成予定箇所の溝１２０の側壁部分が、絶縁体であるシリコン酸化膜残１３２で覆われている。これにより、後の工程で、ボディ領域となるウェル１０１とソース／ドレイン領域の側壁との間に絶縁体が形成されることになる。

図１１（Ａ）は、図９（Ａ）の次の工程における断面図であり、図１１（Ｂ）は、図９（Ｂ）の次の工程における断面図である。
異方性ドライエッチング後、さらに開口部分のシリコン酸化膜残１３２が、異方性ドライエッチングで、たとえば、１０〜２０ｎｍ程度エッチバックされる。そして、アッシングなどでフォトレジストマスク１３１が除去される。

その後、さらにシリコン酸化膜残１３２が、異方性ドライエッチングで、たとえば、１０〜２０ｎｍ程度エッチングされることにより、エクステンション領域１０３の側壁が表面に露出する。これにより、後の工程で形成されるソース／ドレイン領域とエクステンション領域１０３を電気的に接続させ、チャネルを形成することができる。

なお、図３に示した工程で、シリコン窒化膜によるサイドウォール１０７を２段階で形成している理由は、図８〜図１１の工程でのシリコン酸化膜１３０やシリコン酸化膜残１３２のエッチング量を減らすためである。

図１２（Ａ）は、図１１（Ａ）の次の工程における断面図であり、図１２（Ｂ）は、図１１（Ｂ）の次の工程における断面図である。
エクステンション領域１０３の側壁を露出させた後、シリコン酸化膜残１３２やサイドウォール１０７をハードマスクとして、溝１２０に露出したウェル１０１上に、下記の順番で高濃度不純物添加シリコンが選択エピタキシャル成長される。

（１）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層１４０が、厚さ２５〜３５ｎｍ程度エピタキシャル成長される。
成膜には、たとえば、ＳｉＨ４とＰＨ３（ホスフィン）などの混合ガスが用いられる。

（２）たとえば、Ｂの濃度が１×１０¹⁹ｃｍ^-3〜６×１０²⁰ｃｍ^-3のｐ＋型のシリコン層１４１が、厚さ２５〜３５ｎｍ程度エピタキシャル成長される。
成膜には、たとえば、ＳｉＨ４とＢ２Ｈ６（ジボラン）などの混合ガスが用いられる。

（３）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層１４２が、厚さ７５〜８５ｎｍ程度エピタキシャル成長される。
成膜には、たとえば、ＳｉＨ４とＰＨ３などの混合ガスが用いられる。

なお、（１）〜（３）における成膜温度は、たとえば、４００〜７００℃程度である。
シリコン層１４０とシリコン層１４１は、側壁がシリコン酸化膜残１３２で覆われるように膜厚が調節される。また、シリコン層１４０とシリコン層１４１によるｐｎ接合の接合面に垂直な方向の、シリコン層１４０とシリコン層１４１の合計幅が、このｐｎ接合間に形成される空乏層幅よりも大きくなるように膜厚が調整されている。これにより、基板電流の発生をより抑制可能となる。

シリコン層１４２とエクステンション領域１０３は単結晶結合している。
なお、エピタキシャル成長前にはウェル１０１表面の自然酸化膜除去などの前処理が実施される。

この工程により、ソース／ドレイン領域となるシリコン層１４２が形成され、その底部にはシリコン層１４０，１４１によるｐｎ接合が形成されることになる。
図１３（Ａ）は、図１２（Ａ）の次の工程における断面図であり、図１３（Ｂ）は、図１２（Ｂ）の次の工程における断面図である。

エピタキシャル成長後、たとえば、ＨＦ溶液により、シリコン酸化膜残１１３が５〜１５ｎｍ相当のウェットエッチングで除去される。
図１４（Ａ）は、図１３（Ａ）の次の工程における断面図であり、図１４（Ｂ）は、図１３（Ｂ）の次の工程における断面図である。

シリコン酸化膜残１１３の除去後の半導体装置上に、たとえば、プラズマＣＶＤで厚さ１５〜２５ｎｍ程度のシリコン酸化膜１５０が成膜される。その後、ｐチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク１５１が形成される。ｎチャネル型ＭＯＳトランジスタ領域、ウェルタップ領域１０４などはフォトレジストマスク１５１で覆われる。

シリコン酸化膜１５０の成膜には、たとえば、ＳｉＨ４とＮ２Ｏなどの混合ガスが用いられる。高周波電力は、たとえば、５００〜６００Ｗ程度であり、成膜温度は、たとえば、３５０〜４５０℃程度である。

その後、図示しないがｐチャネル型ＭＯＳトランジスタについても上記ｎチャネル型ＭＯＳトランジスタと同様の工程が行われる。ただし、図１３に示したようなｎチャネル型ＭＯＳトランジスタにおけるｎ型の領域がｐ型となり、ｐ型の領域がｎ型となる。

シリコン酸化膜１５０、フォトレジストマスク１５１は、ｐチャネル型ＭＯＳトランジスタ形成工程の途中で除去され、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型トランジスタがともに、図１３（Ａ）、図１３（Ｂ）に示した状態になる。そして、以下のような工程が行われる。

図１５（Ａ）は、図１４（Ａ）の後の工程における断面図であり、図１５（Ｂ）は、図１４（Ｂ）の後の工程における断面図である。
たとえば、減圧ＣＶＤで厚さ１０〜２０ｎｍ程度のシリコン酸化膜１６０が、図１４の工程までで形成された構造物上の全面に渡って成膜される。

シリコン酸化膜１６０の成膜には、たとえば、ＢＴＢＡＳとＯ２などの混合ガスが用いられる。高周波電力は、たとえば、５００〜６００Ｗ程度であり、成膜温度は、たとえば、３５０〜４５０℃程度である。

図１６（Ａ）は、図１５（Ａ）の次の工程における断面図であり、図１６（Ｂ）は、図１５（Ｂ）の次の工程における断面図である。
シリコン酸化膜１６０の成膜後、たとえば、異方性ドライエッチングにより、シリコン酸化膜１６０が、１０〜２０ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残１６１，１６２が形成される。これらは、ソース／ドレイン領域の側壁から、後の工程で形成されるシリサイドがソース／ドレイン領域より下の層へ突き抜けることを抑制する効果がある。また、サイドウォール１０７下の部分からゲート電極１０６やエクステンション領域１０３及びウェル１０１へのシリサイドの突き抜けを抑制する効果もある。

その後の工程について簡単に説明する。
図１７（Ａ）は、図１６（Ａ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図１７（Ｂ）は、図１６（Ｂ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。

図１６（Ａ），（Ｂ）から、図１７（Ａ），（Ｂ）に示された構造を得るまでの工程は、たとえば、下記のようになる。
ｎ＋のシリコン層１４２（ソース／ドレイン領域）、ウェルタップ領域１０４、及びゲート電極１０６にそれぞれニッケルシリサイド層１７０，１７１，１７２が、たとえば、１０〜２０ｎｍ程度の厚さで形成される。

その後、チャネルにストレスを印加することもできるコンタクトエッチストップ用のシリコン窒化膜１７３が、たとえば、６５〜７５ｎｍ程度の厚さで形成される。
そして、層間絶縁膜となるシリコン酸化膜１７４が成膜された後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化され、チャネルからの高さが、たとえば、２８０〜３２０ｎｍ程度の膜厚になるように調整される。

さらに、ソース/ドレイン領域のニッケルシリサイド層１７０に接触するようなコンタクトプラグ１７５が形成される。ＤｔＭＯＳトランジスタとして動作させるために、図１７（Ｂ）のように、ゲート電極１０６と、ボディ領域となるウェル１０１はシェアドコンタクト１７６で短絡されている。なお、ゲート電極１０６とウェル１０１には分離された別々のコンタクトプラグが接続されていてもよく、上層でこれらが短絡されている形態を取っても構わない。

上記工程により製造された半導体装置によれば、ソース／ドレイン領域となるｎ型のシリコン層１４２の底部と、ｐ型のウェル１０１の間に、ｐ型のシリコン層１４１とｎ型のシリコン層１４０によるｐｎ接合が形成されている。また、ウェル１０１とソース／ドレイン領域となるシリコン層１４２の側壁の一部との間にシリコン酸化膜残１３２による絶縁体が形成されている。

これにより、ゲート電圧を増加させたときに発生するソース／ドレイン領域とボディ領域間のリーク電流の発生を抑制できる。
また、ソース／ドレイン領域とボディ領域間の寄生容量を低減できる。さらには、ソース−ドレイン間のリーク電流（パンチスルー）を低減できる、という効果を有する。

（第３の実施の形態）
次に、第３の実施の形態の半導体装置及びその製造方法を説明する。
第２の実施の形態では、図１１に示した工程のように、異方性ドライエッチングでエクステンション領域１０３の側壁を露出させている。第３の実施の形態では、より容易かつ確実にエクステンション領域１０３を露出させる方法が示される。

図９、図１０に示した工程までは、第２の実施の形態の半導体装置の製造方法と同じである。なお、第２の実施の形態の半導体装置と同じ要素については、同一の符号を付して説明する。

図１８〜図２２は、第３の実施の形態の半導体装置の製造方法を説明する図である。
図１８（Ａ）は、図９（Ａ）の次の工程における断面図であり、図１８（Ｂ）は、図９（Ｂ）の次の工程における断面図である。

図９（Ａ），（Ｂ）に示したような構造において、アッシングなどでフォトレジストマスク１３１が除去される。これにより、図１８（Ａ），（Ｂ）に示すような構造が得られる。

図１９（Ａ）は、図１８（Ａ）の次の工程における断面図であり、図１９（Ｂ）は、図１８（Ｂ）の次の工程における断面図である。
フォトレジストマスク１３１の除去後、シリコン酸化膜残１３２をハードマスクとして、溝１２０に露出したウェル１０１上に、下記の順番で高濃度不純物添加シリコンが選択エピタキシャル成長される。

（１）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層２００が、厚さ２５〜３５ｎｍ程度エピタキシャル成長される。
（２）たとえば、Ｂの濃度が１×１０¹⁹ｃｍ^-3〜６×１０²⁰ｃｍ^-3のｐ＋型のシリコン層２０１が、厚さ２５〜３５ｎｍ程度エピタキシャル成長される。

（３）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層２０２が、第２の実施の形態のシリコン層１４２より薄く、厚さ４５〜５５ｎｍ程度エピタキシャル成長される。

エピタキシャル成長に用いる混合ガスや、成膜温度は、第２の実施の形態の半導体装置の製造方法におけるシリコン層１４０〜１４２の形成時と同じでよい。
シリコン層２００とシリコン層２０１は、側壁がシリコン酸化膜残１３２で覆われるように膜厚が調節される。また、シリコン層２００とシリコン層２０１によるｐｎ接合の接合面に垂直な方向の、シリコン層２００とシリコン層２０１の合計幅が、このｐｎ接合間に形成される空乏層幅よりも大きくなるように膜厚が調整されている。これにより、基板電流の発生をより抑制可能となる。

なお、エピタキシャル成長前にはウェル１０１表面の自然酸化膜除去などの前処理が実施される。
図２０（Ａ）は、図１９（Ａ）の次の工程における断面図であり、図２０（Ｂ）は、図１９（Ｂ）の次の工程における断面図である。

エピタキシャル成長後、たとえば、ＨＦ溶液によるウェットエッチングにより、シリコン酸化膜残１３２の表面の露出部分が、１０〜２０ｎｍ相当エッチングされる。ＨＦ溶液によるウェットエッチングの条件は、たとえば、濃度が０．３〜０．７ｗｔ％、時間が５〜１５ｍｉｎである。この結果、エクステンション領域１０３の側壁が表面に露出する。

図２１（Ａ）は、図２０（Ａ）の次の工程における断面図であり、図２１（Ｂ）は、図２０（Ｂ）の次の工程における断面図である。
シリコン酸化膜残１３２やサイドウォール１０７をハードマスクとして、たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3で、シリコン層２０２が厚さ２５〜３５ｎｍ程度追加でエピタキシャル成長される。この結果、シリコン層２０２とエクステンション領域１０３は単結晶結合することになる。なお、エピタキシャル成長前にはシリコン層２０２表面の自然酸化膜除去などの前処理が実施される。

この工程により、ソース／ドレイン領域となるシリコン層２０２が形成され、その底部にはシリコン層２００，２０１によるｐｎ接合が形成されることになる。
その後は、第２の実施の形態における図１３〜図１７と同様の工程により、以下のような構造が得られる。

図２２（Ａ）は、図２１（Ａ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図２２（Ｂ）は、図２１（Ｂ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。

サイドウォール２２１，２２２は、図１５、図１６に示したような工程により形成される。ニッケルシリサイド層２３０，２３１，２３２、シリコン窒化膜２３３、シリコン酸化膜２３４、コンタクトプラグ２３５、シェアドコンタクト２３６は、図１７に示した工程で説明したように形成される。また、図２２（Ａ）には、ウェル１０１において形成されるチャネル領域２３７が図示されている。チャネル領域２３７の深さは約１０ｎｍ程度である。

上記工程により製造された半導体装置によれば、第２の実施の形態の半導体装置の製造方法で生成された半導体装置と同様の効果が得られる。さらに、第３の実施の形態の半導体装置の製造方法では、図２０のようにウェットエッチングによりエクステンション領域１０３の側壁を露出させることで、容易かつ確実にエクステンション領域１０３を露出させることができる。

（第３の実施の形態の変形例）
図２３は、第３の実施の形態の半導体装置の変形例を示す断面図である。
図２３（Ａ）は、図２２（Ａ）に示した断面図に対応し、図２３（Ｂ）は、図２２（Ｂ）に示した断面図に対応している。

図２３（Ａ），（Ｂ）に示されている半導体装置では、サイドウォール１０７が、図２２（Ａ），（Ｂ）に示されている半導体装置よりも幅が狭く形成されている。たとえば、サイドウォール１０７は、幅が５ｎｍ程度になるように形成されている。

これにより、エクステンション領域１０３のゲート長方向の幅が狭くなり、エクステンション領域１０３がボディ領域となるウェル１０１と直接接する面積を小さくすることができる。

その結果、エクステンション領域１０３とウェル１０１間の寄生容量及びリーク電流を抑制することができる。つまり、サイドウォール１０７の幅により、上記寄生容量、及びリーク電流を制御することができる。

ＤｔＭＯＳトランジスタにおいて、基板電流のパスとしては、ソース−ボディ間の２つのダイオードが考えられる。１つはチャネル−ソース間ダイオード（Ｄ１）で、もう１つはチャネル領域を除くボディ-ソース間ダイオード（Ｄ２）である。

ＤｔＭＯＳトランジスタのソース−ボディ間のリーク電流（基板電流）について議論している特許文献３では、Ｄ１，Ｄ２の単位面積当たりの逆飽和電流密度Ｊｓ１，Ｊｓ２を下記の式で表している。

Ｊｓ１＝ｑ｛√（Ｄｐ／τｐ）｝（ｎ_i-Si ²／Ｎｄ−）＋ｑ｛√（Ｄｎ／τｎ）｝（ｎ_i-Si ²／Ｎａ）（１）
Ｊｓ２＝ｑ｛√（Ｄｐ／τｐ）｝（ｎ_i-Si ²／Ｎｄ＋）＋ｑ｛√（Ｄｎ／τｎ）｝（ｎ_i-Si ²／Ｎａ）（２）
上式で、ｑは電荷素量、Ｄｐはホールの拡散定数、Ｄｎは電子の拡散定数、τｐはホールの寿命、τｎは電子の寿命、ｎ_i-Siは真性キャリア密度を示している。また、Ｎｄ−はＳｉチャネルのドナー濃度、Ｎａはソース／ドレイン領域のアクセプタ濃度、Ｎｄ＋はＳｉボディ領域のドナー濃度を示している。

式（１）の右辺第１項はホール電流を示し、基板電流には寄与しない。また、式（１）の右辺第２項は電子電流を示し、ｎ_i-Si＜＜Ｎａであるため、無視できるほど小さい。
したがって、基板電流への寄与はＤ２が大部分を占め、Ｄ１は無視できるほど小さいと考えられる。つまり、チャネル領域を除くボディ領域とソース領域（エクステンションを含む）の接触領域をいかに減らすかが重要で、仮に完全に隔離できれば基板電流は流れなくなり、動作耐圧を飛躍的に改善できると考えられる。

図２２（Ａ）と図２３（Ａ）を見比べればわかるように、図２３（Ａ）のほうが上記Ｄ２に相当するエクステンション領域１０３とボディ領域となるウェル１０１との接触部分が明らかに小さい。この結果、図２３（Ａ）の構造ではソース−ボディ間のリーク電流が大幅に抑制され、動作耐圧を大きくすることができると考えられる。

ただし、ゲート絶縁膜１０５をエッチングダメージから保護するために、サイドウォール１０７の幅は５ｎｍ未満にはならないようにすることが望ましい。
（第４の実施の形態）
次に、第４の実施の形態の半導体装置及びその製造方法を説明する。

第４の実施の形態では、エクステンション領域とソース／ドレイン領域の接触面積を自己整合的に制御できるようにして、プロセスばらつきの影響を抑え、電気特性にばらつきが生じることを抑制する方法が示される。

なお、第２の実施の形態の半導体装置と同じ要素については、同一の符号を付して説明する。
図２４〜図３４は、第４の実施の形態の半導体装置の製造方法を説明する図である。

図２４は、第４の実施の形態の半導体装置の製造方法の一工程における断面図である。
図２４（Ａ）は、図３（Ａ）に示した断面図に対応し、図２４（Ｂ）は、図３（Ｂ）に示した断面図に対応している。

図２４（Ａ），（Ｂ）に示すように、第４の実施の形態の半導体装置の製造方法では、図３（Ａ），（Ｂ）に示した第２の実施の形態のサイドウォール１０７よりも幅が狭い（たとえば、５〜７ｎｍ）サイドウォール３００が形成される。これは、図３に示した工程で、追加のシリコン窒化膜によるサイドウォールを形成しない場合に相当する。

図２５（Ａ）は、図２４（Ａ）の次の工程における断面図であり、図２５（Ｂ）は、図２４（Ｂ）の次の工程における断面図である。
プラズマＣＶＤにより、厚さ２５〜３５ｎｍ程度のシリコン酸化膜３１０が、図２４の工程までで得られた構造物上の全面に成膜される。その後、ｎチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク３１１が形成される。ｐチャネル型ＭＯＳ領域（図示せず）、ウェルタップ領域１０４などはフォトレジストマスク３１１で覆われる。シリコン酸化膜３１０の成膜には、たとえば、ＳｉＨ４とＮ２Ｏなどの混合ガスが用いられる。高周波電力は、たとえば、５００〜６００Ｗ程度である。成膜温度は、たとえば、３５０〜４５０℃程度である。

図２６（Ａ）は、図２５（Ａ）の次の工程における断面図であり、図２６（Ｂ）は、図２５（Ｂ）の次の工程における断面図である。
フォトレジストマスク３１１の形成後、フォトレジストマスク３１１の開口部分のシリコン酸化膜３１０が、異方性ドライエッチングで、たとえば、２５〜３５ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残３１２が形成される。

図２５に示した工程でプラズマＣＶＤを用いた場合、段差ではシリコン酸化膜３１０の膜厚が均一にならず、側壁上のほうが水平の平面上よりも膜厚が薄くなる。したがって、形成されるシリコン酸化膜残３１２によるサイドウォールの幅は１０〜２０ｎｍ程度となる。その後、アッシングなどでフォトレジストマスク３１１が除去される。なお、図２６（Ｂ）に示されているように、フォトレジストマスク３１１の下にあってエッチングされなかったシリコン酸化膜残３１３が残る。

図２７（Ａ）は、図２６（Ａ）の次の工程における断面図であり、図２７（Ｂ）は、図２６（Ｂ）の次の工程における断面図である。
フォトレジストマスク３１１の除去後、シリコン酸化膜残３１２やＳＴＩ１０２をハードマスクとして、異方性ドライエッチングにより、ソース／ドレイン領域の形成予定箇所が加工される。これにより、たとえば、深さ１１０〜１３０ｎｍ程度の溝３２０が形成される。このときゲート電極１０６なども多少エッチングされる。

図２８（Ａ）は、図２７（Ａ）の次の工程における断面図であり、図２８（Ｂ）は、図２７（Ｂ）の次の工程における断面図である。
溝３２０の形成後、たとえば、ＨＦ溶液を用いて、シリコン酸化膜残３１２が１０〜２０ｎｍ相当のウェットエッチングで除去される。

図２９（Ａ）は、図２８（Ａ）の次の工程における断面図であり、図２９（Ｂ）は、図２８（Ｂ）の次の工程における断面図である。
シリコン酸化膜残３１２の除去後、図２８の工程までで形成された構造物上の全面に、たとえば、上述の条件の減圧ＣＶＤで、厚さ１０〜２０ｎｍ程度のシリコン酸化膜３３０が成膜される。その後、ｎチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク３３１が形成される。ｐチャネル型ＭＯＳ領域（図示せず）、ウェルタップ領域１０４などはフォトレジストマスク３３１で覆われる。

図３０（Ａ）は、図２９（Ａ）の次の工程における断面図であり、図３０（Ｂ）は、図２９（Ｂ）の次の工程における断面図である。
フォトレジストマスク３３１の形成後、フォトレジストマスク３３１の開口部分のシリコン酸化膜３３０が、異方性ドライエッチングで、たとえば、１０〜２０ｎｍ相当エッチバックされる。その結果、幅が１０〜２０ｎｍ程度のサイドウォール状のシリコン酸化膜残３３２，３３３が形成される。また、フォトレジストマスク３３１の下にはエッチングされなかったシリコン酸化膜残３３４が残る。その後、アッシングなどでフォトレジストマスク３３１が除去される。

図３１（Ａ）は、図３０（Ａ）の次の工程における断面図であり、図３１（Ｂ）は、図３０（Ｂ）の次の工程における断面図である。
フォトレジストマスク３３１の除去後、シリコン酸化膜残３３２，３３３をハードマスクとして、溝３２０に露出したウェル１０１上に、下記の順番で高濃度不純物添加シリコンが選択エピタキシャル成長される。

（１）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層３４０が、厚さ２５〜３５ｎｍ程度エピタキシャル成長される。
（２）たとえば、Ｂの濃度が１×１０¹⁹ｃｍ^-3〜６×１０²⁰ｃｍ^-3のｐ＋型のシリコン層３４１が、厚さ２５〜３５ｎｍ程度エピタキシャル成長される。

（３）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層３４２が、厚さ５５〜６５ｎｍ程度エピタキシャル成長される。
エピタキシャル成長に用いる混合ガスや、成膜温度は、第２の実施の形態の半導体装置の製造方法におけるシリコン層１４０〜１４２の形成時と同じでよい。

シリコン層３４０とシリコン層３４１は、側壁がシリコン酸化膜残３３３で覆われるように膜厚が調節される。また、シリコン層３４０とシリコン層３４１によるｐｎ接合の接合面に垂直な方向の、シリコン層３４０とシリコン層３４１の合計幅が、このｐｎ接合間に形成される空乏層幅よりも大きくなるように膜厚が調整されている。

これにより、基板電流の発生をより抑制可能となる。また、シリコン層３４２は、上端面がエクステンション領域１０３の上端面と同じか、それ以上になるように膜厚を調整することが好ましい。

なお、エピタキシャル成長前にはウェル１０１表面の自然酸化膜除去などの前処理が実施される。
図３２（Ａ）は、図３１（Ａ）の次の工程における断面図であり、図３２（Ｂ）は、図３１（Ｂ）の次の工程における断面図である。

エピタキシャル成長後、たとえば、ＨＦ溶液によるウェットエッチングにより、シリコン酸化膜残３３２が１０〜２０ｎｍ相当エッチングされ、除去される。
この結果、エクステンション領域１０３の上面が表面に露出する。露出する部分はシリコン酸化膜残３３２の幅により自己整合的に制御できる。

図３３（Ａ）は、図３２（Ａ）の次の工程における断面図であり、図３３（Ｂ）は、図３２（Ｂ）の次の工程における断面図である。
ＳＴＩ１０２、シリコン酸化膜残３３３、サイドウォール３００をハードマスクとして、たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3で、ｎ＋型のシリコン層３４２が厚さ１５〜２５ｎｍ程度追加でエピタキシャル成長される。この結果、シリコン層３４２とエクステンション領域１０３は単結晶結合することになる。なお、エピタキシャル成長前にはシリコン層３４２表面の自然酸化膜除去などの前処理が実施される。

この工程により、ソース／ドレイン領域となるシリコン層３４２が形成され、その底部にはシリコン層３４０，３４１によるｐｎ接合が形成されることになる。
その後は、第２の実施の形態における図１３〜図１７と同様の工程により、以下のような構造が得られる。

図３４（Ａ）は、図３３（Ａ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図３４（Ｂ）は、図３３（Ｂ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。

サイドウォール３６１，３６２は、図１５、図１６に示したような工程により形成される。ニッケルシリサイド層３７０，３７１，３７２、シリコン窒化膜３７３、シリコン酸化膜３７４、コンタクトプラグ３７５、シェアドコンタクト３７６は、図１７に示した工程で説明したように形成される。

上記工程により製造された半導体装置によれば、第２の実施の形態の半導体装置の製造方法で生成された半導体装置と同様の効果が得られる。さらに、図３２に示した工程で説明したように、エクステンション領域１０３の上面の露出する部分を、シリコン酸化膜残３３２の幅により制御できる。そのため、エクステンション領域１０３とソース／ドレイン領域の接触面積が自己整合的に制御できるようになり、プロセスばらつきの影響が抑えられ、電気特性にばらつきが生じることを抑制することができる。

（第５の実施の形態）
次に、第５の実施の形態の半導体装置及びその製造方法を説明する。
第４の実施の形態の半導体装置と同じ要素については、同一の符号を付して説明する。図２４に示した工程までは、第４の実施の形態の半導体装置の製造方法と同じである。

図３５〜図４６は、第５の実施の形態の半導体装置の製造方法を説明する図である。
図３５は、第５の実施の形態の半導体装置の製造方法の一工程における断面図である。
図３５（Ａ）は、図２４（Ａ）の次の工程における断面図であり、図３５（Ｂ）は、図２４（Ｂ）の次の工程における断面図である。

たとえば、上述と同じ混合ガス、高周波電力、成膜温度を用いたプラズマＣＶＤにより、図２５に示した工程よりも薄い、たとえば、厚さ１５〜２５ｎｍ程度のシリコン酸化膜４００が成膜される。その後、ｎチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク４０１が形成される。ｐチャネル型ＭＯＳ領域（図示せず）、ウェルタップ領域１０４などはフォトレジストマスク４０１で覆われている。

図３６（Ａ）は、図３５（Ａ）の次の工程における断面図であり、図３６（Ｂ）は、図３５（Ｂ）の次の工程における断面図である。
フォトレジストマスク４０１の形成後、フォトレジストマスク４０１の開口部分のシリコン酸化膜４００が、異方性ドライエッチングで、たとえば、１５〜２５ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残４０２が形成される。

図３５に示した工程でプラズマＣＶＤを用いた場合、段差ではシリコン酸化膜４００の膜厚が均一にならず、側壁上のほうが水平の平面上よりも膜厚が薄くなる。したがって、形成されるシリコン酸化膜残４０２によるサイドウォールの幅は５〜１５ｎｍ程度となる。その後、アッシングなどでフォトレジストマスク４０１が除去される。なお、図３６（Ｂ）に示されているように、フォトレジストマスク４０１の下にありエッチングされなかったシリコン酸化膜残４０３が残る。

図３７（Ａ）は、図３６（Ａ）の次の工程における断面図であり、図３７（Ｂ）は、図３６（Ｂ）の次の工程における断面図である。
ＳＴＩ１０２やシリコン酸化膜残４０２をハードマスクとして、エッチングレートが結晶面方位依存性をもつ有機アルカリエッチャントなどを用いたウェットエッチングにより、ソース／ドレイン領域の形成予定箇所が加工される。これにより、図３７（Ａ）に示されているように、深さ方向に対して幅が狭くなるテーパー形状の溝４１０が形成される。

エッチングレートが結晶面方位依存性をもつ有機アルカリエッチャントとしては、たとえば、ＴＭＡＨ（水酸化テトラメチルアンモニウム）などが用いられる。
ウェル１０１やエクステンション領域１０３が形成されるシリコン基板が（００１）面を表面としている場合、たとえば、ＴＭＡＨを用いると、そのシリコン基板の主面に対してθ＝約５６°となるテーパー形状で溝４１０が形成される。その溝４１０は、シリコン基板の（１１１）面を露出させる。溝４１０の深さは、たとえば、２５〜３５ｎｍ程度である。

図３８（Ａ）は、図３７（Ａ）の次の工程における断面図であり、図３８（Ｂ）は、図３７（Ｂ）の次の工程における断面図である。
溝４１０の形成後、たとえば、上述と同じ混合ガス、高周波電力、成膜温度を用いた減圧ＣＶＤで、厚さ５〜１５ｎｍ程度のシリコン酸化膜４２０が、図３７の工程までで形成された構造物上の全面に成膜される。

図３９（Ａ）は、図３８（Ａ）の次の工程における断面図であり、図３９（Ｂ）は、図３８（Ｂ）の次の工程における断面図である。
シリコン酸化膜４２０の成膜後、シリコン酸化膜４２０が、異方性ドライエッチングで、たとえば、１５〜２５ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残４２１が形成される。テーパー形状のシリコン面のうち、エクステンション領域１０３の表面はシリコン酸化膜残４２１で覆われるが、その他の領域のシリコン酸化膜４２０は除去される。

図４０（Ａ）は、図３９（Ａ）の次の工程における断面図であり、図４０（Ｂ）は、図３９（Ｂ）の次の工程における断面図である。
シリコン酸化膜残４０３，４２１をハードマスクとして、異方性ドライエッチングにより、ソース／ドレイン領域の形成予定箇所が加工される。これにより、たとえば、深さ１１０〜１３０ｎｍ程度の溝４３０が形成される。このときゲート電極１０６なども多少エッチングされる。

図４１（Ａ）は、図４０（Ａ）の次の工程における断面図であり、図４１（Ｂ）は、図４０（Ｂ）の次の工程における断面図である。
溝４３０の形成後、たとえば、ＨＦ溶液を用いて、シリコン酸化膜残４０２，４０３，４２１が１５〜２５ｎｍ相当のウェットエッチングで除去される。

図４２（Ａ）は、図４１（Ａ）の次の工程における断面図であり、図４２（Ｂ）は、図４１（Ｂ）の次の工程における断面図である。
シリコン酸化膜残４０２，４０３，４２１の除去後、たとえば、上述と同じ混合ガス、高周波電力、成膜温度を用いた減圧ＣＶＤで、厚さ１０〜２０ｎｍ程度のシリコン酸化膜４４０が、図４１の工程までで形成された構造物上の全面に成膜される。その後、ｎチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク４４１が形成される。ｐチャネル型ＭＯＳ領域（図示せず）、ウェルタップ領域１０４などはフォトレジストマスク４４１で覆われている。

図４３は、第５の実施の形態の半導体装置の製造方法の一工程における平面図である。
また、図４４は、第５の実施の形態の半導体装置の製造方法の一工程における断面図である。図４３のＡ−Ａ線における矢印方向から見た断面図が図４４（Ａ）であり、図４３のＢ−Ｂ線における矢印方向から見た断面図が図４４（Ｂ）である。

フォトレジストマスク４４１の形成後、フォトレジストマスク４４１の開口部分のシリコン酸化膜４４０が、異方性ドライエッチングで、たとえば、１５〜２５ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残４４２，４４３が形成される。また、エクステンション領域１０３の斜面部分（テーパー形状の溝４１０の形成時にエッチングされた部分）が露出する。

その後、アッシングなどでフォトレジストマスク４４１が除去される。なお、図４４（Ｂ）に示されているように、フォトレジストマスク４４１の下にありエッチングされなかったシリコン酸化膜残４４４が残る。

図４３、図４４のように、ソース／ドレイン領域の形成予定箇所に形成される溝４３０の側壁部分が、絶縁体であるシリコン酸化膜残４４３で覆われている。これにより、後の工程で、ボディ領域となるウェル１０１とソース／ドレイン領域の側壁との間に絶縁体が形成されることになる。

図４５（Ａ）は、図４４（Ａ）の次の工程における断面図であり、図４５（Ｂ）は、図４４（Ｂ）の次の工程における断面図である。
フォトレジストマスク４４１の除去後、ＳＴＩ１０２、シリコン酸化膜残４４２，４４３をハードマスクとして、溝４３０に露出したウェル１０１上に、下記の順番で高濃度不純物添加シリコンが選択エピタキシャル成長される。

（１）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層４５０が、厚さ２５〜３５ｎｍ程度エピタキシャル成長される。
（２）たとえば、Ｂの濃度が１×１０¹⁹ｃｍ^-3〜６×１０²⁰ｃｍ^-3のｐ＋型のシリコン層４５１が、厚さ２５〜３５ｎｍ程度エピタキシャル成長される。

（３）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層４５２が、厚さ７５〜８５ｎｍ程度エピタキシャル成長される。
エピタキシャル成長に用いる混合ガスや、成膜温度は、第２の実施の形態の半導体装置の製造方法におけるシリコン層１４０〜１４２の形成時と同じでよい。

シリコン層４５０とシリコン層４５１は、側壁がシリコン酸化膜残４４３で覆われるように膜厚が調節される。また、シリコン層４５０とシリコン層４５１によるｐｎ接合の接合面に垂直な方向の、シリコン層４５０とシリコン層４５１の合計幅が、このｐｎ接合間に形成される空乏層幅よりも大きくなるように膜厚が調整されている。これにより、基板電流の発生をより抑制可能となる。

また、シリコン層４５２は、エクステンション領域１０３と単結晶結合している。
なお、エピタキシャル成長前にはウェル１０１表面の自然酸化膜除去などの前処理が実施される。

この工程により、ソース／ドレイン領域となるシリコン層４５２が形成され、その底部にはシリコン層４５０，４５１によるｐｎ接合が形成されることになる。
その後は、第２の実施の形態における図１３〜図１７と同様の工程により、以下のような構造が得られる。

図４６は、第５の実施の形態の半導体装置の製造方法の一工程における断面図である。
図４６（Ａ）は、図４５（Ａ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図４６（Ｂ）は、図４５（Ｂ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。

サイドウォール４７１，４７２は、ＨＦ溶液などによりシリコン酸化膜残４４２，４４４を除去後に、図１５、図１６に示したような工程により形成される。ニッケルシリサイド層４８０，４８１，４８２、シリコン窒化膜４８３、シリコン酸化膜４８４、コンタクトプラグ４８５、シェアドコンタクト４８６は、図１７に示した工程で説明したように形成される。

上記工程により製造された半導体装置によれば、第２の実施の形態の半導体装置の製造方法で生成された半導体装置と同様の効果が得られる。さらに、図３７に示した工程で説明したように、結晶面方位依存性を有するエッチャントを用いたウェットエッチングにより、エクステンション領域１０３の表面を露出させることで、再現性良く露出面を得ることができる。そのため、エクステンション領域１０３とソース／ドレイン領域の接触面積のプロセスばらつきの影響が抑えられ、電気特性にばらつきが生じることを抑制することができる。

第１〜第５の実施の形態の半導体装置は、ソース／ドレイン領域底面とボディの間にｐｎ接合を設けてポテンシャル障壁を有していたが、以下に示す第６及び第７の実施の形態の半導体装置は、この部分にｐｎ接合ではなく絶縁体を有する。

（第６の実施の形態）
第２の実施の形態の半導体装置と同じ要素については、同一の符号を付して説明する。
図４に示した工程までは、第２の実施の形態の半導体装置の製造方法と同じである。

図４７〜図５５は、第６の実施の形態の半導体装置の製造方法を説明する図である。
図４７（Ａ）は、図４（Ａ）の次の工程における断面図であり、図４７（Ｂ）は、図４（Ｂ）の次の工程における断面図である。

異方性ドライエッチングにより、図４（Ａ）に示したフォトレジストマスク１１１の開口部分のシリコン酸化膜（ＳＴＩ１０２を含む）が、たとえば、４５〜５５ｎｍ相当エッチバックされる。その後、アッシングなどでフォトレジストマスク１１１が除去される。

図４８（Ａ）は、図４７（Ａ）の次の工程における断面図であり、図４８（Ｂ）は、図４７（Ｂ）の次の工程における断面図である。
シリコン酸化膜残１１２の除去後、ＳＴＩ１０２、サイドウォール１０７をハードマスクとして、異方性ドライエッチングにより、ソース／ドレイン領域のシリコンが加工される。これにより、たとえば、深さ８５〜９５ｎｍ程度の溝５００が形成される。このときゲート電極１０６なども多少エッチングされる。

図４９（Ａ）は、図４８（Ａ）の次の工程における断面図であり、図４９（Ｂ）は、図４８（Ｂ）の次の工程における断面図である。
溝５００の形成後、たとえば、上述したような条件の減圧ＣＶＤで、厚さ１０〜２０ｎｍ程度のシリコン酸化膜５１０が、図４８の工程までで形成された構造物上の全面に成膜される。その後、ｎチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク５１１が形成される。ｐチャネル型ＭＯＳ領域（図示せず）、ウェルタップ領域１０４などはフォトレジストマスク５１１で覆われている。

図５０（Ａ）は、図４９（Ａ）の次の工程における断面図であり、図５０（Ｂ）は、図４９（Ｂ）の次の工程における断面図である。
フォトレジストマスク５１１の形成後、フォトレジストマスク５１１の開口部分のシリコン酸化膜５１０が、異方性ドライエッチングで、たとえば、１０〜２０ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残５１２が形成される。また、フォトレジストマスク５１１の下にはエッチングされなかったシリコン酸化膜残１３３が残る。

このときの平面図は、図１０に示したものと同様になる。
図５１（Ａ）は、図５０（Ａ）の次の工程における断面図であり、図５１（Ｂ）は、図５０（Ｂ）の次の工程における断面図である。

シリコン酸化膜残５１２，５１３の形成後、フォトレジストマスク５１１の開口部分のシリコン酸化膜（シリコン酸化膜残５１２、ＳＴＩ１０２を含む）が、さらに、異方性ドライエッチングで、たとえば、１０〜２０ｎｍ相当エッチバックされる。その後、アッシングなどにより、フォトレジストマスク５１１が除去される。そして、さらにシリコン酸化膜が、異方性ドライエッチングにより、たとえば、１０〜２０ｎｍ程度エッチングされ、エクステンション領域１０３の側壁が表面に露出する。ここでシリコン酸化膜残５１３は除去される。

図５２（Ａ）は、図５１（Ａ）の次の工程における断面図であり、図５２（Ｂ）は、図５１（Ｂ）の次の工程における断面図である。
図５２に示されている工程では、サイドウォール１０７やシリコン酸化膜残５１２をハードマスクとして、溝５００に露出したウェル１０１上に、下記の順番でエピタキシャル成長が行われる。

（１）たとえば、Ｇｅ（ゲルマニウム）の原子濃度が１５〜２５％のシリコンゲルマニウム混晶層５２０が、厚さ２５〜３５ｎｍ程度でエピタキシャル成長される。
成膜には、たとえば、ＳｉＨ４とＧｅＨ４（ゲルマン）などの混合ガスが用いられる。成膜温度は、たとえば、４００〜７００℃程度である。

（２）たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層５２１が、厚さ７５〜８５ｎｍ程度でエピタキシャル成長される。
成膜には、たとえば、ＳｉＨ４とＰＨ３などの混合ガスが用いられる。成膜温度は、たとえば、４００〜７００℃程度である。

シリコンゲルマニウム混晶層５２０は、ボディ領域となるウェル１０１に面した側壁がシリコン酸化膜残５１２で覆われるように膜厚が調節される。また、シリコン層５２１は、エクステンション領域１０３と単結晶結合している。

なお、エピタキシャル成長前にはウェル１０１表面の自然酸化膜除去などの前処理が実施される。
また、使用するエピタキシャル成長層としては、シリコンゲルマニウム混晶層に限定されず、後述の選択ウェットエッチングにより除去できるようなものであればよい。

図５３（Ａ）は、図５２（Ａ）の次の工程における断面図であり、図５３（Ｂ）は、図５２（Ｂ）の次の工程における断面図である。
エピタキシャル成長後、たとえば、ＨＦ溶液を用いて、シリコン酸化膜残１１３が５〜１５ｎｍ相当のウェットエッチングで除去される。

図５４（Ａ）は、図５３（Ａ）の次の工程における断面図であり、図５４（Ｂ）は、図５３（Ｂ）の次の工程における断面図である。
シリコン酸化膜残１１３の除去後、たとえば、ＨＦ、Ｈ２Ｏ２（過酸化水素）、ＣＨ３ＣＯＯＨ（酢酸）の混合溶液を用いた選択ウェットエッチングにより、シリコンゲルマニウム混晶層５２０が除去される。これにより、空洞５３０が現れる。

ＨＦ、Ｈ２Ｏ２、ＣＨ３ＣＯＯＨの混合溶液は、Ｓｉに対するシリコンゲルマニウム混晶のエッチング選択比が、たとえば、１６０程度のものが用いられる。
その後は、第２の実施の形態における図１４〜図１７と同様の工程により、以下のような構造が得られる。

図５５（Ａ）は、図５４（Ａ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図５５（Ｂ）は、図５４（Ｂ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。

図５４（Ａ）に示したような空洞５３０は、シリコン酸化膜５４１によって充填されている。シリコン酸化膜５４１は、図１５に示したような工程の際に充填される。なお、空洞５３０は、シリコン酸化膜５４１で完全に埋め込まなくてもよい。サイドウォール５５１，５５２は、図１５、図１６に示したような工程により形成される。ニッケルシリサイド層５６０，５６１，５６２、シリコン窒化膜５６３、シリコン酸化膜５６４、コンタクトプラグ５６５、シェアドコンタクト５６６は、図１７に示した工程で説明したように形成される。

上記工程により製造された半導体装置によれば、第２の実施の形態の半導体装置の製造方法で生成された半導体装置と同様の効果が得られる。
（第７の実施の形態）
第２の実施の形態の半導体装置と同じ要素については、同一の符号を付して説明する。

図２，３に示した工程までは、第２の実施の形態の半導体装置の製造方法と同じである。
図５６〜図６７は第７の実施の形態の半導体装置の製造方法を説明する図である。

図５６は、第７の実施の形態の半導体装置の製造方法の一工程における断面図である。
図５６（Ａ）は、図３（Ａ）の次の工程における断面図であり、図５６（Ｂ）は、図３（Ｂ）の次の工程における断面図である。

たとえば、上述したような条件のプラズマＣＶＤで厚さ２５〜３５ｎｍ程度のシリコン酸化膜６００が成膜される。その後、ｎチャネル型ＭＯＳトランジスタの活性領域以外の部分を覆い隠すフォトレジストマスク６０１が形成される。ｐチャネル型ＭＯＳ領域（図示せず）、ウェルタップ領域１０４などはフォトレジストマスク６０１で覆われる。

図５７（Ａ）は、図５６（Ａ）の次の工程における断面図であり、図５７（Ｂ）は、図５６（Ｂ）の次の工程における断面図である。
異方性ドライエッチングにより、フォトレジストマスク６０１の開口部分のシリコン酸化膜６００（ＳＴＩ１０２を含む）が、たとえば、４５〜５５ｎｍ相当エッチバックされる。その後、アッシングなどでフォトレジストマスク６０１が除去される。さらに、ＨＦ溶液を用いたウェットエッチングにより、シリコン酸化膜残６０２以外の部分が除去される。シリコン酸化膜残６０２も多少エッチングされている。

図５８（Ａ）は、図５７（Ａ）の次の工程における断面図であり、図５８（Ｂ）は、図５７（Ｂ）の次の工程における断面図である。
ウェットエッチング後、たとえば、上述したような条件の減圧ＣＶＤで、厚さ５〜１５ｎｍ程度のシリコン酸化膜６１０が、図５７の工程までで形成された構造物上の全面に成膜される。

図５９（Ａ）は、図５８（Ａ）の次の工程における断面図であり、図５９（Ｂ）は、図５８（Ｂ）の次の工程における断面図である。
シリコン酸化膜６１０の成膜後、異方性ドライエッチングにより、シリコン酸化膜６１０が、たとえば、５〜１５ｎｍ相当エッチバックされる。その結果、サイドウォール状のシリコン酸化膜残６１１，６１２が形成される。

図６０（Ａ）は、図５９（Ａ）の次の工程における断面図であり、図６０（Ｂ）は、図５９（Ｂ）の次の工程における断面図である。
シリコン酸化膜残６１１，６１２の形成後、異方性ドライエッチングとＴＭＡＨなどの有機アルカリウェットエッチングの組み合わせにより、ソース／ドレイン領域の形成予定箇所の側面が、ゲート電極１０６下部のウェル１０１に食い込むように加工される。

最初の異方性ドライエッチングでは、垂直にエッチングが行われる。その後、ＴＭＡＨなどの有機アルカリウェットエッチングにより、深さ方向に幅が広がり、ゲート側に食い込むようなテーパー形状がある深さまで形成された後、深さ方向に幅が狭まるようなテーパー形状が形成される。これにより、２つの（１１１）面が現れる。溝６２０の深さは、たとえば、６５〜７５ｎｍ程度とする。また、このときゲート電極１０６なども多少エッチングされる。また、シリコン酸化膜残６１２は除去される。

図６１（Ａ）は、図６０（Ａ）の次の工程における断面図であり、図６１（Ｂ）は、図６０（Ｂ）の次の工程における断面図である。
溝６２０の形成後、シリコン酸化膜残６１１をハードマスクとして、溝６２０に露出したウェル１０１上に、たとえば、Ｇｅの原子濃度が１５〜２５％程度のシリコンゲルマニウム混晶層６３０が、厚さ６５〜７５ｎｍ程度でエピタキシャル成長される。

成膜には、たとえば、ＳｉＨ４とＧｅＨ４などの混合ガスが用いられる。成膜温度は、たとえば、４００〜７００℃程度である。
なお、使用するエピタキシャル成長層としては、シリコンゲルマニウム混晶層に限定されず、後述の選択ウェットエッチングにより除去できるようなものであればよい。

図６２（Ａ）は、図６１（Ａ）の次の工程における断面図であり、図６２（Ｂ）は、図６１（Ｂ）の次の工程における断面図である。
エピタキシャル成長後、たとえば、ＨＦ溶液を用いたウェットエッチングで、シリコン酸化膜残６１１が除去される。

図６３（Ａ）は、図６２（Ａ）の次の工程における断面図であり、図６３（Ｂ）は、図６２（Ｂ）の次の工程における断面図である。
シリコン酸化膜残６１１の除去後、サイドウォール１０７などをハードマスクとして、異方性ドライエッチングが行われる。これにより、ソース／ドレイン領域の形成予定箇所のシリコンゲルマニウム混晶層６３０が加工され、たとえば、深さ３５〜４５ｎｍ程度の溝６４０が形成される。

図６４（Ａ）は、図６３（Ａ）の次の工程における断面図であり、図６４（Ｂ）は、図６３（Ｂ）の次の工程における断面図である。
溝６４０の形成後、サイドウォール１０７などをハードマスクとして、溝６４０のシリコンゲルマニウム混晶層６３０上に、たとえば、Ｐの濃度が１×１０²⁰ｃｍ^-3〜２×１０²¹ｃｍ^-3のｎ＋型のシリコン層６５０が、エピタキシャル成長で形成される。エピタキシャル成長には、たとえば、ＳｉＨ４とＰＨ３などの混合ガスが用いられる。成膜温度は、たとえば、４００〜７００℃程度である。シリコン層６５０の厚さは、たとえば、３５〜４５ｎｍ程度である。

図６５（Ａ）は、図６４（Ａ）の次の工程における断面図であり、図６５（Ｂ）は、図６４（Ｂ）の次の工程における断面図である。
シリコン層６５０のエピタキシャル成長後、たとえば、ＨＦ溶液を用いた５〜１５ｎｍ相当のウェットエッチングで、シリコン酸化膜残６０２が除去される。

図６６（Ａ）は、図６５（Ａ）の次の工程における断面図であり、図６６（Ｂ）は、図６５（Ｂ）の次の工程における断面図である。
シリコン酸化膜残６０２の除去後、たとえば、ＨＦ、Ｈ２Ｏ２、ＣＨ３ＣＯＯＨの混合溶液を用いた選択ウェットエッチングにより、シリコンゲルマニウム混晶層６３０が除去される。これにより、空洞６６０が現れる。

ＨＦ、Ｈ２Ｏ２、ＣＨ３ＣＯＯＨの混合溶液は、シリコンに対するシリコンゲルマニウム混晶のエッチング選択比が、たとえば、１６０程度のものが用いられる
その後は、第２の実施の形態における図１４〜図１７と同様の工程により、以下のような構造が得られる。

図６７は、第７の実施の形態の半導体装置の製造方法の一工程における断面図である。
図６７（Ａ）は、図６６（Ａ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。図６７（Ｂ）は、図６６（Ｂ）に示した断面部分において、さらに工程を進め、コンタクトプラグ形成後の半導体装置の断面図を示している。

図６６（Ａ）に示したような空洞６６０は、シリコン酸化膜６７２によって充填されている。シリコン酸化膜６７２は、図１５に示したような工程の際に、充填される。なお、空洞６６０は、シリコン酸化膜６７２で完全に埋め込まなくてもよい。サイドウォール６８１，６８２は、図１５、図１６に示したような工程により形成される。ニッケルシリサイド層６９０，６９１，６９２、シリコン窒化膜６９３、シリコン酸化膜６９４、コンタクトプラグ６９５、シェアドコンタクト６９６は、図１７に示した工程で説明したように形成される。

上記工程により製造された半導体装置によれば、第２の実施の形態の半導体装置の製造方法で生成された半導体装置と同様の効果が得られる。さらに、第７の実施の形態の半導体装置の製造方法では、ソース／ドレイン領域の形成予定箇所の側面が、ゲート側に食い込む（えぐれる）ように加工される。これにより、絶縁体であるシリコン酸化膜６７２は、ゲート電極１０６の下部のウェル１０１に食い込むように形成される。

そのため、ウェル１０１とソース／ドレイン電極の一部となるエクステンション領域１０３との接触面積を小さくすることができる。これにより、基板電流をより抑制でき、動作耐圧を改善できる。

（第７の実施の形態の変形例）
図６８は、第７の実施の形態の半導体装置の１つめの変形例を示す断面図である。
図６８（Ａ）は、図６７（Ａ）に示した断面図に対応し、図６８（Ｂ）は、図６７（Ｂ）に示した断面図に対応している。

図６８（Ａ），（Ｂ）に示されている半導体装置では、サイドウォール１０７が、図６７（Ａ），（Ｂ）に示されている半導体装置よりも幅が狭く形成されている。たとえば、サイドウォール１０７は、幅が５ｎｍ程度になるように形成されている。

これにより、エクステンション領域１０３のゲート長方向の幅が狭くなり、エクステンション領域１０３がウェル１０１と接触する面積を小さくすることができるという、図２３に示した第３の実施の形態の変形例と同様の効果を有する。

さらに、図２３（Ａ）と図６８（Ａ）とを比べると、図６８（Ａ）では、ソース／ドレイン領域の側面がゲート側にえぐれるように加工されていることで、ウェル１０１とエクステンション領域１０３との接触面積がより小さい。

そのため、第７の実施の形態の半導体装置では、さらなる基板電流の抑制と、動作耐圧の改善ができる。
図６９は、第７の実施の形態の半導体装置の２つめの変形例を示す断面図である。図６９は、図６８（Ａ）に示した断面図に対応している。

図６９に示されている半導体装置では、サイドウォール１０７の幅を図６８に示した半導体装置と同じにしている。さらに、図６９に示されている半導体装置は、図６０に示した工程で形成されるサイドウォール状のシリコン酸化膜残６１１の幅を、図６８に示した半導体装置を製造する場合よりも狭く（たとえば、５ｎｍ程度）にして、上記の同様のプロセスで製造されている。

これにより、エクステンション領域１０３とボディ領域となるウェル１０１との接触面積をさらに小さくできる。図６９のようにエクステンション領域１０３がほぼチャネル領域６９７内に含まれるような構造の場合、ウェル１０１とソース／ドレイン電極とが完全に隔離されることになるため、動作耐圧の飛躍的な増大が期待できる。

以上、実施の形態に基づき、本発明の半導体装置及び半導体装置の製造方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１ 半導体装置
１０ ＭＯＳトランジスタ
１１ ＳＴＩ
１２ ディープＮウェル
１３ ボディ領域
１４ ソース／ドレイン領域
１５ ゲート電極
１６ コンタクト
１７ ｎ型領域
１８ ｐ型領域
１９ 絶縁体

Claims (9)

1. 基板と、
   前記基板に形成され、第１の導電型を有するボディ領域と、
   前記基板に形成され、前記第１の導電型とは異なる第２の導電型を有し、前記ボディ領域と第１のｐｎ接合を形成するトランジスタのソース領域及びドレイン領域と、
   前記基板上に形成され、前記ボディ領域と短絡される前記トランジスタのゲート電極と、
   前記ソース領域の底部または前記ドレイン領域の底部と前記ボディ領域との間の前記基板に形成され、前記第２の導電型を有する第１の領域と、
   前記ソース領域の底部または前記ドレイン領域の底部と前記第１の領域との間の前記基板に形成され、前記第１の導電型を有し、底部で前記第１の領域と第２のｐｎ接合を形成する第２の領域と、
   前記ソース領域または前記ドレイン領域の側壁の少なくとも一部と前記ボディ領域との間に配置された絶縁体と、
   を有することを特徴とする半導体装置。
2. 前記第２のｐｎ接合の側面は前記絶縁体により覆われており、前記ボディ領域と電気的に絶縁されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２のｐｎ接合に含まれる前記第１の領域と前記第２の領域との接合面に垂直な方向の、前記第１の領域と前記第２の領域の合計幅は、前記第１の領域と前記第２の領域との接合により形成される空乏層幅よりも大きいことを特徴とする請求項１または２に記載の半導体装置。
4. ゲート電極と第１の導電型を有するボディ領域とが短絡されているＭＯＳトランジスタを形成する際に、
   前記ＭＯＳトランジスタの前記第１の導電型とは異なる第２の導電型を有するソース領域またはドレイン領域の底部と前記ボディ領域との間に位置する前記第２の導電型を有する第１の領域と、前記ソース領域の底部または前記ドレイン領域の底部と前記第１の領域との間に位置する前記第１の導電型を有する第２の領域と、前記ソース領域または前記ドレイン領域の側壁の少なくとも一部と前記ボディ領域との間に位置する絶縁体と、を形成し、
   前記ソース領域または前記ドレイン領域と前記ボディ領域とにより第１のｐｎ接合を有し、
   前記第２の領域の底部と前記第１の領域とにより第２のｐｎ接合を有する
   ことを特徴とする半導体装置の製造方法。
5. 前記ボディ領域において、前記ソース領域または前記ドレイン領域の形成予定箇所をエッチングして溝を形成する工程と、
   前記溝の側壁に前記絶縁体を形成する工程と、
   前記溝の底部に露出した前記ボディ領域上に、前記第２の導電型の第１のシリコン層、前記第１の導電型の第２のシリコン層、前記第２の導電型の第３のシリコン層を順にエピタキシャル成長させる工程と、を有し、
   前記第１の領域は前記第１のシリコン層を有し、前記第２の領域は前記第２のシリコン層を有することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第３のシリコン層のエピタキシャル成長後に、ウェットエッチングにより前記ゲート電極の側壁に形成されたサイドウォールの側面を覆う前記絶縁体の一部を除去し、前記ゲート電極の下部に形成されるエクステンション領域の一部を露出させる工程と、
   前記第３のシリコン層を追加でエピタキシャル成長させて、露出した前記エクステンション領域の一部と電気的に接続させる工程と、
   を有することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記溝を形成する工程の前に、前記ゲート電極の側壁に第１のサイドウォールと第２のサイドウォールとを形成し、
   前記溝を形成する工程と、前記溝の側壁に前記絶縁体を形成する工程との間に、前記第２のサイドウォールを除去して、前記ゲート電極の下部から前記ソース領域または前記ドレイン領域の形成予定箇所にかけて形成されている前記エクステンション領域の上面の一部を露出させ、
   前記溝の側壁に前記絶縁体を形成する工程により前記絶縁体により覆われる前記エクステンション領域の前記上面の一部を、前記第３のシリコン層のエピタキシャル成長後の前記ウェットエッチングにより露出させる、
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記溝を形成する工程の前に、前記ゲート電極の側壁に第１のサイドウォールと第２のサイドウォールとを形成し、
   前記第２のサイドウォールをマスクとして、前記ソース領域または前記ドレイン領域の形成予定箇所に、エッチングレートが結晶面方位依存性をもつエッチャントを用いたウェットエッチングにより、深さ方向に幅が狭くなるテーパー形状溝を形成し、
   前記テーパー形状溝の側壁に露出するエクステンション領域の斜面を覆う第３のサイドウォールを形成し、
   前記溝を形成する工程後に、前記第２及び前記第３のサイドウォールを除去して、前記エクステンション領域の上面の一部及び前記斜面を露出させ、
   前記溝の側壁に前記絶縁体を形成する工程と、前記第１乃至前記第３のシリコン層をエピタキシャル成長させる工程との間に、前記溝の側壁に前記絶縁体を形成する工程により前記絶縁体により覆われる前記エクステンション領域の前記斜面をエッチングにより露出させることを特徴とする請求項５に記載の半導体装置の製造方法。
9. 前記第１のシリコン層と前記第２のシリコン層の接合面に垂直な方向の、前記第１のシリコン層と前記第２のシリコン層の合計幅は、前記第１のシリコン層と前記第２のシリコン層との接合により形成される空乏層幅よりも大きいことを特徴とする請求項５乃至８の何れか一項に記載の半導体装置の製造方法。
   

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