WO2011064891A1 - 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 - Google Patents

半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 Download PDF

Info

Publication number
WO2011064891A1
WO2011064891A1 PCT/JP2009/070132 JP2009070132W WO2011064891A1 WO 2011064891 A1 WO2011064891 A1 WO 2011064891A1 JP 2009070132 W JP2009070132 W JP 2009070132W WO 2011064891 A1 WO2011064891 A1 WO 2011064891A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon
region
insulating film
layer
silicon substrate
Prior art date
Application number
PCT/JP2009/070132
Other languages
English (en)
French (fr)
Inventor
真大 福田
吉田　英司
洋介 島宗
Original Assignee
富士通セミコンダクター株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通セミコンダクター株式会社 filed Critical 富士通セミコンダクター株式会社
Priority to PCT/JP2009/070132 priority Critical patent/WO2011064891A1/ja
Priority to JP2011543065A priority patent/JP5422669B2/ja
Publication of WO2011064891A1 publication Critical patent/WO2011064891A1/ja
Priority to US13/552,274 priority patent/US8709898B2/en
Priority to US14/206,085 priority patent/US9178034B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76272—Vertical isolation by lateral overgrowth techniques, i.e. ELO techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Definitions

  • the present invention generally relates to a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which an insulating structure is locally provided under a source / drain region.
  • a source region or a drain region is formed in a reverse conductivity type well constituting an element region.
  • the source region or the drain region is separated from the well by a pn junction formed at the interface between the source region and the well or the drain region and the well.
  • the MOS transistor having such a normal structure has a problem that the operation speed is lowered due to the parasitic capacitance associated with the pn junction, and a leak current is likely to be generated.
  • MOS transistor structure in which the well is separated from the source region or the drain region by an insulating structure such as an oxide film, a nitride film, or a void locally formed under the source or drain region in the element region has been proposed.
  • Such a MOS transistor structure is important because it has an effect of reducing junction capacitance and can reduce leakage current.
  • Patent Document 1 Patent Document 2, Non-Patent Document 1
  • a silicon layer epitaxially formed on a single crystal bulk silicon substrate through the SiGe mixed crystal layer is used as a channel region of a MOS transistor.
  • the silicon layer epitaxially grown on the bulk silicon substrate has a problem that crystal defects are easily introduced particularly when the silicon layer is formed on the SiGe mixed crystal layer.
  • the occurrence of crystal defects varies depending on the growth conditions of the Si layer and the SiGe mixed crystal layer and the film thickness of each layer, but regarding misfit dislocations generated from the interface between the SiGe mixed crystal layer and the silicon substrate, The higher the Ge concentration in the SiGe mixed crystal layer and the higher the deposition temperature of the SiGe mixed crystal layer, the more likely it will occur, and the generated misfit transition occurs in the silicon layer epitaxially grown on the SiGe mixed crystal layer. Extend.
  • the thickness of the SiGe mixed crystal layer must be suppressed to a critical thickness or less in order to suppress the introduction of crystal defects into the channel region.
  • oxygen and carbon remaining at the interface between the SiGe mixed crystal layer and the silicon substrate cause crystal defects to be introduced into the silicon epitaxial layer and must be avoided.
  • Non-Patent Document 1 After epitaxially growing a SiGe mixed crystal layer on a bulk silicon substrate, the SiGe mixed crystal layer is removed in a portion corresponding to the channel region, and a silicon epitaxial layer is grown thereon.
  • the surface of the channel region where the gate insulating film and the gate electrode are formed is recessed. See Non-Patent Document 1.
  • misalignment tends to occur when the gate electrode is formed by a photolithography process using a high resolution exposure system with a shallow focal depth.
  • the thermal oxidation rate on the silicon surface varies depending on the surface orientation of the surface.
  • the film thickness of the gate insulating film to be changed may vary depending on the position. In this way, if the gate electrode is further displaced in the state where the thickness of the gate insulating film varies depending on the position, the characteristics of the semiconductor device cannot be defined correctly.
  • the present invention proposes a process for using a bulk silicon substrate without processing in the channel region of a MOS transistor.
  • a silicon substrate is etched leaving a silicon substrate portion on which a channel region is formed, whereby first and second sides are formed on the first and second sides of the substrate portion.
  • Forming each trench filling each of the first and second trenches by epitaxial growth of a semiconductor layer and a silicon layer having etching selectivity with respect to silicon, respectively; and A semiconductor layer having etching selectivity is removed by selective etching with respect to the silicon layer and the silicon substrate, and voids are formed under the silicon layer on the first and second sides of the substrate portion.
  • a gate insulating film and a gate electrode are formed on the surface of a bulk silicon substrate that is not subjected to processing such as etching. Therefore, the channel region directly under the gate electrode is flat and no defects are introduced into the channel region. That is, according to a preferred embodiment, a bulk silicon substrate having good initial crystal quality can be used as the channel region, and the operating characteristics of the MOS transistor can be improved and the variation in characteristics can be reduced.
  • FIG. 6 is a cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 6 is a cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 6 is a cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 6 is a cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 6 is a sectional view (No. 5) showing the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 8 is a cross-sectional view (No. 6) illustrating the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 13 is a sectional view (No.
  • FIG. 8 is a sectional view (No. 8) showing the method for manufacturing the semiconductor device according to the first embodiment; It is sectional drawing (the 9) which shows the manufacturing method of the semiconductor device by 1st Embodiment. It is sectional drawing (the 10) which shows the manufacturing method of the semiconductor device by 1st Embodiment. It is sectional drawing (the 11) which shows the manufacturing method of the semiconductor device by 1st Embodiment. It is sectional drawing (the 12) which shows the manufacturing method of the semiconductor device by 1st Embodiment. It is sectional drawing (the 13) which shows the manufacturing method of the semiconductor device by 1st Embodiment.
  • FIG. 5 is a diagram (part 1) illustrating selective etching of a SiGe mixed crystal layer with respect to a silicon layer.
  • FIG. 5 is a diagram (part 2) illustrating selective etching of a SiGe mixed crystal layer with respect to a silicon layer.
  • FIG. 3 is a diagram (part 3) illustrating selective etching of a SiGe mixed crystal layer with respect to a silicon layer.
  • FIG. 4 is a diagram (part 4) illustrating selective etching of a SiGe mixed crystal layer with respect to a silicon layer. It is a cross-sectional photograph which shows the example of the selective etching of the SiGe mixed crystal layer with respect to a silicon layer. It is a graph which compares and shows the etching rate of a silicon layer and a SiGe mixed crystal layer.
  • FIG. 10 is a cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the second embodiment;
  • FIG. 11 is a cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment; It is sectional drawing (the 3) which shows the manufacturing method of the semiconductor device by 2nd Embodiment.
  • sectional drawing (the 4) which shows the manufacturing method of the semiconductor device by 2nd Embodiment. It is sectional drawing (the 5) which shows the manufacturing method of the semiconductor device by 2nd Embodiment. It is sectional drawing (the 6) which shows the manufacturing method of the semiconductor device by 2nd Embodiment. It is sectional drawing (the 7) which shows the manufacturing method of the semiconductor device by 2nd Embodiment. It is sectional drawing (the 8) which shows the manufacturing method of the semiconductor device by 2nd Embodiment. It is sectional drawing (the 9) which shows the manufacturing method of the semiconductor device by 2nd Embodiment. It is sectional drawing (the 10) which shows the manufacturing method of the semiconductor device by 2nd Embodiment.
  • FIG. 5F is a diagram (part 1) illustrating the formation process of the SiGe mixed crystal layer in FIG. 5F in more detail.
  • FIG. 5F is a diagram (part 2) illustrating the step of forming the SiGe mixed crystal layer in FIG. 5F in more detail.
  • FIG. 11 is a cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the third embodiment; It is sectional drawing (the 2) which shows the manufacturing method of the semiconductor device by 3rd Embodiment.
  • FIG. 14 is a sectional view (No. 4) showing the method for manufacturing the semiconductor device according to the fourth embodiment; It is sectional drawing (the 5) which shows the manufacturing method of the semiconductor device by 4th Embodiment. It is a figure explaining the principle of 5th Embodiment. It is sectional drawing (the 1) which shows the manufacturing method of the semiconductor device by 5th Embodiment. It is sectional drawing (the 2) which shows the manufacturing method of the semiconductor device by 5th Embodiment. It is sectional drawing (the 3) which shows the manufacturing method of the semiconductor device by 5th Embodiment. It is sectional drawing (the 4) which shows the manufacturing method of the semiconductor device by 5th Embodiment.
  • FIG. 13A is a cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment;
  • FIG. 13A is a cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment.
  • FIG. 13 is a cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment.
  • FIG. 13A is a cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment;
  • FIG. 13 is a sectional view (No. 5) showing the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment.
  • FIG. 13A is a cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment
  • FIG. 13A is a cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment.
  • FIG. 13 is
  • FIG. 13 is a sectional view (No. 6) showing the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment.
  • FIG. 13 is a cross-sectional view (No. 7) showing the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment.
  • FIG. 13 is a sectional view (No. 8) showing the method for producing the semiconductor device of FIG. 12 according to the sixth embodiment.
  • FIG. 13 is a cross-sectional view (No. 9) showing the method for manufacturing the semiconductor device of FIG. 12 according to the sixth embodiment.
  • It is sectional drawing (the 2) which shows the manufacturing method of the semiconductor device by the modification of 6th Embodiment.
  • an element region 11A in which a p-channel MOS transistor is formed on a flat substrate surface made of, for example, a (100) plane of a silicon substrate 11 made of single crystal bulk silicon is formed with a photoresist pattern (FIG.
  • B boron
  • the p-type well 11PW is formed by implanting under the conditions of an acceleration energy of 150 KeV and a dose of 3 ⁇ 10 13 .
  • the tilt angle (Tilt) at the time of ion implantation may be arbitrarily determined, and the incident direction (Twist) may be implanted in one or more directions.
  • the implantation type one or more of BF 2 or In may be used in addition to B. .
  • B boron
  • B boron
  • Channel stop implantation may be performed by ion implantation under the condition of 12 cm ⁇ 2 . Tilt at the time of this channel stop implantation is arbitrary, Twist may be implanted in one or more directions, and one or more types of BF 2 or In may be used in addition to B as ion species.
  • B is implanted in the range of acceleration energy of 40 KeV or less and dose amount of 3 ⁇ 10 13 cm ⁇ 2 , preferably acceleration energy of 20 KeV and dose amount of 1 ⁇ 10 13 cm ⁇ 2 .
  • the tilt at the time of ion implantation is arbitrary, and Twist may be implanted in one or more directions.
  • one or more other B molecular ions such as In, BF 2 , and B 10 Hx may be used.
  • the resist pattern on the element region 11A of the silicon substrate 11 is removed by ashing or wet processing using SPM (sulfuric acid hydrogen hydrogen peroxide mixture) or the like, and this time, the element region 11B is covered with a resist pattern. In this state, an n-type well 11NW is formed in the element region 11A in the same manner.
  • the element region 11B on the silicon substrate 11 is covered with a resist pattern (not shown), and P (phosphorus), for example, as an impurity element is applied to the element region 11A with an acceleration energy of 600 keV or less and a dose amount.
  • P phosphorus
  • the n-type well 11NW is formed by ion implantation within the range of 5 ⁇ 10 13 cm ⁇ 2 or less, preferably under conditions of acceleration energy of 350 KeV and dose of 3 ⁇ 10 13 cm ⁇ 2 . Tilt at the time of ion implantation may be arbitrarily set, and Twist may be implanted under conditions of one or more directions. As ion species, one or more of As, Sb, etc. may be used in addition to P.
  • As (arsenic) is applied to the element region 11A of the silicon substrate 11 in the range of acceleration energy of 300 keV or less and a dose amount of 1 ⁇ 10 13 cm ⁇ 2 or less, preferably acceleration energy of 100 KeV and dose amount of 5 ⁇ .
  • the channel stop implantation may be performed by ion implantation under the condition of 10 12 cm ⁇ 2 . Tilt at the time of this ion implantation may be arbitrarily set, and Twist may be implanted under conditions of one direction or more, and as ion species, As or Sb may be used in addition to P.
  • ion implantation for adjusting the threshold value of the p-channel MOS transistor is performed.
  • ion implantation is performed under the conditions that As is an acceleration energy of 200 KeV or less and a dose amount of 3 ⁇ 10 13 cm ⁇ 2 or less, preferably an acceleration energy of 130 KeV and a dose amount of 3 ⁇ 10 13 cm ⁇ 2 .
  • the Tilt may be optionally implanted in one or more directions, and one or more kinds of ions such as P, As, and Sb may be used as ion species.
  • the resist pattern formed in the element region 11B is removed by an ashing process or a wet process using SPM or the like, and then spike annealing is performed on the silicon substrate 11 at a temperature of 1000 ° C. for about 10 seconds, for example. Then, impurity elements such as B, P and As implanted into the silicon substrate 11 are activated.
  • the well injection and the channel injection are first performed in the process of FIG. 1A, but this may be performed after the formation of the STI structure described later.
  • an oxide film is formed on the silicon substrate 11 by a CVD method, and further, the oxide film is patterned, so that a channel region of the p-channel MOS transistor in the silicon substrate 11 is obtained.
  • Oxide film patterns 11Ox 1 and 11Ox 2 are respectively formed on the substrate portion 11CH 1 including the portion to be and the substrate portion 11CH 2 including the portion serving as the channel region of the n-channel MOS transistor.
  • the silicon substrate 11 is dry-etched using, for example, Cl 2 or HCl as an etching gas by using the oxide film patterns 11Ox 1 and 11Ox 2 as a mask, thereby forming the substrate portion 11CH 1 in the silicon substrate 11.
  • Trenches TA 1 to TA 3 having a depth of 40 nm to 150 nm are formed on both sides and on both sides of the substrate portion 11CH 2 .
  • the substrate portions 11CH 1 and 11CH 2 have a width of, for example, about 30 nm to 100 nm in FIG. 1B.
  • the substrate portion 11CH 1 and the substrate portion 11CH 2 in which the oxide film patterns 11Ox 1 and 11Ox 2 are formed are separated from the silicon substrate 11 to the silicon substrate 11 A mesa structure extending upward is formed as a part of.
  • the oxide film patterns 11Ox 1 and 11Ox 2 are used again as a mask, and an SiGe mixed crystal layer 11SG is formed on the exposed surface of the silicon substrate 11, that is, on the bottoms of the trenches TA 1 to TA 3.
  • CVD using 1 to 11SG 3 as a raw material for example, a mixed gas of silane (SiH 4 ) or dichlorosilane (SiH 2 Cl 2 ), monogermane (GeH 4 ), hydrogen chloride (HCl), and hydrogen (H 2 )
  • the epitaxial growth is selectively performed at a thickness of 20 nm to 80 nm by the method.
  • SiGe mixed crystal layer in this specification means a layer including a mixed crystal layer having other elements in addition to Si and Ge.
  • SiC mixed crystal layer also includes a mixed crystal layer further containing elements in addition to Si and C.
  • the epitaxial growth of the SiGe mixed crystal layers 11SG 1 to 11SG 3 is performed at a substrate temperature of 650 to 750 ° C., preferably 700 ° C. under a pressure of 1330 to 13300 Pa (10 to 100 Torr), preferably 5320 Pa (40 Torr).
  • the hydrogen gas partial pressure is set to 4000 Pa to 6000 Pa, preferably 5300 Pa
  • the dichlorosilane partial pressure is set to 20 Pa to 30 Pa, preferably 26 Pa
  • the partial pressure of monogermane is 10 Pa to 15 Pa, preferably 12 Pa.
  • SiGe mixed crystal layers 11SG 1 to 11SG 3 for example, those containing about 20% of Ge by atomic fraction are used. However, the composition of Ge should be increased within a range in which the silicon substrate 11 can be grown epitaxially. Can do.
  • a SiGe mixed crystal containing about 40% of Ge by atomic fraction can be used as the SiGe mixed crystal layers 11SG 1 to 11SG 3 .
  • SiGeC mixed crystal layers further containing C can be used as the SiGe mixed crystal layers 11SG 1 to 11SG 3 .
  • SiGe mixed crystal layers 11SG 1 to 11SG 3 after the selective epitaxial growth of the SiGe mixed crystal layers 11SG 1 to 11SG 3 , silane gas or a mixed gas of disilane, hydrogen chloride and hydrogen is used as a raw material, and the SiGe mixed crystal layers 11SG 1 to 11SG 3 are used. Silicon epitaxial layers 11ES 1 to 11ES 3 are epitaxially grown thereon to substantially fill the trenches TA 1 to TA 3 .
  • the growth of the silicon epitaxial layers 11ES 1 to 11ES 3 is performed at a substrate temperature of 650 to 750 ° C., preferably 700 ° C. under a pressure of 1330 to 13300 Pa (10 to 100 Torr), preferably 5320 Pa (40 Torr).
  • the hydrogen gas partial pressure is set to 4000 Pa to 6000 Pa, preferably 5300 Pa
  • the dichlorosilane partial pressure is set to 15 Pa to 25 Pa, preferably 21 Pa
  • the hydrogen chloride partial pressure is set to 3 Pa to 10 Pa, preferably 5 Pa.
  • a growth rate of 0.7 nm / min is set to a substrate temperature of 650 to 750 ° C., preferably 700 ° C.
  • the hydrogen gas partial pressure is set to 4000 Pa to 6000 Pa, preferably 5300 Pa
  • the dichlorosilane partial pressure is set to 15 Pa to 25 Pa, preferably 21 Pa
  • the hydrogen chloride partial pressure is set to 3 Pa to 10 Pa, preferably 5 Pa.
  • both sides of the substrate portions 11CH 1 and 11CH 2 forming the mesa structure are filled with the stacked structure of the SiGe mixed crystal layers 11SG 1 to 11SG 3 and 11ES 1 to 11ES 3 .
  • the oxide film patterns 11Ox 1 and 11Ox 2 are removed, and element isolation trenches 11TI 1 to 11TI 3 are formed in predetermined element isolation regions by dry etching. It is formed to be deeper than the bottom surfaces of 11SG 1 to 11SG 3 and reach the silicon substrate 11 therebelow. As a result, the SiGe mixed crystal layers 11SG 1 to 11SG 3 are exposed on the side wall surfaces of the element isolation trenches 11TI 1 to 11TI 3 .
  • the formed trench is depicted so that the etching taper angle has several degrees, but this taper angle is caused by the etching conditions, and can be processed into a straight angle of zero.
  • the SiGe mixed crystal layers 11SG 1 to 11SG 3 are dry-etched using, for example, a mixed gas of Cl 2 and H 2 to form silicon epitaxial layers 11ES 1 to 11ES 3 thereon, or This is selectively removed with respect to the lower silicon substrate 11.
  • the selective etching of the SiGe mixed crystal layers 11SG 1 to 11SG 3 can also be performed using HCl gas.
  • the selective etching of the SiGe mixed crystal layers 11SG 1 to 11SG 3 can be performed by wet etching.
  • the void 11V 2 is divided into two parts by an element isolation groove 11TI 2 .
  • FIG. 2A shows a blanket sample prepared to verify the effect of such selective etching.
  • a SiGe mixed crystal layer 2 is epitaxially formed on a silicon substrate 1 with a thickness of about 30 nm, and a silicon layer 3 is formed on the SiGe mixed crystal layer 2 with a thickness of about 20 nm. It is formed epitaxially.
  • a resist pattern R1 having a predetermined sample shape is formed on the silicon layer 3, and the silicon layer 3 is dry-etched using the resist pattern R1 as a mask in the step of FIG. 2C.
  • the silicon layer 3 is patterned into a predetermined sample shape.
  • the SiGe mixed crystal layer 2 is wet-etched with an etchant containing, for example, HF, H 2 O 2 and CH 3 CHOOH in a volume ratio of 1:16:24.
  • an etchant containing, for example, HF, H 2 O 2 and CH 3 CHOOH in a volume ratio of 1:16:24.
  • FIG. 3 is a photograph showing a cross section of the sample obtained in such an experiment.
  • the SiGe mixed crystal layer 2 under the silicon layer 3 is selectively etched.
  • FIG. 4 shows the etching time and thickness reduction of the SiGe mixed crystal layer 2 and the silicon layer 3 when SiGe mixed crystal containing Si and Ge at an atomic fraction of 80:20 is used as the SiGe mixed crystal layer. It is a graph which shows the relationship.
  • the silicon layer 3 is hardly etched even after being etched for 5 minutes, whereas in the SiGe mixed crystal layer 2, the etching amount of the film increases linearly with time. It can be seen that the film thickness reaching 7 nm is lost.
  • the composition of Ge in the SiGe mixed crystal layers 11SG 1 to 11SG 3 is not limited to 20% in terms of atomic fraction.
  • the layer 11SG 1 to 11SG 3 can be further increased, for example, up to 40% within the limit that allows epitaxial growth.
  • the SiGe mixed crystal layers 11SG 1 to 11SG 3 are made to the underlying silicon substrate 11 and the silicon epitaxial layers 11ES 1 to 11ES 3 thereon. It can be selectively removed. Similarly, the SiGe mixed crystal layers 11SG 1 to 11SG 3 can be selectively removed by dry etching using a mixed gas of chlorine (Cl 2 ) and hydrogen or a hydrogen chloride gas.
  • the element isolation trenches 11TI 1 , 11TI 2 , 11TI 3 do not necessarily reach the silicon substrate 11, and the SiGe mixed crystal layers 11SG 1 to 11SG 3 are partially exposed. It only has to be formed.
  • the buried insulating film 11I F is a film composed mainly of silicon oxide film or a silicon nitride film, and its deposition Atomic layered deposition (ALD) method or a CVD method, SOD (spin-on-dielectric ) method or the like, It is preferable to use a film forming method having excellent step coverage. In the illustrated case is deposited an insulating film mainly containing silicon oxide film by an ALD method as the buried insulating film 11I F.
  • ALD Atomic layered deposition
  • Buried insulating film 11I F which is formed by the ALD method is conformally deposited on the entire surface of the structure of FIG. 1E, substantially completely filling said void 11V 1 ⁇ 11V 3. However the buried insulating film 11I F is not necessary to completely fill the void 11V 1 ⁇ 11V 3, there is no problem even if the unfilled portion are left. When said voids remaining during the buried insulating film 11I F, favorable effect of reducing the embedded insulating film 11I F overall dielectric constant is obtained.
  • the formation of the buried insulating film 11I F in the step of FIG. 1F may also be performed in combination ALD method and the CVD method, or the ALD method and the SOD method.
  • the void 11V 1 ⁇ 11V 3 may remain voids in the embedded insulating film 11I F filling the or when it is desired to leave, the buried insulating film 11I deposition of F CVD method or SOD method Can be performed.
  • the buried insulating film 11I F deposited in the step of FIG. 1F is a surface of the silicon substrate 11, for example, it is removed by a wet process using hydrofluoric acid, further in FIG. 1H
  • a silicon oxide film is buried in the element isolation trenches 11TI 1 to 11TI 3 by PECVD (plasma enhanced chemical vapor deposition).
  • PECVD plasma enhanced chemical vapor deposition
  • the silicon oxide film deposited on the silicon substrate 11 is removed by CMP (Chemical Mechanical Polishing) method, and the element isolation trenches 11IT 1 to 11TI 3 are filled with the element isolation insulating films 11I 1 to 11I 3 .
  • An element isolation region is formed.
  • the element isolation insulating films 11I 1 to 11I 3 corresponding to the element isolation regions, the element region 11A of the p-channel MOS transistor and the element region 11B of the n-channel MOS transistor on the silicon substrate 11, It is defined by the element isolation insulating films 11I 1 to 11I 3 .
  • the well implantation and channel implantation for forming the n-type well 11NW, the p-type well 11PW, and the like may be performed after the element isolation insulating films 11I 1 to 11I 3 are formed.
  • a thin insulating film 12 is formed on the silicon substrate 11 to be a gate insulating film of a p-channel MOS transistor and an n-channel MOS transistor.
  • the gate insulating film 12 is formed by, for example, dry oxidizing the surface of the silicon substrate 11 at about 900 ° C. to form a base oxide film having a film thickness of about 1 nm, and thereafter performing plasma nitridation in an NO atmosphere. You may perform by converting into an oxynitride film. In this case, the plasma nitridation may be performed not only in an NO atmosphere but also in an N 2 O atmosphere or an NH 3 atmosphere.
  • the gate oxide film 12 is not limited to an oxynitride film, and may be a high dielectric constant (High-K) insulating film such as an HfO 2 film or an HfSiO 4 film. Further, by using a different resist process for each element region, it is possible to form gate oxide films having different film thicknesses and film types in the element regions 11A and 11B.
  • High-K high dielectric constant
  • the structure shown in FIG. 1H that is, on the gate insulating film 12 is polycrystallized at a temperature of about 600 ° C. by LPCVD (Low Pleasure Chemical Vapor Deposition) method.
  • a silicon film (not shown) is deposited to a thickness of about 100 nm, for example.
  • the polysilicon film is covered with a resist pattern in the element region 11A, n-type impurities are ion-implanted into the polysilicon film in the element region 11B, and this is doped n-type.
  • P phosphorus
  • P is an acceleration energy of 30 keV or less and a dose amount of 2 ⁇ 10 15 cm ⁇ 2 to 2 ⁇ 10 16 cm ⁇ 2 , preferably an acceleration energy of 20 KeV and a dose amount of 5 ⁇ 10 15 cm ⁇ 2 .
  • Ge or Si may be implanted first for preamorphization. Further, the resist pattern is removed by ashing or wet processing using SPM or the like.
  • the polysilicon film is covered with a resist pattern in the element region 11B, and p-type impurities are ion-implanted into the polysilicon film in the element region 11A, and this is doped p-type.
  • B boron
  • Ion implantation can be performed under conditions. Tilt at the time of this ion implantation is arbitrary, and Twist may be implanted in one or more directions.
  • B or BF 2 B 10 and other B molecular ions such as Hx 1 or more as the ion implantation species.
  • Ge or Si may be implanted first for preamorphization. Thereafter, the resist pattern is removed by ashing or wet processing using SPM or the like.
  • n-type impurities and p-type impurities implanted into the polysilicon film as necessary, for example, under conditions of a heat treatment temperature of 1000 ° C. and a treatment time of about 5 seconds, Spike annealing is performed on the substrate.
  • the polysilicon film is patterned and the element of the gate electrode pattern 13G 1 of p-type polysilicon region 11A, and the gate electrode pattern made of n-type polysilicon in the device region 11B to form a 13G 2.
  • the gate electrodes 13G 1 and 13G 2 are not limited to polysilicon, but may be amorphous silicon films. In this case, an amorphous silicon film may be formed instead of the polysilicon film at the beginning of the step of FIG. 1I.
  • an insulating film (not shown) that covers the silicon substrate 11 and the gate electrode patterns 13G 1 and 13G 2 in conformity with the shape is formed on the silicon substrate 11 by, for example, the CVD method. Then, this is etched back by the RIE method acting in a direction substantially perpendicular to the main surface of the silicon substrate 11, and sidewall spacers made of the insulating film are formed on both side wall surfaces of the gate electrode patterns 13G 1 and 13G 2. 13 GW 1 and 13 GW 2 are formed.
  • Such an insulating film can be formed, for example, by etching back an oxide film having a thickness of about 10 nm at a substrate temperature of about 600 ° C.
  • the sidewall spacers 13GW 1 and 13GW 2 etch back a SiN film having a thickness of about 10 nm formed at a substrate temperature of about 650 ° C. by LPCVD using dichlorosilane (SiH 2 Cl 2 ) as a raw material. It can also be formed.
  • TEOS Tetra Ethyl Ortho Silicate
  • the side wall spacers 13GW 1 and 13GW 2 are not essential, and the side wall film forming step and the side wall spacer forming step can be omitted.
  • the element region 11A on the silicon substrate 11 is protected with a photoresist, and the gate electrode pattern 13G 2 and the side wall in the element region 11B are protected.
  • spacer 13GW 2 as a mask, the pocket implantation and extension implantation.
  • the sidewall spacers 13GW 2 functions as an offset for the pocket implantation and extension implantation into the device region 11B.
  • the substrate portion 11CH 2 where the channel formation is formed has a p-type pocket implantation region (not shown) and an n-type source on both sides of the polysilicon gate electrode 13G 2. / Drain extension regions 11c and 11d are formed.
  • pocket implantation into the element region 11B is performed by ion implantation under the conditions of B of 20 KeV or less, a dose of 5 ⁇ 10 13 cm ⁇ 2 or less, preferably an acceleration energy of 10 KeV, and a dose of 3 ⁇ 10 13 cm ⁇ 2.
  • Tilt may optionally be implanted in one or more directions, and one or more other B molecular ions such as B, In, BF 2 , and B 10 Hx may be used as implanted ion species. .
  • the source / drain extension regions 11c and 11d are formed in the element region 11B by using, for example, As (arsenic) with an acceleration energy of 5 KeV or less and a dose amount in the range of 2 ⁇ 10 13 to 2 ⁇ 10 15 , preferably an acceleration energy of 3 KeV, Ion implantation is performed under the condition of a dose amount of 5 ⁇ 10 14 cm ⁇ 2 .
  • the Tilt may be optionally implanted in one or more directions, and one or more types of As, P, Sb, etc. may be implanted as implanted ion species. Further, Ge or Si may be implanted first for preamorphization.
  • step of forming the sidewall spacers 13GW 1 and 13GW 2 is omitted in the step of FIG. 1J, ion implantation for forming the pocket implantation region and the source / drain extension regions 11c and 11d are formed. ion implantation for is performed using the gate electrode pattern 13G 2 as a mask.
  • n-type pocket implantation regions and p-type source / drain extension regions 11a and 11b are formed in the element region 11A on the silicon substrate 11 in the same manner.
  • the device region 11B resist pattern - said gate electrode pattern 13G sidewall spacers 13GW 1 formed in 1 as a mask - protected with down, the device region 11A in the gate electrode pattern 13G 1 and the gate Pocket implantation and extension implantation are performed in the element region 11A.
  • the sidewall spacer 13GW 1 functions as an offset for performing pocket implantation and extension implantation in the element region 11A of the silicon substrate 11.
  • ions of As in an acceleration energy of 100 KeV or less and a dose amount of 5 ⁇ 10 13 cm ⁇ 2 or less, preferably an acceleration energy of 70 KeV and a dose amount of 3 ⁇ 10 13 cm ⁇ 2 are used.
  • Tilt is arbitrary and Twist may be injected under conditions of one or more directions, and one or more types of P, As, and Sb may be injected.
  • extension implantation for forming the source / drain extension regions 11a and 11b in the element region 11A is performed in the element region 11A, for example, with B in an acceleration energy of 2 KeV or less and a dose amount of 2 ⁇ 10 13 to 2 ⁇ 10 15 .
  • ion implantation is performed under the conditions of an acceleration energy of 1 KeV and a dose amount of 5 ⁇ 10 14 cm ⁇ 2 .
  • the Tilt may be arbitrarily implanted in one direction or more, and one or more kinds of B, BF2, B10Hx, etc. may be implanted as implanted ion species.
  • Ge or Si may be implanted first for preamorphization.
  • the pocket impurity element is implanted to a position deeper than the p-type source / drain extension regions 11a and 11b.
  • the ion implantation conditions for forming the pocket implantation and the source / drain extension regions are as follows. It is also possible to change for each element region. In this case, the resist pattern forming step, the pocket implanting step for the element region, the ion implantation step for forming the source / drain extension for the element region, and the resist pattern removing step are performed for each element region. Repeat as many times as necessary.
  • the formation of the sidewall spacers 13GW 1 is a pocket implantation and extension implantation into the device region 11A, it is possible to perform the gate electrode pattern 13G 1 as a mask.
  • an insulating film having preferably HF resistance such as a SiON film or a SiN film, is formed to a thickness of 20 to 40 nm at a low temperature of about 600 ° C. or less by the LPCVD method or the like. Further, the insulating film thus formed is etched back by the RIE method, and the side wall insulating film 13SW 1 and the gate electrode 13G 2 are formed on both side wall surfaces of the gate electrode 13G 1 via the side wall spacers 13GW 1. on both sidewall surfaces of the through the side wall spacers 13GW 2 to form sidewall insulating films 13SW 2.
  • HF resistance such as a SiON film or a SiN film
  • n + -type source region 11g and the drain region 11h is formed in the region outside the said sidewall insulating films 13SW 2 to the gate electrode 13G 2.
  • the resist pattern is removed, and this time, the element region 11B is protected by a resist pattern, and B is accelerated to, for example, 7 keV or less in the element region 11A, from 5 ⁇ 10 14 cm ⁇ 2 .
  • Ion implantation is performed within a dose range of 2 ⁇ 10 16 cm ⁇ 2 , preferably under conditions of an acceleration energy of 5 keV and a dose amount of 2 ⁇ 10 15 cm ⁇ 2 .
  • Tilt may be arbitrarily injected and Twist may be injected in one or more directions.
  • the ion species B BF 2, B 10 and other B molecular ions such as Hx may be used one or more.
  • p + -type source region 11e and the drain region 11f is formed in the outer region than the sidewall insulation films 13SW 1 with respect to the gate electrode 13G 1.
  • a silicide film 14S 1 such as NiSi is formed on the surface of the source region 11e by a salicide process in which a metal film such as Ni or Co is deposited on the structure of FIG. wherein the same silicide layer 14D 1 on the surface of the drain region 11f, a similar silicide layer 14S 2 to the surface of the source region 11g, the surface similar silicide layer 14D 2 of the drain region 11h, further the polysilicon gate the electrodes 13G 1 and 13G similar silicide layer 14G on the second surface 1 and 14G 2, are formed respectively.
  • step covers the gate electrode 13G1 and the sidewall insulation films 13SW 1
  • the gate electrode 13G 2 and the sidewall insulation films 13SW 2 is formed by, for example, a plasma CVD method using TEOS as a raw material, and the silicide layers 14S 1 , 14D 1 , 14S are formed in the interlayer insulating film 15 in the step of FIG. 1O, respectively.
  • via holes 15A ⁇ 15D exposing the 2 and 14D 2 are formed.
  • via plugs 16A to 16D made of W (tungsten) or Cu (copper) are formed in the via holes 15A to 15D together with a barrier metal film such as TaN or TiN as necessary, although not shown.
  • the semiconductor device according to the present embodiment is manufactured by polishing tungsten and barrier metal by CMP until the surface of the interlayer insulating film is exposed, and then forming a wiring layer.
  • the p-channel or n-channel MOS transistor having a source region 11e or 11g, and a drain region 11f or buried insulating film 11I F which is locally formed under 11h, the processing such as etching to form the gate insulating film 12 and the gate electrode 13G 1 or 13G 2 in the flat surface of the bulk silicon substrate 11 is not subjected to the channel region right underneath the gate electrode is flat, also be defective in the channel region is introduced Absent.
  • the bulk silicon substrate 11 having good initial crystal quality can be used as the channel region, so that the operating characteristics of the MOS transistor can be improved and the variation in characteristics can be reduced.
  • a silicon nitride film (SiN) pattern or an oxynitride film (SiON) pattern can be used instead of the oxide film patterns 11Ox 1 and 11Ox 2 .
  • an element region 31A of a p-channel MOS transistor and an element region 31B of an n-channel MOS transistor to be formed are defined on a silicon substrate 31 made of single crystal bulk silicon.
  • Element isolation regions 31I 1 to 31I 3 having an STI structure are formed.
  • the element region 31A is protected by a resist pattern, and B (boron), for example, has an acceleration energy of 300 keV or less and a dose amount of 5 ⁇ 10 13 or less, preferably acceleration energy.
  • B boron
  • the p-type well 11PW is formed by implantation under the conditions of 150 KeV and a dose amount of 3 ⁇ 10 13 . Tilt at the time of ion implantation may be arbitrarily determined, and Twist may be implanted in one or more directions.
  • one or more of BF 2 or In may be used in addition to B.
  • B boron
  • B boron
  • Channel stop implantation may be performed by ion implantation under the condition of 12 cm ⁇ 2 . Tilt at the time of this channel stop implantation is arbitrary, Twist may be implanted in one or more directions, and one or more types of BF 2 or In may be used in addition to B as ion species.
  • B is implanted in the range of acceleration energy of 40 KeV or less and dose amount of 3 ⁇ 10 13 cm ⁇ 2 , preferably acceleration energy of 20 KeV and dose amount of 1 ⁇ 10 13 cm ⁇ 2 .
  • the tilt at the time of ion implantation is arbitrary, and Twist may be implanted in one or more directions.
  • one or more other B molecular ions such as In, BF 2 , and B 10 Hx may be used.
  • P phosphorus
  • the n-type well 11NW is formed by ion implantation in a dose range of 5 ⁇ 10 13 cm ⁇ 2 or less, preferably under conditions of an acceleration energy of 350 KeV and a dose amount of 3 ⁇ 10 13 cm ⁇ 2 .
  • Tilt at the time of ion implantation may be arbitrarily set, and Twist may be implanted under conditions of one or more directions.
  • As ion species one or more of As, Sb, etc. may be used in addition to P.
  • As (arsenic) is applied to the element region 11A of the silicon substrate 11 in the range of acceleration energy of 300 keV or less and a dose amount of 1 ⁇ 10 13 cm ⁇ 2 or less, preferably acceleration energy of 100 KeV and dose amount of 5 ⁇ .
  • the channel stop implantation may be performed by ion implantation under the condition of 10 12 cm ⁇ 2 . Tilt at the time of this ion implantation may be arbitrarily set, and Twist may be implanted under conditions of one direction or more, and as ion species, As or Sb may be used in addition to P.
  • ion implantation for adjusting the threshold value of the p-channel MOS transistor is performed.
  • ion implantation is performed under the conditions that As is an acceleration energy of 200 KeV or less and a dose amount of 3 ⁇ 10 13 cm ⁇ 2 or less, preferably an acceleration energy of 130 KeV and a dose amount of 3 ⁇ 10 13 cm ⁇ 2 .
  • the Tilt may be optionally implanted in one or more directions, and one or more kinds of ions such as P, As, and Sb may be used as ion species.
  • the resist pattern covering the element region 31B is removed by ashing or WET processing using SPM or the like, and the silicon substrate 31 is subjected to, for example, a heat treatment temperature of 1000 ° C. and a processing time of about 10 seconds. Spike annealing is performed under conditions to activate impurities such as B, P and As implanted into the silicon substrate 31.
  • an oxide film is first formed on the silicon substrate 31 by dry oxidation at a substrate temperature of, eg, about 900 ° C. to a thickness of about 1 nm, and this is subsequently continued in an NO atmosphere.
  • Plasma nitriding As a result, an oxynitride film 32 is formed on the surface of the silicon substrate 31 as a gate insulating film of the p-channel MOS transistor and the n-channel MOS transistor.
  • the oxynitride film 32 can also be formed by performing plasma nitridation in an N 2 O atmosphere or an NH 3 atmosphere.
  • the gate oxide film of the p-channel MOS transistor and the n-channel MOS transistor is not limited to the oxynitride film, but a so-called high dielectric constant (High-K) such as an HfO 2 film or an HfSiO 4 film.
  • High-K high dielectric constant
  • An insulating film may be used.
  • gate insulating films having different film thicknesses or film types can be formed in the element regions 31A and 31B.
  • an LPCVD (Low Pleasure Chemical Vapor Deposition) method is used to form about 600 ° C. on the insulating films to be the gate insulating films of the p-channel MOS transistor and the n-channel MOS transistor thus formed.
  • a polysilicon film (not shown) having a film thickness of about 100 nm is deposited at the substrate temperature.
  • a resist pattern covering the element region 31A is formed on the polysilicon film, and n-type impurities are ion-implanted into a portion of the polysilicon film corresponding to the element region 31B, and this is doped n-type.
  • P phosphorus
  • P is an acceleration energy of 30 keV or less and a dose amount of 2 ⁇ 10 15 cm ⁇ 2 to 2 ⁇ 10 16 cm ⁇ 2 , preferably an acceleration energy of 20 KeV and a dose amount of 5 ⁇ 10 15 cm ⁇ 2 .
  • Ge or Si may be implanted first for preamorphization. Thereafter, the resist pattern covering the portion corresponding to the element region 31A in the polysilicon film is removed.
  • a resist pattern covering the element region 31B is formed on the polysilicon film, and p-type impurities are ion-implanted into a portion of the polysilicon film corresponding to the element region 31A.
  • B boron
  • Ion implantation can be performed under conditions of 15 cm ⁇ 2 . Tilt at the time of this ion implantation is arbitrary, and Twist may be implanted in one or more directions.
  • B or BF 2 B 10 and other B molecular ions such as Hx 1 or more as the ion implantation species.
  • Ge or Si may be implanted first for preamorphization. Further, the resist pattern is removed from the portion of the polysilicon film corresponding to the element region 31B by ashing or wet processing using SPM or the like.
  • the silicon substrate 31 is subjected to, for example, a heat treatment temperature of 1000 ° C. and a processing time of about 5 seconds. Spike annealing may be performed under the above conditions.
  • the polysilicon film is patterned by anisotropic etching, the gate electrode pattern 33G 1 in the device region 31A, also a gate electrode pattern 33G 2 in the device region 31B, each of the gate insulating film 32 Formed through.
  • an amorphous silicon film can be formed instead of the polysilicon film.
  • the gate electrodes 31G 1 and 31G 2 are made of an amorphous pattern.
  • gate electrode pattern 33G 1, 33G 2 was formed in the same manner as the sidewall spacers of the previous embodiments 13GW 1, 13GW 2
  • the device region 31A on the silicon substrate 31 is protected with a photoresist, and pocket implantation and extension implantation are performed in the device region 31B using the gate electrode pattern 13G 2 and the side wall spacer 13GW 2 as a mask to form a p-type pocket.
  • Implant regions (not shown) and n-type source / drain extension regions 31c, 31d are formed in the same manner as the pocket implant regions and source / drain extension regions 11c, 11d of the previous embodiment.
  • the n-type pocket implantation region and the p-type source / drain extension regions 31a and 31b are similarly formed in the element region 31A on the silicon substrate 31 in the n-type pocket implantation of the previous embodiment.
  • the regions and the p-type source / drain extension regions 11a and 11b are formed in the same manner.
  • the sidewall insulating films 33SW 1 and 33SW 2 are formed on the gate electrode patterns 33G 1 and 33G 2 of FIG. 5D via the sidewall spacers 33GW 1 and 33GW 2 , respectively. It formed in the same manner as the first and 13SW 2.
  • the outer substrate portion 33CH 2 including a channel region of the n-channel transistors are to be formed is covered with the gate electrode pattern 33G 2 and the sidewall insulating films 33GW 2
  • the trenches 31TA 3 and 31TA 4 are formed to a depth of 40 nm to 150 nm.
  • a mask pattern similar to the sidewall insulating films 33SW 1 and 33SW 2 is formed on the gate electrode patterns 33G 1 and 33G 2 , and the trenches 31TA 1 and 31TA are formed.
  • the gate electrode patterns 33G 1 and 33G 2 are prevented from being etched during the formation of 2 . This mask pattern is removed, for example, in the step of FIG. 5I described later.
  • SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 are placed in the trenches 31TA 1 to 31TA 4 on the structure of FIG. Epitaxially formed in the same manner as in the embodiment, and further, silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 and 31ES 4 are formed thereon to fill the trenches 31TA 1 to 31TA 4 .
  • the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 are formed under the same conditions as in the previous embodiment by a CVD method using a mixed gas of dichlorosilane, monogermane, hydrogen chloride and hydrogen.
  • the silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 and 31ES 4 are formed on the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 , respectively.
  • a CVD method using a mixed gas of hydrogen chloride and hydrogen to form a thickness of 20 nm to 70 nm under the same conditions as in the previous embodiment.
  • the formation of the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 is performed by, for example, the trenches 31TA 1 to 31TA 4 as shown in FIG. May occur not only on the bottom surface of the substrate but also on the side wall surfaces defining the substrate portions 31CH 1 and 31CH 2, and the film thickness of the SiGe mixed crystal layer grown on the side wall surface is SiGe grown on the bottom surface. Since it is much smaller than the film thickness of the mixed crystal layer, even if the SiGe mixed crystal layer grows on the side wall surface of the trenches 31TA 1 to 31TA 4 , it acts isotropic as shown in FIG.
  • the SiGe mixed crystal is removed by removing the SiGe mixed crystal layer grown on the side wall surface by performing dry or wet etching acting obliquely with respect to 31SG 1, 31SG 2, for 31SG 3 and 31SG 4 silicon epitaxial layer 31ES 1 formed on, 31ES 2, 31ES 3 and 31ES 4, the substrate region 31CH 1 and the sidewall surface of the trenches 31TA 1 ⁇ 31TA 4 it is possible to silicon substrate 31 and the lattice matching constituting the 31CH 2.
  • a wet etching process is performed after the dry etching process to expose a crystal plane such as (100) on the side wall surfaces of the substrate portions 31CH 1 and 31CH 2. Is also possible.
  • the element isolation insulating films constituting the element isolation structures 31I 1 to 31I 3 are further retracted by, for example, wet etching using hydrofluoric acid or dry etching of a silicon oxide film, and the SiGe mixed crystal layer
  • the side wall surfaces of 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 are exposed.
  • the element isolation insulating films constituting the element isolation structures 31I 1 to 31I 3 are first retracted, and then the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 are formed. Epitaxial growth and epitaxial growth of the silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 and 31ES 4 can also be performed.
  • the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 and the silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 and 31ES 4 are only present at the portions where the silicon crystal surface constituting the silicon substrate 31 is exposed.
  • the element isolation structures 31I 1 to 31I 3 are first formed in this way.
  • the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 and the silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 and 31ES 4 are separated from the element isolation regions 31I1 to 31I1. It does not grow to protrude on 31I3.
  • the sidewall surface of the SiGe mixed crystal layers 31SG 1 to 31SG 4 or the sidewall surface of the silicon epitaxial layers 31ES 1 to 31ES 4 may be formed from a single crystal plane. If present, it may include a plurality of crystal planes.
  • the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 are selectively etched with respect to the silicon substrate 31 and the silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 and 31ES 4 by wet etching using Then, voids 31V 1 to 31V 4 are formed in the silicon substrate 31 corresponding to the regions where the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 are formed, respectively.
  • the silicon epitaxial layers 31ES 1 and 31ES 2 are epitaxially lattice-matched to the substrate region 31CH 1
  • the silicon epitaxial layers 31ES 3 and 31ES 4 are epitaxially lattice-matched to the substrate region 31CH 2. Even if the mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 are selectively removed, they are not detached from the substrate region 31CH 1 or the substrate region 31CH 2 .
  • the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 and 31SG 4 include those containing about 20% of Ge by atomic fraction.
  • a larger amount of Ge can be used without an epitaxial growth range.
  • a buried insulating film 31I F composed mainly of silicon oxide film or a silicon nitride film on the structure of Figure 5G, in the step of FIG. 5H, excellent film forming method step coverage, for example, ALD or CVD, is deposited by like SOG method, the void 31V 1 ⁇ 31V 4 is filled with the buried insulating film 31I F. In the illustrated example, it is formed by the ALD method the buried insulation film 31I F.
  • film formation conditions at this time for example, tetradimethylaminosilane (TDMAS) or ozone (O 3 ) was used as a raw material gas to form a film at a temperature of 300 to 600 ° C.
  • TDMAS tetradimethylaminosilane
  • O 3 ozone
  • BTBBAS or oxygen (O 2 ) may be used as the source gas.
  • O 2 oxygen
  • the side walls of the silicon epitaxial films 31ES 1 to 31ES 4 correspond to the element isolation structures 31I 1 to 31I 3 and correspond to the original element isolation trenches. Groove portions 31TI 1 to 31TI 3 are formed.
  • the sidewall insulating films 33SW 1 , 33SW 2 are receded by the etching process of FIG. 5G, etc., so in the process of FIG. 5J, the sidewall insulating films 33SW 1 , 33SW 2 are once removed, the new side wall insulating film formed on the gate electrode 33G 1 and 33G on the second side wall surface.
  • an insulating film 34 such as a silicon oxide film or a silicon nitride film, or a laminated film of a silicon oxide film and a silicon nitride film is formed on the structure of FIG.
  • the insulating film 34 is etched back in the process of FIG. 5L.
  • the gate electrode 33G 1 of both sidewall surfaces in a new sidewall insulating films 33SW 3 is also the gate electrode 33G new sidewall on either side wall of the second insulating film 33SW 4 is formed.
  • the insulating film 34 remains on the side wall surfaces of the grooves 31I 1 to 31I 3 .
  • the n-type impurity element such as As in the device region 31B, the gate electrode 33G 2 and the sidewall insulating films 33SW 4 as a mask
  • a dose amount in the range of 5 ⁇ 10 14 cm ⁇ 2 to 2 ⁇ 10 16 cm ⁇ 2 preferably an acceleration energy of 30 KeV and a dose amount of 2 ⁇ 10 15 cm ⁇ 2 .
  • Tilt is arbitrary and Twist may be implanted under conditions of one or more directions, and As or P may be implanted as one or more kinds.
  • the n-type source region 31g and the drain region 31h deeper than the previously said substrate partial source extension region 31c formed on the 31CH 2 and the drain extension region 31d .
  • the resist pattern R31 is removed, and the element region 31B of FIG. 5L is newly protected by the resist pattern R32.
  • the p-type impurity element in addition the device region 31A, the gate electrode 33G 1 and the sidewall insulating films 33SW 3 as a mask, for example, B a 7keV following acceleration energy, 5 ⁇ 10 14 cm -2 ⁇ 2 ⁇ 10 16 cm -2
  • the ion implantation is performed under the conditions of the acceleration energy of 5 keV and the dose amount of 2 ⁇ 10 15 cm ⁇ 2 .
  • Tilt may be arbitrarily injected and Twist may be injected in one or more directions.
  • the ion species B, BF 2, B 10 and other B molecular ions such as Hx may be used one or more.
  • the p-type source region 31e and the drain region 31f deeper than the previously said substrate partial source extension region 31a formed in 31CH 1 and drain extension regions 31b .
  • NiSi or the like is formed on the exposed silicon surface, that is, on the exposed surface of the silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 and 31ES 4 and the exposed surface of the polysilicon gate electrodes 31G 1 and 31G 2 .
  • Low resistance silicide layers 36a, 36b, 36c, 36d, 36e, and 36f are formed by the salicide method or the like.
  • the insulating film 34 remaining from the trenches 31TI 1 to 31TI 3 is removed by, for example, wet etching using HF, and silicide formation is performed on the obtained structure.
  • the structure shown in FIG. 5P can be obtained.
  • the silicide layers 36a to 36d are formed so as to cover the side wall surfaces of the groove portions 31TI 1 to 31TI 3 , respectively.
  • an interlayer insulating film 37 is formed by filling the trench portions 31TI 1 to 31TI 3 in the same manner as the process of 1N.
  • Via holes 37A to 37D are formed to expose silicide films 36a to 36d covering type source region 31e, n type drain region 31f, p type source region 31g and p type drain region 31h, respectively.
  • via plugs 38A to 38D that contact the silicide films 36a to 36d are formed in the via holes 37A to 37D, respectively.
  • the p-channel or n-channel MOS transistor having an insulated structure 31I F which is locally formed below the source region 31e or 31 g, and the drain region 31f or 31h, the bulk not subjected to processing such as etching to form the surface of the silicon substrate 31 with a gate insulating film 32 and the gate electrode 33G 1 or 33G 2, the channel region right underneath the gate electrode is flat, nor be defective in the channel region is introduced.
  • the bulk silicon substrate 11 having good initial crystal quality can be used as the channel region, so that the operating characteristics of the MOS transistor can be improved and the variation in characteristics can be reduced.
  • FIGS. 7A to 7C are views showing a manufacturing process of the semiconductor device according to the third embodiment, which is executed as a modification of the second embodiment, following the process of FIG. 5I.
  • FIGS. 8A to 8C portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.
  • FIG. 7A is the same as FIG.
  • the silicon epitaxial layer 31ES 3 and the source region 31g of the n-type 31ES 4 and drain region 31h are formed, and p-type source region 31e and the drain region 31f in the silicon epitaxial layer 31ES 1 and 31ES 2 is formed Is done.
  • the step of FIG. 7B as a result of the selective etching of FIG.
  • the side wall insulating films 33SW 1 and 33SW 2 are retreated, and as a result, the source region 31e and the drain region 31f are in the substrate region 31CH 1 . It extends to a position corresponding to the outer wall surface of the sidewall insulating films 33SW 1.
  • the source region 31g and the drain region 31h is in the substrate region 31CH 2 in the step of FIG. 7B, it extends to a position corresponding to the outer wall surface of the sidewall insulation films 33SW 2.
  • a silicide layer is formed on the exposed silicon surface of FIG. 7B by the salicide method, so that the silicide layer 36a is formed in the p-type source region 31e as described in FIG. silicide layers 36b to 31f is a silicide layer 36c in the p-type source region 31g is, the silicide layer 36d on the p-type drain region 31h is also the silicide layer 36e on the upper surface of the polysilicon gate electrode 33G 1 is a polysilicon gate electrode silicide layer 36f is formed on the upper surface of 33G 2.
  • a semiconductor device having the same structure as that of FIG. 5S is formed on the silicon substrate 11 by executing the processes of FIGS. 5Q to 5S.
  • the source region 31e and the drain region 31f is in the substrate region 31CH 1, extends to a position corresponding to the outer wall surface of the sidewall insulating films 33SW 1.
  • the p-channel or n-channel MOS transistor having an insulated structure 31I F which is locally formed below the source region 31e or 31 g, and the drain region 31f or 31h, etching to form the gate insulating film 32 and the gate electrode 33G 1 or 33G 2 in the flat surface of the bulk silicon substrate 31 is not subjected to processing such as, the channel region right underneath the gate electrode is flat and defects introduced into the channel region It will not be done.
  • the bulk silicon substrate 11 having good initial crystal quality can be used as the channel region, so that the operating characteristics of the MOS transistor can be improved and the variation in characteristics can be reduced.
  • the sidewall insulating films 33SW 1 and 33SW 2 are continuously used as the sidewall insulating film after the selective etching step of FIG. 5G, and therefore the steps of FIGS. 5J to 5L in the previous embodiment and the trench 31TI.
  • the process of removing the insulating film 34 remaining on 1 to 31TI 3 is not necessary, and the manufacturing process of the semiconductor device is simplified.
  • SiGe mixed crystal layers 11SGV 1 and 11SGV 2 are formed in the element region 11A, and SiC mixed crystal layers 11SCV 1 and 11SCV 2 are formed in the element region 11B.
  • the silicon single crystal constituting the substrate portions 11CH 1 and 11CH 2 is grown by epitaxial growth.
  • the source region 11e and drain region 11f of the p-channel MOS transistor, the source regions 11g and 11h of the n-channel MOS transistor, and silicide layers 14S 1 , 14D 1 , 14S 2 are formed.
  • a compressive stress film 17A such as SiN is formed on the p-channel MOS transistor so as to cover the gate electrode 13G 1 and the sidewall insulating film 13SW 1, and the n-channel MOS by forming the compressive stress film 17B, such as SiN covering the on transistor gate electrode 13G 2 and the sidewall insulating films 13SW 2, a uniaxial compressive stress in the p-channel MOS transistor, also uniaxial said n-channel MOS transistor Increase tensile tensile stress It is also possible.
  • FIG. 8A to FIG. 8C parts corresponding to the parts described above are denoted by the same reference numerals, and further description is omitted.
  • FIGS. 9A to 9D are views showing a method for manufacturing a semiconductor device according to the fourth embodiment.
  • a method of manufacturing an n-channel MOS transistor will be described, but a p-channel MOS transistor can be manufactured in the same manner.
  • an element region 51A is defined on a silicon substrate 51 by an element isolation region 51I having an STI structure.
  • the element isolation insulating film forming the element isolation region 51I is wet etched by HF or the like. It is retracted by processing. As a result, the corner of the silicon substrate 51 is exposed at the boundary with the element isolation region 51I.
  • the silicon substrate 51 is exposed to a non-oxidizing atmosphere, for example, a hydrogen atmosphere. For example, by performing heat treatment for 10 seconds at a temperature of 1000 ° C., the corners are rounded as indicated by broken lines in FIG. 9A.
  • a polysilicon gate electrode 53G is formed on the silicon substrate 51 via a gate insulating film 52 corresponding to the channel region in the element region 51A.
  • Side wall spacers 53GW made of a silicon oxide film and side wall insulating films 53SW made of a silicon nitride film, a silicon oxynitride film or the like are sequentially formed on both side wall surfaces.
  • etching using the polysilicon gate electrode 53G and the side wall spacer 53GW and the side wall insulating film 53SW as a mask and wet etching using TMAH as an etchant are performed on the silicon substrate 51 thus processed.
  • 51 TB are formed.
  • the SiGe mixed crystal layers 51SG 1 and 51SG 2 are formed on the structure of FIG. 9A, as in the case of the SiGe mixed crystal layers 31SG 1 , 31SG 2 , 31SG 3 , 31SG 4 in the previous embodiment.
  • the film is epitaxially grown to a thickness of 20 nm to 80 nm, preferably about 50 nm.
  • SiGe mixed crystal layers 51SG 1 and 51SG 2 epitaxially grown is above embodiment SiGe mixed crystal layer in Embodiment 31SG 1, 31SG 2, 31SG 3 , 31SG such a similar 4 (100) plane of the plane index than
  • the side wall surfaces 51tc and 51td defined by large facets made of crystal faces such as (111) face and (311) face are formed and grown.
  • the silicon epitaxial layers 51ES 1 and 51ES 2 are replaced with the silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 and 31ES in the previous embodiment.
  • the film is epitaxially grown to a thickness of 70 nm to 20 nm, preferably 50 nm under the same conditions as in the case of 4 .
  • the silicon epitaxial layer 51ES 1 and 51ES 2 epitaxially grown is a silicon epitaxial layer in the previous embodiment 31ES 1, 31ES 2, 31ES 3 , large plane index than like similarly to (100) plane 31ES 4,
  • side wall surfaces 51te and 51tf defined by facets made of crystal planes such as the (111) plane and the (311) plane are formed and grown.
  • the SiGe mixed crystal layers 51SG 1 and 51SG 2 sidewall surfaces 51tc, 51td or the silicon epitaxial layer 51ES 1 and 51ES 2 sidewall surfaces 51te,, 51tf is formed of a single crystal plane In some cases, it may include a plurality of crystal planes.
  • the SiGe mixed crystal layers 51SG 1 and 51SG 2 also with the growth of the silicon epitaxial layer 51ES 1 and 51ES 2, is on the polysilicon gate electrode 53G polycrystalline SiGe pattern - down 53pSG and It can be seen that a polysilicon pattern 53 pS is formed.
  • a short time isotropic etching is performed to form the side wall surface of the substrate portion 51CH. It is preferable to remove the SiGe mixed crystal layer grown in the form of rising to t1tb and 51ta.
  • the side wall surfaces 51tc and 51te, and the side wall surfaces 51td and 51tf are parallel to each other or have a relationship close to parallel even if not strictly parallel.
  • the silicon epitaxial layers 51ES 1 and 51ES 2 have a film thickness of about 70 nm to 20 nm, in the portions covering the SiGe mixed crystal layers 51SG 1 and 51SG 2 at the respective side wall surfaces 51tc and 51td, It should be noted that the film thickness of the silicon epitaxial layers 51ES 1 and 51ES 2 is as thin as about 5 nm at most.
  • anisotropic etching that acts in a direction substantially perpendicular to the main surface of the silicon substrate 51 in the structure of FIG. 9B in the process of FIG. 9C, for example, 1 to 30 Torr, for example, using HCl as an etching gas.
  • the hydrogen gas partial pressure is set to 1500 Pa to 2500 Pa, preferably 2000 Pa at a temperature of 600 to 750 ° C., preferably 700 ° C., preferably under a total pressure of 15 Torr, and the hydrogen chloride gas partial pressure is set to 40 Pa to 60 Pa.
  • the thin Si layer on the facet is etched by performing it under a condition that is preferably set to 49 Pa, and the SiGe mixed crystal layers 51SG 1 and 51SG 2 thereunder can be easily applied over the entire side wall surfaces 51tc and 51td. Can be exposed to.
  • the polysilicon pattern 53pS formed on the polycrystalline SiGe pattern 53pSG on the gate electrode 53G disappears. Yes.
  • the exposed SiGe mixed crystal layers 51SG 1 and 51SG 2 are continuously exposed to the same gas atmosphere, and the silicon epitaxial layers 51ES 1 and 51ES 2 are , for example, 1.4 nm / min. Etch selectively at a rate of As a result of the selective etching, as shown in FIG. 9D, voids 51V 1 and 51V 2 are formed under the silicon epitaxial layers 51ES1 and 51ES2, respectively.
  • the gate electrode 53G is formed on the silicon substrate 51.
  • An interlayer insulating film 54 is formed so as to cover the sidewall insulating film 53SW, and a via plug 54A that contacts the source diffusion region 51c and the drain diffusion region 51d through the silicide layers 54S and 54D in the interlayer insulating film 54, respectively.
  • 54B are formed to obtain the desired n-channel MOS transistor. It is done.
  • the step of exposing the SiGe mixed crystal layers 51SG 1 and 51SG 2 and the formation of the voids 51V 1 and 51V 2 can be performed by a simple etching process in the step of FIG.
  • the manufacturing process can be simplified.
  • the silicon substrate 51 is formed in the same substrate processing apparatus from the formation of the SiGe mixed crystal layers 51SG 1 and 51SG 2 in FIG. 9B to the formation of the voids 51V 1 and 51V 2 in FIG. 9D. It can be executed continuously without being taken out into the atmosphere.
  • a trench is formed in the first silicon substrate, and after the SiGe mixed crystal layer and the silicon epitaxial layer are epitaxially grown in the trench, the SiGe mixed crystal layer is selectively etched, thereby forming a semiconductor device.
  • An insulating region was formed under the source region and the drain region.
  • FIG. 10 shows the etching rate when the silicon layer doped with B is wet-etched with an etchant containing hydrofluoric acid (HF), nitric acid (HNO 3 ), and acetic acid (CH 3 COOH) in a ratio of 1: 3: 8. It is a graph which shows the relationship of a film specific resistance (nonpatent literature 2). The film specific resistance decreases as the concentration of the impurity element in the film increases.
  • HF hydrofluoric acid
  • HNO 3 nitric acid
  • CH 3 COOH acetic acid
  • the specific resistance of the film has begun to rapidly decrease when it falls below 1 ⁇ 10 ⁇ 2 ⁇ cm, and this specific resistance value corresponds to the B concentration in the film of 1 ⁇ 10 18 cm ⁇ 2. Therefore, the structure shown in FIG. 9E can be obtained even when a silicon epitaxial layer containing B at a concentration of 1 ⁇ 10 18 cm ⁇ 2 or more is used instead of the SiGe mixed crystal layers 15SG 1 and 15SG 2 . Recognize.
  • a specific resistance of 1 ⁇ 10 ⁇ 3 ⁇ cm corresponds to a B concentration of 1 ⁇ 10 20 cm ⁇ 2 .
  • Such a silicon epitaxial layer containing B at a high concentration is, for example, at a temperature of 500 to 650 ° C., preferably 550 ° C. under a total pressure of 133 to 2660 Pa (1 to 20 Torr), preferably 1330 Pa (10 Torr) in the step of FIG. 9D.
  • the hydrogen gas partial pressure is set to 1600 Pa to 1500 Pa, preferably 1300 Pa
  • the monosilane gas partial pressure is set to 4 Pa to 10 Pa, preferably 6 Pa
  • diborane gas as the dopant gas is set to 1 ⁇ 10 ⁇ 3 Pa to 2 ⁇ 10. It can be formed by setting the partial pressure to ⁇ 3 Pa, preferably 1.3 ⁇ 10 ⁇ 3 Pa.
  • lattice matching is compensated for instead of the SiGe mixed crystal layers 51GS 1 and 51GS 2 whose lattice matching composition is limited with respect to the silicon substrate 51 or the silicon epitaxial layers 51ES 1 and 51ES 2 thereon. Since the silicon epitaxial layer can be formed and the silicon epitaxial layer can be selectively removed by etching, the semiconductor device can be easily manufactured.
  • each SiGe mixed crystal layer can be replaced with a silicon epitaxial layer containing B at a high concentration.
  • FIG. 11A to 11C are views showing a method for manufacturing a semiconductor device according to the fifth embodiment.
  • portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.
  • the process of FIG. 11A is a process that is performed subsequent to the process of FIG. 9A in the previous embodiment, and on the structure of FIG. 9A, B is 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the concentration doped p-type silicon epitaxial layer 61DS 1 and 61DS 2 of, under the conditions described above, 20 nm ⁇ 80 nm, is preferably epitaxially grown to a thickness of approximately 50nm.
  • side wall surfaces 61tc and 61td defined by facets made of crystal faces such as (111) face and (311) face are formed and grown.
  • the silicon epitaxial layers 51ES 1 and 51ES 2 are replaced with the silicon epitaxial layers 31ES 1 , 31ES 2 , 31ES 3 , under the same conditions as in 31ES 4, 70nm ⁇ 20nm, preferably is epitaxially grown to a thickness of 50nm.
  • the silicon epitaxial layer 51ES 1 and 51ES 2 epitaxially grown is a silicon epitaxial layer in the previous embodiment 31ES 1, 31ES 2, 31ES 3 , large plane index than like similarly to (100) plane 31ES 4,
  • side wall surfaces 51te and 51tf defined by facets made of crystal planes such as the (111) plane and the (311) plane are formed and grown.
  • the p-type silicon epitaxial 61DS 1 and 61DS 2 sidewall surfaces 61tc, 61td or the silicon epitaxial layer 51ES 1 and 51ES 2 sidewall surfaces 51te,, 51tf is formed of a single crystal plane In some cases, it may include a plurality of crystal planes.
  • the p-type silicon epitaxial layers 61DS 1 and 61DS 2 and the silicon epitaxial layers 51ES 1 and 51ES 2 are grown on the polysilicon gate electrode 53G with p-type doped with B. It can be seen that a polysilicon pattern 63pDS and a polysilicon pattern 53pS are formed.
  • isotropic etching is performed for a short time, and the substrate portion 51CH side is formed. It is preferable to remove the p-type silicon epitaxial layer grown in the form of creeping up on the wall surfaces t1tb and 51ta.
  • the side wall surfaces 61tc and 61te, and the side wall surfaces 51td and 51tf are parallel to each other, or close to parallel even if not strictly parallel.
  • the silicon epitaxial layers 51ES 1 and 51ES 2 have a film thickness of about 80 nm to 20 nm, in the portions covering the p-type silicon epitaxial layers 61DS 1 and 61DS 2 on the respective side wall surfaces 61tc and 61td, The film thickness of the silicon epitaxial layers 51ES 1 and 51ES 2 is as thin as about 5 nm.
  • the exposed p-type silicon epitaxial layers 61DS 1 and 61DS 2 contain hydrofluoric acid (HF), nitric acid (HNO 3 ), and acetic acid (CH 3 COOH) in a ratio of 1: 3: 8.
  • HF hydrofluoric acid
  • HNO 3 nitric acid
  • CH 3 COOH acetic acid
  • the selective etching results, as shown in FIG. 11C, wherein the bottom of the silicon epitaxial layer 51ES 1, 51ES 2, wherein the p-type silicon epitaxial layer 61DS 1, voids corresponding to 61DS 2 51V 1, 51V 2 is Each is formed.
  • the p-type polysilicon pattern 63pDS on the gate electrode 53G disappears.
  • FIG. 11D By performing the preceding figure 5H ⁇ FIG 5S similar Step Next, as shown in FIG. 11D, the void 51V 1, 51V 2 filled with the buried insulating film 51I F, the silicon epitaxial layer 51ES1 n An n type drain diffusion region 51d is formed in the silicon epitaxial layer 51ES2 and an interlayer insulating film 54 is formed on the silicon substrate 51 so as to cover the gate electrode 53G and the sidewall insulating film 53SW. By forming and forming via plugs 54A and 54B in contact with the source diffusion region 51c and the drain diffusion region 51d in the interlayer insulating film 54, an intended n-channel MOS transistor is obtained.
  • the process of exposing the p-type silicon epitaxial layers 61DS 1 and 61DS 2 in the process of FIG. 11B can be performed by a simple etching process, and the manufacturing process of the semiconductor device can be simplified. .
  • FIG. 12 shows an example of a dynamic threshold MOS (Dt-MOS) transistor 70 according to the sixth embodiment.
  • Dt-MOS dynamic threshold MOS
  • an element region 71A is defined in a silicon substrate 71 by an STI-type element isolation region 71I.
  • the element region 71A includes two n-channel MOS transistors 70A in an n-type well 71NW.
  • And 70B are formed by sharing the drain diffusion region of the transistor 70A and the source diffusion region of the transistor 70B.
  • the n-type polysilicon gate electrode 73GA of the transistor 70A and the polysilicon gate electrode 73GB of the transistor 70B are formed on the silicon substrate 71 with their respective gate insulating films 72A and 72B.
  • an n-type source extension region 71a and a drain extension region 71b are formed on the first side of the gate electrode 73GA and the opposite second side, respectively.
  • an n-type source extension region 71c and a drain extension region 71d are formed in the silicon substrate 71 on the first side and the opposite second side of the gate electrode 73GB, respectively.
  • n + -type source region 71e is formed outside the source extension region 71a when viewed from the channel region of the transistor 70A immediately below the gate electrode 73A in the silicon substrate 71, and the channel region of the transistor 70A.
  • An n + type drain region 71f is formed outside the drain extension region 71b as viewed from above.
  • an n + -type source region 71g is shared with the drain region 71f of the transistor 70A outside the source extension region 71c when viewed from the channel region of the transistor 70B immediately below the gate electrode 73B.
  • An n + -type drain region 71h is formed outside the drain extension region 71d when viewed from the channel region of the transistor 70B.
  • a p-type body region 71BA is formed in the channel region of the transistor 70A, and the transistor 70A is a Dt-MOS transistor. Therefore, the body region 71BA is connected to the gate electrode 73A on the front side of FIG. Electrical connection is made in a contact hole (not shown) formed on the other side.
  • a p-type body region 71BB is formed in the channel region of the transistor 70B.
  • the transistor 70B is a Dt-MOS transistor
  • the body region 71BB is connected to the gate electrode 73B on the front side of FIG. Electrical connection is made in a contact hole (not shown) formed on the other side.
  • an insulating film 71Ia made of a silicon oxide film or the like continuously extending to the element isolation region 71I is formed immediately below the source extension region 71a and the source region 71e.
  • the parasitic capacitance of the region 71a and the source region 71e is reduced.
  • an insulating film 71Ib made of a silicon oxide film or the like continuously extending to directly below the source extension region 71c and the source region 71f of the transistor 70B immediately below the drain extension region 71c and the source region 71f of the transistor 70B.
  • the parasitic capacitance of the drain extension region 71b and the drain region 71f and the parasitic capacitance of the source extension region 71c and the source region 71g are reduced.
  • an insulating film 71Ic made of a silicon oxide film or the like continuously extending to the element isolation region 71I is formed immediately below the drain extension region 71d and the drain region 71h, and the drain extension region 71d And the parasitic capacitance of the drain region 71h is reduced.
  • the source region 71e, the drain region 71f (source region 71g) and the drain region 71h are formed so as to fill deep trenches formed in the substrate 71.
  • the region has a sufficient film thickness, and the source resistance and drain resistance of the transistors 70A and 70B are reduced.
  • the n-type well 71NW deeply in the element region 71A, the short-channel effect is suppressed by the n-type well 71NW, and the p-type body region 71BA and the transistor of the transistor 70A are suppressed.
  • the 70B p-type body region 71BB can be formed with a sufficient film thickness. As a result, the body resistance can be reduced in each of the transistors 70A and 70B, and a high-speed Dt-MOS operation can be realized.
  • the source region 71e and the drain region 71f, and the source region 71g and the drain region 71h are formed by filling deep trenches as described above, the insulation formed immediately below these regions.
  • the films 71Ia, 71Ib, and 71Ic are formed at a deeper position in the silicon substrate 71.
  • the body regions 71BA and 71BB are electrically separated, and the transistors 70A and 70B can operate independently. Become.
  • the polysilicon gate electrode 73GA is formed in the element region 71A via a gate insulating film 72A.
  • the polysilicon gate electrode The silicon substrate 71 is dry-etched using 73GA as a mask, and trenches 71TA and 71TB are formed on the first side of the gate electrode 73GA and on the opposite second side.
  • a mask pattern 73Ga made of a silicon oxide film, a SiN film or the like is formed on the polysilicon gate electrode 73GA, and both side walls thereof have been described in the previous embodiment, for example.
  • Sidewall spacers 73GW are formed by a CVD method, an etch back method, or the like.
  • a p-type well 71PW is formed at the top and an n-type well 71NW is formed at the bottom of the p-type well 71PW, so that the trenches 71TA and 71TB do not reach the n-type well 71NW. It is formed to a proper depth.
  • a p-type mesa region 71M including the flat surface of the original silicon substrate 71A is formed immediately below the gate electrode 71GA.
  • the trenches 71TA and 71TB are sequentially filled with a SiGe mixed crystal layer 71SG and a silicon epitaxial layer 71ES.
  • the sidewall spacer 73GA is formed on the polysilicon gate electrode 73GA.
  • the sidewall insulating film 73SW is formed of an insulating film resistant to wet etching by HF such as SiN or SiON.
  • the silicon substrate 71 is dry-etched again using the polysilicon gate electrode 73GA, the mask pattern 73Ga thereon, and the sidewall insulating film 73SW as a mask.
  • Trenches 71TC and 71TD are formed outside the sidewall insulating film 73SW as viewed from the region 71M up to a position deeper than the upper end of the n-type well 71NW.
  • a p-type body region 71BA including the mesa structure 71M is formed on the n-type well 71NW.
  • the trenches 71TC and 71TD are filled and the epitaxial growth of the SiGe mixed crystal layer 71SG and the silicon epitaxial layer 71ES is sequentially performed.
  • the structure of FIG. 13E To obtain the structure replaced by
  • the silicon oxide film constituting the element isolation insulating film in the STI type element isolation region 71I is retracted by wet etching using HF, and the SiGe mixed crystal layer 71SG is formed on the side wall surface of the element isolation groove. Exposed.
  • the SiGe mixed crystal layer 71SG is selectively used in the same manner as the step of FIG. 1E, the step of FIG. 5G, the step of FIG. 9D, and the step of FIG. Etching is performed to form a void 71V corresponding to the SiGe mixed crystal layer 71SG.
  • the insulating film 74 is formed on the structure of FIG. 13G so as to be filled or partially filled with the void 71V by the ALD method and the CVD method or by the SOD method. Then, the insulating film 71 is etched back until the silicon epitaxial layer 71ES is exposed.
  • the side wall insulating film 73SW is removed, and the process described above with reference to FIGS. 1J to 1P is performed to electrically connect the gate electrode 73GA to the body 71BA through a contact hole (not shown).
  • the n-channel Dt-MOS transistor 70A of FIG. 12 can be manufactured.
  • a p-channel Dt-MOS transistor can be similarly manufactured by inverting the conductivity type in the above description.
  • the sidewall insulating film 73SW is removed and the n-type source extension region 71a and the drain extension region 71b are formed as shown in FIG. 14A.
  • n + type source regions 71c and 71d are formed.
  • the element isolation insulating film 71I is retracted to expose the SiGe mixed crystal layer 71SG, and the SiGe mixed crystal layer 71SG is selectively removed by etching as shown in FIG. 14D.
  • a void 71V is formed corresponding to the crystal layer 71SG.
  • an interlayer insulating film 74 is formed so as to fill the void 71V.
  • the source extension region 71a, the drain extension region 71b, the source region 71c, and the drain region 71d are already formed at the stage of FIG. 14B. Therefore, at the stage of FIG. 14E, the source extension region 71a and the drain extension region 71b are changed. Therefore, it is not necessary to form the source region 71c and the drain region 71d. Therefore, the interlayer insulating film 74 can be formed also as the insulating film filling the void 71V, thereby simplifying the manufacturing process of the semiconductor device. be able to.
  • the void 71V is formed as shown in FIG. It is also possible to prevent the insulating film 74 from filling.
  • FIG. 16A to 16C are sectional views showing a manufacturing method according to the seventh embodiment for manufacturing the Dt-MOS transistor 70A of FIG.
  • the same reference numerals are assigned to portions corresponding to the portions described above, and description thereof is omitted.
  • the trenches 71TA and 71TB are formed to a depth exceeding the n-type well 71NW in the step corresponding to the step of FIG. 13B, and the trenches 71TA and 71TB are formed in the step of FIG. 16A corresponding to FIG. Is filled with a SiGe mixed crystal layer 71SG to a height exceeding the n-type well 71NW, and in the step of FIG. 16B, sidewall insulating films are formed on both side walls of the polysilicon gate electrode 73GA via the sidewall spacers 73GW. 73SW is formed. Further, in the step of FIG.
  • the silicon substrate 71 and the depth exceeding the upper end of the n-type well 71NW are masked using the polysilicon gate electrode 73GA and the mask pattern 73Ga thereon, and the sidewall spacer 73GW and the sidewall insulating film 73SW as a mask. Then, dry etching is performed to form trenches 71A and 71B on both sides of the mesa region 71M, leaving the SiGe mixed crystal layer 71S on the bottom and side wall surfaces.
  • the trench 71TA is filled with the silicon epitaxial layer 71ES in the step of FIG. 16C, and then the SiGe mixed crystal layer 71SG is selectively removed in the same manner as in the step of FIG. 5G, and the voids formed as a result are insulated.
  • the films 71Ia and 71Ib and electrically connecting the gate electrode 73GA to the body 71BA an n-channel Dt-MOS transistor having a structure shown in FIG. 16D similar to that shown in FIG. 12 can be obtained. It is done.
  • the manufacture of the semiconductor device on the (100) plane of the silicon substrate has been described as an example. However, in each embodiment, the manufacture of the semiconductor device is limited to the (100) plane of the silicon substrate. However, the present invention is also effective in manufacturing on other flat crystal planes such as the (111) plane and the (110) plane.

Abstract

　半導体装置の製造方法は、シリコン基板を、チャネル領域が形成されるシリコン基板部分を残してエッチングすることにより、前記基板部分の第１および第２の側に第１および第２のトレンチをそれぞれ形成する工程と、前記第１および第２のトレンチを、シリコンに対しエッチング選択性を有する半導体層とシリコン層とを順次エピタキシャルに成長することにより、それぞれ充填する工程と、前記シリコンに対しエッチング選択性を有する半導体層を、前記シリコン層および前記シリコン基板に対し選択的エッチングにより除去し、前記基板部分の前記第１および第２の側において、前記シリコン層の下にボイドを形成する工程と、前記ボイドを少なくとも部分的に、埋込絶縁膜により充填する工程と、前記シリコン基板部分上にゲート絶縁膜を介してゲート電極を形成する工程と、前記シリコン基板部分の前記第１の側において前記シリコン層中にソース領域を、前記シリコン基板部分の前記第２の側において前記シリコン層中にドレイン領域を形成する工程と、を含む。

Description

半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法
　本発明は一般に半導体装置に係り、特にソース／ドレイン領域下に局所的に絶縁構造を配設した半導体装置の製造方法に関する。
　一般にＭＯＳトランジスタではソース領域あるいはドレイン領域が、素子領域を構成する逆導電型のウェル中に形成される。その際、かかるソース領域あるいはドレイン領域は前記ウェルから、前記ソ―ス領域とウェル、あるいはドレイン領域とウェルの界面に形成されるｐｎ接合により分離されている。
　しかしこのような通常の構造のＭＯＳトランジスタでは、ｐｎ接合に伴う寄生容量により動作速度が低下してしまい、またリーク電流が発生しやすい問題点を有している。
　このような事情で、素子領域においてウェルがソース領域あるいはドレイン領域から、前記ソースあるいはドレイン領域の下に局所的に形成された酸化膜や窒化膜、ボイドなどの絶縁構造で分離されたＭＯＳトランジスタ構造が提案されている。かかるＭＯＳトランジスタ構造は、接合容量の低減効果があり、またリーク電流を低減することができることから、重要である。
　かかるＭＯＳトランジスタ構造の形成プロセスとして、ＳｉＧｅ混晶層上にＳｉ層を形成した積層構造を形成し、その後、Ｓｉ層とＳｉＧｅ混晶層の間のエッチングレートの差を利用してＳｉＧｅ混晶層のみを除去する方法が提案されている（特許文献１，特許文献２，非特許文献１)。これら従来提案されている方法では、単結晶のバルクシリコン基板上に前記ＳｉＧｅ混晶層を介してエピタキシャルさせたシリコン層をＭＯＳトランジスタのチャネル領域として使っている。
特開２００５－１８３９８７号公報 特開２００８－１１２９００号公報
Kyong, H. Y., et al., IEEE Electron Device Letters, Vol.25, No.6, June 2004 Fujitsuka, N., et al., Sensors and Actuators A97-98, 2002, pp.716-719
　しかしバルクシリコン基板上にエピタキシャル成長したシリコン層は、特に前記シリコン層をＳｉＧｅ混晶層上に形成した場合、結晶欠陥が導入されやすい問題を有している。
　結晶欠陥の発生は、前記Ｓｉ層およびＳｉＧｅ混晶層の成長条件や、各層の膜厚によっても異なるが、前記ＳｉＧｅ混晶層と前記シリコン基板との界面から発生するミスフィット転位についてみると、前記ＳｉＧｅ混晶層中のＧｅ濃度が高くなるほど、またＳｉＧｅ混晶層の成膜温度が高くなるほど発生しやすく、発生したミスフィット転移は、前記ＳｉＧｅ混晶層上にエピタキシャル成長されるシリコン層中に延在する。
　かかるミスフィット転位の発生は、前記ＳｉＧｅ混晶層の臨界膜厚で決定される。そのため、提案されているプロセスを用いる場合、チャネル領域への結晶欠陥導入を抑制するためには、前記ＳｉＧｅ混晶層の膜厚を臨界膜厚以下に抑えなければならない。
　また、前記ＳｉＧｅ混晶層とシリコン基板との界面に残留した酸素や炭素は、前記シリコンエピタキシャル層への結晶欠陥導入の要因となり、避けなければならない。
　また特許文献１や非特許文献１による技術では、バルクシリコン基板上にＳｉＧｅ混晶層をエピタキシャル成長した後、チャネル領域に対応する部分においてＳｉＧｅ混晶層を除去し、その上にシリコンエピタキシャル層を成長させているが、このようなプロセスでは、ゲ―ト絶縁膜およびゲート電極が形成されるチャネル領域の表面が凹んでしまうのが避けられない。非特許文献１を参照。このようにチャネル領域の表面が凹んでしまうと、ゲート電極を焦点深度の浅い高解像度露光系を使ったフォトリソグラフィ工程により形成する際に、位置ずれが発生しやすい。また、このようなシリコンエピタキシャル層表面の凹部には、様々な異なる結晶面が出現しやすいが、シリコン表面における熱酸化速度は表面の面方位により異なるため、このような凹部の発生に伴い、形成されるゲート絶縁膜の膜厚が、位置により変動してしまうおそれがある。このようにゲート絶縁膜の膜厚が位置により変動している状態で、さらにゲート電極に位置ずれが発生すると、半導体装置の特性を正しく規定することができなくなる。
　また、このようにバルクシリコン基板上にシリコンエピタキシャル層を直接に成長させる場合でも、特許文献１や非特許文献１の技術によればバルクシリコン基板の表面はエッチングによりダメージを受けており、酸素や炭素が残留している恐れがある。この場合、先に説明したように、シリコンエピタキシャル層に欠陥が導入される危険が大きい。
　これら課題の解決の為には、ＭＯＳトランジスタのチャネル領域に、バルクシリコン基板を加工せずに用いるのが望ましい。本発明はＭＯＳトランジスタのチャネル領域に、バルクシリコン基板を加工せずに用いるためのプロセスを提案する。
　好ましい実施形態による半導体装置の製造方法は、シリコン基板を、チャネル領域が形成されるシリコン基板部分を残してエッチングすることにより、前記基板部分の第１および第２の側に第１および第２のトレンチをそれぞれ形成する工程と、前記第１および第２のトレンチを、シリコンに対しエッチング選択性を有する半導体層とシリコン層とを順次エピタキシャルに成長することにより、それぞれ充填する工程と、前記シリコンに対しエッチング選択性を有する半導体層を、前記シリコン層および前記シリコン基板に対し選択的エッチングにより除去し、前記基板部分の前記第１および第２の側において、前記シリコン層の下にボイドを形成する工程と、前記ボイドを少なくとも部分的に、埋込絶縁膜により充填する工程と、前記シリコン基板部分上にゲート絶縁膜を介してゲート電極を形成する工程と、前記シリコン基板部分の前記第１の側において前記シリコン層中にソース領域を、前記シリコン基板部分の前記第２の側において前記シリコン層中にドレイン領域を形成する工程と、を含む。
　好ましい実施形態によれば、ソース領域あるいはドレイン領域の下に局所的に形成された埋込絶縁膜を有するＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板の表面にゲート絶縁膜およびゲート電極を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
第１の実施形態による半導体装置の製造方法を示す断面図（その１）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その２）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その３）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その４）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その５）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その６）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その７）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その８）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その９）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その１０）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その１１）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その１２）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その１３）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その１４）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その１５）である。 第１の実施形態による半導体装置の製造方法を示す断面図（その１６）である。 シリコン層に対するＳｉＧｅ混晶層の選択的エッチングを示す図（その１）である。 シリコン層に対するＳｉＧｅ混晶層の選択的エッチングを示す図（その２）である。 シリコン層に対するＳｉＧｅ混晶層の選択的エッチングを示す図（その３）である。 シリコン層に対するＳｉＧｅ混晶層の選択的エッチングを示す図（その４）である。 シリコン層に対するＳｉＧｅ混晶層の選択的エッチングの例を示す断面写真である。 シリコン層とＳｉＧｅ混晶層のエッチング速度を比較して示すグラフである。 第２の実施形態による半導体装置の製造方法を示す断面図（その１）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その２）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その３）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その４）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その５）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その６）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その７）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その８）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その９）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１０）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１１）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１２）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１３）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１４）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１５）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１６）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１７）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１８）である。 第２の実施形態による半導体装置の製造方法を示す断面図（その１９）である。 図５ＦにおけるＳｉＧｅ混晶層の形成工程をより詳細に示す図（その１）である。 図５ＦにおけるＳｉＧｅ混晶層の形成工程をより詳細に示す図（その２）である。 第３の実施形態による半導体装置の製造方法を示す断面図（その１）である。 第３の実施形態による半導体装置の製造方法を示す断面図（その２）である。 第３の実施形態による半導体装置の製造方法を示す断面図（その３）である。 第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。 第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。 第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その３）である。 第４の実施形態による半導体装置の製造方法を示す断面図（その１）である。 第４の実施形態による半導体装置の製造方法を示す断面図（その２）である。 第４の実施形態による半導体装置の製造方法を示す断面図（その３）である。 第４の実施形態による半導体装置の製造方法を示す断面図（その４）である。 第４の実施形態による半導体装置の製造方法を示す断面図（その５）である。 第５の実施形態の原理を説明する図である。 第５の実施形態による半導体装置の製造方法を示す断面図（その１）である。 第５の実施形態による半導体装置の製造方法を示す断面図（その２）である。 第５の実施形態による半導体装置の製造方法を示す断面図（その３）である。 第５の実施形態による半導体装置の製造方法を示す断面図（その４）である。 第６の実施形態による半導体装置の構成を示す断面図である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その１）である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その２）である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その３）である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その４）である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その５）である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その６）である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その７）である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その８）である。 第６の実施形態による図１２の半導体装置の製造方法を示す断面図（その９）である。 第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。 第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。 第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その３）である。 第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その４）である。 第６の実施形態の一変形例による半導体装置の製造方法を示す断面図（その５）である。 第６の実施形態の他の変形例を示す断面図である。 第７の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。 第７の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。 第７の実施形態の一変形例による半導体装置の製造方法を示す断面図（その３）である。 第７の実施形態の一変形例による半導体装置の製造方法を示す断面図（その４）である。
　［第１の実施形態］
　以下、図１Ａ～図１Ｐを参照しながら、第１の実施形態によるＭＯＳトランジスタの製造方法を説明する。
　図１Ａを参照するに、単結晶バルクシリコンよりなるシリコン基板１１の例えば（１００）面よりなる平坦な基板表面のうち、ｐチャネルＭＯＳトランジスタが形成される素子領域１１Ａをフォトレジストパタ―ン（図示せず）で覆い、前記シリコン基板１１表面のうちｎチャネルＭＯＳトランジスタが形成される素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギー３００ｋｅＶ以下、ドーズ量５×１０１３以下の範囲で、好ましくは加速エネルギー１５０ＫｅＶ、ドーズ量３×１０１３の条件で注入することでｐ型ウェル１１ＰＷを形成する。イオン注入時の傾斜角（Ｔｉｌｔ）は任意で入射方向（Ｔｗｉｓｔ）を１方向以上で注入しても良く、注入種としてはＢの他にもＢＦ２やＩｎなどを１種類以上用いても良い。
　またその際、前記シリコン基板１１の素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギ１５０ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー３０ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件でイオン注入しチャネルストップ注入を行ってもよい。本チャネルストップ注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良く、イオン種としてＢのほかにもＢＦ２やＩｎなどを１種類以上用いても良い。
　次に前記ｎチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えば、Ｂを加速エネルギー４０ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2の範囲で、好ましくは加速エネルギー２０ＫｅＶ，ドーズ量１×１０1３ｃｍ-2の条件で注入する。この際、イオン注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良い。またＢ以外にもＩｎやＢＦ２、Ｂ１０ＨｘなどそのほかのＢ分子イオンを１種類以上使用しても良い。
　次にアッシング処理又はＳＰＭ（sulfuric acid hydrogen peroxide mixture）等を用いたウェット処理により、前記シリコン基板１１の素子領域１１Ａ上のレジストパタ―ンを除去し、今度は前記素子領域１１Ｂをレジストパターンで覆った状態で、前記素子領域１１Ａにｎ型ウェル１１ＮＷを、同様にして形成する。
　より具体的には、前記シリコン基板１１上の前記素子領域１１Ｂをレジストパタ―ン（図示せず）で覆い、前記素子領域１１Ａに、例えば不純物元素としてＰ（リン）を加速エネルギ６００ｋｅＶ以下、ドーズ量５×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー３５０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入し、前記ｎ型ウェル１１ＮＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
　またその際、前記シリコン基板１１の素子領域１１Ａに、例えば、Ａｓ（ヒ素）を加速エネルギ３００ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー１００ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件下でイオン注入しチャネルストップ注入をおこなってもよい。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
　次に前記ｐチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えばＡｓを加速エネルギー２００ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー１３０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入を行なう。この際Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン種としてＰ、Ａｓ、Ｓｂなどを１種類以上使用しても良い。
　次に、アッシング処理又はＳＰＭ等を用いたウェット処理により、前記素子領域１１Ｂに形成したレジストパタ―ンを除去し、その後、前記シリコン基板１１に対し例えば１０００℃の温度で、約１０秒間、スパイクアニールを行い、前記シリコン基板１１中に注入されたＢ、Ｐ及びＡｓ等の不純物元素を活性化する。
　なお以上の説明では、前記図１Ａの工程においてウェル注入およびチャネル注入を最初に行なったが、これは後述するＳＴＩ構造形成後に実施しても良い。
　次に図１Ｂを参照するに、前記シリコン基板１１上にＣＶＤ法により酸化膜を成膜し、さらに前記酸化膜をパターニングすることにより、前記シリコン基板１１のうち、前記ｐチャネルＭＯＳトランジスタのチャネル領域となる部分を含む基板部分１１ＣＨ１および前記ｎチャネルＭＯＳトランジスタのチャネル領域となる部分を含む基板部分１１ＣＨ２に、酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２をそれぞれ形成する。さらに前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２をマスクに前記シリコン基板１１を、例えばＣｌ２やＨＣｌをエッチングガスとして使ったドライエッチングすることにより、前記シリコン基板１１中、前記基板部分１１ＣＨ１の両側、および基板部分１１ＣＨ２の両側に、深さが４０ｎｍ～１５０ｎｍのトレンチＴＡ１～ＴＡ３を形成する。図示の例では、前記基板部分１１ＣＨ１，１１ＣＨ２は、前記図１Ｂ中において、例えば３０ｎｍ～１００ｎｍ程度の幅を有する。
　前記トレンチＴＡ１～ＴＡ３の形成の結果、前記酸化膜パタ―ン１１Ｏｘ１および１１Ｏｘ２が形成されている前記基板部分１１ＣＨ１および基板部分１１ＣＨ２は、前記シリコン基板１１から、前記シリコン基板１１の一部として上方へ延在するメサ構造を形成する。
　次に図１Ｃに示すように前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２を再びマスクに使い、前記シリコン基板１１の露出表面、すなわち前記トレンチＴＡ１～ＴＡ３の底に、ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３を、例えばシラン（ＳｉＨ4）あるいはジクロロシラン（ＳｉＨ２Ｃｌ２），モノゲルマン（ＧｅＨ4），塩化水素（ＨＣｌ），および水素（Ｈ2）の混合ガスを原料に用いたＣＶＤ法により、例えば２０ｎｍ～８０ｎｍの厚さで選択的にエピタキシャル成長させる。尚、本明細におけるＳｉＧｅ混晶層という記載は、ＳｉとＧｅ以外に更に他の元素を有する混晶層も含むものを意味する。ＳｉＣ混晶層という記載も、ＳｉとＣ以外に更に元素を有する混晶層も含むものを意味する。
　例えば前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３のエピタキシャル成長は、１３３０～１３３００Ｐａ（１０～１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０～７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ～６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を２０Ｐａ～３０Ｐａ、好ましくは２６Ｐａに設定し、モノゲルマンの分圧を１０Ｐａ～１５Ｐａ、好ましくは１２Ｐａに設定し、塩化水素分圧を１０Ｐａ～１５Ｐａ、好ましくは１２Ｐａに設定し、４５ｎｍ／分の成長速度で行うことができる。
　前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３としては、例えばＧｅを原子分率で２０％程度含むものが使われるが、シリコン基板１１に対してエピタキシャルに成長できる範囲でＧｅの組成はより増大させることができる。例えばＧｅを原子分率で４０％程度含むＳｉＧｅ混晶を、前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３として使うことも可能である。また前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３として、Ｃをさらに含むＳｉＧｅＣ混晶層を使うことも可能である。
　さらに前記図１Ｃの工程では、前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３の選択エピタキシャル成長の後、シランガスあるいはジシラン，塩化水素および水素の混合ガスを原料に用い、前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３上にシリコンエピタキシャル層１１ＥＳ１～１１ＥＳ３を、それぞれエピタキシャル成長させ、前記トレンチＴＡ１～ＴＡ３を実質的に充填する。
　例えば前記シリコンエピタキシャル層１１ＥＳ１～１１ＥＳ３の成長は、１３３０～１３３００Ｐａ（１０～１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０～７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ～６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を１５Ｐａ～２５Ｐａ、好ましくは２１Ｐａに設定し、塩化水素分圧を３Ｐａ～１０Ｐａ、好ましくは５Ｐａに設定し、０．７ｎｍ／分の成長速度で行うことができる。
　その結果、前記メサ構造を形成する基板部分１１ＣＨ１および１１ＣＨ２の両側が前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３および１１ＥＳ１～１１ＥＳ３の積層構造により埋め込まれる。
　次に図１Ｄを参照するに、前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２が除去され、さらに所定の素子分離領域に素子分離溝１１ＴＩ１～１１ＴＩ３を、ドライエッチングにより、前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３の底面よりも深く、その下のシリコン基板１１に到達するように形成する。その結果、前記素子分離溝１１ＴＩ１～１１ＴＩ３の側壁面には、前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３が露出する。また図１Ｄでは形成したトレンチはエッチングテーパ角度が数度持つように描写しているが、このテーパ角度はエッチング条件に起因するものであり、角度ゼロのストレートに加工することも可能である。
　そこで次に図１Ｅの工程において、前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３を例えばＣｌ2とＨ2の混合ガスを使ったドライエッチングにより、その上のシリコンエピタキシャル層１１ＥＳ１～１１ＥＳ３、あるいはその下のシリコン基板１１に対して選択的に除去する。このＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３の選択エッチングは、ＨＣｌガスを使って実施することも可能である。また前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３の選択エッチングは、ウェットエッチングにより実施することも可能である。
　前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３の選択エッチングの結果、前記シリコン基板１１中には前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３にそれぞれ対応して、ボイド１１Ｖ１～１１Ｖ３が形成される。ただし図１Ｅの例では、前記ボイド１１Ｖ２は素子分離溝１１ＴＩ２により２つの部分に分断されている。
　ここで図２Ａ～図２Ｄおよび図３，図４を参照して、ＳｉＧｅ混晶層上にシリコンエピタキシャル層を形成した積層構造におけるＳｉＧｅ混晶層の選択エッチングについて、より詳細に説明する。
　図２Ａは、このような選択エッチングの効果を検証するために作製したブランケット試料を示す。
　図２Ａを参照するに、シリコン基板１上にはＳｉＧｅ混晶層２が約３０ｎｍの膜厚でエピタキシャルに形成されており、前記ＳｉＧｅ混晶層２上にはシリコン層３が約２０ｎｍの膜厚でエピタキシャルに形成されている。
　次に図２Ｂを参照するに、前記シリコン層３上に所定の試料形状のレジストパターンＲ１が形成され、図２Ｃの工程において前記シリコン層３を前記レジストパタ―ンＲ１をマスクにドライエッチングすることにより、前記シリコン層３を所定の試料形状にパタ―ニングする。
　さらに図２Ｄの工程において前記ＳｉＧｅ混晶層２を、例えばＨＦとＨ２Ｏ２とＣＨ３ＣＨＯＯＨを体積比で１：１６：２４の割合で含むエッチング液によりウェットエッチングする。
　図３は、このような実験で得られた試料の断面を示す写真である。
　図３を参照するに、前記シリコン層３の下のＳｉＧｅ混晶層２が選択的にエッチングされているのがわかる。
　図４は、前記ＳｉＧｅ混晶層としてＳｉとＧｅを原子分率で８０：２０の割合で含むＳｉＧｅ混晶を使った場合の、ＳｉＧｅ混晶層２およびシリコン層３のエッチング時間と膜厚減の関係を示すグラフである。
　図４を参照するに、シリコン層３は５分間エッチングを行ってもほとんどエッチングされないのに対し、ＳｉＧｅ混晶層２では時間とともに膜のエッチング量が直線的に増大しており、５分後には７ｎｍに達する膜厚が失われているのがわかる。
　先にも述べたように前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３中のＧｅの組成は、原子分率で２０％に限定されるものではなく、より大きなエッチング選択性を得るため、前記混晶層１１ＳＧ１～１１ＳＧ３がエピタキシャル成長できる限度内で、例えば４０％まで、さらに増大させることができる。
　このように、図１Ｅの工程において上記のウェットエッチングを行うことにより、ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３を、その下のシリコン基板１１やその上のシリコンエピタキシャル層１１ＥＳ１～１１ＥＳ３に対して選択的に除去することができる。また前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３は、塩素（Ｃｌ２）と水素の混合ガス、あるいは塩化水素ガスを使ったドライエッチングにより、同様に選択的に除去することもできる。
　なお図１Ｄの工程において、前記素子分離溝１１ＴＩ１，１１ＴＩ２，１１ＴＩ３は、必ずシリコン基板１１に到達する必要はなく、前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３が部分的に露出するように形成されていればよい。
　次に図１Ｆに示すように、前記図１Ｅの構造上に埋込絶縁膜１１ＩＦの堆積を行ない、前記ボイド１１Ｖ１～１１Ｖ３を前記埋込絶縁膜１１ＩＦで充填する。この埋込絶縁膜１１ＩＦはシリコン酸化膜やシリコン窒化膜を主成分とする膜であり、その堆積にはAtomic layered deposition（ＡＬＤ）法やＣＶＤ法、ＳＯＤ（spin-on-dielectric）法など、ステップカバレッジに優れた成膜方法を使うのが好ましい。図示の例ではＡＬＤ法によりシリコン酸化膜を主成分とする絶縁膜を前記埋込絶縁膜１１ＩＦとして堆積している。このときの成膜は、例えばテトラジメチルアミノシラン（ＴＤＭＡＳ）やオゾン（Ｏ３）を原料ガスとして温度３００～６００℃で実施した。原料ガスとしては他にＢＴＢＢＡＳや酸素（Ｏ２）を用いても良い。ＡＬＤ法により成膜された埋込絶縁膜１１ＩＦは、図１Ｅの構造の全面にコンフォーマルに堆積され、前記ボイド１１Ｖ１～１１Ｖ３を実質的に完全に充填する。ただし前記埋込絶縁膜１１ＩＦは前記ボイド１１Ｖ１～１１Ｖ３を完全に充填する必要はなく、未充填部が残されていても問題はない。前記埋込絶縁膜１１ＩＦ中に空隙が残留した場合には、埋込絶縁膜１１ＩＦ全体の比誘電率を低減できる好ましい効果が得られる。
　また図１Ｆの工程において前記埋込絶縁膜１１ＩＦの成膜は、ＡＬＤ法とＣＶＤ法、あるいはＡＬＤ法とＳＯＤ法を組み合わせて行うことも可能である。前記ボイド１１Ｖ１～１１Ｖ３を充填する埋込絶縁膜１１ＩＦ中に空隙が残ってもよい、あるいは残すのが望ましい場合には、前記埋込絶縁膜１１ＩＦの成膜はＣＶＤ法やＳＯＤ法により行うことができる。
　次に図１Ｇに示すように、前記図１Ｆの工程で堆積された埋込絶縁膜１１ＩＦが、前記シリコン基板１１の表面から、例えばフッ酸を使うウェット処理などにより除去され、さらに図１Ｈの工程において、前記素子分離溝１１ＴＩ１～１１ＴＩ３にＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によりシリコン酸化膜を埋め込む。さらにＣＭＰ（Chemical Mechanical Polishing）法により、前記シリコン基板１１上に堆積したシリコン酸化膜を除去し、前記素子分離溝１１ＩＴ１～１１ＴＩ３を素子分離絶縁膜１１Ｉ１～１１Ｉ３により充填したＳＴＩ構造の素子分離領域を形成する。
　このように前記素子分離領域に対応して素子分離絶縁膜１１Ｉ１～１１Ｉ３を形成することにより、前記シリコン基板１１上においてｐチャネルＭＯＳトランジスタの素子領域１１ＡおよびｎチャネルＭＯＳトランジスタの素子領域１１Ｂ、前記素子分離絶縁膜１１Ｉ１～１１Ｉ３により画定される。
　なお図１Ａで説明したように、前記ｎ型ウェル１１ＮＷやｐ型ウェル１１ＰＷなどを形成するウェル注入およびチャネル注入は、前記素子分離絶縁膜１１Ｉ１～１１Ｉ３の形成後に実施しても良い。
　図１Ｈの工程においてはさらに、前記シリコン基板１１上に、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる薄い絶縁膜１２が形成される。かかるゲート絶縁膜１２の形成は、例えば前記シリコン基板１１の表面を約９００℃でドライ酸化して膜厚が約１ｎｍの下地酸化膜を形成し、その後ＮＯ雰囲気中においてプラズマ窒化を行ってこれを酸窒化膜に変換することにより実行してもよい。この場合、前記プラズマ窒化は、ＮＯ雰囲気中のみならず、Ｎ2Ｏ雰囲気中又はＮＨ3雰囲気中において実行してもよい。また、ゲート酸化膜１２は酸窒化膜に限らず、ＨｆＯ２膜やＨｆＳｉＯ４膜などの高誘電率（High-Ｋ）絶縁膜であってもよい。また各素子領域毎に異なるレジストプロセスを用いることにより、素子領域１１Ａ，１１Ｂで膜厚や膜種などの異なるゲート酸化膜を形成することも可能である。
　次に図１Ｉの工程において、図示はしないが、まず前記図１Ｈに示す構造上、すなわち前記ゲート絶縁膜１２上に、ＬＰＣＶＤ（Low Pleasure Chemical Vapor Deposition）法などにより、約６００℃の温度でポリシリコン膜（図示せず）を、例えば約１００ｎｍの膜厚に堆積する。さらに図１Ｉの工程では、前記素子領域１１Ａにおいて前記ポリシリコン膜をレジストパタ―ンで覆い、前記素子領域１１Ｂにおいて前記ポリシリコン膜中にｎ型不純物をイオン注入し、これをｎ型にドープする。例えば、Ｐ（リン）を、加速エネルギ３０ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2～２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギー２０ＫｅＶ，ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入する。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン注入種としてＰやＡｓなど１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。さらにアッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを除去する。
　さらに今度は前記素子領域１１Ｂにおいて前記ポリシリコン膜をレジストパタ―ンで覆い、前記素子領域１１Ａにおいて前記ポリシリコン膜中にｐ型不純物をイオン注入し、これをｐ型にドープする。例えば、Ｂ（ボロン）を、加速エネルギ７ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2～２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギー５ＫｅＶ、ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入を行うことができる。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン注入種としてＢやＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。この後、アッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを除去する。
　また図１Ｉの工程では、必要に応じて前記ポリシリコン膜に注入されたｎ型不純物及びｐ型不純物の拡散を促進させるため、例えば、熱処理温度１０００℃、処理時間約５秒の条件で、半導体基板に対してスパイクアニールを行う。
　次に前記図１Ｉの工程では、前記ポリシリコン膜をパターニングし、前記素子領域１１Ａにｐ型ポリシリコンよりなるゲート電極パターン１３Ｇ１を、また前記素子領域１１Ｂにｎ型ポリシリコンよりなるゲート電極パターン１３Ｇ２を形成する。
　なお図１Ｉの工程において、前記ゲート電極１３Ｇ１，１３Ｇ２はポリシリコンに限定されるものではなく、アモルファスシリコン膜であってもよい。この場合には、図１Ｉの工程の初めに、前記ポリシリコン膜の代わりにアモルファスシリコン膜を形成すればよい。
　次に図１Ｊの工程において前記シリコン基板１１上に、前記シリコン基板１１およびゲート電極パターン１３Ｇ１，１３Ｇ２をその形状に整合して覆う絶縁膜（図示せず）を、例えばＣＶＤ法により形成し、これを前記シリコン基板１１の主面に対して略垂直方向に作用するＲＩＥ法によりエッチバックを行い、前記ゲート電極パターン１３Ｇ１，１３Ｇ２の両側壁面上に、前記絶縁膜よりなるサイドウォールスペーサ１３ＧＷ１，１３ＧＷ２を形成する。かかる絶縁膜は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＬＰＣＶＤ法により、約６００℃の基板温度で約１０ｎｍの膜厚に形成した酸化膜をエッチバックすることで形成することができる。また前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２は、ジクロルシラン（ＳｉＨ2Ｃｌ2）を原料としたＬＰＣＶＤ法により、約６５０℃の基板温度で形成された約１０ｎｍの膜厚のＳｉＮ膜をエッチバックすることで形成することもできる。
　なお本実施形態において前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２は必須ではなく、サイドウォール膜の形成工程及びサイドウォールスペーサの形成工程は省略することが可能である。
　さらに図１Ｊの工程では、前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２の形成に引き続き、前記シリコン基板１１上の素子領域１１Ａをフォトレジストで保護し、前記素子領域１１Ｂにおいてゲート電極パターン１３Ｇ２およびサイドウォールスペーサ１３ＧＷ２をマスクとして、ポケット注入及びエクステンション注入を行う。その際、前記サイドウォールスペーサ１３ＧＷ２は、前記素子領域１１Ｂへのポケット注入及びエクステンション注入のためのオフセットとして機能する。その結果、図１Ｊに示すように前記チャネル形成が形成される基板部分１１ＣＨ２には、前記ポリシリコンゲート電極１３Ｇ２の両側に、ｐ型のポケット注入領域（図示せず）とｎ型のソース／ドレインエクステンション領域１１ｃ，１１ｄが形成される。
　前記素子領域１１Ｂへのポケット注入は、例えばＢを２０ＫｅＶ以下、ドーズ量を５×１０１３ｃｍ－２以下の範囲で好ましくは加速エネルギー１０ＫｅＶ、ドーズ量３×１０１３ｃｍ－２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種として、ＢやＩｎ、ＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。
　前記素子領域１１Ｂにおける前記ソース／ドレインエクステンション領域１１ｃ，１１ｄの形成は、例えばＡｓ（ヒ素）を加速エネルギー５ＫｅＶ以下、ドーズ量２×１０１３～２×１０１５の範囲で、好ましくは加速エネルギー３ＫｅＶ、ドーズ量５×１０１４ｃｍ－２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種としてＡｓ，Ｐ、Ｓｂなどを１種類以上注入しても良い。またプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。
　図１Ｊの工程において前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２の形成工程を省略している場合には、前記ポケット注入領域を形成するためのイオン注入、および前記ソース／ドレインエクステンション領域１１ｃ，１１ｄを形成するためのイオン注入は、前記ゲート電極パターン１３Ｇ２をマスクとして行われる。
　また前記図１Ｊの工程では、前記シリコン基板１１上の素子領域１１Ａに、同様にしてｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域１１ａ，１１ｂの形成を行う。
　より具体的には、前記素子領域１１Ｂをレジストパタ―ンで保護し、前記素子領域１１Ａにおいてゲート電極パターン１３Ｇ１および前記ゲ―ト電極パターン１３Ｇ１に形成されたサイドウォールスペーサ１３ＧＷ１をマスクとして前記素子領域１１Ａにポケット注入及びエクステンション注入を行う。その際、前記サイドウォールスペーサ１３ＧＷ１は、前記シリコン基板１１の素子領域１１Ａにポケット注入及びエクステンション注入を行うためのオフセットとして機能する。
　前記素子領域１１Ａに対するポケット注入は、例えばＡｓを加速エネルギー１００ＫｅＶ以下、ドーズ量５×１０１３ｃｍ－２以下の範囲で、好ましくは加速エネルギー７０ＫｅＶ、ドーズ量３×１０１３ｃｍ－２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、ＰやＡｓ、Ｓｂを１種類以上注入しても良い。
　また前記素子領域１１Ａにおいて前記ソース／ドレインエクステンション領域１１ａ，１１ｂを形成するエクステンション注入は、前記素子領域１１Ａに、例えばＢを加速エネルギー２ＫｅＶ以下、ドーズ量２×１０１３～２×１０１５の範囲で、好ましくは加速エネルギー１ＫｅＶ、ドーズ量５×１０１４ｃｍ－２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種としてＢ，ＢＦ２、Ｂ１０Ｈｘなどを１種類以上注入しても良い。またプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。
　前記素子領域１１Ａにおいてもポケット不純物元素の注入は前記ｐ型ソース／ドレインエクステンション領域１１ａ，１１ｂより深い位置まで形成される。
　なお、前記シリコン基板１１上にｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのための素子領域が複数存在する場合には、前記ポケット注入及びソース／ドレインエクステンション領域の形成のためのイオン注入の条件を、素子領域毎に変えることも可能である。この場合には、前記レジストパタ―ンの形成工程、前記素子領域に対するポケット注入工程、および前記素子領域に対するソース／ドレインエクステンション形成のためのイオン注入工程、及びレジストパタ―ンの除去工程を、素子領域毎に、必要な数だけ繰り返し行うことになる。
　前記サイドウォールスペーサ１３ＧＷ１の形成を省略している場合は、前記素子領域１１Ａへのポケット注入及びエクステンション注入を、前記ゲート電極パターン１３Ｇ１をマスクとして行うことができる。
　次に図１Ｋの工程において前記シリコン基板１１の全面に、前記サイドウォールスペーサ１３ＧＷ１を担持したゲート電極パターン１３Ｇ１、さらに前記サイドウォールスペーサ１３ＧＷ２を担持したゲート電極パターン１３Ｇ２を覆うように、例えばＳｉＯＮ膜やＳｉＮ膜など、好ましくはＨＦ耐性を有する絶縁膜を、ＬＰＣＶＤ法になどにより、約６００℃以下の低温で、２０～４０ｎｍの膜厚に形成する。さらにこのようにして形成した絶縁膜をＲＩＥ法によりエッチバックし、前記ゲート電極１３Ｇ１の両側壁面上に、前記サイドウォールスペーサ１３ＧＷ１を介して側壁絶縁膜１３ＳＷ１を、また前記ゲート電極１３Ｇ２の両側壁面上に、前記サイドウォールスペーサ１３ＧＷ２を介して側壁絶縁膜１３ＳＷ２を形成する。
　次に図１Ｌの工程において、例えばＡｓを４０ｋｅＶ以下の加速エネルギ下、５×１０１４ｃｍ－２～２×１０１６ｃｍ－２の範囲のドーズ量で、好ましくは加速エネルギー３０ＫｅＶ，ドーズ量２×１０１５ｃｍ－２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、注入種としてはＡｓやＰを１種類以上注入しても良い。これにより前記素子領域１１Ｂ中、前記ゲート電極１３Ｇ２に対し前記側壁絶縁膜１３ＳＷ２よりも外側の領域にｎ＋型のソース領域１１ｇおよびドレイン領域１１ｈが形成される。
　前記図１Ｌの工程では次に前記レジストパターンを除去し、今度は前記素子領域１１Ｂをレジストパターンで保護し、前記素子領域１１Ａに例えばＢを７ｋｅＶ以下の加速エネルギー、５×１０１４ｃｍ－２～２×１０１６ｃｍ－２のドーズ量の範囲で、好ましくは加速エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ－２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン種としてＢ、ＢＦ２、Ｂ１０Ｈｘなどその他のＢ分子イオンを１種類以上使用しても良い。これにより、前記素子領域１１Ａ中、前記ゲート電極１３Ｇ１に対し前記側壁絶縁膜１３ＳＷ１よりも外側の領域にｐ＋型のソース領域１１ｅおよびドレイン領域１１ｆが形成される。
　さらに図１Ｍの工程において前記図１Ｌの構造上に例えばＮｉやＣｏなどの金属膜を堆積し、これを急速熱処理するサリサイドプロセスにより、前記ソース領域１１ｅの表面にＮｉＳｉなどのシリサイド層１４Ｓ１を、前記ドレイン領域１１ｆの表面に同様なシリサイド層１４Ｄ１を、前記ソース領域１１ｇの表面に同様なシリサイド層１４Ｓ２を、前記ドレイン領域１１ｈの表面に同様なシリサイド層１４Ｄ２を、さらに前記ポリシリコンゲート電極１３Ｇ１および１３Ｇ２の表面に同様なシリサイド層１４Ｇ１および１４Ｇ２を、それぞれ形成する。
　さらに図１Ｎの工程において前記図１Ｍの構造上に前記素子領域１１Ａにおいては前記ゲート電極１３Ｇ１および側壁絶縁膜１３ＳＷ１を覆うように、また素子領域１１Ｂにおいては前記ゲート電極１３Ｇ２および側壁絶縁膜１３ＳＷ２を覆うように、層間絶縁膜１５を、例えばＴＥＯＳを原料とするプラズマＣＶＤ法により形成され、前記層間絶縁膜１５中には図１Ｏの工程において、それぞれ前記シリサイド層１４Ｓ１，１４Ｄ１，１４Ｓ２および１４Ｄ２を露出するビアホール１５Ａ～１５Ｄが形成される。
　さらに図１Ｐの工程において前記ビアホール１５Ａ～１５ＤにＷ（タングステン）やＣｕ（銅）よりなるビアプラグ１６Ａ～１６Ｄを、図示は省略するが、必要に応じてＴａＮやＴｉＮなどのバリアメタル膜とともに形成する。次に、タングステン、バリアメタルを層間絶縁膜表面が露出するところまでＣＭＰ法により研磨し、その後配線層を形成することで本実施形態による半導体装置が製造される。
　本実施形態によれば、ソース領域１１ｅあるいは１１ｇ、およびドレイン領域１１ｆあるいは１１ｈの下に局所的に形成された埋込絶縁膜１１ＩＦを有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板１１の平坦な表面にゲート絶縁膜１２およびゲート電極１３Ｇ１あるいは１３Ｇ２を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板１１をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
　なお本実施形態において、後で図１０を参照して説明するように、前記ＳｉＧｅ混晶層１１ＳＧ１～１１ＳＧ３の代わりに、Ｂで１×１０18ｃｍ-3以上の濃度にドープされたシリコンエピタキシャル層を使うことも可能である。
　また本実施形態において、前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２の代わりにシリコン窒化膜（ＳｉＮ）パタ―ンあるいは酸窒化膜（ＳｉＯＮ）パタ―ンを使うことも可能である。
　［第２の実施形態］
　次に第２の実施形態によるＭＯＳトランジスタの製造工程を、図５Ａ～図５Ｓを参照しながら説明する。
　図５Ａを参照するに、本実施形態ではまず単結晶バルクシリコンよりなるシリコン基板３１上に、形成しようとしているｐチャネルＭＯＳトランジスタの素子領域３１ＡおよびｎチャネルＭＯＳトランジスタの素子領域３１Ｂを画定するようにＳＴＩ構造の素子分離領域３１Ｉ１～３１Ｉ３を形成する。
　次に図５Ｂの工程において前記素子領域３１Ａをレジストパタ―ンにより保護し、素子領域３１Ｂに、例えばＢ（ボロン）を加速エネルギー３００ｋｅＶ以下、ドーズ量５×１０１３以下の範囲で、好ましくは加速エネルギー１５０ＫｅＶ、ドーズ量３×１０１３の条件で注入することでｐ型ウェル１１ＰＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入種としてはＢの他にもＢＦ２やＩｎなどを１種類以上用いても良い。
　またその際、前記シリコン基板１１の素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギ１５０ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー３０ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件でイオン注入しチャネルストップ注入を行ってもよい。本チャネルストップ注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良く、イオン種としてＢのほかにもＢＦ２やＩｎなどを１種類以上用いても良い。
　次に前記ｎチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えば、Ｂを加速エネルギー４０ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2の範囲で、好ましくは加速エネルギー２０ＫｅＶ，ドーズ量１×１０1３ｃｍ-2の条件で注入する。この際、イオン注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良い。またＢ以外にもＩｎやＢＦ２、Ｂ１０ＨｘなどそのほかのＢ分子イオンを１種類以上使用しても良い。
　次に図５Ｂの工程では前記素子領域３１Ａのレジストパターンを除去し、素子領域３１Ｂをレジストパターンで保護した後、今度は前記素子領域３１Ａに例えば、不純物元素としてＰ（リン）を加速エネルギ６００ｋｅＶ以下、ドーズ量５×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー３５０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入し、前記ｎ型ウェル１１ＮＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
　またその際、前記シリコン基板１１の素子領域１１Ａに、例えば、Ａｓ（ヒ素）を加速エネルギ３００ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー１００ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件下でイオン注入しチャネルストップ注入をおこなってもよい。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
　次に前記ｐチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えばＡｓを加速エネルギー２００ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギー１３０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入を行なう。この際Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン種としてＰ、Ａｓ、Ｓｂなどを１種類以上使用しても良い。
　さらに図５Ｂの工程においては、前記素子領域３１Ｂを覆うレジストパターンをアッシング処理又はＳＰＭ等を用いたＷＥＴ処理により除去し、前記シリコン基板３１に対し、例えば熱処理温度１０００℃、処理時間約１０秒の条件でスパイクアニールを行い、前記シリコン基板３１に注入されたＢ，Ｐ及びＡｓ等の不純物を活性化する。
　次に図５Ｃの工程において、前記シリコン基板３１上にまず酸化膜を、例えば約９００℃の基板温度でドライ酸化を行うことにより、約１ｎｍの膜厚に形成し、これを引き続きＮＯ雰囲気中においてプラズマ窒化する。これにより、前記シリコン基板３１の表面には、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる酸窒化膜３２が形成される。なお前記酸窒化膜３２の形成は、Ｎ2Ｏ雰囲気中又はＮＨ3雰囲気中においてプラズマ窒化を行うことにより形成することもできる。
　また本実施形態において、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート酸化膜は酸窒化膜に限定されるものではなく、ＨｆＯ２膜やＨｆＳｉＯ４膜などのいわゆる高誘電率（High-Ｋ）絶縁膜であってもよい。また素子領域３１Ａおよび３１Ｂで異なるレジストプロセスを使うことにより、素子領域３１Ａと素子領域３１Ｂで異なる膜厚あるいは膜種のゲート絶縁膜を形成することも可能である。
　次に前記図５Ｃの工程では、ＬＰＣＶＤ（Low Pleasure Chemical Vapor Deposition）法により、このようにして形成されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる絶縁膜上に、約６００℃の基板温度で膜厚約１００ｎｍのポリシリコン膜（図示せず）を堆積する。さらに前記ポリシリコン膜上に素子領域３１Ａを覆うレジストパタ―ンを形成し、前記ポリシリコン膜のうち、素子領域３１Ｂに対応する部分にｎ型不純物をイオン注入し、これをｎ型にドープする。例えば、Ｐ（リン）を、加速エネルギ３０ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2～２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギー２０ＫｅＶ，ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入する。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン注入種としてＰやＡｓなど１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。この後、前記ポリシリコン膜のうち、前記素子領域３１Ａに対応する部分を覆うレジストパタ―ンを除去する。
　さらに図５Ｃの工程では、前記ポリシリコン膜上に素子領域３１Ｂを覆うレジストパターンを形成し、前記ポリシリコン膜のうち素子領域３１Ａに対応する部分にｐ型不純物をイオン注入し、これをｐ型にドープする。このイオン注入は、例えば、Ｂ（ボロン）を、加速エネルギ７ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2～２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギー５ＫｅＶ、ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入を行うことができる。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン注入種としてＢやＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。さらにアッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを前記ポリシリコン膜のうち、前記素子領域３１Ｂに対応する部分から除去する。
　更に、必要に応じて、このように前記ポリシリコン膜に注入されたｎ型不純物及びｐ型不純物の拡散を促進させるため、前記シリコン基板３１に対し、例えば熱処理温度１０００℃、処理時間約５秒の条件で、スパイクアニールを行ってもよい。
　さらに図５Ｃの工程において、前記ポリシリコン膜を異方性エッチングによりパターニングし、前記素子領域３１Ａにゲート電極パターン３３Ｇ１を、また素子領域３１Ｂにゲート電極パターン３３Ｇ２を、それぞれ前記ゲート絶縁膜３２を介して形成する。
　なお図５Ｃの工程において前記ポリシリコン膜のかわりにアモルファスシリコン膜を形成することも可能である。この場合には、前記ゲート電極３１Ｇ１，３１Ｇ２はアモルファスパタ―ンにより構成される。
　次に図５Ｄの工程において前記ゲート電極パターン３３Ｇ１，３３Ｇ２の両側壁面上にサイドウォールスペーサ３３ＧＷ１，３３ＧＷ２を、先の実施形態のサイドウォールスペーサ１３ＧＷ１，１３ＧＷ２と同様にして形成し、さらに前記シリコン基板３１上の素子領域３１Ａをフォトレジストで保護し、前記素子領域３１Ｂにおいてゲート電極パターン１３Ｇ２およびサイドウォールスペーサ１３ＧＷ２をマスクとして、ポケット注入及びエクステンション注入を行い、ｐ型のポケット注入領域（図示せず）とｎ型のソース／ドレインエクステンション領域３１ｃ，３１ｄを、先の実施形態のポケット注入領域およびソース／ドレインエクステンション領域１１ｃ，１１ｄと同様に形成する。
　また前記図５Ｄの工程では、前記シリコン基板３１上の素子領域３１Ａに、同様にしてｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域３１ａ，３１ｂを、先の実施形態のｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域１１ａ，１１ｂと同様にして形成する。
　次に図５Ｅの工程において、前記図５Ｄのゲート電極パターン３３Ｇ１，３３Ｇ２上にそれぞれのサイドウォールスペーサ３３ＧＷ１，３３ＧＷ２を介して側壁絶縁膜３３ＳＷ１，３３ＳＷ２を、前記側壁絶縁膜１３ＳＷ１および１３ＳＷ２と同様にして形成する。
　さらに図５Ｅの工程では、前記側壁絶縁膜３３ＳＷ１～３３ＳＷ２をマスクとしたドライエッチングを、先の実施形態の図１Ｂの工程と同様にしてＣｌ２やＨＣｌをエッチングガスとして行い、その結果、前記シリコン基板３１中、前記素子領域３１Ａにおいては前記ゲート電極パターン３３Ｇ１および側壁絶縁膜３３ＧＷ１で覆われ、形成しようとしているｐチャネルトランジスタのチャネル領域を含む基板部分３３ＣＨ１の外側に、トレンチ３１ＴＡ１，３１ＴＡ２が４０ｎｍ～１５０ｎｍの深さ形成される。また図５Ｅの工程では前記シリコン基板３１中前記素子領域３１Ｂにおいて、前記ゲート電極パターン３３Ｇ２および側壁絶縁膜３３ＧＷ２で覆われ形成しようとしているｎチャネルトランジスタのチャネル領域を含む基板部分３３ＣＨ２の外側に、トレンチ３１ＴＡ３，３１ＴＡ４が４０ｎｍ～１５０ｎｍの深さに形成される。
　なお図５Ｅの工程では、前記ゲート電極パターン３３Ｇ１および３３Ｇ２上に、図示はしないが、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２と同様なマスクパターンが形成されており、前記トレンチ３１ＴＡ１，３１ＴＡ２の形成の際にゲート電極パターン３３Ｇ１，３３Ｇ２がエッチングされるのを防いでいる。このマスクパタ―ンは、例えばあとで説明する図５Ｉの工程において除去される。
　次に図５Ｆの工程において、選択エピタキシャル成長技術を用いて、前記図５Ｅの構造上のトレンチ３１ＴＡ１～３１ＴＡ４中に、ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を、先の実施形態の場合と同様にエピタキシャルに形成し、さらにその上にシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４をエピタキシャル形成することで前記トレンチ３１ＴＡ１～３１ＴＡ４を充填する。
　例えば、ジクロロシランとモノゲルマンと塩化水素と水素の混合ガスを用いたＣＶＤ法により、先の実施形態と同様な条件下で、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を２０ｎｍ～８０ｎｍの厚さに形成し、次に前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４上にそれぞれ前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４を、ジクロロシランと塩化水素と水素の混合ガスを用いたＣＶＤ法により、やはり先の実施形態と同様な条件下で２０ｎｍ～７０ｎｍの厚さに形成する。
　なお図５Ｅの工程から図５Ｆの工程に移行する際には、ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の形成は、例えば図６Ａに示すように前記トレンチ３１ＴＡ１～３１ＴＡ４の底面のみならず、前記基板部分３１ＣＨ１，３１ＣＨ２を画成する側壁面においても発生することがあるが、このような側壁面に成長するＳｉＧｅ混晶層の膜厚は底面に成長するＳｉＧｅ混晶層の膜厚よりもはるかに小さいため、ＳｉＧｅ混晶層がトレンチ３１ＴＡ１～３１ＴＡ４の側壁面に成長しても、図６Ｂに示すように等方的に作用する、あるいは前記側壁面に対して斜めに作用するドライあるいはウェットエッチングを行うことにより、前記側壁面に成長したＳｉＧｅ混晶層を除去することにより、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４上に形成されるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４については、前記トレンチ３１ＴＡ１～３１ＴＡ４の側壁面において前記基板領域３１ＣＨ１および３１ＣＨ２を構成するシリコン基板３１と格子整合させることが可能である。
　なお図５Ｅにおけるトレンチ３１ＴＡ１～３１ＴＡ４の形成の際、ドライエッチング工程の後にウェットエッチング工程を行い、前記基板部分３１ＣＨ１，３１ＣＨ２の側壁面に例えば（１００）などの結晶面を露出させることも可能である。
　図５Ｆの工程では、さらに例えばフッ酸を使ったウェットエッチングやシリコン酸化膜のドライエッチングなどにより、前記素子分離構造３１Ｉ１～３１Ｉ３を構成する素子分離絶縁膜を後退させ、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の側壁面を露出させる。
　なお図５Ｆの工程において、先に前記素子分離構造３１Ｉ１～３１Ｉ３を構成する素子分離絶縁膜を後退させておき、その後で前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４のエピタキシャル成長および前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４のエピタキシャル成長を行うことも可能である。
　前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４やシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４は、前記シリコン基板３１を構成するシリコン結晶面が露出した箇所にのみ、（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットを形成して成長するため、このように先に素子分離構造３１Ｉ１～３１Ｉ３を構成する素子分離絶縁膜を後退させておいても、ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４やシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が素子分離領域３１Ｉ１～３１Ｉ３上にせり出すように成長することはない。
　なお図５Ｆで得られた構造において、前記ＳｉＧｅ混晶層３１ＳＧ１～３１ＳＧ４の側壁面、あるいは前記シリコンエピタキシャル層３１ＥＳ１～３１ＥＳ４の側壁面は、単一の結晶面より形成される場合もあれば、複数の結晶面を含む場合もある。
　次に図５Ｇの工程において、先の実施形態と同様に、例えば塩素（Ｃｌ2）と水素の混合ガス、あるいは塩化水素ガスを使ったドライエッチングにより、あるいはフッ酸や硝酸や酢酸などの混合液を使ったウェットエッチングにより、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を前記シリコン基板３１およびシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４に対して選択的にエッチングし、前記シリコン基板３１中に前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の形成領域にそれぞれ対応して、ボイド３１Ｖ１～３１Ｖ４を形成する。
　なお図５Ｇの工程では、前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２は前記基板領域３１ＣＨ１に、またシリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４は前記基板領域３１ＣＨ２にエピタキシャルに格子整合しており、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を選択的に除去しても前記基板領域３１ＣＨ１あるいは基板領域３１ＣＨ２から脱離することはない。
　また図５Ｇのエッチング工程をドライエッチングにより行う場合、図５Ｆにおける素子分離絶縁膜３１Ｉ１～３１Ｉ３を後退させるエッチングを前記ＳｉＧｅ混晶層３１ＳＧ１～３１ＳＧ４の成膜およびシリコンエピタキシャル層３１ＥＳ１～３１ＥＳ４の成膜前に行っておけば、素子分離絶縁膜３１Ｉ１～３１Ｉ３を後退させるエッチングをウェットエッチングで行う場合であっても、前記ＳｉＧｅ混晶層３１ＳＧ１～３１ＳＧ４の成膜およびシリコンエピタキシャル層３１ＥＳ１～３１ＥＳ４の成膜、および図５Ｇの選択エッチング工程を、同一の処理装置内において連続して、すなわち途中で被処理基板を取り出すことなく実行することが可能である。
　本実施形態においても前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４としてはＧｅを原子分率で２０％程度含むものが使われるが、エピタキシャル成長可能な範囲ないでより多量のＧｅを、例えば原子分率で４０％程度含むものを使うことも可能である。先の図５の関係から、このように高濃度でＧｅを含むＳｉＧｅ混晶を前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４として使うことにより、図５Ｇのエッチング工程におけるエッチングの選択性を向上させることができる。またＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４として、必要に応じてＳｉＧｅＣ混晶を使うことも可能である。
　次に図５Ｈの工程において前記図５Ｇの構造上にシリコン酸化膜やシリコン窒化膜を主成分とする埋込絶縁膜３１ＩＦを、ステップカバレッジに優れた成膜方法、例えばＡＬＤ法やＣＶＤ法、ＳＯＧ法などにより堆積し、前記ボイド３１Ｖ１～３１Ｖ４を前記埋込絶縁膜３１ＩＦにより充填する。図示の例では、前記埋込絶縁膜３１ＩＦをＡＬＤ法により形成している。このときの成膜条件としては、例えばテトラジメチルアミノシラン（ＴＤＭＡＳ）やオゾン（Ｏ３）を原料ガスとして温度３００～６００℃で成膜した。原料ガスとしては他にＢＴＢＢＡＳや酸素（Ｏ２）を用いても良い。なお本実施形態でも、先の実施形態と同様に前記ボイド３１Ｖ１～３１Ｖ４が前記埋込絶縁膜３１ＩＦにより完全に充填される必要はなく、未充填部が一部に残留してもよい。
　次に図５Ｉの工程において前記図５Ｈの構造に対してウェットあるいはドライエッチングを行い、前記埋込絶縁膜３１ＩＦを、前記シリコンエピタキシャル膜３１ＥＳ１～３１ＥＳ４の表面、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２の表面および前記ゲート電極３３Ｇ１，３３Ｇ２の露出表面から除去する。図５Ｉの工程では、前記６Ｇのエッチング工程の結果、前記シリコンエピタキシャル膜３１ＥＳ１～３１ＥＳ４の側壁面には、素子分離構造３１Ｉ１～３１Ｉ３に対応して、当初の素子分離溝に対応する溝部３１ＴＩ１～３１ＴＩ３が形成されている。
　さらに図５Ｉの段階では前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２は前記図５Ｇのエッチング工程などにより後退しているため、図５Ｊの工程において、いったん前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２を除去し、新たな側壁絶縁膜を前記ゲート電極３３Ｇ１および３３Ｇ２の側壁面上に形成する。
　より具体的には、図５Ｋの工程において図５Ｊの構造上にシリコン酸化膜あるいはシリコン窒化膜、さらにはシリコン酸化膜とシリコン窒化膜の積層膜などの絶縁膜３４をＣＶＤ法により、下地構造に整合する形状で堆積し、図５Ｌの工程において前記絶縁膜３４をエッチバックする。これにより前記ゲート電極３３Ｇ１の両側壁面に新たな側壁絶縁膜３３ＳＷ３が、また前記ゲート電極３３Ｇ２の両側壁面に新たな側壁絶縁膜３３ＳＷ４が形成される。なお図５Ｌの状態では、前記溝部３１Ｉ１～３１Ｉ３の側壁面に前記絶縁膜３４が残留しているのがわかる。
　次に図５Ｍの工程において前記図５Ｌの素子領域３１ＡをレジストパターンＲ３１により保護し、素子領域３１ＢにＡｓなどのｎ型不純物元素を、前記ゲート電極３３Ｇ２および側壁絶縁膜３３ＳＷ４をマスクに、例えばＡｓを４０ｋｅＶ以下の加速エネルギ下、５×１０１４ｃｍ－２～２×１０１６ｃｍ－２の範囲のドーズ量で、好ましくは加速エネルギー３０ＫｅＶ，ドーズ量２×１０１５ｃｍ－２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、注入種としてはＡｓやＰを１種類以上注入しても良い。これにより、前記シリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４に、ｎ型のソース領域３１ｇおよびドレイン領域３１ｈを、先に前記基板部分３１ＣＨ２に形成したソースエクステンション領域３１ｃおよびドレインエクステンション領域３１ｄよりも深く形成する。
　次に図５Ｎの工程において前記レジストパターンＲ３１を除去し、新たに図５Ｌの素子領域３１ＢをレジストパターンＲ３２により保護する。さらに素子領域３１Ａにｐ型不純物元素を、前記ゲート電極３３Ｇ１および側壁絶縁膜３３ＳＷ３をマスクに、例えばＢを７ｋｅＶ以下の加速エネルギー、５×１０１４ｃｍ－２～２×１０１６ｃｍ－２のドーズ量の範囲で、好ましくは加速エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ－２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン種としてＢ、ＢＦ２、Ｂ１０Ｈｘなどその他のＢ分子イオンを１種類以上使用しても良い。これにより、前記シリコンエピタキシャル層３１ＥＳ１および３１ＥＳ２に、ｐ型のソース領域３１ｅおよびドレイン領域３１ｆを、先に前記基板部分３１ＣＨ１に形成したソースエクステンション領域３１ａおよびドレインエクステンション領域３１ｂよりも深く形成する。
　さらに図５Ｏの工程において露出シリコン面上に、すなわち前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４の露出表面および前記ポリシリコンゲート電極３１Ｇ１および３１Ｇ２の露出表面に、ＮｉＳｉなどの低抵抗シリサイド層３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆを、それぞれサリサイド法などにより形成する。
　あるいは前記図５Ｌの工程の後、前記溝部３１ＴＩ１～３１ＴＩ３から残留している絶縁膜３４を、例えばＨＦを使ったウェットエッチングなどにより除去し、得られた構造に対してシリサイド形成を行うことにより、図５Ｐに示す構造を得ることも可能である。図５Ｐの構造では、前記シリサイド層３６ａ～３６ｄは、それぞれ前記溝部３１ＴＩ１～３１ＴＩ３の側壁面を覆って形成される。
　さらに図５Ｑの工程において、前記１Ｎの工程と同様にして層間絶縁膜３７が前記溝部３１ＴＩ１～３１ＴＩ３を充填して形成され、前記図５Ｒの工程において前記層間絶縁膜３７中に、前記ｎ型ソース領域３１ｅ，ｎ型ドレイン領域３１ｆ，ｐ型ソース領域３１ｇおよびｐ型ドレイン領域３１ｈを覆うシリサイド膜３６ａ～３６ｄをそれぞれ露出するビアホール３７Ａ～３７Ｄがそれぞれ形成される。
　さらに図５Ｓの工程において前記ビアホール３７Ａ～３７Ｄに、それぞれ前記シリサイド膜３６ａ～３６ｄとコンタクトするビアプラグ３８Ａ～３８Ｄを形成する。
　本実施形態においても、ソース領域３１ｅあるいは３１ｇ、およびドレイン領域３１ｆあるいは３１ｈの下に局所的に形成された絶縁構造３１ＩＦを有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板３１の表面にゲート絶縁膜３２およびゲート電極３３Ｇ１あるいは３３Ｇ２を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板１１をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
　［第３の実施形態］
　　図７Ａ～図７Ｃは、前記図５Ｉの工程に引き続き、前記第２の実施形態の一変形例として実行される第３の実施形態による半導体装置の製造工程を示す図である。ただし図８Ａ～８Ｃ中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また図７Ａは図５Ｉと同じであり説明を省略する。
　本実施形態では図７Ａの工程の後、先の図５Ｊの工程と異なり、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２を除去することなく、その後の工程を実行する。
　すなわち図７Ｂの工程において前記図５Ｍの工程に対応するイオン注入工程を、前記ゲート電極３３Ｇ２およびその側壁絶縁膜３３ＳＷ２をマスクに、また前記図５Ｎの工程に対応するイオン注入工程を、前記ゲート電極３３Ｇ１およびその側壁絶縁膜３３ＳＷ１をマスクに実行する。その結果、前記シリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４にｎ型のソース領域３１ｇおよびドレイン領域３１ｈが形成され、また前記シリコンエピタキシャル層３１ＥＳ１および３１ＥＳ２にｐ型のソース領域３１ｅおよびドレイン領域３１ｆが形成される。なお図７Ｂの工程においては先の図５Ｇの選択エッチングの結果、前記側壁絶縁膜３３ＳＷ１および３３ＳＷ２が後退しており、その結果前記ソース領域３１ｅおよびドレイン領域３１ｆは前記基板領域３１ＣＨ１中、側壁絶縁膜３３ＳＷ１の外壁面に対応する位置まで延在する。同様に図７Ｂの工程において前記ソース領域３１ｇおよびドレイン領域３１ｈは前記基板領域３１ＣＨ２中、前記側壁絶縁膜３３ＳＷ２の外壁面に対応する位置まで延在する。
　さらに図７Ｃの工程において前記図７Ｂの露出シリコン面にサリサイド法によりシリサイド層を形成することにより、先に図５Ｐで説明したように前記ｐ型ソース領域３１ｅにシリサイド層３６ａが、ｐ型ドレイン領域３１ｆにシリサイド層３６ｂが、前記ｐ型ソース領域３１ｇにシリサイド層３６ｃが、ｐ型ドレイン領域３１ｈにシリサイド層３６ｄが、また前記ポリシリコンゲート電極３３Ｇ１の上面にシリサイド層３６ｅが、ポリシリコンゲート電極３３Ｇ２の上面にシリサイド層３６ｆが形成される。
　図７Ｃの工程の後、前記図５Ｑ～図５Ｓの工程を実行することにより、前記シリコン基板１１上に前記図５Ｓと同様な構造を有する半導体装置が形成される。ただし本実施形態では、先にも説明したように、前記ソース領域３１ｅおよびドレイン領域３１ｆは前記基板領域３１ＣＨ１中、側壁絶縁膜３３ＳＷ１の外壁面に対応する位置まで延在する。同様に図７Ｂの工程において前記ソース領域３１ｇおよびドレイン領域３１ｈは前記基板領域３１ＣＨ２中、前記側壁絶縁膜３３ＳＷ２の外壁面に対応する位置まで延在している。
　本実施形態でも、先の実施形態と同様に、ソース領域３１ｅあるいは３１ｇ、およびドレイン領域３１ｆあるいは３１ｈの下に局所的に形成された絶縁構造３１ＩＦを有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板３１の平坦な表面にゲート絶縁膜３２およびゲート電極３３Ｇ１あるいは３３Ｇ２を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板１１をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
　またその際、本実施形態では側壁絶縁膜３３ＳＷ１，３３ＳＷ２を図５Ｇの選択エッチング工程の後も引き続き側壁絶縁膜として使うため、先の実施形態における図５Ｊ～図５Ｌの工程、および溝部３１ＴＩ１～３１ＴＩ３に残る絶縁膜３４の除去プロセスが不要となり、半導体装置の製造工程が簡素化される。
　なお上記の各実施形態において、例えば図１Ｋの工程に引き続き、図８Ａに示すように前記シリコンエピタキシャル層１１ＥＳ１～１１ＥＳ４をその下の埋込絶縁膜１１ＩＦに対して選択的に、ウェットエッチングあるいはドライエッチングにより除去し、図８Ｂの工程において、形成された溝部に素子領域１１ＡにおいてはＳｉＧｅ混晶層１１ＳＧＶ１および１１ＳＧＶ２を、また素子領域１１ＢにおいてはＳｉＣ混晶層１１ＳＣＶ１および１１ＳＣＶ２を、前記基板部分１１ＣＨ１，１１ＣＨ２を構成するシリコン単結晶に対してエピタキシャルに成長させることにより埋め込む。これにより、前記素子領域３１Ａに形成されるｐチャネルＭＯＳトランジスタのチャネル領域に一軸性圧縮応力を、また前記素子領域３１Ｂに形成されるｎチャネルＭＯＳトランジスタのチャネル領域に一軸性引張応力が誘起され、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの動作速度を向上する。
　またその際、図８Ｃに示すように、前記ｐチャネルＭＯＳトランジスタのソース領域１１ｅおよびドレイン領域１１ｆ、前記ｎチャネルＭＯＳトランジスタのソース領域１１ｇおよび１１ｈの形成、およびシリサイド層１４Ｓ１，１４Ｄ１，１４Ｓ２，１４Ｄ２，１４Ｇ１，１４Ｇ２の形成の後、前記ｐチャネルＭＯＳトランジスタ上に前記ゲート電極１３Ｇ１および側壁絶縁膜１３ＳＷ１を覆ってＳｉＮなどの圧縮応力膜１７Ａを形成し、前記ｎチャネルＭＯＳトランジスタ上に前記ゲート電極１３Ｇ２および側壁絶縁膜１３ＳＷ２を覆ってＳｉＮなどの圧縮応力膜１７Ｂを形成することにより、前記ｐチャネルＭＯＳトランジスタの一軸性圧縮応力を、また前記ｎチャネルＭＯＳトランジスタの一軸性引張応力を増大させることも可能である。
　なお図８Ａ～図８Ｃ中、先に説明した部分に対応する部分には同一の参照符号を付し、さらなる説明は省略する。
　［第４の実施形態］
　図９Ａ～図９Ｄは、第４の実施形態による半導体装置の製造方法を示す図である。以下の例ではｎチャネルＭＯＳトランジスタの製造方法について説明するが、ｐチャネルＭＯＳトランジスタも同様にして製造することができる。
　図９Ａを参照するに、シリコン基板５１上にはＳＴＩ構造の素子分離領域５１Ｉにより素子領域５１Ａが画定されているが、前記素子分離領域５１Ｉを形成する素子分離絶縁膜は、ＨＦなどによるウェットエッチング処理により後退させられている。その結果、前記素子分離領域５１Ｉとの境には、シリコン基板５１の角部が露出されるが、本実施形態では、このようなシリコン基板５１に対して非酸化性雰囲気、例えば水素雰囲気中における、例えば１０００℃の温度で１０秒間の熱処理を行うことにより、前記角部を図９Ａ中に破線で示すように、丸めている。
　また前記図９Ａの構造では、前記素子領域５１Ａ中のチャネル領域に対応して、前記シリコン基板５１上にゲート絶縁膜５２を介してポリシリコンゲート電極５３Ｇが形成され、前記ポリシリコンゲート電極５３Ｇの両側壁面上にシリコン酸化膜よりなるサイドウォールスペーサ５３ＧＷとシリコン窒化膜やシリコン酸窒化膜などよりなる側壁絶縁膜５３ＳＷが順次形成されている。
　また図９Ａの工程では、前記ゲート電極５３Ｇの形成後、前記側壁絶縁膜５３ＳＷの形成前に、前記シリコン基板５１中に、前記ゲート絶縁膜５３Ｇおよびサイドウォールスペーサ５３ＧＷをマスクにＡｓあるいはＰをイオン注入することにより、ソースエクステンション領域５１ａおよびドレインエクステンション領域５１ｂが形成されている。
　さらにこのように処理したシリコン基板５１に対し、図９Ａの工程では、前記ポリシリコンゲート電極５３Ｇおよびサイドウォールスペーサ５３ＧＷ、さらに側壁絶縁膜５３ＳＷをマスクにドライエッチングおよびＴＭＡＨをエッチャントとしてウェットエッチングを行い、前記素子領域５１Ａ中に前記ポリシリコンゲート電極５３Ｇおよびサイドウォールスペーサ５３ＧＷ、さらに側壁絶縁膜５３ＳＷにより覆われた基板部分５１ＣＨの両側に、ファセット５１ｔａおよび５１ｔｂにより側壁面が楔形に画成されたトレンチ５１ＴＡおよび５１ＴＢを形成する。
　次に図９Ｂの工程において、前記図９Ａの構造上にＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２を、先の実施形態におけるＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３，３１ＳＧ４の場合と同様な条件で、２０ｎｍ～８０ｎｍ、好ましくは約５０ｎｍの膜厚にエピタキシャル成長させる。このようにしてエピタキシャル成長したＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２は、先の実施形態におけるＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３，３１ＳＧ４などと同様に（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットにより画定される側壁面５１ｔｃ，５１ｔｄを形成して成長する。
　さらに図９Ｂの工程では、前記ＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２のエピタキシャル成長に引き続き、シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２を、先の実施形態におけるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３，３１ＥＳ４の場合と同様な条件で、７０ｎｍ～２０ｎｍ、好ましくは５０nmの膜厚にエピタキシャル成長させる。
　このようにしてエピタキシャル成長したシリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２は、先の実施形態におけるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３，３１ＥＳ４などと同様に（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットにより画定される側壁面５１ｔｅ、５１ｔｆを形成して成長する。
　なお本実施形態においても、前記ＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２の側壁面５１ｔｃ，５１ｔｄ、あるいは前記シリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２の側壁面５１ｔｅ，５１ｔｆは、単一の結晶面より形成される場合もあれば、複数の結晶面を含む場合もある。
　なお図９Ｂの工程では、前記ＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２、また前記シリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２の成長に伴い、前記ポリシリコンゲート電極５３Ｇ上には多結晶ＳｉＧｅパタ―ン５３ｐＳＧおよびポリシリコンパタ―ン５３ｐＳが形成されているのがわかる。
　また本実施形態においても、先に図６Ａおよび図６Ｂで説明したように、前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２の形成後、短時間等方性エッチングを行い、前記基板部分５１ＣＨの側壁面ｔ１ｔｂ，５１ｔａに這い上がった形で成長したＳｉＧｅ混晶層を除去するのが好ましい。
　このようにして得られた図９Ｂの構造では、前記側壁面５１ｔｃと５１ｔｅ、また前記側壁面５１ｔｄと５１ｔｆとは、互いに平行、もしくは厳密に平行ではなくても平行に近い関係にあり、その結果、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２が７０ｎｍ～２０ｎｍ程度の膜厚を有していたとしても、前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２をそれぞれの側壁面５１ｔｃおよび５１ｔｄにおいて覆う部分においては、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２の膜厚は、せいぜい５ｎｍ程度と薄いことに注意すべきである。
　このため本実施形態では図９Ｃに工程において図９Ｂの構造に対し、前記シリコン基板５１の主面に対し略垂直方向に作用する異方性エッチングを、例えばＨＣｌをエッチングガスとして、例えば１～３０Ｔｏｒｒ、好ましくは１５Ｔｏｒｒの全圧下で、６００～７５０℃の温度で、好ましくは７００℃の温度で、水素ガス分圧を１５００Ｐａ～２５００Ｐａ、好ましくは２０００Ｐａに設定し、塩化水素ガス分圧を４０Ｐａ～６０Ｐａ、好ましくは４９Ｐａに設定しの条件下で実行することで、ファセット上の薄いＳｉ層をエッチングし、その下のＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２を、その側壁面５１ｔｃ，５１ｔｄ全面にわたり、簡単に露出させることができる。また図９Ｃの工程では、前記シリコン基板５１への異方性エッチングの結果、前記ゲート電極５３Ｇ上において前記多結晶ＳｉＧｅパタ―ン５３ｐＳＧ上に形成されていたポリシリコンパタ―ン５３ｐＳが消失している。
　そこで、図９Ｄの工程において、露出したＳｉＧｅ混晶層５１ＳＧ１および５１ＳＧ２を、つづけて同じガス雰囲気のもとに曝し、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２に対し、例えば１．４ｎｍ／分の速度で選択的にエッチングする。前記選択的エッチングの結果、図９Ｄに示すように、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２の下には、ボイド５１Ｖ１，５１Ｖ２がそれぞれ形成される。
　選択エッチングを上記の条件を行った場合、前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２とシリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２との間に１００：１程度の選択比が実現される。なお図９Ｄの工程では、前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２の選択的エッチングの結果、前記ゲート電極５３Ｇ上の多結晶ＳｉＧｅパタ―ン５３ｐＳＧが消失している。
　次に先の図５Ｈ～図５Ｓと同様な工程を行うことにより、図９Ｅに示すように、前記ボイド５１Ｖ１，５１Ｖ２を埋込絶縁膜５１ＩＦで充填し、前記シリコンエピタキシャル層５１ＥＳ１にｎ型のソース拡散領域５１ｃを、前記シリコンエピタキシャル層５１ＥＳ２にｎ型のドレイン拡散領域５１ｄを形成し、さらに前記ゲート電極５３Ｇ上にシリサイド層５４Ｇを形成した後、前記シリコン基板５１上に前記ゲート電極５３Ｇおよび側壁絶縁膜５３ＳＷを覆うように層間絶縁膜５４を形成し、前記層間絶縁膜５４中に、前記ソース拡散領域５１ｃとドレイン拡散領域５１ｄにそれぞれシリサイド層５４Ｓおよび５４Ｄを介してコンタクトをするビアプラグ５４Ａおよび５４Ｂを形成することで、所期のｎチャネルＭＯＳトランジスタが得られる。
　ｐチャネルＭＯＳトランジスタの場合も同様であり、さらなる説明は省略する。
　本実施形態によれば、前記図９Ｃの工程において前記ＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２を露出する工程およびボイド５１Ｖ１，５１Ｖ２の形成が、単純なエッチング工程により実行可能となり、半導体装置の製造工程を簡素化することができる。特に本実施形態によれば、前記図９ＢのＳｉＧｅ混晶層５１ＳＧ１，５１ＳＧ２の形成から図９Ｄのボイド５１Ｖ１，５１Ｖ２の形成までを、同一の基板処理装置中において、シリコン基板５１を大気中に取り出すことなく、連続して実行することができる。
　［第５の実施形態］
　以上の実施形態では、最初のシリコン基板中にトレンチを形成し、前記トレンチにＳｉＧｅ混晶層とシリコンエピタキシャル層とをエピタキシャル成長させた後、前記ＳｉＧｅ混晶層を選択エッチングすることにより、半導体装置のソース領域およびドレイン領域の下に絶縁領域を形成していた。
　一方、シリコン層のエッチング速度はどのドーピング濃度によっても変化することが従来知られている。
　図１０は、Ｂでドープしたシリコン層をフッ酸（ＨＦ）と硝酸（ＨＮＯ３）と酢酸（ＣＨ３ＣＯＯＨ）を１：３：８の割合で含むエッチャントによりウェットエッチングした場合のエッチング速度と、膜比抵抗の関係を示すグラフである（非特許文献２）。膜比抵抗は、膜中の不純物元素の濃度が増大すると減少する。
　図１０を参照するに、膜の比抵抗が１×１０-2Ωｃｍを切ったあたりで急減を初めており、この比抵抗の値は、１×１０18ｃｍ-2の膜中Ｂ濃度に対応することから、前記ＳｉＧｅ混晶層１５ＳＧ１，１５ＳＧ２の代わりに、Ｂを１×１０18ｃｍ-2以上の濃度で含むシリコンエピタキシャル層を使っても、図９Ｅの構造を得ることができるのがわかる。
　なお図１０において１×１０－３Ωｃｍの比抵抗が、１×１０20ｃｍ-2のＢ濃度に相当する。
　このようなＢを高濃度で含むシリコンエピタキシャル層は、例えば図９Ｄの工程において、１３３～２６６０Ｐａ（１～２０Ｔｏｒｒ）、好ましくは１３３０Ｐａ（１０Ｔｏｒｒ）の全圧下、５００～６５０℃、好ましくは５５０℃の基板温度で水素ガス分圧を１６００Ｐａ～１５００Ｐａ、好ましくは１３００Ｐａに設定し、モノシランガス分圧を４Ｐａ～１０Ｐａ、好ましくは６Ｐａに設定し、ドーパントガスとしてジボランガスを、１×１０-3Ｐａ～２×１０-3Ｐａ、好ましくは１．３×１０-3Ｐａの分圧に設定することで形成することができる。
　本実施形態によればシリコン基板５１、あるいはその上のシリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２に対して格子整合組成が限られるＳｉＧｅ混晶層５１ＧＳ１，５１ＧＳ２の代わりに、格子整合が補償されるシリコンエピタキシャル層を形成し、かつ、かかるシリコンエピタキシャル層を選択的にエッチング除去することが可能であるため、半導体装置の製造が容易になる。
　同様に、先の第１～第４の実施形態においても、それぞれのＳｉＧｅ混晶層を、このようなＢを高濃度で含むシリコンエピタキシャル層に置き換えることが可能である。
　図１１Ａ～図１１Ｃは、第５の実施形態による半導体装置の製造方法を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
　以下の例ではｎチャネルＭＯＳトランジスタの製造方法について説明するが、ｐチャネルＭＯＳトランジスタも同様にして製造することができる。
　図１１Ａを参照するに、図１１Ａの工程は、先の実施形態における図９Ａの工程に引き続き実行される工程であり、前記図９Ａの構造上に、Ｂにより、１×１０18ｃｍ-3以上の濃度でドープされたｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２を、上に説明した条件下で、２０ｎｍ～８０ｎｍ、好ましくは約５０ｎｍの膜厚にエピタキシャル成長させる。このようにしてエピタキシャル成長したｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２は、先の実施形態におけるＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３，３１ＳＧ４などと同様に（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットにより画定される側壁面６１ｔｃ、６１ｔｄを形成して成長する。
　さらに図１１Ｂの工程では、前記ｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２のエピタキシャル成長に引き続き、シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２を、先の実施形態におけるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３，３１ＥＳ４の場合と同様な条件で、７０ｎｍ～２０ｎｍ、好ましくは５０nmの膜厚にエピタキシャル成長させる。
　このようにしてエピタキシャル成長したシリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２は、先の実施形態におけるシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３，３１ＥＳ４などと同様に（１００）面よりも面指数の大きい、例えば（１１１）面や（３１１）面などの結晶面よりなるファセットにより画定される側壁面５１ｔｅ、５１ｔｆを形成して成長する。
　なお本実施形態においても、前記ｐ型シリコンエピタキシャル６１ＤＳ１および６１ＤＳ２の側壁面６１ｔｃ，６１ｔｄ、あるいは前記シリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２の側壁面５１ｔｅ，５１ｔｆは、単一の結晶面より形成される場合もあれば、複数の結晶面を含む場合もある。
　図１１Ａの工程では、前記ｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２、また前記シリコンエピタキシャル層５１ＥＳ１および５１ＥＳ２の成長に伴い、前記ポリシリコンゲート電極５３Ｇ上には、Ｂによりドープされたｐ型ポリシリコンパタ―ン６３ｐＤＳおよびポリシリコンパタ―ン５３ｐＳが形成されているのがわかる。
　また本実施形態においても、先に図６Ａおよび図６Ｂで説明したように、前記ｐ型エピタキシャルシリコン層６１ＤＳ１，６１ＤＳ２の形成後、短時間等方性エッチングを行い、前記基板部分５１ＣＨの側壁面ｔ１ｔｂ，５１ｔａに這い上がった形で成長したｐ型シリコンエピタキシャル層を除去するのが好ましい。
　このようにして得られた図１１Ａの構造では、前記側壁面６１ｔｃと６１ｔｅ、また前記側壁面５１ｔｄと５１ｔｆとは、互いに平行、もしくは厳密に平行ではなくても平行に近い関係にあり、その結果、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２が８０ｎｍ～２０ｎｍ程度の膜厚を有していたとしても、前記ｐ型シリコンエピタキシャル層６１ＤＳ１，６１ＤＳ２をそれぞれの側壁面６１ｔｃおよび６１ｔｄにおいて覆う部分においては、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２の膜厚は、せいぜい５ｎｍ程度と薄い。
　　そこで、図１１Ｃの工程において、露出したｐ型シリコンエピタキシャル層６１ＤＳ１および６１ＤＳ２を、フッ酸（ＨＦ）と硝酸（ＨＮＯ３）と酢酸（ＣＨ３ＣＯＯＨ）を１：３：８の割合で含むエッチャントによりウェットエッチングする。これにより、ファセット上の薄くなっているＳｉ層はエッチングされ、ＢドープされたＳｉが露出されると、ＢドープされたＳｉのエッチレイトがノンドープＳｉよりも速いため、選択的なエッチングが生じる。
　前記選択的エッチングの結果、図１１Ｃに示すように、前記シリコンエピタキシャル層５１ＥＳ１，５１ＥＳ２の下には、前記ｐ型シリコンエピタキシャル層６１ＤＳ１，６１ＤＳ２に対応してボイド５１Ｖ１，５１Ｖ２がそれぞれ形成される。なお図１１Ｃの工程では、前記ｐ型シリコンエピタキシャル層６１ＥＳ１，６１ＥＳ２の選択的エッチングの結果、前記ゲート電極５３Ｇ上のｐ型ポリシリコンパタ―ン６３ｐＤＳが消失している。
　次に先の図５Ｈ～図５Ｓと同様な工程を行うことにより、図１１Ｄに示すように、前記ボイド５１Ｖ１，５１Ｖ２を埋込絶縁膜５１ＩＦで充填し、前記シリコンエピタキシャル層５１ＥＳ１にｎ型のソース拡散領域５１ｃを、前記シリコンエピタキシャル層５１ＥＳ２にｎ型のドレイン拡散領域５１ｄを形成し、さらに前記シリコン基板５１上に前記ゲート電極５３Ｇおよび側壁絶縁膜５３ＳＷを覆うように層間絶縁膜５４を形成し、前記層間絶縁膜５４中に、前記ソース拡散領域５１ｃとドレイン拡散領域５１ｄにそれぞれコンタクトをするビアプラグ５４Ａおよび５４Ｂを形成することで、所期のｎチャネルＭＯＳトランジスタが得られる。
　ｐチャネルＭＯＳトランジスタの場合も同様であり、さらなる説明は省略する。
　本実施形態においても、前記図１１Ｂの工程において前記ｐ型シリコンエピタキシャル層６１ＤＳ１，６１ＤＳ２を露出する工程が、単純なエッチング工程により実行可能となり、半導体装置の製造工程を簡素化することができる。
　［第６の実施形態］
　図１２は第６の実施形態によるダイナミックスレッショルドＭＯＳ（Ｄｔ－ＭＯＳ）トランジスタ７０の例を示す。
　図１２を参照するに、シリコン基板７１中にはＳＴＩ型の素子分離領域７１Ｉにより素子領域７１Ａが画定されており、前記素子領域７１Ａにはｎ型ウェル７１ＮＷ中に、２つのｎチャネルＭＯＳトランジスタ７０Ａおよび７０Ｂが、トランジスタ７０Ａのドレイン拡散領域とトランジスタ７０Ｂのソース拡散領域を共用して形成されている。
　より詳細には、前記素子領域７１Ａにおいては前記シリコン基板７１上に前記トランジスタ７０Ａのｎ型ポリシリコンゲート電極７３ＧＡと前記トランジスタ７０Ｂのポリシリコンゲート電極７３ＧＢとが、それぞれのゲート絶縁膜７２Ａおよび７２Ｂを介して形成されており、前記シリコン基板７１中には前記ゲート電極７３ＧＡの第１の側、および反対の第２の側に、それぞれｎ型のソースエクステンション領域７１ａおよびドレインエクステンション領域７１ｂが形成されている。同様に前記シリコン基板７１中には前記ゲート電極７３ＧＢの第１の側、および反対の第２の側に、それぞれｎ型のソースエクステンション領域７１ｃおよびドレインエクステンション領域７１ｄが形成されている。
　また前記シリコン基板７１中には、前記ゲート電極７３Ａ直下のトランジスタ７０Ａのチャネル領域から見て前記ソースエクステンション領域７１ａの外側にｎ＋型のソース領域７１ｅが形成されており、また前記トランジスタ７０Ａのチャネル領域から見て前記ドレインエクステンション領域７１ｂの外側にｎ＋型のドレイン領域７１ｆが形成されている。
　同様に前記シリコン基板７１中には、前記ゲート電極７３Ｂ直下のトランジスタ７０Ｂのチャネル領域から見て前記ソースエクステンション領域７１ｃの外側にｎ＋型のソース領域７１ｇが、前記トランジスタ７０Ａのドレイン領域７１ｆと共通に形成されており、前記トランジスタ７０Ｂのチャネル領域から見て前記ドレインエクステンション領域７１ｄの外側にはｎ＋型のドレイン領域７１ｈが形成されている。
　また前記トランジスタ７０Ａのチャネル領域にはｐ型のボディ領域７１ＢＡが形成され、前記トランジスタ７０ＡがＤｔ－ＭＯＳトランジスタであることから、前記ボディ領域７１ＢＡは前記ゲート電極７３Ａに、図１２紙面の手前側あるいは向こう側に形成される図示しないコンタクトホールにおいて電気的に接続される。
　同様に前記トランジスタ７０Ｂのチャネル領域にはｐ型のボディ領域７１ＢＢが形成され、前記トランジスタ７０ＢがＤｔ－ＭＯＳトランジスタである場合、前記ボディ領域７１ＢＢは前記ゲート電極７３Ｂに、図１２紙面の手前側あるいは向こう側に形成される図示しないコンタクトホールにおいて電気的に接続される。
　また図１２のトランジスタ７０Ａにおいては、前記ソースエクステンション領域７１ａおよびソース領域７１ｅの直下に、前記素子分離領域７１Ｉまで連続して延在するシリコン酸化膜などよりなる絶縁膜７１Ｉａが形成され、前記ソースエクステンション領域７１ａおよびソース領域７１ｅの寄生容量を低減している。同様に前記トランジスタ７０Ａのドレインエクステンション領域７１ｂおよびドレイン領域７１ｆの直下には、前記トランジスタ７０Ｂのソースエクステンション領域７１ｃおよびソース領域７１ｆの直下まで連続して延在するシリコン酸化膜などよりなる絶縁膜７１Ｉｂが形成され、前記ドレインエクステンション領域７１ｂおよびドレイン領域７１ｆの寄生容量、および前記ソースエクステンション領域７１ｃおよびソース領域７１ｇの寄生容量を低減している。
　さらに前記トランジスタ７０Ｂにおいては、前記ドレインエクステンション領域７１ｄおよびドレイン領域７１ｈの直下に、前記素子分離領域７１Ｉまで連続して延在するシリコン酸化膜などよりなる絶縁膜７１Ｉｃが形成され、前記ドレインエクステンション領域７１ｄおよびドレイン領域７１ｈの寄生容量を低減している。
　その際、図１２の構成では、前記ソース領域７１ｅ，ドレイン領域７１ｆ（ソース領域７１ｇ）およびドレイン領域７１ｈが基板７１中に形成された深いトレンチを充填するように形成されており、このためこれらの領域は十分な膜厚を有し、トランジスタ７０Ａ，７０Ｂのソース抵抗，ドレイン抵抗が低減される。
　また図１２の構成では、前記素子領域７１Ａにおいて前記ｎ型ウェル７１ＮＷを深く形成することにより、前記ｎ型ウェル７１ＮＷによりショートチャネル効果を抑制しつつ、前記トランジスタ７０Ａのｐ型ボディ領域７１ＢＡおよび前記トランジスタ７０Ｂのｐ型ボディ領域７１ＢＢを十分な膜厚で形成することができる。その結果、それぞれのトランジスタ７０Ａ，７０Ｂにおいてボディ抵抗を低減させることができ、高速なＤｔ－ＭＯＳ動作を実現することができる。
　また図１２の構成では、先に述べたように前記ソース領域７１ｅおよびドレイン領域７１ｆ、またソース領域７１ｇおよびドレイン領域７１ｈが深いトレンチを充填して形成されるため、これらの直下に形成される絶縁膜７１Ｉａ，７１Ｉｂ，７１Ｉｃは前記シリコン基板７１中のさらに深い位置に形成され、その結果、前記ボディ領域７１ＢＡと７１ＢＢとが電気的に分離され、トランジスタ７０Ａ，７０Ｂは独立に動作することが可能となる。
　以下、図１３Ａ～図１３Ｉを参照しながら、図１２のＤｔ－ＭＯＳトランジスタの製造方法を説明する。ただし、以下に説明する方法により製造されるＤｔ－ＭＯＳトランジスタの構造は、図１２のものとはやや異なっている。以下の説明では、トランジスタ７０Ａの製造についてのみ説明するが、トランジスタ７０Ｂも同様にして製造することができる。
　図１３Ａを参照するに、ｐ型シリコン基板７１上に、前記素子領域７１Ａにおいて前記ポリシリコンゲート電極７３ＧＡを、ゲート絶縁膜７２Ａを介して形成し、図１３Ｂに示すように、前記ポリシリコンゲート電極７３ＧＡをマスクに前記シリコン基板７１をドライエッチングし、トレンチ７１ＴＡ，７１ＴＢを前記ゲート電極７３ＧＡの第１の側、および反対の第２の側に形成する。ただし図１３Ａ，図１３Ｂにおいて前記ポリシリコンシリコンゲート電極７３ＧＡ上にはシリコン酸化膜やＳｉＮ膜などよりなるマスクパターン７３Ｇａが形成されており、またその両側壁面には、例えば先の実施形態で説明したＣＶＤ法およびエッチバック法などにより、サイドウォールスペーサ７３ＧＷが形成されている。
　前記シリコン基板７１中にはｐ型ウェル７１ＰＷが上部に、またｎ型ウェル７１ＮＷが前記ｐ型ウェル７１ＰＷの下部に形成されており、前記トレンチ７１ＴＡ，７１ＴＢは、前記ｎ型ウェル７１ＮＷに届かないような深さに形成される。
　図１３Ｂの工程では、前記トレンチ７１ＴＡ，７１ＴＢの形成の結果、前記ゲート電極７１ＧＡの直下には、当初のシリコン基板７１Ａの平坦な表面を含むｐ型のメサ領域７１Ｍが形成される。
　次に図１３Ｃに示すように前記トレンチ７１ＴＡ，７１ＴＢをＳｉＧｅ混晶層７１ＳＧおよびシリコンエピタキシャル層７１ＥＳにより順次充填し、次に図１３Ｄの工程において前記ポリシリコンゲート電極７３ＧＡ上に、前記サイドウォールスペーサ７３ＧＡを介して、ＳｉＮやＳｉＯＮなどのＨＦによるウェットエッチングに対して耐性を有する絶縁膜により側壁絶縁膜７３ＳＷを形成する。
　さらに図１３Ｄの工程では、前記ポリシリコンゲート電極７３ＧＡおよびその上のマスクパタ―ン７３Ｇａ、さらに前記側壁絶縁膜７３ＳＷをマスクに、前記シリコン基板７１を再びドライエッチングし、前記シリコン基板７１中、前記メサ領域７１Ｍから見て前記側壁絶縁膜７３ＳＷの外側にトレンチ７１ＴＣおよび７１ＴＤを、前記ｎ型ウェル７１ＮＷの上端よりも深い位置まで形成する。図１３Ｄの工程の結果、前記ｎ型ウェル７１ＮＷ上に、前記メサ構造７１Ｍを含んで、ｐ型のボディ領域７１ＢＡが形成される。
　さらに図１３Ｅの工程において、前記トレンチ７１ＴＣ，７１ＴＤを充填して、ＳｉＧｅ混晶層７１ＳＧおよびシリコンエピタキシャル層７１ＥＳのエピタキシャル成長を順次行い、図１２の構造において前記絶縁膜７１Ｉａ，７１ＩｂがＳｉＧｅ混晶層７１ＳＧにより置き換えられた構造を得る。
　さらに図１３Ｆの工程において、前記ＳＴＩ型素子分離領域７１Ｉにおいて素子分離絶縁膜を構成するシリコン酸化膜をＨＦを使ったウェットエッチングにより後退させ、素子分離溝の側壁面において前記ＳｉＧｅ混晶層７１ＳＧを露出する。
　さらに図１３Ｇの工程において、前記ＳｉＧｅ混晶層７１ＳＧを、先の実施形態における例えば図１Ｅの工程、あるいは図５Ｇの工程、さらには図９Ｄの工程、図１１Ｃの工程と同様にして選択的にエッチングし、前記ＳｉＧｅ混晶層７１ＳＧに対応してボイド７１Ｖを形成する。
　さらに図１３Ｈの工程において、図１３Ｇの構造上に絶縁膜７４をＡＬＤ法とＣＶＤ法により、あるいはＳＯＤ法により、前記ボイド７１Ｖを充填、あるいは部分的に充填するように形成し、図１３Ｉの工程において前記絶縁膜７１を前記シリコンエピタキシャル層７１ＥＳが露出するまでエッチバックする。
　さらに図１３Ｉの工程では、前記側壁絶縁膜７３ＳＷを除去し、先に図１Ｊ～図１Ｐで説明したプロセスを実行し、前記ゲート電極７３ＧＡを図示しないコンタクトホールにおいて前記ボディ７１ＢＡに電気的に接続することにより、図１２のｎチャネルＤｔ－ＭＯＳトランジスタ７０Ａを製造することができる。図１２中のｎチャネルＤｔ－ＭＯＳトランジスタ７０Ｂについても同様である。また説明は省略するが、以上の説明において導電型を反転させることにより、ｐチャネルＤｔ－ＭＯＳトランジスタも同様に製造することができる。
　なお本実施形態において図１３Ｅの工程の後、図１４Ａに示すように前記側壁絶縁膜７３ＳＷを除去し、ｎ型ソースエクステンション領域７１ａおよびドレインエクステンション領域７１ｂを形成した後、改めて前記側壁絶縁膜７３ＳＷに対応して７４ＳＷを形成した後、ｎ＋型ソース領域７１ｃおよび７１ｄを形成する。
　その後、図１４Ｃに示すように前記素子分離絶縁膜７１Ｉを後退させ、ＳｉＧｅ混晶層７１ＳＧを露出させ、図１４Ｄに示すように前記ＳｉＧｅ混晶層７１ＳＧを選択的にエッチング除去し、前記ＳｉＧｅ混晶層７１ＳＧに対応してボイド７１Ｖを形成する。
　さらに図１４Ｅに示すように前記ボイド７１Ｖを充填するように、層間絶縁膜７４を形成する。
　本実施形態では、図１４Ｂの段階で既にソースエクステンション領域７１ａおよびドレインエクステンション領域７１ｂ、ソース領域７１ｃおよびドレイン領域７１ｄが形成されているため、図１４Ｅの段階で改めてソースエクステンション領域７１ａおよびドレインエクステンション領域７１ｂ、ソース領域７１ｃおよびドレイン領域７１ｄを形成する必要がなく、このため前記ボイド７１Ｖを充填する絶縁膜を兼ねて、層間絶縁膜７４を形成することが可能で、半導体装置の製造工程を簡素化することができる。
　なお、先の図１３Ｈや図１４Ｅの工程において絶縁膜７４を形成する際に、スパッタや高密度プラズマＣＶＤなど、異方性の強い堆積方法を使うことにより、図１５に示すように前記ボイド７１Ｖを前記絶縁膜７４が充填しないようにすることも可能である。
　［第７の実施形態］
　図１６Ａ～図１６Ｃは、前記図１２のＤｔ－ＭＯＳトランジスタ７０Ａを製造する第７の実施形態による製造方法を示す断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
　本実施形態では、前記図１３Ｂの工程に対応する工程において前記トレンチ７１ＴＡ，７１ＴＢを、前記ｎ型ウェル７１ＮＷを超える深さまで形成し、図１３Ｃに対応する図１６Ａの工程において、前記トレンチ７１ＴＡ，７１ＴＢを、前記ｎ型ウェル７１ＮＷを超える高さまでＳｉＧｅ混晶層７１ＳＧにより充填し、さらに図１６Ｂの工程において、前記ポリシリコンゲート電極７３ＧＡの両側壁面上に、前記サイドウォールスペーサ７３ＧＷを介して側壁絶縁膜７３ＳＷを形成する。さらに図１６Ｂの工程では、前記ポリシリコンゲート電極７３ＧＡおよびその上のマスクパターン７３Ｇａ、さらにサイドウォールスペーサ７３ＧＷおよび側壁絶縁膜７３ＳＷをマスクに前記シリコン基板７１を、前記ｎ型ウェル７１ＮＷの上端を超える深さまでドライエッチングし、前記メサ領域７１Ｍの両側に、底部および側壁面に前記ＳｉＧｅ混晶層７１Ｓを残して、トレンチ７１Ａ，７１Ｂを形成する。
　さらに図１６Ｃの工程で前記トレンチ７１ＴＡをシリコンエピタキシャル層７１ＥＳにより充填し、その後、前記図５Ｇの工程と同様にして前記ＳｉＧｅ混晶層７１ＳＧを選択的に除去し、その結果形成されたボイドを絶縁膜７１Ｉａ，７１Ｉｂにより充填し、さらにゲート電極７３ＧＡを前記ボディ７１ＢＡに電気的に接続することにより、前記図１２に示したのと類似した、図１６Ｄに示す構造のｎチャネルＤｔ－ＭＯＳトランジスタが得られる。
　また以上の説明では、シリコン基板の（１００）面上への半導体装置の製造を例に説明を行ったが、各実施形態において半導体装置の製造はシリコン基板の（１００）面上に限定されるものではなく、他の平坦な結晶面、例えば（１１１）面や（１１０）面上への製造においても有効である。
　以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
　１，１１，３１，５１，７１　シリコン基板
　２，１１ＳＧ１～１１ＳＧ３，３１ＳＧ１～３１ＳＧ４，３１ＳＧＶ１，３１ＳＧＶ２，５１ＳＧ１，５１ＳＧ２　ＳｉＧｅ混晶層
　３，１１ＥＳ１～１１ＥＳ３，３１ＥＳ１～３１ＥＳ４、５１ＥＳ１，５１ＥＳ２　シリコンエピタキシャル層
　１１Ａ，１１Ｂ，３１Ａ，３１Ｂ，５１Ａ，７１Ａ素子領域
　１１ＣＨ１，１１ＣＨ２，３１ＣＨ１，３１ＣＨ２，５１ＣＨ　基板部分
　１１Ｉ１～１１Ｉ３，３１Ｉ１～３１Ｉ３，５１Ｉ，７１Ｉ　ＳＴＩ型素子分離領域
　１１ＩＦ，３１ＩＦ，５１ＩＦ，７１Ｉａ～７１Ｉｃ　埋込絶縁膜
　１１ＮＷ，３１ＮＷ，７１ＮＷ　ｎ型ウェル
　１１ＰＷ，３１ＰＷ，７１ＰＷ　ｐ型ウェル
　１１ＴＡ１～１１ＴＡ３，３１ＴＡ１～３１ＴＡ４，５１ＴＡ，５１ＴＢ，７１ＴＡ，７１ＴＢ　トレンチ
　１１ＴＩ１～１１ＴＩ３　素子分離溝
　１１Ｖ１～１１Ｖ３，３１Ｖ１～３１Ｖ４，５１Ｖ１，５１Ｖ２，６１Ｖ１，６１Ｖ２，７１Ｖ　ボイド
　１１ａ～１１ｈ，３１ａ～３１ｈ，５１ａ～５１ｄ，７１ａ～７１ｈ　拡散領域
　１２，３２，５２，７２Ａ，７２Ｂ　ゲート絶縁膜
　１３Ｇ１，１３Ｇ２，３３Ｇ１，３３Ｇ２，５３Ｇ，７３Ａ，７３Ｂ　ゲート電極
　１３ＧＷ１，１３ＧＷ２，３３ＧＷ１，３３ＧＷ２，３３ＧＷ３，３３ＧＷ４，５３ＧＷ，７３ＧＷ　サイドウォールスペーサ
　１３ＳＷ１，１３ＳＷ２，３３ＳＷ１，３３ＳＷ２，７３ＧＡ，７４ＳＷ　側壁絶縁膜
　１４Ｓ１，１４Ｄ１，１４Ｓ２，１４Ｄ２，１４Ｇ１，１４Ｇ２　シリサイド層
　１５，３７，５４，７４　層間絶縁膜
　１５Ａ～１５Ｄ，３７Ａ～３７Ｄ　ビアホール
　１６Ａ～１６Ｄ，３８Ａ～３８Ｄ，５４Ａ，５４Ｂ　ビアプラグ
　１７Ａ　圧縮応力膜
　１７Ｂ　引張応力膜
　３１ＳＣＶ１，３１ＳＣＶ２，　ＳｉＣ混晶層
　３４　絶縁膜
　５１ｔｂ，５１ｔｃ，５１ｔｄ，５１ｔｅ　ファセット
　５３ｐＳ，６３ｐＳ　ポリシリコンパタ―ン
　５３ｐＳＧ　多結晶ＳｉＧｅパタ―ン
　６１ＤＳ１，６１ＤＳ２　Ｂドープシリコンエピタキシャル層
　７０Ａ，７０Ｂ　Ｄｔ－ＭＯＳトランジスタ
　７１ＢＡ　ｐ型ボディ領域
　７３Ｇａ　マスクパターン

Claims (21)

  1. シリコン基板を、チャネル領域が形成されるシリコン基板部分を残してエッチングすることにより、前記シリコン基板部分の第１および第２の側に第１および第２のトレンチをそれぞれ形成する工程と、
    　前記第１および第２のトレンチを、シリコンに対しエッチング選択性を有する半導体層とシリコン層とを順次エピタキシャルに成長することにより、それぞれ充填する工程と、
    　前記半導体層を、前記シリコン層および前記シリコン基板に対し選択的エッチングにより除去し、前記シリコン基板部分の前記第１および第２の側において、前記シリコン層の下にボイドを形成する工程と、
    　前記ボイドの少なくとも一部を、埋込絶縁膜により充填する工程と、
    　前記シリコン基板部分上にゲート絶縁膜およびゲート電極を形成する工程と、
    　前記シリコン基板部分の前記第１の側において前記シリコン層中にソース領域を、前記シリコン基板部分の前記第２の側において前記シリコン層中にドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. シリコン基板上に、前記シリコン基板上の素子領域に含まれチャネル領域が形成されるシリコン基板部分をマスクパターンにより覆う工程と、
    　前記シリコン基板を、前記マスクパターンをマスクとしてエッチングし、前記シリコン基板部分の第１の側および前記第１の側とは反対の第２の側に、それぞれ第１および第２のトレンチを形成する工程と、
    　前記シリコン基板上に、前記マスクパターンをマスクとして使い、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記第１および第２のトレンチの各々を、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造により充填する工程と、
    　前記マスクパターンを除去した後、前記シリコン層中に、前記素子領域を画定するように、ＳＴＩ構造の素子分離領域を構成する素子分離溝を、前記素子分離溝が前記シリコンに対しエッチング選択性を有する半導体層を露出するように形成する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を選択的に除去することにより前記シリコン基板と前記シリコンエピタキシャル層との間に形成されたボイドを、前記素子分離溝を介して、埋込絶縁膜により少なくとも部分的に充填する工程と、
    　前記シリコン基板部分上にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記シリコン基板部分中に前記ゲート電極をマスクに、第１の導電型の不純物元素のイオン注入を行い、前記ゲート電極の第１の側に前記第１の導電型のソースエクステンション領域を、前記ゲート電極の、前記第１の側とは反対の第２の側に、前記第１の導電型のドレインエクステンション領域を形成する工程と、
    　前記ゲート電極の前記第１の側の側壁面と前記第２の側の側壁面にそれぞれの側壁絶縁膜を形成し、前記側壁絶縁膜をマスクに前記第１の導電型の不純物元素のイオン注入を行い、前記第１の側にエピタキシャルに形成された前記シリコン層に前記第１の導電型のソース領域を、また前記第２の側にエピタキシャルに形成された前記シリコン層に前記第１の導電型のドレイン領域を、それぞれ形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  3. 前記素子分離溝の形成は、前記素子分離溝が、前記シリコンに対しエッチング選択性を有する半導体層の下のシリコン基板に到達するように実行されることを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記ボイドを埋込絶縁膜で充填した後、さらに前記素子分離溝を前記素子分離溝上端まで、素子分離絶縁膜により充填することを特徴とする請求項２記載の半導体装置の製造方法。
  5. 前記マスクパターンの形成に先立って、前記シリコン基板中に前記半導体装置の閾値調整のためのイオン注入を行うことを特徴とする請求項２記載の半導体装置の製造方法。
  6. ＳＴＩ型の素子分離領域により素子領域を画成されたシリコン基板上に、前記素子領域に含まれるシリコン基板部分においてゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記シリコン基板部分中、前記ゲート電極の第１の側および前記第１の側と反対の第２の側に、第１の導電型の不純物元素を導入することにより、それぞれソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
    　前記ゲート電極の前記第１の側および前記第２の側の側壁面に、それぞれ側壁絶縁膜を形成する工程と、
    　前記側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側および前記第２の側に、前記ゲート電極から見てそれぞれの側壁絶縁膜の外側において、第１および第２のトレンチをそれぞれ形成する工程と、
    　前記第１および第２のトレンチの各々を、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造により充填する工程と、
    　前記積層構造により充填する工程の後、前記ＳＴＩ型の素子分離領域を構成する素子分離絶縁膜を後退させ、前記シリコンに対しエッチング選択性を有する半導体層を、前記ＳＴＩ型の素子分離領域を構成する素子分離溝において露出する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を選択的に除去することにより前記シリコン基板と前記シリコン層との間に形成されたボイドを、前記素子分離溝を介して、埋込絶縁膜により少なくとも部分的に充填する工程と、
    　前記ゲート電極の前記第１の側および第２の側において、前記積層構造を構成する前記シリコン層中に前記第１の導電型の不純物元素を導入することにより、それぞれソース領域およびドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  7. ＳＴＩ型の素子分離領域により素子領域を画成されたシリコン基板上に、前記素子領域に含まれるシリコン基板部分においてゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記シリコン基板部分中、前記ゲート電極の第１の側および前記第１の側と反対の第２の側に、第１の導電型の不純物元素を導入することにより、それぞれソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
    　前記ゲート電極の前記第１の側および前記第２の側の側壁面に、それぞれ側壁絶縁膜を形成する工程と、
    　前記側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側および前記第２の側に、前記ゲート電極から見てそれぞれの側壁絶縁膜の外側において、第１および第２のトレンチをそれぞれ形成する工程と、
    　前記ＳＴＩ型の素子分離領域を構成する素子分離絶縁膜を後退させる工程と、
    　前記素子分離絶縁膜を後退させる工程の後、前記第１および第２のトレンチの各々を、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造により、前記エッチング選択性を有する半導体層が、前記素子分離領域を構成する素子分離溝において露出するように充填する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を選択的に除去することにより前記シリコン基板と前記シリコン層との間に形成されたボイドを、前記素子分離溝を介して、埋込絶縁膜により少なくとも部分的に充填する工程と、
    　前記ゲート電極の前記第１の側および第２の側において、前記積層構造を構成する前記シリコン層中に前記第１の導電型の不純物元素を導入することにより、それぞれソース領域およびドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  8. ＳＴＩ型の素子分離領域により素子領域を画成されたシリコン基板上に、前記素子領域に含まれるシリコン基板部分においてゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記シリコン基板部分中、前記ゲート電極の第１の側および前記第１の側と反対の第２の側に、第１の導電型の不純物元素を導入することにより、それぞれソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
    　前記ゲート電極の前記第１の側および前記第２の側の側壁面に、それぞれ側壁絶縁膜を形成する工程と、
    　前記側壁絶縁膜をマスクに前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側および前記第２の側に、前記ゲート電極から見てそれぞれの側壁絶縁膜の外側において、第１および第２のトレンチをそれぞれ形成する工程と、
    　前記第１および第２のトレンチの各々を、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造により充填する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を露出する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を選択的に除去する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を選択的に除去することにより前記シリコン基板と前記シリコン層との間に形成されたボイドを、前記素子分離溝を介して、埋込絶縁膜により少なくとも部分的に充填する工程と、
    　前記ゲート電極の前記第１の側および第２の側において、前記積層構造を構成する前記シリコン層中に前記第１の導電型の不純物元素を導入することにより、それぞれソース領域およびドレイン領域を形成する工程と、を含み、
    　前記シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長する工程では、前記シリコンに対しエッチング選択性を有する半導体層とシリコン層とが、それぞれ結晶面よりなるファセットにより画成される斜面を形成し、
    　前記シリコンに対しエッチング選択性を有する半導体層を露出する工程は、前記シリコン層に対し、前記シリコン基板の主面に略垂直方向に作用する異方性エッチングを行い、前記シリコン層のうち、前記ファセットを形成している部分を除去することにより実行されることを特徴とする半導体装置の製造方法。
  9. 前記シリコンに対しエッチング選択性を有する半導体層はＳｉＧｅ混晶層であり、前記ＳｉＧｅ混晶層の選択的な除去は、フッ酸と過酸化水素と酢酸を含むエッチャントを使ったウェットエッチング、または塩素を含むエッチングガスを使ったドライエッチングにより実行されることを特徴とする請求項１～８のうち、いずれか一項記載の半導体装置の製造方法。
  10. 前記シリコンに対しエッチング選択性を有する半導体層は、ボロンを１×１０18ｃｍ-3以上の濃度で含むシリコン層であり、前記ボロンを１×１０18ｃｍ-3以上の濃度で含むシリコン層の選択的な除去は、フッ酸と硝酸と酢酸を含むエッチャントを使ったウェットエッチングにより実行されることを特徴とする請求項１～８のうち、いずれか一項記載の半導体装置の製造方法。
  11. 前記ソース領域とドレイン領域を形成する工程は、前記側壁絶縁膜をマスクとして、前記第１の導電型の不純物元素をイオン注入する工程を含むことを特徴とする請求項６～８のうち、いずれか一項記載の半導体装置の製造方法。
  12. 前記ソース領域とドレイン領域を形成する工程は、前記側壁絶縁膜を除去する工程と、前記ゲート電極の前記第１および第２の側の側壁面上に、第２の側壁絶縁膜を形成する工程と、前記第２の側壁絶縁膜をマスクとして、前記第１の導電型の不純物元素をイオン注入する工程を含むことを特徴とする請求項６～８のうち、いずれか一項記載の半導体装置の製造方法。
  13. 前記シリコン基板部分は平坦な基板表面を有することを特徴とする請求項１～１２のうち、いずれか一項記載の半導体装置の製造方法。
  14. 前記ボイドを前記埋込絶縁膜により少なくとも部分的に充填する工程の後、前記シリコン層を、前記埋込絶縁膜に対して選択的に除去する工程と、前記埋込絶縁膜上に、シリコンとは異なる格子定数を有する半導体層を、前記基板部分に対してエピタキシャルに成長させ、歪み領域を形成する工程を含む特徴とする請求項６～８のうち、いずれか一項記載の半導体装置の製造方法。
  15. 前記半導体装置はｐチャネルＭＯＳトランジスタであり、前記シリコンとは異なる格子定数を有する半導体層はＳｉＧｅ混晶層であることを特徴とする請求項１４記載の半導体装置の製造方法。
  16. 前記シリコン基板上には、前記シリコンとは異なる格子定数を有する半導体層および前記側壁絶縁膜を覆って、圧縮応力膜が形成されていることを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 前記半導体装置はｎチャネルＭＯＳトランジスタであり、前記シリコンとは異なる格子定数を有する半導体層はＳｉＣ混晶層であることを特徴とする請求項１４記載の半導体装置の製造方法。
  18. 前記シリコン基板上には、前記シリコンとは異なる格子定数を有する半導体層および前記側壁絶縁膜を覆って、引張応力膜が形成されていることを特徴とする請求項１７記載の半導体装置の製造方法。
  19. ＳＴＩ型の素子分離領域により素子領域を画成され、前記素子領域の下に第１の導電型の第１ウェルを形成され、前記第１の導電型のウェルの上に、前記素子領域に対応して前記第１の導電型とは逆の第２の導電型の第２のウェルを形成されたシリコン基板上への、ダイナミックスレッショルドＭＯＳトランジスタの製造方法であって、
    　前記素子領域に含まれるシリコン基板部分においてゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ゲート電極をマスクに前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側および前記第２の側に、第１および第２のトレンチを、前記第１および第２のトレンチが前記第２のウェルに到達するようにそれぞれ形成する工程と、
    　前記第１および第２のトレンチの各々を、シリコンに対しエッチング選択性を有する半導体層とシリコン層を順次エピタキシャルに成長することにより、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造により充填する工程と、
    　前記積層構造により充填する工程の後、前記ＳＴＩ型の素子分離領域を構成する素子分離絶縁膜を後退させ、前記シリコンに対しエッチング選択性を有する半導体層を、前記ＳＴＩ型の素子分離領域を構成する素子分離溝において露出する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去する工程と、
    　前記シリコンに対しエッチング選択性を有する半導体層を選択的に除去することにより前記シリコン基板と前記シリコン層との間に形成されたボイドを、前記素子分離溝を介して、埋込絶縁膜により少なくとも部分的に充填する工程と、
    　前記ゲート電極の前記第１の側および第２の側において、前記積層構造を構成する前記シリコン層中に前記第１の導電型の不純物元素を導入することにより、それぞれソース領域およびドレイン領域を形成する工程と、
    　前記ゲート電極を前記第２のウェルに電気的に接続する工程と、を含み、
    　前記第１および第２のトレンチを前記積層構造により充填する工程は、前記シリコンに対しエッチング選択性を有する半導体層を、前記第２のウェルと前記第１のウェルとの接合面を超えて成長させることを特徴とするダイナミックスレッショルドＭＯＳトランジスタの製造方法。
  20. 前記第１および第２のトレンチを形成する工程、および前記第１および第２のトレンチを前記積層構造により充填する工程は、前記ゲート電極の前記第１の側および第２の側の側壁面に形成した側壁絶縁膜をマスクとして行い、さらに前記第１および第２のトレンチを形成する工程の前に、前記ゲート電極をマスクとして前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側に、前記第１の側の側壁面に接して第３のトレンチを、また前記ゲート電極の前記第２の側に、前記第２の側の側壁面に接して第４のトレンチを、前記第３のトレンチおよび前記第４のトレンチが前記第２のウェルには到達しない深さに形成する工程と、前記第３のトレンチおよび第４のトレンチを、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造で充填する工程とを含み、前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去する工程では、前記第３および第４のトレンチにおいても、前記半導体層が、前記素子分離溝を介して除去されることを特徴とする請求項１９記載のダイナミックスレッショルドＭＯＳトランジスタの製造方法。
  21. 前記第１および第２のトレンチを形成する工程、および前記第１および第２のトレンチを前記積層構造により充填する工程は、前記ゲート電極の前記第１の側および第２の側の側壁面に形成した側壁絶縁膜をマスクとして行い、さらに前記第１および第２のトレンチを形成する工程の後で、前記ゲート電極をマスクとして前記シリコン基板をエッチングし、前記ゲート電極の前記第１の側に、前記第１の側の側壁面に接して第３のトレンチを、また前記ゲート電極の前記第２の側に、前記第２の側の側壁面に接して第４のトレンチを、前記第３のトレンチおよび前記第４のトレンチが、それぞれ前記第１および第２のトレンチを超えない深さに形成する工程と、前記第３のトレンチおよび第４のトレンチを、前記シリコンに対しエッチング選択性を有する半導体層と前記シリコン層を順次積層した積層構造で充填する工程とを含み、前記シリコンに対しエッチング選択性を有する半導体層を、前記素子分離溝を介して選択的に除去する工程では、前記第３および第４のトレンチにおいても、前記半導体層が、前記素子分離溝を介して除去されることを特徴とする請求項１９記載のダイナミックスレッショルドＭＯＳトランジスタの製造方法。
PCT/JP2009/070132 2009-11-30 2009-11-30 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 WO2011064891A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
PCT/JP2009/070132 WO2011064891A1 (ja) 2009-11-30 2009-11-30 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法
JP2011543065A JP5422669B2 (ja) 2009-11-30 2009-11-30 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法
US13/552,274 US8709898B2 (en) 2009-11-30 2012-07-18 Fabrication method of semiconductor device and fabrication method of dynamic threshold transistor
US14/206,085 US9178034B2 (en) 2009-11-30 2014-03-12 Fabrication method of semiconductor device and fabrication method of dynamic threshold transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/070132 WO2011064891A1 (ja) 2009-11-30 2009-11-30 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/552,274 Continuation US8709898B2 (en) 2009-11-30 2012-07-18 Fabrication method of semiconductor device and fabrication method of dynamic threshold transistor

Publications (1)

Publication Number Publication Date
WO2011064891A1 true WO2011064891A1 (ja) 2011-06-03

Family

ID=44066010

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/070132 WO2011064891A1 (ja) 2009-11-30 2009-11-30 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法

Country Status (3)

Country Link
US (2) US8709898B2 (ja)
JP (1) JP5422669B2 (ja)
WO (1) WO2011064891A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142440A (ja) * 2010-12-28 2012-07-26 Fujitsu Semiconductor Ltd 半導体基板の製造方法及び半導体装置の製造方法
JP2013074146A (ja) * 2011-09-28 2013-04-22 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US20130285126A1 (en) * 2012-04-27 2013-10-31 International Business Machines Corporation Narrow body field-effect transistor structures with free-standing extension regions
US20140001554A1 (en) * 2012-06-27 2014-01-02 International Business Machines Corporation Semiconductor device with epitaxial source/drain facetting provided at the gate edge
JP2014038956A (ja) * 2012-08-17 2014-02-27 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
US20160013270A1 (en) * 2011-06-09 2016-01-14 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
TWI715971B (zh) * 2018-07-31 2021-01-11 台灣積體電路製造股份有限公司 光罩及其形成方法
US11881481B2 (en) 2021-04-06 2024-01-23 Invention And Collaboration Laboratory Pte. Ltd. Complementary MOSFET structure with localized isolations in silicon substrate to reduce leakages and prevent latch-up

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140039544A (ko) * 2012-09-24 2014-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN103779223B (zh) * 2012-10-23 2016-07-06 中国科学院微电子研究所 Mosfet的制造方法
CN104576377A (zh) * 2013-10-13 2015-04-29 中国科学院微电子研究所 一种mosfet结构及其制造方法
KR20150102314A (ko) * 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10461152B2 (en) * 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
US11869972B2 (en) * 2018-11-26 2024-01-09 Etron Technology, Inc. Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof
CN117457634A (zh) 2018-12-10 2024-01-26 钰创科技股份有限公司 统一集成电路系统
US11616128B2 (en) 2019-04-19 2023-03-28 Etron Technology, Inc. Transistor structure with reduced leakage current and adjustable on/off current
US11289574B2 (en) * 2019-12-26 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming epitaxial source/drain features in semiconductor devices
US20220384659A1 (en) * 2021-05-26 2022-12-01 Globalfoundries U.S. Inc. Field effect transistor
US11764225B2 (en) 2021-06-10 2023-09-19 Globalfoundries U.S. Inc. Field effect transistor with shallow trench isolation features within source/drain regions

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5893343A (ja) * 1981-11-30 1983-06-03 Toshiba Corp 半導体集積回路の分離領域形成方法
JPH02205339A (ja) * 1989-02-03 1990-08-15 Fujitsu Ltd 半導体装置の製造方法
JPH118379A (ja) * 1997-06-16 1999-01-12 Toshiba Corp 半導体装置及びその製造方法
JP2000294781A (ja) * 1999-03-19 2000-10-20 France Telecom 漏れ電流の低い半導体素子及びその製造方法
JP2004327961A (ja) * 2003-04-23 2004-11-18 Samsung Electronics Co Ltd Ｍｏｓトランジスタ及びその製造方法
JP2006093268A (ja) * 2004-09-22 2006-04-06 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2007027199A (ja) * 2005-07-12 2007-02-01 Toshiba Corp 半導体装置およびその製造方法
JP2007027232A (ja) * 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置及びその製造方法
JP2007059910A (ja) * 2005-08-24 2007-03-08 Samsung Electronics Co Ltd ストレス物質を含むソース／ドレーンを有するｎｍｏｓ／ｐｍｏｓトランジスターの形成方法及びそれによって形成された装置
US7247896B2 (en) * 2004-04-09 2007-07-24 Samsung Electronics Co., Ltd. Semiconductor devices having a field effect transistor and methods of fabricating the same
JP2009519599A (ja) * 2005-12-13 2009-05-14 エヌエックスピー ビー ヴィ 接合部に絶縁体層を有する電界効果トランジスタ構造

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5440084A (en) 1977-09-05 1979-03-28 Fujitsu Ltd Semiconductor device and manufacture thereof
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
JPH118397A (ja) * 1997-06-18 1999-01-12 Tokin Corp 静電誘導型トランジスタ
US6599789B1 (en) * 2000-11-15 2003-07-29 Micron Technology, Inc. Method of forming a field effect transistor
KR100513310B1 (ko) 2003-12-19 2005-09-07 삼성전자주식회사 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법
US7923782B2 (en) * 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
KR100532509B1 (ko) * 2004-03-26 2005-11-30 삼성전자주식회사 ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법
US6864540B1 (en) * 2004-05-21 2005-03-08 International Business Machines Corp. High performance FET with elevated source/drain region
KR101155097B1 (ko) 2005-08-24 2012-06-11 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
US7326601B2 (en) * 2005-09-26 2008-02-05 Advanced Micro Devices, Inc. Methods for fabrication of a stressed MOS device
US7410859B1 (en) * 2005-11-07 2008-08-12 Advanced Micro Devices, Inc. Stressed MOS device and method for its fabrication
TW200809980A (en) * 2006-03-10 2008-02-16 Koninkl Philips Electronics Nv Method of manufacturing a bipolar transistor
US7666721B2 (en) 2006-03-15 2010-02-23 International Business Machines Corporation SOI substrates and SOI devices, and methods for forming the same
JP2008112900A (ja) 2006-10-31 2008-05-15 Seiko Epson Corp 半導体装置およびその製造方法
US7750338B2 (en) * 2006-12-05 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-SiGe epitaxy for MOS devices
JP4455618B2 (ja) * 2007-06-26 2010-04-21 株式会社東芝 半導体装置の製造方法
KR101425619B1 (ko) * 2008-01-16 2014-08-04 삼성전자주식회사 기판 표면 처리 방법, 이를 이용한 이미지 센서의 제조방법 및 이에 따라 제조된 이미지 센서
JP5915181B2 (ja) * 2011-04-05 2016-05-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US20130069172A1 (en) * 2011-09-16 2013-03-21 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5893343A (ja) * 1981-11-30 1983-06-03 Toshiba Corp 半導体集積回路の分離領域形成方法
JPH02205339A (ja) * 1989-02-03 1990-08-15 Fujitsu Ltd 半導体装置の製造方法
JPH118379A (ja) * 1997-06-16 1999-01-12 Toshiba Corp 半導体装置及びその製造方法
JP2000294781A (ja) * 1999-03-19 2000-10-20 France Telecom 漏れ電流の低い半導体素子及びその製造方法
JP2004327961A (ja) * 2003-04-23 2004-11-18 Samsung Electronics Co Ltd Ｍｏｓトランジスタ及びその製造方法
US7247896B2 (en) * 2004-04-09 2007-07-24 Samsung Electronics Co., Ltd. Semiconductor devices having a field effect transistor and methods of fabricating the same
JP2006093268A (ja) * 2004-09-22 2006-04-06 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP2007027199A (ja) * 2005-07-12 2007-02-01 Toshiba Corp 半導体装置およびその製造方法
JP2007027232A (ja) * 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置及びその製造方法
JP2007059910A (ja) * 2005-08-24 2007-03-08 Samsung Electronics Co Ltd ストレス物質を含むソース／ドレーンを有するｎｍｏｓ／ｐｍｏｓトランジスターの形成方法及びそれによって形成された装置
JP2009519599A (ja) * 2005-12-13 2009-05-14 エヌエックスピー ビー ヴィ 接合部に絶縁体層を有する電界効果トランジスタ構造

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142440A (ja) * 2010-12-28 2012-07-26 Fujitsu Semiconductor Ltd 半導体基板の製造方法及び半導体装置の製造方法
US20160013270A1 (en) * 2011-06-09 2016-01-14 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
JP2013074146A (ja) * 2011-09-28 2013-04-22 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US20130285142A1 (en) * 2012-04-27 2013-10-31 International Business Machines Corporation Narrow body field-effect transistor structures with free-standing extension regions
US8884370B2 (en) * 2012-04-27 2014-11-11 International Business Machines Corporation Narrow body field-effect transistor structures with free-standing extension regions
US9048258B2 (en) * 2012-04-27 2015-06-02 International Business Machines Corporation Narrow body field-effect transistor structures with free-standing extension regions
US20130285126A1 (en) * 2012-04-27 2013-10-31 International Business Machines Corporation Narrow body field-effect transistor structures with free-standing extension regions
US20140001554A1 (en) * 2012-06-27 2014-01-02 International Business Machines Corporation Semiconductor device with epitaxial source/drain facetting provided at the gate edge
US8916443B2 (en) * 2012-06-27 2014-12-23 International Business Machines Corporation Semiconductor device with epitaxial source/drain facetting provided at the gate edge
US9437679B2 (en) 2012-06-27 2016-09-06 Globalfoundries Inc. Semi-conductor device with epitaxial source/drain facetting provided at the gate edge
JP2014038956A (ja) * 2012-08-17 2014-02-27 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
TWI715971B (zh) * 2018-07-31 2021-01-11 台灣積體電路製造股份有限公司 光罩及其形成方法
US11881481B2 (en) 2021-04-06 2024-01-23 Invention And Collaboration Laboratory Pte. Ltd. Complementary MOSFET structure with localized isolations in silicon substrate to reduce leakages and prevent latch-up
JP7459416B2 (ja) 2021-04-06 2024-04-02 インベンション アンド コラボレーション ラボラトリー プライベート リミテッド リーク低減とラッチアップ防止のためにシリコン基板に局在絶縁を有する相補型ｍｏｓｆｅｔ構造

Also Published As

Publication number Publication date
JPWO2011064891A1 (ja) 2013-04-11
US20130210207A1 (en) 2013-08-15
US9178034B2 (en) 2015-11-03
US20140193960A1 (en) 2014-07-10
JP5422669B2 (ja) 2014-02-19
US8709898B2 (en) 2014-04-29

Similar Documents

Publication Publication Date Title
JP5422669B2 (ja) 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法
US7592214B2 (en) Method of manufacturing a semiconductor device including epitaxially growing semiconductor epitaxial layers on a surface of semiconductor substrate
KR101629085B1 (ko) 패시베이팅되고 각진 핀 전계 효과 트랜지스터 형성방법
US7553717B2 (en) Recess etch for epitaxial SiGe
US8912068B2 (en) Semiconductor device with strained channel and method of fabricating the same
KR101776926B1 (ko) 반도체 소자 및 그 제조 방법
US7892931B2 (en) Use of a single mask during the formation of a transistor's drain extension and recessed strained epi regions
US8283226B2 (en) Method for manufacturing semiconductor device
US8114727B2 (en) Disposable spacer integration with stress memorization technique and silicon-germanium
US7981750B2 (en) Methods of fabrication of channel-stressed semiconductor devices
US8835267B2 (en) Semiconductor device and fabrication method thereof
JP5915181B2 (ja) 半導体装置およびその製造方法
KR101600553B1 (ko) 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
US8138523B2 (en) Semiconductor device having silicon on stressed liner (SOL)
US20070196989A1 (en) Semiconductor device with strained transistors and its manufacture
KR20070029711A (ko) 트랜지스터 형성 방법
US20100327329A1 (en) Semiconductor device and method of fabricating the same
KR20140055907A (ko) 반도체 소자 및 그 제조 방법
JP2011238780A (ja) 半導体装置及びその製造方法
US8415221B2 (en) Semiconductor devices having encapsulated stressor regions and related fabrication methods
CN107919393B (zh) 一种半导体器件及其制造方法
JP2010003990A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09851681

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011543065

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09851681

Country of ref document: EP

Kind code of ref document: A1