JP2000294781A - 漏れ電流の低い半導体素子及びその製造方法 - Google Patents
漏れ電流の低い半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 漏れ電流の低い半導体素子及びその製造方法
を提供する。 【解決手段】 本発明の半導体素子は、絶縁空気キャビ
ティ８と９が、ソース領域２及びドレイン領域４の下部
の近くでチャネル６内に配置され、チャネル６の下部で
漏れ電流が阻止されることを特徴とする。なお、本発明
はＣＭＯＳトランジスタへの応用が可能である。
を提供する。 【解決手段】 本発明の半導体素子は、絶縁空気キャビ
ティ８と９が、ソース領域２及びドレイン領域４の下部
の近くでチャネル６内に配置され、チャネル６の下部で
漏れ電流が阻止されることを特徴とする。なお、本発明
はＣＭＯＳトランジスタへの応用が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、漏れ電流
がしきい値以下の改良された特性を有するＭＯＳトラン
ジスタ、たとえば電界効果ＭＯＳトランジスタのような
半導体素子に関するものである。さらに詳しくは、本発
明は、ＶＬＳＩ技術のＣＭＯＳ回路の分野における応用
に関する。
がしきい値以下の改良された特性を有するＭＯＳトラン
ジスタ、たとえば電界効果ＭＯＳトランジスタのような
半導体素子に関するものである。さらに詳しくは、本発
明は、ＶＬＳＩ技術のＣＭＯＳ回路の分野における応用
に関する。
【０００２】
【従来の技術】短いチャネル（≦０．１８μｍ）を有す
るＭＯＳトランジスタなどの半導体素子では、短いチャ
ネルの効果は、ドレイン領域からソース領域へ流れる漏
れ電流のゲートによる制御が不充分であることによって
明らかとなる。たとえば、トランジスタで、これらの漏
れ電流を制御するために、これまで提案されていた解決
法では、チャネルのドーピングのレベルを上げるか、又
は接合部の近くで高いドーピングレベルを有するポケッ
トを用い、またドレイン領域又はソース領域が延長部を
含むときは、延長部のドーピングレベルを下げる。
るＭＯＳトランジスタなどの半導体素子では、短いチャ
ネルの効果は、ドレイン領域からソース領域へ流れる漏
れ電流のゲートによる制御が不充分であることによって
明らかとなる。たとえば、トランジスタで、これらの漏
れ電流を制御するために、これまで提案されていた解決
法では、チャネルのドーピングのレベルを上げるか、又
は接合部の近くで高いドーピングレベルを有するポケッ
トを用い、またドレイン領域又はソース領域が延長部を
含むときは、延長部のドーピングレベルを下げる。
【０００３】このような解決法は、とりわけ、次の各文
書に述べられている。− 「パンチスルーストッパーつき埋込みチャネル
傾斜ドレイン（ＢＧＰ）ＭＯＳ素子の特性」、Ｈ．Ｓｕ
ｎａｍｉ、Ｋ．Ｓｈｉｍｏｈｉｇａｓｈｉ、Ｎ．Ｈａｓ
ｈｉｍｏｔｏ。 ＩＥＥＥ議事録、Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、ＥＤ−２９、第４号、６０７−６１０
ページ、（１９８２）。− 「新しい自己整列ポケット埋込み（ＳＰＩ）技
術を用いた高性能デュアルゲートＣＭＯＳ」。 Ａ．Ｈ
ｏｒｉ、Ｍ．Ｓｅｇａｗａ、Ｓ．Ｋａｍｅｙａｍａ、
Ｍ．Ｙａｓｕｈｉｒａ。 ＩＥＥＥ議事録、Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ、ＥＤ−４０、第９号、１６７
５−１６８１ページ、（１９９３）。− 「０．１８μｍ ＣＭＯＳのためのポケット埋
込みパラメータの研究」。 Ｊ．Ｓｃｈｍｉｔｚ、Ｙ．
Ｖ．Ｐｏｎｏｍａｒｅｖ、Ａ．Ｈ．Ｍｏｎｔｒｅｅ、
Ｐ．Ｈ．Ｗｏｅｒｌｅｅ。 ＥＳＳＤＥＲＣ ‘９７議
事録、２２４−２２７ページ、（１９９７）。
書に述べられている。− 「パンチスルーストッパーつき埋込みチャネル
傾斜ドレイン（ＢＧＰ）ＭＯＳ素子の特性」、Ｈ．Ｓｕ
ｎａｍｉ、Ｋ．Ｓｈｉｍｏｈｉｇａｓｈｉ、Ｎ．Ｈａｓ
ｈｉｍｏｔｏ。 ＩＥＥＥ議事録、Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、ＥＤ−２９、第４号、６０７−６１０
ページ、（１９８２）。− 「新しい自己整列ポケット埋込み（ＳＰＩ）技
術を用いた高性能デュアルゲートＣＭＯＳ」。 Ａ．Ｈ
ｏｒｉ、Ｍ．Ｓｅｇａｗａ、Ｓ．Ｋａｍｅｙａｍａ、
Ｍ．Ｙａｓｕｈｉｒａ。 ＩＥＥＥ議事録、Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ、ＥＤ−４０、第９号、１６７
５−１６８１ページ、（１９９３）。− 「０．１８μｍ ＣＭＯＳのためのポケット埋
込みパラメータの研究」。 Ｊ．Ｓｃｈｍｉｔｚ、Ｙ．
Ｖ．Ｐｏｎｏｍａｒｅｖ、Ａ．Ｈ．Ｍｏｎｔｒｅｅ、
Ｐ．Ｈ．Ｗｏｅｒｌｅｅ。 ＥＳＳＤＥＲＣ ‘９７議
事録、２２４−２２７ページ、（１９９７）。
【０００４】
【発明が解決しようとする課題】先進技術の場合、ポケ
ットを作ることは、漏れ電流を制御でき、しきい値電圧
がゲート長さに伴い変化する特性を改善することができ
るので、きわめて有望な解決法である。これらのポケッ
トは、ゲートを形成したあと、スペーサを形成する前又
は後に、チャネルのものと同じ種類のドーパントを埋込
むことによって形成される。しかし、この解決法には、
いくつかの短所がある。これらのポケットは、埋込み中
及びアニール処理中にドーパントが分散するため、配置
するのが困難である。
ットを作ることは、漏れ電流を制御でき、しきい値電圧
がゲート長さに伴い変化する特性を改善することができ
るので、きわめて有望な解決法である。これらのポケッ
トは、ゲートを形成したあと、スペーサを形成する前又
は後に、チャネルのものと同じ種類のドーパントを埋込
むことによって形成される。しかし、この解決法には、
いくつかの短所がある。これらのポケットは、埋込み中
及びアニール処理中にドーパントが分散するため、配置
するのが困難である。
【０００５】ドーピングレベルの高い、このようなポケ
ットを導入すると、チャネルのドーピングが増し、その
結果、基板の効果が増大し、飽和電流が低下する。ま
た、ドレイン／チャネル接合部でのドーピングが高くな
るため、アバランシェの危険が増大する。さらに、接合
部のキャパシタンスが高くなる。最後に、ドーピングの
増大したこのようなポケットの有効性は、短チャネル素
子の場合には弱められる。効果を増すために、できるだ
け高いレベルでドープしたポケットを用いることができ
るが、この場合、上記の短所がさらに増大する。
ットを導入すると、チャネルのドーピングが増し、その
結果、基板の効果が増大し、飽和電流が低下する。ま
た、ドレイン／チャネル接合部でのドーピングが高くな
るため、アバランシェの危険が増大する。さらに、接合
部のキャパシタンスが高くなる。最後に、ドーピングの
増大したこのようなポケットの有効性は、短チャネル素
子の場合には弱められる。効果を増すために、できるだ
け高いレベルでドープしたポケットを用いることができ
るが、この場合、上記の短所がさらに増大する。
【０００６】したがって、本発明の課題は、上記のよう
な短所を克服できるようなＣＭＯＳトランジスタなどの
半導体素子を提供することである。また、本発明の課題
は、このような素子を製造する半導体素子を提供するこ
とである。
な短所を克服できるようなＣＭＯＳトランジスタなどの
半導体素子を提供することである。また、本発明の課題
は、このような素子を製造する半導体素子を提供するこ
とである。
【０００７】
【課題を解決するための手段】本発明によれば、上面を
有するシリコン本体と、本体内に形成され、その間にチ
ャネル領域を形成するソース領域及びドレイン領域と、
本体の上面に形成され、チャネル領域と整列されたゲー
トを備えた半導体素子であって、チャネル領域内に、長
さが少なくとも５〜５０ｎｍの絶縁キャビティで、ソー
ス領域又はドレイン領域のうちの１つの近くで、上面に
対して一定の深さに配置された少なくとも１個の絶縁キ
ャビティを含み、前記絶縁キャビティがドレイン領域の
下部からソース領域の下部への電流の流れを阻止するこ
とを特徴とする半導体素子が提供される。
有するシリコン本体と、本体内に形成され、その間にチ
ャネル領域を形成するソース領域及びドレイン領域と、
本体の上面に形成され、チャネル領域と整列されたゲー
トを備えた半導体素子であって、チャネル領域内に、長
さが少なくとも５〜５０ｎｍの絶縁キャビティで、ソー
ス領域又はドレイン領域のうちの１つの近くで、上面に
対して一定の深さに配置された少なくとも１個の絶縁キ
ャビティを含み、前記絶縁キャビティがドレイン領域の
下部からソース領域の下部への電流の流れを阻止するこ
とを特徴とする半導体素子が提供される。
【０００８】できれば、絶縁キャビティはソース領域及
び／又はドレイン領域に隣接し、とくにドレイン領域に
隣接していることが好ましい。一般に、絶縁キャビティ
はシリコン本体の上面から少なくとも２０ｎｍの深さ、
一般には約４０ｎｍの深さに配置され、厚さが５〜７０
ｎｍ、できれば２０〜７０ｎｍであることが好ましい。
び／又はドレイン領域に隣接し、とくにドレイン領域に
隣接していることが好ましい。一般に、絶縁キャビティ
はシリコン本体の上面から少なくとも２０ｎｍの深さ、
一般には約４０ｎｍの深さに配置され、厚さが５〜７０
ｎｍ、できれば２０〜７０ｎｍであることが好ましい。
【０００９】本発明の１つの好ましい実施の形態では、
半導体素子が本発明による２つの絶縁キャビティを含
み、これらの絶縁キャビティがそれぞれソース領域及び
ドレイン領域の近くに、できればこれらの領域に隣接し
て配置されることが好ましい。本発明のもう１つの実施
の形態では、素子は、ソース領域又はドレイン領域のう
ちの１つの近く、又はこれら両方の近くに、積層して配
置された少なくとも２つの絶縁キャビティを含んでい
る。
半導体素子が本発明による２つの絶縁キャビティを含
み、これらの絶縁キャビティがそれぞれソース領域及び
ドレイン領域の近くに、できればこれらの領域に隣接し
て配置されることが好ましい。本発明のもう１つの実施
の形態では、素子は、ソース領域又はドレイン領域のう
ちの１つの近く、又はこれら両方の近くに、積層して配
置された少なくとも２つの絶縁キャビティを含んでい
る。
【００１０】絶縁キャビティには、固体の絶縁材料を充
填してもよいが、できれば絶縁キャビティには空気を充
填することが好ましい。半導体素子内に、本発明による
このような少なくとも１つの絶縁キャビティを設ける
と、ドレイン領域からソース領域へ、その下部を流れる
電流の通路がなくなり、一方、ゲートバイヤスによって
制御されるゲート酸化物とシリコン本体又は基板の境界
に近い電流の通路は残される。
填してもよいが、できれば絶縁キャビティには空気を充
填することが好ましい。半導体素子内に、本発明による
このような少なくとも１つの絶縁キャビティを設ける
と、ドレイン領域からソース領域へ、その下部を流れる
電流の通路がなくなり、一方、ゲートバイヤスによって
制御されるゲート酸化物とシリコン本体又は基板の境界
に近い電流の通路は残される。
【００１１】また、本発明によれば、ドレイン領域とソ
ース領域の下部の間で電流の流れを阻止する少なくとも
１つの絶縁キャビティを含む半導体素子を製造する方法
であって、シリコン基板上に、選択的に除去可能な材料
の層を形成する段階と、選択的に除去可能な材料の層の
上に、単結晶シリコン層を形成する段階と、シリコン層
上に誘電体層とゲートを形成する段階と、ゲートの対向
する各側に、シリコン本体を貫通する凹部をエッチング
する段階と、少なくとも１つのポケットを形成するため
に、長さが５〜５０ｎｍの、選択的に除去可能な材料の
層を、凹部のうちの少なくとも１つから側方に除去する
段階と、ソース領域及びドレイン領域を形成するために
凹部を充填し、ソース領域とドレイン領域の間及びその
うちの少なくとも１つの下部の近くに、長さ５〜５０ｎ
ｍの、少なくとも１つの絶縁キャビティを形成する段階
とによって構成される半導体素子の製造方法が提供され
る。
ース領域の下部の間で電流の流れを阻止する少なくとも
１つの絶縁キャビティを含む半導体素子を製造する方法
であって、シリコン基板上に、選択的に除去可能な材料
の層を形成する段階と、選択的に除去可能な材料の層の
上に、単結晶シリコン層を形成する段階と、シリコン層
上に誘電体層とゲートを形成する段階と、ゲートの対向
する各側に、シリコン本体を貫通する凹部をエッチング
する段階と、少なくとも１つのポケットを形成するため
に、長さが５〜５０ｎｍの、選択的に除去可能な材料の
層を、凹部のうちの少なくとも１つから側方に除去する
段階と、ソース領域及びドレイン領域を形成するために
凹部を充填し、ソース領域とドレイン領域の間及びその
うちの少なくとも１つの下部の近くに、長さ５〜５０ｎ
ｍの、少なくとも１つの絶縁キャビティを形成する段階
とによって構成される半導体素子の製造方法が提供され
る。
【００１２】本発明の方法を実施する１つの態様では、
選択的に除去可能な材料を側方へ除去する段階が、２つ
のキャビティをソース領域とドレイン領域の下部の近く
にそれぞれ形成するために、ゲートの対向する側の２つ
の凹部から行われる。本発明の方法を実施するもう１つ
の態様では、所定の長さにわたって選択的に除去可能な
材料を側方に除去する段階中に、ポケットを形成し、最
終的に絶縁キャビティを互いに積層して形成するため
に、エッチング段階の前に、選択的に除去可能な材料及
び単結晶シリコンの、交互に重ね合わされた数個の層が
形成される。
選択的に除去可能な材料を側方へ除去する段階が、２つ
のキャビティをソース領域とドレイン領域の下部の近く
にそれぞれ形成するために、ゲートの対向する側の２つ
の凹部から行われる。本発明の方法を実施するもう１つ
の態様では、所定の長さにわたって選択的に除去可能な
材料を側方に除去する段階中に、ポケットを形成し、最
終的に絶縁キャビティを互いに積層して形成するため
に、エッチング段階の前に、選択的に除去可能な材料及
び単結晶シリコンの、交互に重ね合わされた数個の層が
形成される。
【００１３】できれば、絶縁キャビティは空気が充填さ
れたキャビティであることが好ましい。しかし、絶縁キ
ャビティに固体材料を充填することもできる。後者の場
合、ソース領域とドレイン領域を形成する充填段階の前
に、ポケットを充填するための固体絶縁材料の層を積層
し、ソース領域とドレイン領域が形成される前にこの層
にエッチングを行う。できれば、選択的に除去可能な材
料は、半導体金属、又はＳｉ1-xＧｅx（０＜ｘ≦１）及
びＳｉ1-x-yＧｅxＣy（０＜ｘ≦０．９５； ０＜ｙ≦
０．０５）から選ばれた合金であることが好ましい。こ
れらの半導体金属又は合金は、酸化系、たとえば過酸化
水素を含む酸性溶液によって、また等方性プラズマエッ
チングによって、容易に選択的に除去できることが好ま
しい。
れたキャビティであることが好ましい。しかし、絶縁キ
ャビティに固体材料を充填することもできる。後者の場
合、ソース領域とドレイン領域を形成する充填段階の前
に、ポケットを充填するための固体絶縁材料の層を積層
し、ソース領域とドレイン領域が形成される前にこの層
にエッチングを行う。できれば、選択的に除去可能な材
料は、半導体金属、又はＳｉ1-xＧｅx（０＜ｘ≦１）及
びＳｉ1-x-yＧｅxＣy（０＜ｘ≦０．９５； ０＜ｙ≦
０．０５）から選ばれた合金であることが好ましい。こ
れらの半導体金属又は合金は、酸化系、たとえば過酸化
水素を含む酸性溶液によって、また等方性プラズマエッ
チングによって、容易に選択的に除去できることが好ま
しい。
【００１４】もちろん、選択的に除去可能な材料の層の
厚さは、キャビティの所望の厚さが５〜７０ｎｍ、でき
れば２０〜７０ｎｍとなるように選ばれる。同様に、選
択的に除去可能な材料の層上に、又はこの材料の最後の
層上に積層されるシリコン層の厚さは、ソース領域及び
ドレイン領域の下部に配置されるキャビティにとって充
分な厚さ、一般に少なくとも２０ｎｍ、好ましくは約４
０ｎｍとする。除去可能な層の原子格子が、シリコンの
ものに対応するようにして、各層の結晶性の無欠陥の連
続性が保証されるようにすることが重要である。これに
よって、たとえばトランジスタのチャネルを構成する上
部シリコン層内で、高い可動性をキャリヤに与えること
ができる。
厚さは、キャビティの所望の厚さが５〜７０ｎｍ、でき
れば２０〜７０ｎｍとなるように選ばれる。同様に、選
択的に除去可能な材料の層上に、又はこの材料の最後の
層上に積層されるシリコン層の厚さは、ソース領域及び
ドレイン領域の下部に配置されるキャビティにとって充
分な厚さ、一般に少なくとも２０ｎｍ、好ましくは約４
０ｎｍとする。除去可能な層の原子格子が、シリコンの
ものに対応するようにして、各層の結晶性の無欠陥の連
続性が保証されるようにすることが重要である。これに
よって、たとえばトランジスタのチャネルを構成する上
部シリコン層内で、高い可動性をキャリヤに与えること
ができる。
【００１５】
【発明の実施の形態】以下に、付属図面を参照して、本
発明を説明する。図１は、本発明による半導体素子の１
つの実施の形態の概略断面図である。図１に示すよう
に、半導体素子はシリコン基板又は本体１を有し、その
中にソース領域２とドレイン領域４が形成されている。
従来と同様に、ソース領域２とドレイン領域４はそれぞ
れ、より軽くドープされた延長部３及び５を含んでいて
もよい。
発明を説明する。図１は、本発明による半導体素子の１
つの実施の形態の概略断面図である。図１に示すよう
に、半導体素子はシリコン基板又は本体１を有し、その
中にソース領域２とドレイン領域４が形成されている。
従来と同様に、ソース領域２とドレイン領域４はそれぞ
れ、より軽くドープされた延長部３及び５を含んでいて
もよい。
【００１６】これらのソース領域２及びドレイン領域４
と、それらの延長部３と５は、それらの間にチャネル領
域６を形成している。またチャネル領域６の上の本体１
の上面にはゲート７が形成され、これは前もってゲート
誘導体の層で覆われている。本発明によると、図に示さ
れた実施の形態では、半導体素子は、さらにソース領域
２及びドレイン領域４に隣接して、これらの領域の下部
にチャネル領域６の上に空気を充填した絶縁キャビティ
８及び９を備えている。
と、それらの延長部３と５は、それらの間にチャネル領
域６を形成している。またチャネル領域６の上の本体１
の上面にはゲート７が形成され、これは前もってゲート
誘導体の層で覆われている。本発明によると、図に示さ
れた実施の形態では、半導体素子は、さらにソース領域
２及びドレイン領域４に隣接して、これらの領域の下部
にチャネル領域６の上に空気を充填した絶縁キャビティ
８及び９を備えている。
【００１７】絶縁キャビティ８及び９の長さは５〜５０
ｎｍであり、これらはソース領域２及びドレイン領域４
の延長部３と５の下にあり、一般にシリコン本体の上面
から少なくとも２０ｎｍ又はそれ以上離れている。一般
にキャビティの厚さは５０〜７０ｎｍである。このよう
にして、下部でドレイン領域４からソース領域２へと流
れる電流はキャビティによって止められるが、キャビテ
ィ８及び９の上にあるチャネル領域の部分はゲート７に
よって制御されている。
ｎｍであり、これらはソース領域２及びドレイン領域４
の延長部３と５の下にあり、一般にシリコン本体の上面
から少なくとも２０ｎｍ又はそれ以上離れている。一般
にキャビティの厚さは５０〜７０ｎｍである。このよう
にして、下部でドレイン領域４からソース領域２へと流
れる電流はキャビティによって止められるが、キャビテ
ィ８及び９の上にあるチャネル領域の部分はゲート７に
よって制御されている。
【００１８】図２のａ〜ｄを用いて、本発明による半導
体素子の製造方法の１つの実施形態について説明する。
図２のａに示すように、一般に厚さが５〜７０ｎｍのＳ
ｉ1-xＧｅx合金の層１１は、従来は、シリコン基板１０
の上にエピタキシーによって形成され、次に厚さが少な
くとも２０ｎｍの単結晶シリコン層１２が、このＳｉ
1-xＧｅx合金の層の上に同じように形成される。また従
来は、誘電体層と、一般にスペーサ１４を備えたゲート
１３がシリコン層上に形成されている。よく知られてい
るように、ドープ領域１５が作られ、これがソース領域
及びドレイン領域の延長部を形成するのに用いられる。
体素子の製造方法の１つの実施形態について説明する。
図２のａに示すように、一般に厚さが５〜７０ｎｍのＳ
ｉ1-xＧｅx合金の層１１は、従来は、シリコン基板１０
の上にエピタキシーによって形成され、次に厚さが少な
くとも２０ｎｍの単結晶シリコン層１２が、このＳｉ
1-xＧｅx合金の層の上に同じように形成される。また従
来は、誘電体層と、一般にスペーサ１４を備えたゲート
１３がシリコン層上に形成されている。よく知られてい
るように、ドープ領域１５が作られ、これがソース領域
及びドレイン領域の延長部を形成するのに用いられる。
【００１９】図２のｂに示すように、従来の方法ではま
た、ゲート１３の対向する各側に凹部１６がエッチング
され、これらの凹部１６はシリコン基板又は本体１０へ
と延びている。たとえば、約３０〜１００ｎｍの深さで
の定時間エッチングを用いることができる。この段階
で、図２のｃに示すように、本発明では、２つの対向す
るポケット１７を５〜５０ｎｍの深さで形成するため
に、Ｓｉ1-xＧｅx合金の層を凹部１６から側面方向へ選
択的に除去する。この選択的側方除去は、たとえば４０
ｍｌのＨＮＯ3（７０％）、２０ｍｌのＨ2Ｏ2、及び５
ｍｌのＨＦ（０．５％）を含む溶液によって行うことが
でき、この溶液はシリコンに対して選択的である。除去
はまた等方性プラズマエッチングにより行われる。
た、ゲート１３の対向する各側に凹部１６がエッチング
され、これらの凹部１６はシリコン基板又は本体１０へ
と延びている。たとえば、約３０〜１００ｎｍの深さで
の定時間エッチングを用いることができる。この段階
で、図２のｃに示すように、本発明では、２つの対向す
るポケット１７を５〜５０ｎｍの深さで形成するため
に、Ｓｉ1-xＧｅx合金の層を凹部１６から側面方向へ選
択的に除去する。この選択的側方除去は、たとえば４０
ｍｌのＨＮＯ3（７０％）、２０ｍｌのＨ2Ｏ2、及び５
ｍｌのＨＦ（０．５％）を含む溶液によって行うことが
でき、この溶液はシリコンに対して選択的である。除去
はまた等方性プラズマエッチングにより行われる。
【００２０】この段階で、望むときにはポケット１７に
誘電体材料を充填することもできるが、ポケット１７は
空気充填のままとすることが好ましい。次に、図２のｄ
に示すように、ソース領域１８とドレイン領域１９（お
そらくは現場ドーピング）を、たとえば選択的エピタキ
シーにより形成する。
誘電体材料を充填することもできるが、ポケット１７は
空気充填のままとすることが好ましい。次に、図２のｄ
に示すように、ソース領域１８とドレイン領域１９（お
そらくは現場ドーピング）を、たとえば選択的エピタキ
シーにより形成する。
【００２１】次に、本発明による絶縁キャビティ２０を
形成し、これらのキャビティは、Ｓｉ1-xＧｅxの側方除
去の程度に応じて、５〜５０ｎｍの長さとする。ソース
領域１８及びドレイン領域１９のエピタキシヤル形成中
にポケット１７を充填しないように、たとえば、前もっ
て多結晶シリコンで作られたスペーサを形成することに
よって、ポケット１７を保護する。上記のようなプロセ
スを実行することによって、ソース領域とドレイン領域
にそれぞれ隣接した２つの空気充填絶縁キャビティ２０
を有する低均等チャネルドーピングのＭＯＳトランジス
タの製造をシミュレートすることができた。各絶縁キャ
ビティは長さが５０ｎｍ、厚さが６０ｎｍであり、シリ
コン基板又は本体１の上面から４０ｎｍの深さに配置し
た。
形成し、これらのキャビティは、Ｓｉ1-xＧｅxの側方除
去の程度に応じて、５〜５０ｎｍの長さとする。ソース
領域１８及びドレイン領域１９のエピタキシヤル形成中
にポケット１７を充填しないように、たとえば、前もっ
て多結晶シリコンで作られたスペーサを形成することに
よって、ポケット１７を保護する。上記のようなプロセ
スを実行することによって、ソース領域とドレイン領域
にそれぞれ隣接した２つの空気充填絶縁キャビティ２０
を有する低均等チャネルドーピングのＭＯＳトランジス
タの製造をシミュレートすることができた。各絶縁キャ
ビティは長さが５０ｎｍ、厚さが６０ｎｍであり、シリ
コン基板又は本体１の上面から４０ｎｍの深さに配置し
た。
【００２２】このＣＭＯＳトランジスタのドレイン電流
を、ゲート電圧（Ｖｇ）の関数として測定し、これと同
じであるが絶縁キャビティのないＭＯＳトランジスタの
ドレイン電流と比較した。結果を図３に示す。図３で明
らかなように、本発明による絶縁キャビティを形成する
ことによって、漏れ電流を大幅に減少させ（Ｖｇ＝０
で、２０の減少）、出力電流を低下させることなしに、
特性をしきい値以下に改善することができる。
を、ゲート電圧（Ｖｇ）の関数として測定し、これと同
じであるが絶縁キャビティのないＭＯＳトランジスタの
ドレイン電流と比較した。結果を図３に示す。図３で明
らかなように、本発明による絶縁キャビティを形成する
ことによって、漏れ電流を大幅に減少させ（Ｖｇ＝０
で、２０の減少）、出力電流を低下させることなしに、
特性をしきい値以下に改善することができる。
【図１】本発明による半導体の１つの実施の形態の概略
断面図である。
断面図である。
【図２】本発明による半導体の製造方法を実施する際の
主要段階を示す概略断面図である。
主要段階を示す概略断面図である。
【図３】絶縁キャビティを有する半導体素子について、
ゲート電圧の関数として作図したドレイン電流のグラフ
である。
ゲート電圧の関数として作図したドレイン電流のグラフ
である。
フロントページの続き (72)発明者 ロメイン グオッィキィ フランス国 グルノーブル 38000 クア イ ジョングキンド ５
Claims (18)
- 【請求項１】 上面を有するシリコン本体（１）と、本
体内に形成され、その間にチャネル領域（６）を形成す
るソース領域（２）及びドレイン領域（４）と、本体の
上面に形成され、チャネル領域（６）と整列されたゲー
ト（７）を備えた半導体素子であって、チャネル領域
（６）内に、長さが少なくとも５〜５０ｎｍの絶縁キャ
ビティ（８）で、ソース領域又はドレイン領域のうちの
１つの近くで、上面に対して一定の深さに配置された少
なくとも１個の絶縁キャビティ（８）を含み、前記絶縁
キャビティがドレイン領域の下部からソース領域の下部
への電流の流れを阻止することを特徴とする半導体素
子。 - 【請求項２】 絶縁キャビティ（８）が、本体の上面か
ら少なくとも２０ｎｍの深さに配置されていることを特
徴とする請求項１に記載の半導体素子。 - 【請求項３】 絶縁キャビティ（８）が、５〜７０ｎｍ
の厚さを有することを特徴とする請求項１又は２に記載
の半導体素子。 - 【請求項４】 絶縁キャビティ（８）が、ソース領域
（２）及び／又はドレイン領域（４）に隣接することを
特徴とする請求項１から３のいずれかに記載の半導体素
子。 - 【請求項５】 ソース側及びドレイン側に互いに積層さ
れた少なくとも２つの絶縁キャビティを有することを特
徴とする請求項１から４のいずれかに記載の半導体素
子。 - 【請求項６】 絶縁キャビティ（８）に空気が充填され
ていることを特徴とする請求項１から５のいずれかに記
載の半導体素子。 - 【請求項７】 絶縁キャビティ（８）に誘電体材料が充
填されていることを特徴とする請求項１から５のいずれ
かに記載の半導体素子。 - 【請求項８】 ドレイン領域（１９）とソース領域（１
８）の下部の間で電流の流れを阻止する少なくとも１つ
の絶縁キャビティ（２０）を含む半導体素子を製造する
方法であって、 シリコン基板（１０）上に、選択的に除去可能な材料の
層（１１）を形成する段階と、 選択的に除去可能な材料の層の上に、単結晶シリコン層
（１２）を形成する段階と、 シリコン層上に誘電体層とゲート（１３）を形成する段
階と、 ゲートの対向する各側に、シリコン本体を貫通する凹部
（１６）をエッチングする段階と、 少なくとも１つのポケット（１７）を形成するために、
長さが５〜５０ｎｍの、選択的に除去可能な材料の層
を、凹部のうちの少なくとも１つから側方に除去する段
階と、 ソース領域及びドレイン領域（１８、１９）を形成する
ために凹部（１６）を充填し、ソース領域とドレイン領
域の間及びそのうちの少なくとも１つの下部の近くに、
長さが５〜５０ｎｍの、少なくとも１つの絶縁キャビテ
ィ（２０）を形成する段階とによって構成される半導体
素子の製造方法。 - 【請求項９】 数個の絶縁キャビティを互いに積層して
形成するために、選択的に除去可能な材料及び単結晶シ
リコンの数個の層が交互に形成されることを特徴とする
請求項８に記載の方法。 - 【請求項１０】 選択的に除去可能な材料が、Ｓｉ1-x
Ｇｅx（０＜ｘ≦１）合金及びＳｉ1-x-yＧｅxＣy合金
（０＜ｘ≦０．９５； ０＜ｙ≦０．０５）から選ばれ
ることを特徴とする請求項８又は９に記載の方法。 - 【請求項１１】 選択的に除去可能な材料の１つ又はそ
れ以上の層によって、シリコン基板との結晶格子連続性
が保証されることを特徴とする請求項１０に記載の方
法。 - 【請求項１２】 選択的に除去可能な材料の１つ又はそ
れ以上の層が、５〜７０ｎｍの厚さを有することを特徴
とする請求項８から１１のいずれかに記載の方法。 - 【請求項１３】 選択的に除去可能な材料を除去する段
階のあと、凹部（１６）が充填される前に、ポケット
（１７）を閉じるスペーサが形成されることを特徴とす
る請求項８から１２のいずれかに記載の方法。 - 【請求項１４】 半導体素子のソース領域とドレイン領
域（１８、１９）の各下部の間で電流の流れを阻止する
方法であって、これらの領域ができれば延長部を含み、
ソース領域とドレイン領域の下部を分離するチャネル領
域で、長さが５〜５０ｎｍの、少なくとも１つの絶縁キ
ャビティ（２０）が、ソース領域又はドレイン領域のう
ちの１つの下部又は延長部の近くに形成されていること
を特徴とする方法。 - 【請求項１５】 絶縁キャビティ（２０）がドレイン領
域の下部の近くに配置されていることを特徴とする請求
項１４に記載の方法。 - 【請求項１６】 キャビティがソース領域及びドレイン
領域の下部のそれぞれの近くに形成されていることを特
徴とする請求項１４に記載の方法。 - 【請求項１７】 数個のキャビティが、ソース領域及び
ドレイン領域の下部の少なくとも１つの近くで積層され
形成されていることを特徴とする請求項１４に記載の方
法。 - 【請求項１８】 １つ又はそれ以上のキャビティが５〜
７０ｎｍの厚さを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9903468 | 1999-03-19 | ||
| FR9903468A FR2791180B1 (fr) | 1999-03-19 | 1999-03-19 | Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294781A true JP2000294781A (ja) | 2000-10-20 |
Family
ID=9543427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000078244A Withdrawn JP2000294781A (ja) | 1999-03-19 | 2000-03-21 | 漏れ電流の低い半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1039546A1 (ja) |
| JP (1) | JP2000294781A (ja) |
| FR (1) | FR2791180B1 (ja) |
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| WO2011064891A1 (ja) * | 2009-11-30 | 2011-06-03 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法 |
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| FR2838237B1 (fr) | 2002-04-03 | 2005-02-25 | St Microelectronics Sa | Procede de fabrication d'un transistor a effet de champ a grille isolee a canal contraint et circuit integre comprenant un tel transistor |
| KR100521383B1 (ko) | 2003-11-17 | 2005-10-12 | 삼성전자주식회사 | 소자분리막 상에 형성된 소오스/드레인을 갖는 반도체소자 및 그 제조방법 |
| KR100669556B1 (ko) | 2004-12-08 | 2007-01-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| WO2006103321A1 (fr) * | 2005-04-01 | 2006-10-05 | Stmicroelectronics (Crolles 2) Sas | Transistor pmos a canal contraint et procede de fabrication correspondant |
| CN103531471B (zh) * | 2012-07-03 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种mosfet及其制备方法 |
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-
1999
- 1999-03-19 FR FR9903468A patent/FR2791180B1/fr not_active Expired - Fee Related
-
2000
- 2000-03-10 EP EP00400672A patent/EP1039546A1/fr not_active Withdrawn
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