KR101633182B1 - 소스 및 드레인을 위한 지지 구조물들을 갖춘 나노와이어 ｍｏｓｆｅｔ 및 그 제조방법 - Google Patents

소스 및 드레인을 위한 지지 구조물들을 갖춘 나노와이어 ｍｏｓｆｅｔ 및 그 제조방법 Download PDF

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Abstract

트랜지스터 디바이스 및 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법이 제공된다. 소스 영역과 드레인 영역을 포함하는 디바이스층이 형성되며, 소스 영역과 드레인 영역은 부유형 나노와이어 채널에 의해 연결된다. 소스 영역과 드레인 영역 아래에는 에칭 저지층들이 형성된다. 에칭 저지층들은 반도체 기판과 소스 및 드레인 영역들 사이에 개재된 지지 구조물들을 포함한다. 부유형 나노와이어 채널은 부유형 나노와이어 채널 아래에 있는 희생 물질을 에칭함으로써 형성된다. 소스 영역과 드레인 영역 아래에 있는 에칭 저지층들의 제거를 방지하기 위해 이러한 에칭은 희생 물질에 대해 선택적이다.

Description

소스 및 드레인을 위한 지지 구조물들을 갖춘 나노와이어 ＭＯＳＦＥＴ{NANOWIRE MOSFET WITH SUPPORT STRUCTURES FOR SOURCE AND DRAIN}
일반적으로, 본 발명개시에서 설명된 기술은 나노와이어 기반 디바이스들에 관한 것이며, 보다 구체적으로는 나노와이어 기반 전계 효과 트랜지스터(field effect transistor; FET) 및 그 제조 기술들에 관한 것이다.
GAA(Gate all around) 나노와이어 채널 전계 효과 트랜지스터(FET)는 현재의 평면형 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 기술을 뛰어 넘는 피처(feature) 스케일링을 가능하게 할 수 있다. 나노와이어 채널 FET는 또한 통상적인 FET 디바이스들보다 우수할 수 있는 정전 특성으로 인해 관심대상이 될 수 있다. 나노와이어 채널 FET의 제조는 나노와이어들의 집합체를 생성하는 것 및 이들을 희망하는 곳에 배치하는 것(예컨대, 바텀 업(bottom up) 접근법)을 포함할 수 있거나 또는 다양한 리소그래피 패터닝 프로시저들을 포함할 수 있다.
본 발명개시는 트랜지스터 디바이스 및 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법에 관한 것이다. 나노와이어 FET 디바이스를 형성하는 방법에서는, 소스 영역과 드레인 영역을 포함하는 디바이스층이 형성되며, 소스 영역과 드레인 영역은 부유형(suspended) 나노와이어 채널에 의해 연결된다. 소스 영역과 드레인 영역 아래에는 에칭 저지층들이 형성된다. 에칭 저지층들은 반도체 기판과 소스 및 드레인 영역들 사이에 개재된 지지 구조물들을 포함한다. 부유형 나노와이어 채널은 부유형 나노와이어 채널 아래에 있는 희생 물질을 에칭함으로써 형성된다. 소스 영역과 드레인 영역 아래에 있는 에칭 저지층들의 제거를 방지하기 위해 이러한 에칭은 희생 물질에 대해 선택적이다.
다른 예시에서, 나노와이어 FET 디바이스를 형성하는 방법에 있어서, 소스 영역과 드레인 영역을 포함하는 디바이스층이 형성되며, 소스 영역과 드레인 영역은 부유형 나노와이어 채널에 의해 연결된다. 소스 영역과 드레인 영역 아래에는 에칭 저지층들이 형성된다. 에칭 저지층들은 탄소 도핑된 실리콘층, 무도핑 실리콘층, 및 붕소 도핑된 실리콘층을 포함한다. 부유형 나노와이어 채널은 부유형 나노와이어 채널 아래에 있는 희생 물질을 에칭함으로써 형성된다. 소스 영역과 드레인 영역 아래에 있는 에칭 저지층들의 제거를 방지하기 위해 이러한 에칭은 희생 물질에 대해 선택적이다.
다른 예시에서, 트랜지스터 디바이스는 소스 영역과 드레인 영역을 포함하는 디바이스층 및 반도체 기판을 포함한다. 소스 영역과 드레인 영역은 부유형 나노와이어 채널에 의해 연결된다. 트랜지스터 디바이스는 소스 영역과 드레인 영역 아래에 에칭 저지층들을 더 포함한다. 에칭 저지층들은 반도체 기판과 소스 및 드레인 영역들 사이에 개재된 지지 구조물들을 포함한다. 부유형 나노와이어 채널은 부유형 나노와이어 채널 아래에 있는 희생 물질을 에칭함으로써 형성되며, 여기서, 소스 영역과 드레인 영역 아래에 있는 에칭 저지층들의 제거를 방지하기 위해 이러한 에칭은 희생 물질에 대해 선택적이다.
에칭 저지층들(108, 110)의 이용은 희생층(114)의 제거 동안 소스 및 드레인 영역들(104, 106) 아래에서 에칭 언더커팅(etch undercutting)을 방지할 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d는 GAA(gate all around) 나노와이어 기반 전계 효과 트랜지스터(FET)를 제조하는 예시적인 방법을 나타내는 도면들이다.
도 2a, 도 2b, 도 2c 및 도 2d는 무도핑 실리콘층을 포함하는 에칭 저지층들을 갖춘 나노와이어 기반 FET를 제조하는 예시적인 방법을 나타내는 도면들이다.
도 3a, 도 3b, 도 3c 및 도 3d는 붕소 도핑된 실리콘층을 포함하는 에칭 저지층들을 갖춘 나노와이어 기반 FET를 제조하는 예시적인 방법을 나타내는 도면들이다.
도 4는 나노와이어 전계 효과 트랜지스터 디바이스를 형성하는 예시적인 방법을 나타내는 흐름도이다.
도 1a, 도 1b, 도 1c 및 도 1d는 GAA(gate all around) 나노와이어 기반 전계 효과 트랜지스터(FET)를 제조하는 예시적인 방법을 나타내는 도면들이다. 도 1a와 도 1c에서 도시된 바와 같이, 나노와이어 기반 FET은 소스 영역(104), 드레인 영역(106), 및 소스 및 드레인 영역들(104, 106)을 연결시키는 나노와이어 채널(102)을 포함할 수 있다. 소스 영역(104)과 드레인 영역(106)은 각각 다른 물질들 중에서도 실리콘 인(SiP)을 포함할 수 있다. 나노와이어 채널(102)은 다른 유형들 중에서도, 실리콘 나노와이어를 포함할 수 있다. 완전히 제조된 상태에서, 게이트(도 1a 내지 도 1d에서는 미도시됨)는 나노와이어 채널(102)을 둘러쌀(예컨대, 에워쌀) 수 있고, 게이트는 소스 및 드레인 영역들(104, 106) 사이의 나노와이어 채널(102)에 흐르는 전류 흐름을 조절하는데 이용될 수 있다.
도 1a는 나노와이어 기반 FET의 제조에서의 예시적인 중간 스테이지의 단면도를 도시할 수 있다. 특히, 도 1a는 더미 게이트 구조물의 제거 이후의 FET의 상태를 도시할 수 있으며, 더미 게이트 구조물의 제거는 디바이스의 소스 및 드레인 영역들(104, 106)로부터 나노와이어 채널(102)을 구별시키는 트렌치(138)를 정의한다. 도 1a에서 도시된 바와 같이, 층간 유전체(interlayer dielectric; ILD)층(118)이 소스 및 드레인 영역들(104, 106) 위에 형성될 수 있다. 택일적 사항의 스페이서들(120)이 트렌치(138)에 형성될 수 있고, 스페이서들(120)은 트렌치(138)에 형성될 디바이스 게이트와 소스 및 드레인 영역들(104, 106) 사이에 배치될 수 있다. 스페이서들(120)은, 다른 기능들 중에서도, 완성된 디바이스에서 기생 캐패시턴스를 최소화하는데 이용될 수 있고, 게이트와 소스/드레인간 쇼트를 방지할 수 있다. 스페이서들(120)은 또한 게이트를 소스 및 드레인 영역들(104, 106)로부터 일정한 거리로 오프셋시키는 역할을 할 수 있다.
희생층(114)이 나노와이어 채널(102) 아래에 형성될 수 있고, 희생층(114)은 실질적으로 반도체 기판 위에 형성된다. 반도체 기판은 제1 도전 유형(예컨대, P형 또는 N형)의 웰(112)을 포함할 수 있고, 웰(112)은 이온 주입 공정을 통해 형성될 수 있다. 예를 들어, 반도체 기판은 벌크 N형 실리콘 웨이퍼일 수 있고, 웰(112)은 P형 웰일 수 있다. 이와 반대로, 반도체 기판은 벌크 P형 실리콘 웨이퍼일 수 있고, 웰(112)은 N형 웰일 수 있다. 다른 예시들에서, 웰(112)은 반도체 기판과 동일한 도전 유형을 가질 수 있다. 또한, 다른 예시들에서, 반도체 기판은 반도체 온 절연체 또는 실리콘 온 절연체(silicon on insulator; SOI) 기판일 수 있다. 웰(112)에서, 펀치 쓰루 방지(anti punch through; APT)층(116)이 주입 공정을 통해 형성될 수 있다. APT층(116)은 FET 디바이스에서 펀치 쓰루를 감소시키기 위해 이용될 수 있고(예컨대, VDS를 증가시킴으로써 제로 게이트 바이어스 드레인 전류는 증가한다), APT층(116)은 제1 도전 유형 또는 제2 도전 유형을 가질 수 있다. 따라서, 희생층(114)은 반도체 기판의 웰(112) 및 APT층(116) 위에 실질적으로 형성될 수 있다.
나노와이어 채널(102) 아래에 있는 희생층(114)을 에칭함으로써 (예컨대, 부유형 나노와이어 채널(102)을 형성하기 위해) 나노와이어 채널(102)은 반도체 기판으로부터 떼어 놓여질 수 있다. 이것은 도 1c에서 도시되는데, 희생층(114)은 에칭을 통해 제거되었고, 이에 따라 희생층(114)의 장소에 빈 영역(124)을 남겼다. 희생층(114)은 예컨대, 실리콘 게르마늄(SiGe)을 포함할 수 있고, 여기서 게르마늄은 SiGe 합금 중 20~55%를 구성할 수 있다(예컨대, Si1-xGex, 여기서 x는 대략 20~55%의 범위 내에 있다). 희생층(114)은, 예컨대 화학적 에천트를 이용하거나 또는 드라이(dry) 에칭 공정을 이용하여 에칭되어서 도 1c의 빈 영역(124)을 형성할 수 있다.
도 1a와 도 1c는 또한 구조물의 소스 및 드레인 영역들(104, 106) 아래에 형성될 수 있는 에칭 저지층들(108, 110)을 도시한다. 에칭 저지층들(108, 110)은 소스 및 드레인 영역들(104, 106)과 반도체 기판 사이에 위치한 지지 구조물들을 포함할 수 있고, 이러한 구조물들은 희생층(114)의 에칭 전후에 소스 및 드레인 영역들(104, 106)을 지지한다. 에칭 저지층들(108, 110)은 예컨대 탄소 도핑된 실리콘으로 구성될 수 있다. 에칭 저지층들(108, 110)을 위한 탄소 도핑된 실리콘은 에피택셜 성장 공정을 이용하여 형성될 수 있다.
에칭 저지층들(108, 110)은 희생층(114)과의 높은 에칭 레이트 선택도를 갖는 물질들을 포함하도록 선택될 수 있다. 에칭 레이트 선택도는 다른 물질들(즉, 여기서는 바람직하게 희생층(114)의 에칭 동안에 에칭되지 않는 에칭 저지층들(108, 110))의 에칭 레이트에 대한 타겟 물질(즉, 여기서는 에칭될 희생층(114))의 에칭 레이트의 비율로서 정의될 수 있다. 따라서, 에칭 저지층들(108, 110)은, 희생층(114)이 에칭되어 나노와이어 채널(102)을 부유시킬 때, 에칭 저지층들(108, 110)이 희생층(114)의 에칭 레이트와 비교하여 실질적으로 낮은 에칭 레이트로 에칭되도록 선택될 수 있다. SiGe가 희생층(114)으로서 이용될 때 탄소 도핑된 실리콘이 에칭 저지층들(108, 110)을 위한 적절한 물질일 수 있도록, 탄소 도핑된 실리콘과 SiGe 사이에 높은 에칭 레이트 선택도가 존재할 수 있다. 에칭 저지층들(108, 110)의 이용은 희생층(114)의 제거 동안 소스 및 드레인 영역들(104, 106) 아래에서 에칭 언더커팅(etch undercutting)을 방지할 수 있다.
에칭 저지층들(108, 110)을 활용하지 않는 나노와이어 기반 FET 디바이스들을 위한 통상적인 제조 기술들에서는, 희생층(114)이 소스 및 드레인 영역들(104, 106) 아래로 연장될 수 있다. 이러한 통상적인 제조 기술들에서는, 희생층(114)을 에칭할 때, 에칭 언더커팅이 소스 및 드레인 영역들(104, 106) 아래에서 발생할 수 있다. 에칭 언더커팅은 소스 및 드레인 영역들(104, 106) 아래에서의 희생층(114)의 에칭을 야기시킬 수 있는데, 이것은 바람직하지 않을 수 있고, 소스 및 드레인 영역들(104, 106)이 구조적 지지가 결여되도록 만들 수 있다. 예를 들어, 통상적인 제조 기술들에서, 에칭은 등방성일 수 있는데, 이에 따라 소스 및 드레인 영역들(104, 106) 아래에서 상당한 언더커팅을 야기시킬 수 있다. 에칭은, 에칭 저지층들(108, 110)을 활용함으로써, 희생층(114)에 대해 선택적일 수 있어서 실질적으로 에칭 저지층들(108, 110)의 제거를 방지하고 실질적으로 소스 및 드레인 영역들(104, 106) 아래에서 언더커팅을 방지할 수 있다.
에칭 저지층들(108, 110)은 나노와이어 기반 FET 디바이스의 제조에서 다른 기능성을 제공할 수 있다. 예를 들어, FET 디바이스를 형성하는데 있어서는, 고온 공정들(예컨대, 고온 게이트 라운딩 및 산화 공정들)이 이용될 수 있다. 고온 공정들은 소스 및 드레인 영역들(104, 106)의 SiP가 아래방향으로 확산되게 할 수 있다(예컨대, 위에서 아래로의(top to bottom) 확산). 에칭 저지층들(108, 110)이 탄소 도핑된 실리콘을 포함하는 예시적인 구조물들에서, 에칭 저지층들(108, 110)은 SiP 확산 저지층들로서 역할을 할 수 있고, 이에 따라 실질적으로 고온 공정들 동안 SiP의 아래방향으로의 확산을 방지할 수 있다. 에칭 저지층들(108, 110)은 또한 높은 비저항(resistivity)을 갖도록 선택될 수 있다. 예를 들어, 탄소 도핑된 실리콘은 무도핑된 실리콘보다 높은 비저항을 가질 수 있다. 따라서, 탄소 도핑된 실리콘이 에칭 저지층들(108, 110)에 포함될 때, 보다 높은 비저항은 탄소 도핑된 실리콘으로 하여금 반도체 기판에 형성된 웰(112)(예컨대, P웰)로부터 소스 영역(104), 드레인 영역(106), 또는 나노와이어 채널(102)을 전기적으로 격리시키게 할 수 있다.
도 1b는 도 1a에서 도시된 구조물의 단면 슬라이스를 도시하며, 도 1b에서는 도 1a의 구조물이 90도 회전되어 있다. 도 1d는 도 1c에서 도시된 구조물의 단면 슬라이스를 도시하며, 도 1d에서는 도 1c의 구조물이 90도 회전되어 있다. 도 1b와 도 1d에서 도시된 바와 같이, 희생층(114)은 나노와이어 채널(102) 아래에 위치할 수 있고, 희생층(114)이 제거될 때, 나노와이어 채널(102)은 빈 영역(124) 위에서 부유될 수 있다. 도 1b와 도 1d는 또한 반도체 기판(122) 및 이 반도체 기판(122)에 형성된 웰(112)을 도시한다. 반도체 기판은 FET 제조 공정의 일부로서 형성된 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들을 포함할 수 있다. 트렌치(138)는 도 1b와 도 1d의 도면들에서 반도체 기판(122)쪽으로 아래로 연장하는 스페이서 물질(120) 및 ILD층(118)에 의해 둘러싸여질 수 있다.
도 2a, 도 2b, 도 2c 및 도 2d는 무도핑 실리콘층(210)을 포함하는 에칭 저지층들을 갖춘 나노와이어 기반 FET를 제조하는 예시적인 방법을 나타내는 도면들이다. 도 2a와 도 2c에서 도시된 바와 같이, 나노와이어 기반 FET은 소스 영역(204), 드레인 영역(206), 및 소스 및 드레인 영역들(204, 206)을 연결시키는 나노와이어 채널(202)을 포함할 수 있다. 소스 영역(204)과 드레인 영역(206)은 각각 다른 물질들 중에서도 실리콘 인(SiP)을 포함할 수 있다. 나노와이어 채널(202)은 다른 유형들 중에서도, 실리콘 나노와이어를 포함할 수 있다. 완전히 제조된 상태에서, FET가 GAA(gate all around) FET일 수 있도록, FET은 나노와이어 채널(202)을 둘러싸는 게이트(도 2a 내지 도 2d에서는 미도시됨)를 포함할 수 있다.
도 2a는 나노와이어 기반 FET의 제조에서의 예시적인 중간 스테이지의 단면도를 도시할 수 있다. 특히, 도 2a는 더미 게이트 구조물의 제거 이후의 FET의 상태를 도시할 수 있으며, 더미 게이트 구조물의 제거는 디바이스의 소스 및 드레인 영역들(204, 206)로부터 나노와이어 채널(202)을 구별시키는 트렌치(238)를 정의한다. 도 2a에서 도시된 바와 같이, 층간 유전체(ILD)층(218)이 소스 및 드레인 영역들(204, 206) 위에 형성될 수 있다. 택일적 사항의 스페이서들(220)이 트렌치(238)에 형성될 수 있고, 스페이서들(220)은 트렌치(238)에 형성될 디바이스 게이트와 소스 및 드레인 영역들(204, 206) 사이에 배치될 수 있다.
희생층(214)(예컨대, Si1-xGex으로 구성됨, 여기서 x는 대략 20~55%의 범위 내에 있음)이 나노와이어 채널(202) 아래와 실질적으로 반도체 기판 위에 형성될 수 있다. 반도체 기판은 제1 도전 유형의 웰(212)을 포함할 수 있고, 웰(212)은 주입 공정을 통해 형성될 수 있다. 웰(212)에서, 이온 주입된 펀치 쓰루 방지(APT)층(216)이 형성될 수 있다. APT층(216)은 제1 도전 유형 또는 제2 도전 유형을 가질 수 있다. 나노와이어 채널(202) 아래에 있는 희생층(214)을 에칭함으로써 나노와이어 채널(202)은 반도체 기판으로부터 떼어 놓여질 수 있다. 이것은 도 2c에서 도시되는데, 희생층(214)은 에칭을 통해 제거되었고, 이에 따라 희생층(214)의 장소에 빈 영역(224)을 남겼다.
도 2a와 도 2c는 또한 구조물의 소스 및 드레인 영역들(204, 206) 아래에 형성될 수 있는 에칭 저지층들(208, 210)을 도시한다. 에칭 저지층들(208, 210)은 반도체 기판과 소스 및 드레인 영역들(204, 206) 사이에 위치한 지지 구조물들을 포함할 수 있다. 에칭 저지층(208)은, 예컨대 도 1a 내지 도 1d를 위해 위에서 설명된 탄소 도핑된 실리콘과 유사할 수 있는 탄소 도핑된 실리콘을 포함할 수 있다. 에칭 저지층(208)의 탄소 도핑된 실리콘은 소스 및 드레인 영역들(204, 206)에 인접할 수 있고, 에칭 저지층(210) 위에 수직하게 적층될 수 있다. 에칭 저지층(208)의 탄소 도핑된 실리콘은 에피택셜 성장 공정을 이용하여 형성될 수 있다.
에칭 저지층(210)은 예컨대 무도핑 실리콘을 포함할 수 있다. 에칭 저지층(210)의 무도핑 실리콘은 도 2a와 도 2c에서 도시된 바와 같이, 반도체 기판에 인접할 수 있다. 구체적으로, 어떠한 예시들에서, 에칭 저지층(210)의 무도핑 실리콘은 APT층(216)에 인접할 수 있거나 또는 웰(212)의 다른 부분들에 인접할 수 있다. 무도핑 실리콘층(210)의 두께는, 도 2a와 도 2c에서 도시된 바와 같이, 탄소 도핑된 실리콘층(208)의 두께보다 클 수 있다. 이와 달리, 무도핑 실리콘층(210)의 두께는 탄소 도핑된 실리콘층(208)의 두께보다 작을 수 있거나, 또는 층들(208, 210)은 동일하거나 유사한 두께들을 가질 수 있다.
에칭 저지층들(208, 210)은 희생층(214)과의 높은 에칭 레이트 선택도를 갖는 물질들을 포함하도록 선택될 수 있다. 따라서, 에칭 저지층들(208, 210)은, 희생층(214)이 에칭되어 나노와이어 채널(202)을 부유시킬 때, 에칭 저지층들(208, 210)이 희생층(214)과 비교하여 실질적으로 낮은 레이트로 에칭될 수 있도록 선택될 수 있다. SiGe가 희생층(214)으로서 이용될 때 탄소 도핑된 실리콘이 에칭 저지층(208)을 위한 적절한 물질일 수 있고, 무도핑 실리콘이 에칭 저지층(210)을 위한 적절한 물질일 수 있도록, 탄소 도핑된 실리콘과 무도핑 실리콘 둘 다와 SiGe 사이에 높은 에칭 레이트 선택도가 존재할 수 있다. 에칭 저지층들(208, 210)의 이용은 희생층(214)의 제거 동안 소스 및 드레인 영역들(204, 206) 아래에서 에칭 언더커팅(etch undercutting)을 방지할 수 있다.
에칭 저지층들(208, 210)은 나노와이어 기반 FET 디바이스의 제조에서 다른 기능성을 제공할 수 있다. 예를 들어, FET 디바이스를 형성할 때에는, 고온 공정들이 이용될 수 있다. 고온 공정들은 소스 및 드레인 영역들(204, 206)의 SiP가 아래방향으로 확산되게 할 수 있다(예컨대, 위에서 아래로의(top to bottom) 확산). 에칭 저지층(208)이 소스 및 드레인 영역들(204, 206)에 인접한 탄소 도핑된 실리콘을 포함하는 예시적인 구조물들에서, 탄소 도핑된 실리콘은 SiP 확산 저지층으로서 역할을 할 수 있고, 이에 따라 고온 공정들 동안 SiP의 아래방향으로의 확산을 방지할 수 있다. 탄소 도핑된 실리콘은 무도핑 실리콘층(210)과 구조물의 다른 부분들(예컨대, 반도체 기판)로의 SiP의 확산을 방지할 수 있다.
도 2b는 도 2a에서 도시된 구조물의 단면 슬라이스를 도시하며, 도 2b에서는 도 2a의 구조물이 90도 회전되어 있다. 도 2d는 도 2c에서 도시된 구조물의 단면 슬라이스를 도시하며, 도 2d에서는 도 2c의 구조물이 90도 회전되어 있다. 도 2b와 도 2d에서 도시된 바와 같이, 희생층(214)은 나노와이어 채널(202) 아래에 위치할 수 있고, 희생층(214)이 제거될 때, 나노와이어 채널은 빈 영역(224) 위에서 부유될 수 있다. 도 2b와 도 2d는 또한 반도체 기판(222) 및 이 반도체 기판(222)에 형성된 웰(212)을 도시한다. 트렌치(238)는 도 2b와 도 2d의 도면들에서 반도체 기판(222)쪽으로 아래로 연장하는 스페이서 물질(220) 및 ILD층(218)에 의해 둘러싸여질 수 있다.
도 3a, 도 3b, 도 3c 및 도 3d는 붕소 도핑된 실리콘층(310)을 포함하는 에칭 저지층들을 갖춘 나노와이어 기반 FET를 제조하는 예시적인 방법을 나타내는 도면들이다. 도 3a와 도 3c에서 도시된 바와 같이, 나노와이어 기반 FET은 소스 영역(304), 드레인 영역(306), 및 소스 및 드레인 영역들(304, 306)을 연결시키는 나노와이어 채널(302)을 포함하는 GAA(gate all around) FET일 수 있다. 소스 영역(304)과 드레인 영역(306)은 각각 다른 물질들 중에서도 실리콘 인(SiP)을 포함할 수 있다. 나노와이어 채널(302)은 다른 유형들 중에서도, 실리콘 나노와이어를 포함할 수 있다. 도 3a는 더미 게이트 구조물의 제거 이후의 FET의 상태를 도시할 수 있으며, 더미 게이트 구조물의 제거는 트렌치(338)를 정의한다. 도 3a에서 도시된 바와 같이, 층간 유전체(ILD)층(318)이 소스 및 드레인 영역들(304, 306) 위에 형성될 수 있다. 택일적 사항의 스페이서들(320)이 트렌치(338)에 형성될 수 있다.
예컨대, 게르마늄이 SiGe 합금 중 20~55%를 구성할 수 있는 실리콘 게르마늄(SiGe)(예컨대, Si1-xGex, 여기서 x는 대략 20~55%의 범위 내에 있음)을 포함한 희생층(314)이 나노와이어 채널(302) 아래와 실질적으로 반도체 기판 위에 형성될 수 있다. 반도체 기판은 제1 도전 유형의 웰(312)을 포함할 수 있고, 웰(312)은 이온 주입 공정을 통해 형성될 수 있다. 도 1a, 도 1c, 도 2a 및 도 2c에서 도시된 예시적인 구조물들과는 대비되어, 도 3a와 도 3c의 예시적인 구조물은 주입된 펀치 쓰루 방지(APT)층을 포함하지 않을 수 있다. 아래에서 더욱 자세하게 설명되는 바와 같이, 붕소 도핑된 실리콘층(310)은 APT층에 의해 수행되는 것과 유사한 기능들을 수행할 수 있고, 이로써 APT층은 도 3a와 도 3c의 예시적인 구조물에서 형성되지 않을 수 있다. 나노와이어 채널(302) 아래에 있는 희생층(314)을 에칭함으로써 나노와이어 채널(302)은 반도체 기판으로부터 떼어 놓여질 수 있다. 이것은 도 3c에서 도시되는데, 희생층(314)은 에칭을 통해 제거되었고, 이에 따라 희생층(314)의 장소에 빈 영역(324)을 남겼다.
도 3a와 도 3c는 또한 구조물의 소스 및 드레인 영역들(304, 306) 아래에 형성될 수 있는 에칭 저지층들(308, 310)을 도시한다. 에칭 저지층(308)은 예컨대 탄소 도핑된 실리콘을 포함할 수 있고, 에칭 저지층(308)의 탄소 도핑된 실리콘은 소스 및 드레인 영역들(304, 306)에 인접하고, 에칭 저지층(310) 위에 수직하게 적층된다. 에칭 저지층(308)을 위한 탄소 도핑된 실리콘은 에피택셜 성장 공정을 이용하여 형성될 수 있다.
에칭 저지층(310)은 예컨대 붕소 도핑된 실리콘을 포함할 수 있다. 에칭 저지층(310)의 붕소 도핑된 실리콘은 도 3a와 도 3c에서 도시된 바와 같이, 반도체 기판에 인접할 수 있다. 에칭 저지층(310)을 위한 붕소 도핑된 실리콘은 에피택셜 성장 공정을 이용하여 형성될 수 있다. 붕소 도핑된 실리콘층(310)의 두께는 탄소 도핑된 실리콘층(308)의 두께보다 작을 수 있다. 이와 달리, 붕소 도핑된 실리콘층(310)의 두께는 탄소 도핑된 실리콘층(308)의 두께보다 클 수 있거나, 또는 층들(308, 310)은 동일하거나 유사한 두께들을 가질 수 있다.
에칭 저지층들(308, 310)은 희생층(314)과의 높은 에칭 레이트 선택도를 갖는 물질들을 포함하도록 선택될 수 있다. 예를 들어, 희생층(314)은 SiGe일 수 있고, 에칭 저지층들(308, 310)은 SiGe보다 실질적으로 낮은 에칭 레이트로 에칭된 상술한 탄소 도핑된 실리콘과 붕소 도핑된 실리콘 물질들을 각각 포함할 수 있다. 에칭 저지층들(308, 310)의 이용은 희생층(314)의 제거 동안 소스 및 드레인 영역들(304, 306) 아래에서 에칭 언더커팅(etch undercutting)을 방지할 수 있다.
에칭 저지층들(308, 310)은 나노와이어 기반 FET 디바이스에서 다른 기능성을 제공할 수 있다. 예를 들어, 층(308)의 탄소 도핑된 실리콘 물질은 고온 공정(예컨대, 게이트 라운딩 및 산화 공정)에 이어서 소스 및 드레인 영역들(304, 306)로부터의 SiP의 아래방향으로의 확산(즉, 위에서 아래로의 확산)을 감소시킬 수 있다. 이에 따라 탄소 도핑된 실리콘은 예컨대 붕소 도핑된 실리콘층(310)과 구조물의 다른 부분들(예컨대, 반도체 기판)로의 SiP의 확산을 방지할 수 있다. 또한, 위에서 언급한 바와 같이, 에피택셜로 성장된 붕소 도핑된 실리콘층(310)은 펀치 쓰루 방지(APT)층으로서 기능을 할 수 있는데, 이것은 APT 주입 영역에 대한 필요성을 제거시킬 수 있다(예컨대, 도 3a와 도 3c에서 도시된 바와 같이, "APT 주입 없음"을 참조하라).
도 3b는 도 3a에서 도시된 구조물의 단면 슬라이스를 도시하며, 도 3b에서는 도 3a의 구조물이 90도 회전되어 있다. 도 3d는 도 3c에서 도시된 구조물의 단면 슬라이스를 도시하며, 도 3d에서는 도 3c의 구조물이 90도 회전되어 있다. 도 3b와 도 3d에서 도시된 바와 같이, 희생층(314)은 나노와이어 채널(302) 아래에 위치할 수 있고, 희생층(314)이 제거될 때, 나노와이어 채널은 빈 영역(324) 위에서 부유될 수 있다. 도 3b와 도 3d는 또한 반도체 기판(322) 및 이 반도체 기판에 형성된 웰(312)을 도시한다. 트렌치(338)는 도 3b와 도 3d의 도면들에서 반도체 기판(322)쪽으로 아래로 연장하는 스페이서 물질(320) 및 ILD층(318)에 의해 둘러싸여질 수 있다.
도 1a 내지 도 1d, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d는 세 개의 예시적인 구조물들 및 나노와이어 FET을 형성하는 방법을 설명한다. 하지만, 세 개의 상이한 구조물들 및 방법으로부터의 양태들은 다양한 추가적인 구조물들 및 방법을 형성하기 위해 결합될 수 있다는 것을 알아야 한다. 예를 들어, 이러한 한가지 추가적인 구조물은 수직하게 적층된, 탄소 도핑된 실리콘층, 무도핑 실리콘층, 및 붕소 도핑된 실리콘층을 포함한 에칭 저지층들을 포함할 수 있다. 이러한 추가적인 구조물은 APT 주입을 포함할 수 있거나 또는 APT 주입을 포함하지 않을 수 있다. 다양한 다른 구조물들 및 방법이 도 1a 내지 도 1d, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d의 양태들을 결합함으로써 형성될 수 있다.
도 4는 나노와이어 전계 효과 트랜지스터 디바이스를 형성하는 예시적인 방법을 나타내는 흐름도(400)이다. 도면부호 402에서, 소스 영역과 드레인 영역을 포함하는 디바이스층이 형성되며, 소스 영역과 드레인 영역은 부유형 나노와이어 채널에 의해 연결된다. 도면부호 404에서, 소스 영역과 드레인 영역 아래에 에칭 저지층들이 형성된다. 에칭 저지층들은 반도체 기판과 소스 및 드레인 영역들 사이에 개재된 지지 구조물들을 포함한다. 도면부호 406에서, 부유형 나노와이어 채널은 부유형 나노와이어 채널 아래에 있는 희생 물질을 에칭함으로써 형성된다. 소스 영역과 드레인 영역 아래에 있는 에칭 저지층들의 제거를 방지하기 위해 이러한 에칭은 희생 물질에 대해 선택적이다.
이 기재된 설명은 예시들을 이용하여 최상의 모드를 비롯한 본 발명개시를 개시한 것이고, 또한 본 발명분야의 당업자가 본 발명개시를 실시하고 이용할 수 있게 한 것이다. 본 발명개시의 특허가능한 범위는 다른 예시들을 포함할 수 있다. 여기서의 설명과 아래의 청구항들에 걸쳐 이용된, "단수 형태"의 의미는 이와 달리 명시적으로 표현되지 않은 한 복수 언급을 포함하는 것임을 이해해야 한다. 또한, 여기서의 설명과 아래의 청구항들에 걸쳐 이용된, "에서"의 의미는 이와 달리 명시적으로 표현되지 않은 한 "에서" 및 "상에서"를 포함한다. 또한, 여기서의 설명과 아래의 청구항들에 걸쳐 이용된, "각각"의 의미는 이와 달리 명시적으로 표현되지 않은 한 "각각 및 모든"을 요구하지 않는다. 마지막으로, 여기서의 설명과 아래의 청구항들에 걸쳐 이용된, "및"과 "또는"의 의미는 이와 달리 명시적으로 표현되지 않는 한 연접적(conjunctive) 및 이접적(disjunctive) 둘 다를 포함하며 상호교환적으로 이용될 수 있으며; "제외한" 어구는 이접적 의미만이 적용될 수 있는 상황들을 나타내는데 이용될 수 있다.

Claims (10)

  1. 나노와이어 전계 효과 트랜지스터(field effect transistor; FET) 디바이스를 형성하는 방법에 있어서,
    소스 영역과 드레인 영역을 포함하는 디바이스층을 형성하는 단계;
    상기 소스 영역과 상기 드레인 영역 아래에 에칭 저지층들을 형성하는 단계; 및
    나노와이어 채널을 부유(suspend)시키는 단계
    를 포함하며,
    상기 소스 영역과 상기 드레인 영역은 부유될 상기 나노와이어 채널에 의해 연결되고,
    상기 나노와이어 채널은 희생 물질 위에 제공되고,
    상기 에칭 저지층들은 상기 소스 영역 및 상기 드레인 영역과 반도체 기판 사이에 개재된 지지 구조물들을 포함하며,
    상기 에칭 저지층들은 탄소 도핑된 실리콘층, 무도핑 실리콘층 및 붕소 도핑된 실리콘층 중 적어도 하나를 선택적으로 포함하고,
    상기 나노와이어 채널은 상기 나노와이어 채널 아래에 있는 희생 물질을 에칭함으로써 부유되며,
    상기 에칭은 상기 소스 영역과 상기 드레인 영역 아래에 있는 상기 에칭 저지층들의 제거를 방지하기 위해 상기 희생 물질에 대해 선택적인 것인, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 에칭 저지층들을 형성하는 단계로서, 상기 에칭 저지층들은 상기 탄소 도핑된 실리콘층을 포함한 것인, 상기 에칭 저지층 형성 단계; 및
    상기 희생 물질을 에칭하는 단계로서, 상기 희생 물질은 SiGe를 포함한 것인, 상기 희생 물질 에칭 단계
    를 더 포함하는, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  3. 제2항에 있어서,
    에피택셜 공정을 이용하여 상기 탄소 도핑된 실리콘층을 형성하는 단계
    를 더 포함하는, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  4. 제2항에 있어서,
    상기 반도체 기판에서 제1 도전 유형의 웰을 형성하는 단계; 및
    상기 탄소 도핑된 실리콘층을 형성하는 단계로서, 상기 탄소 도핑된 실리콘층의 비저항 특성은 상기 탄소 도핑된 실리콘층으로 하여금 상기 웰로부터 상기 소스 영역, 상기 드레인 영역, 또는 부유된 상기 나노와이어 채널을 전기적으로 격리시키게 하는 것인, 상기 탄소 도핑된 실리콘층 형성 단계
    를 더 포함하는, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  5. 제2항에 있어서,
    상기 반도체 기판에서 제1 도전 유형의 웰을 형성하는 단계;
    주입 공정을 통해 상기 웰에서 상기 제1 도전 유형의 펀치 쓰루 방지층을 형성하는 단계; 및
    상기 탄소 도핑된 실리콘층을 형성하는 단계로서, 상기 탄소 도핑된 실리콘층은 i) 상기 소스 영역 또는 상기 드레인 영역에 인접해 있고, ii) 상기 펀치 쓰루 방지층에 인접해 있는 것인, 상기 탄소 도핑된 실리콘층 형성 단계
    를 더 포함하는, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  6. 제2항에 있어서,
    상기 소스 영역을 형성하는 단계로서, 상기 소스 영역은 SiP를 포함하는 것인, 상기 소스 영역 형성 단계;
    상기 드레인 영역을 형성하는 단계로서, 상기 드레인 영역은 SiP를 포함하는 것인, 상기 드레인 영역 형성 단계;
    상기 탄소 도핑된 실리콘층을 형성하는 단계로서, 상기 탄소 도핑된 실리콘층은 상기 소스 영역 또는 상기 드레인 영역에 인접해 있고, 상기 탄소 도핑된 실리콘층은 상기 FET 디바이스의 부분들로의 SiP의 확산을 감소시키는 것인, 상기 탄소 도핑된 실리콘층 형성 단계
    를 더 포함하는, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  7. 제2항에 있어서,
    상기 에칭 저지층들을 형성하는 단계로서, 상기 에칭 저지층들은,
    상기 무도핑 실리콘층, 및
    i) 상기 소스 영역 또는 상기 드레인 영역에 인접해 있고, ii) 상기 무도핑 실리콘층 위에 수직하게 적층된 상기 탄소 도핑된 실리콘층을 포함한 것인, 상기 에칭 저지층 형성 단계
    를 더 포함하는, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  8. 제2항에 있어서,
    상기 에칭 저지층들을 형성하는 단계로서, 상기 에칭 저지층들은,
    상기 붕소 도핑된 실리콘층, 및
    i) 상기 소스 영역 또는 상기 드레인 영역에 인접해 있고, ii) 상기 붕소 도핑된 실리콘층 위에 수직하게 적층된 상기 탄소 도핑된 실리콘층을 포함한 것인, 상기 에칭 저지층 형성 단계
    를 더 포함하는, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  9. 나노와이어 전계 효과 트랜지스터(field effect transistor; FET) 디바이스를 형성하는 방법에 있어서,
    소스 영역과 드레인 영역을 포함하는 디바이스층을 형성하는 단계;
    상기 소스 영역과 상기 드레인 영역 아래에 에칭 저지층들을 형성하는 단계; 및
    부유형(suspended) 나노와이어 채널을 형성하는 단계
    를 포함하며,
    상기 소스 영역과 상기 드레인 영역은 상기 부유형 나노와이어 채널에 의해 연결되고,
    상기 에칭 저지층들은,
    탄소 도핑된 실리콘층,
    무도핑 실리콘층, 및
    붕소 도핑된 실리콘층을 포함하고,
    상기 부유형 나노와이어 채널은 상기 부유형 나노와이어 채널 아래에 있는 희생 물질을 에칭함으로써 형성되며,
    상기 에칭은 상기 소스 영역과 상기 드레인 영역 아래에 있는 상기 에칭 저지층들의 제거를 방지하기 위해 상기 희생 물질에 대해 선택적인 것인, 나노와이어 전계 효과 트랜지스터(FET) 디바이스를 형성하는 방법.
  10. 트랜지스터 디바이스에 있어서,
    반도체 기판;
    소스 영역과 드레인 영역을 포함하는 디바이스층으로서, 상기 소스 영역과 상기 드레인 영역은 부유형(suspended) 나노와이어 채널에 의해 연결된 것인, 상기 디바이스층; 및
    상기 소스 영역과 상기 드레인 영역 아래에 각각 배열된 에칭 저지층들을 포함하고,
    상기 에칭 저지층들은 탄소 도핑된 실리콘층, 무도핑 실리콘층 및 붕소 도핑된 실리콘층 중 적어도 하나를 선택적으로 포함하고,
    상기 에칭 저지층들은 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에 개재된 지지 구조물들을 형성하고,
    상기 부유형 나노와이어 채널은 상기 부유형 나노와이어 채널 아래에 있는 희생 물질을 에칭함으로써 형성되며,
    상기 에칭은 상기 소스 영역과 상기 드레인 영역 아래에 있는 에칭 저지층들의 제거를 방지하기 위해 상기 희생 물질에 대해 선택적인 것인, 트랜지스터 디바이스.
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