JP2010118539A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2010118539A
JP2010118539A JP2008291217A JP2008291217A JP2010118539A JP 2010118539 A JP2010118539 A JP 2010118539A JP 2008291217 A JP2008291217 A JP 2008291217A JP 2008291217 A JP2008291217 A JP 2008291217A JP 2010118539 A JP2010118539 A JP 2010118539A
Authority
JP
Japan
Prior art keywords
insulating film
source
substrate
film
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008291217A
Other languages
English (en)
Other versions
JP5498011B2 (ja
Inventor
Naoki Yasuda
直樹 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008291217A priority Critical patent/JP5498011B2/ja
Priority to US12/408,796 priority patent/US8928062B2/en
Publication of JP2010118539A publication Critical patent/JP2010118539A/ja
Application granted granted Critical
Publication of JP5498011B2 publication Critical patent/JP5498011B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。
【選択図】 図１

Description

本発明は、不揮発性メモリセルを構成するセル・トランジスタ部分に電荷蓄積層を有する不揮発性半導体記憶装置に関する。
近年、不揮発性半導体記憶装置の一つとして、複数のメモリセルを直列接続したＮＡＮＤフラッシュメモリが注目されている。このＮＡＮＤフラッシュメモリで使われるメモリセルの電界効果トランジスタ（セル・トランジスタ）は、次の２つの条件を満たす必要がある。一つは、ゲート長が微細化してもショートチャネル効果を抑制し、トランジスタのオン・オフ特性を良好に保つことである。もう一つは、書き込み動作（programming）時に非選択セルのチャネル電位を上昇させ、誤書き込みを防止することである。
ショートチャネル効果を抑制するためには、シリコン基板のドーパント不純物濃度を増加させ、空乏層幅を小さくしなければならない。一方、誤書き込み防止に必要なチャネル電位の上昇は、基板不純物濃度が低く、従って、空乏層幅が大きい場合に実現される。そのため、ゲート長が微細化すればするほど、ショートチャネル効果抑制と誤書き込み防止の条件が矛盾するようになる。つまり、メモリセルの基本的な機能を維持しながらメモリセル・トランジスタを微細化するのは極めて困難である。
それに対する解決策の一つとして、ＳＯＩ（silicon on insulator）基板上にメモリセル・トランジスタを作製することが挙げられる。即ち、ＳＯＩ基板上にメモリセル・トランジスタを作製すればショートチャネル効果が改善することが知られており、ＳＯＩ基板はメモリセル・トランジスタの微細化に有利である。しかしながら、ＳＯＩ基板は調達コストが高いので、製品コストが重視されるフラッシュメモリには向かないという問題点がある。
なお、ＭＯＳトランジスタのショートチャネル効果の抑制のために、ソース・ドレイン領域の下に薄い絶縁膜を設ける構造が提案されている（例えば、特許文献１参照）。しかし、この文献１は通常のトランジスタ構造であり、メモリセルを実現するセル・トランジスタ構造ではない。さらに、この文献１の構造をメモリセルに適用しても誤書き込みの防止効果は得られない。何故ならば、ソース・ドレイン領域の下の絶縁膜が薄く、空乏層を基板の深さ方向に伸ばす効果が得られないからである。
また、ＮＡＮＤセルユニットにおいて、チャネル領域の下に絶縁膜を設ける構造が提案されている（例えば、特許文献２参照）。しかし、この構造は、部分ＳＯＩ構造のＮＡＮＤユニットを形成することが目的であり、ショートチャネル効果の抑制、及び誤書き込みの防止の効果は十分でない。
特開平５−２１８４１７号公報 特開２００７−３２９３６６号公報
本発明の目的は、メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現することができ、高性能・低コストの不揮発性半導体記憶装置を提供することにある。
本発明の一態様は、半導体基板上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、前記メモリセルは、前記基板の表面部に離間して設けられたソース・ドレイン領域と、前記ソース・ドレイン領域の直下の前記基板内に設けられ、前記基板よりも誘電率が低い埋め込み絶縁膜と、前記ソース・ドレイン領域の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた制御ゲート電極と、を具備したことを特徴とする。ここで、前記埋め込み絶縁膜の厚さは、前記ソース・ドレイン領域の厚さよりも大きくする。
本発明によれば、ソース・ドレイン領域の下に半導体基板よりも低誘電率の埋め込み絶縁膜を設けることにより、セル・トランジスタの微細化が進行した場合でも、ショートチャネル効果を抑制し、且つ誤書き込みを防止することができる。従って、この不揮発性メモリセルを用いることにより、高性能・低コストの不揮発性半導体記憶装置を作製することができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
まず、実施形態を説明する前に、本発明の基本原理について説明する。
本発明に用いる不揮発性メモリセルは、セル・トランジスタのショートチャネル効果の抑制と、非選択メモリセルのチャネル電位上昇とを同時に実現する基板構造を有している。即ち、ソース・ドレイン電極の直下に誘電率の低い埋め込み絶縁膜を配置しているので、セル・トランジスタのチャネル領域の周囲が全て、チャネル領域（半導体基板）よりも誘電率の低い領域（絶縁膜）で囲まれた構造になっている。
一般に、セル・トランジスタのショートチャネル効果は、チャネル領域の下の空乏層電荷がゲート電極によって支配されているか、ソース・ドレイン電極によって支配されているかの比率で決まり、前者の割合が大きいほどショートチャネル効果は抑制される。ここで、各電極による支配とは、電極と空乏層電荷との間に走っている電気力線（charge flux）若しくは電界が、他の電極から空乏層電荷との間に走っている電気力線／電界と比べて相対的に大きいことを意味する。
本発明の不揮発性メモリセルのセル・トランジスタは、ソース・ドレイン電極直下の誘電率の低い領域の存在によって、ソース・ドレイン電極からチャネル領域への電界の回り込みを抑制することができる。従って、ゲート電極によるチャネル領域の支配力を相対的に強められる。
また、非選択メモリセルのチャネル電位の上昇量は、ゲート電極で支配されている空乏層領域内の電位降下量で決まる。本発明の不揮発性メモリセルのセル・トランジスタは、セル・トランジスタの周囲を低誘電率層（絶縁膜）で囲うことによってゲート電極の支配力を強くしている。また、セル・トランジスタの周囲を低誘電率層で囲うことは、チャネル直下の空乏層を縦方向（基板に垂直な方向）に伸ばす働きをするので、非選択メモリセルのチャネル電位の上昇量が大きくなる。
ここで、本発明で用いられる各層の厚さに対する条件について説明する。まず、ソース・ドレイン領域の厚さの下限は、半導体基板表面に発生する反転層厚さである。また、ソース・ドレイン領域の厚さの上限は、ショートチャネル効果抑制の観点から、メモリセルのゲート長の程度になる。シリコン基板表面の反転層の厚さは典型的な電界（酸化膜換算電界で５ＭＶ／ｃｍ）において約１．５ｎｍであること、またＩＴＲＳ（International Technology Roadmap for Semiconductors）でソース・ドレイン拡散層の接合深さをゲート長の１．１倍で定義している例があることを参考にすれば、ソース・ドレイン領域の厚さの範囲は１．５ｎｍ以上で、且つゲート長の１．１倍以下にするのが適当である。
また、ソース・ドレイン直下に配置された埋め込み絶縁膜の厚さは、ソース・ドレイン領域の厚さよりも大きいのが望ましい。これは、チャネル直下の空乏層を縦方向（基板に垂直な方向）に誘導するのに必要な条件である。
また、ソース・ドレインの中間に位置するチャネル領域には通常、閾値電圧の調整のために不純物のドーピングを行うが、この不純物分布の最大深さ（空乏層最大広がりの目安となる）は、埋め込み絶縁膜の上端よりも深くするべきである。このようにして、チャネル直下の空乏層を縦方向（基板に垂直な方向）に伸ばすことができる。なお、ここで、チャネル・ドーパント不純物の最大深さとは、チャネル領域にドーピングした不純物の濃度が、元来の基板不純物濃度と等しくなる深さのことを言う。
また、チャネル領域だけの不純物ドーピングを行わず、均一な基板不純物濃度を用いる場合は、空乏層の深さが埋め込み絶縁膜の上端よりも深くなるようにすべきである。
なお、メモリセルのゲート幅方向に形成されている素子分離絶縁膜の深さは、チャネル領域の空乏層の深さ、若しくはチャネル領域のドーパント不純物の最大深さよりも十分に大きくし、隣接する素子間の干渉がないように決定すべきである。ここで、素子分離絶縁膜の深さは、基板表面からその下端までの厚さで定義する。
また、本発明における低誘電率の埋め込み絶縁膜の厚さ、若しくは埋め込み絶縁膜の下端の深さについても、チャネル領域の空乏層或いはドーパント不純物の最大深さとの関連でその上限が決まることは、素子分離絶縁膜の深さの決定と同様である。その帰結として、本発明の埋め込み絶縁膜の厚さ若しくはその下端の深さに関する上限は、素子分離絶縁膜の深さと同等になるべきであり、それ以上に厚くする必要性はない。
以下、本発明の実施形態について図面を用いて詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置のメモリセルの概略構造を説明するためのもので、図１（ａ）はチャネル長方向に沿う断面図、図１（ｂ）はチャネル幅方向に沿う断面図である。これらの図において、チャネル長方向とは、ビット線が延びるカラム方向のことであり、チャネル幅方向とは、ワード線（コントロールゲート電極）が延びるロウ方向のことである。
ｐ型シリコン基板（ウェルを含む）１０１の表面部には、ｎ+ 型ソース・ドレイン拡散層（ソース・ドレイン領域）１２０が互いに離間して配置されている。ソース・ドレイン領域１２０の直下には、低誘電率層としての埋め込み酸化膜（埋め込み絶縁膜）１５１がそれぞれ配置されている。
ソース拡散層とドレイン拡散層との間はチャネル領域である。即ち、メモリセルがオン状態になると、チャネル領域には、２つのソース・ドレイン領域１２０を電気的に導通させるチャネルが形成される。
なお、ソース・ドレイン領域１２０は、通常はｎ+ 型拡散層で構成されるが、このようなメモリセルを複数個直列に接続してＮＡＮＤ型メモリセル・ユニットを構成する場合は、必ずしもソース・ドレイン領域１２０にｎ+ 型拡散層を形成しなくてもよい。隣接するメモリセルのゲート電極からのフリンジ電界が基板表面に誘起する反転層をソース・ドレイン電極として用いることができる。この場合は、ソース・ドレイン領域１２０にｎ+ 型シリコンの拡散層を形成せず、ソース・ドレイン領域１２０はｐ型半導体のままで構わない。
本実施形態の例では、ソース・ドレイン領域１２０の間に存在するチャネル領域の長さ（ゲート長）が約３０ｎｍである。また、ソース・ドレイン領域１２０の厚さは約１０ｎｍ、その直下の埋め込み酸化膜１５１の厚さは４０ｎｍである。なお、ＮＡＮＤ型ユニットを形成した場合には、埋め込み酸化膜１５１の長さ（ゲート長方向）はゲート長と等しい約３０ｎｍになる。
以上のように、ソース・ドレイン領域１２０の厚さはゲート長と比較して小さくなっている。また、ソース・ドレイン領域１２０の直下に配置された埋め込み酸化膜１５１の厚さは、ソース・ドレイン領域１２０の厚さよりも大きくなっている。また、本実施形態における基板不純物濃度に対応する空乏層深さは約５４ｎｍであり、埋め込み酸化膜１５１の下端と近い位置になっている。このようにして、ショートチャネル効果の低減と、非選択メモリセルの空乏層伸張（チャネル電位上昇）を同時に達成することができる。
次に、シリコン基板１０１の上に配置されたゲートスタックの構成について述べる。前記チャネル領域上には、トンネル絶縁膜（第１ゲート絶縁膜）１０２として、例えば厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）が配置される。このシリコン酸窒化膜の平均組成は、例えば（ＳｉＯ2）0.8（Ｓｉ3 Ｎ4）0.2 とする。この組成では、誘電率の上昇と欠陥形成の抑制が同時に成り立つ。また、トンネル絶縁膜１０２上には、電荷蓄積層１０３として、厚さ５ｎｍのシリコン窒化膜（Ｓｉ3 Ｎ4 ）が配置されている。このシリコン窒化膜１０３上には、ブロック絶縁膜（第２ゲート絶縁膜）１０４として、例えば厚さ１５ｎｍのアルミナ（Ａｌ２Ｏ3 ）膜が配置されている。このブロック絶縁膜１０４上には、例えば仕事関数制御のための窒化タンタル膜（ＴａＮ）、バリアメタルとしての窒化タングステン膜（ＷＮ）、低抵抗金属膜としてのタングステン膜（Ｗ）の積層で構成される制御ゲート電極１０５が配置されている。
また、トンネル絶縁膜１０２及び電荷蓄積層１０３は、ロウ方向に複数形成され、これらはＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層１２１により互いに分離される。また、電荷蓄積層１０３の上に配置された各層（１０４，１０５）はロウ方向に延びている。その中で、ロウ方向に延びる導電性の層１０５がワード線を構成している。
なお、本実施形態は、ブロック絶縁膜１０４もワード線方向に延長された構造をしている。このような構造にすれば、ワード線方向のフリンジ電界による電界の逃げが少なくなり、メモリセル・トランジスタを微細化しても制御ゲート電極１０５からの電界を効率良くトンネル絶縁膜１０２まで伝達できるというメリットがある。
ここで、シリコン基板のドーパント不純物濃度（チャネル領域における不純物濃度）は、本実施形態では４×１０17ｃｍ-3とした。この濃度は１×１０17ｃｍ-3から３×１０18ｃｍ-3程度の範囲で変更することができる。
また、本実施形態で用いるトンネル絶縁膜１０２の膜厚は２〜８ｎｍ程度が望ましい。また、本実施形態ではトンネル絶縁膜１０２としてシリコン酸窒化膜を用いたが、膜中欠陥を低減する観点からシリコン酸窒化膜の平均組成は、（ＳｉＯ2）x（Ｓｉ3 Ｎ4）1-x において０．７５＜ｘ＜１とするのが望ましい。勿論、ｘ＝１の極限の組成に相当するシリコン酸化膜（ＳｉＯ2 ）をトンネル絶縁膜に用いても構わない。なお、トンネル絶縁膜１０２にシリコン酸窒化膜を用いれば、正孔に対する電位障壁が小さくなるので、メモリセルの消去動作が速くなるという効果も得られる。同様に、トンネル絶縁膜１０２として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯトンネル絶縁膜）などの積層トンネル絶縁膜を用いても良く、この場合も消去動作が速くなる。
本実施形態で用いる電荷蓄積層１０３としてのシリコン窒化膜の膜厚は２〜１０ｎｍ程度が望ましい。また、このシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ3 Ｎ4 である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成にしてもよいし、トラップ準位を深くするために窒素リッチの組成にしてもよい。また、電荷蓄積層１０３としてのシリコン窒化膜は、酸素を含有していてもかまわない。さらに、このシリコン窒化膜は必ずしも均一な組成の膜である必要はなく、その組成が膜厚方向で変化してもかまわない。
また、本実施形態で用いるブロック絶縁膜１０４としてのアルミナの膜厚は５〜２０ｎｍ程度が望ましい。また、ブロック絶縁膜１０４としてのアルミナは、膜中欠陥の低減のために、若干の窒素を膜中に含んでいても構わない。さらに、ブロック絶縁膜１０４は必ずしも単層のアルミナ膜で構成される必要はなく、例えばアルミナ膜／シリコン酸化膜／アルミナ膜（ＡＯＡ膜）などの積層ブロック絶縁膜を用いてもよい。
本実施形態で用いる制御ゲート電極１０５は窒化タンタル膜で構成しているが、それ以外にＴｉＮ，ＴａＣなどの金属窒化物若しくは金属炭化物、或いはＭｏ，Ｐｔなどの単体金属材料を用いてもよい。また、制御ゲート電極１０５として、ｎ+ 型若しくはｐ+ 型多結晶シリコンなどの半導体電極を用いてもよい。さらには、制御ゲート電極１０５として、ニッケル・シリサイド，コバルト・シリサイド，タンタル・シリサイドなどのシリサイド材料を用いても構わない。なお、半導体系の材料（シリサイドを含む）を制御ゲート電極として用いる場合には、ブロック絶縁膜１０４との反応性に注意する必要があり、ブロック絶縁膜１０４と半導体系材料で構成された制御ゲート電極１０５との間に反応防止層としての極薄シリコン窒化膜を挿入する場合がある。
次に、図１のメモリセルの製造方法について説明する。
図２〜図１０において、（ａ）はチャネル長方向に沿う断面図、（ｂ）は、チャネル幅方向に沿う断面図である。
まず、図２（ａ）（ｂ）に示すように、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１０１の表面を洗浄した後に、８００℃から１０００℃の温度範囲の熱酸化法で、厚さ約５ｎｍのシリコン酸化膜を形成する。続いて、プラズマ窒化法を用いてシリコン酸化膜を窒化し、トンネル絶縁膜（第１ゲート絶縁膜）１０２としてのシリコン酸窒化膜を形成する。
続いて、６００℃から８００℃の温度範囲において、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）を原料ガスとするＬＰＣＶＤ（low pressure chemical vapor deposition）法で、トンネル絶縁膜１０２上に電荷蓄積層１０３としての厚さ５ｎｍのシリコン窒化膜を形成する。
そして、このシリコン窒化膜１０３上に、素子分離領域を加工するためのマスク材１３１を形成する。このマスク材１３１上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ（reactive ion etching）法により、フォトレジストのパターンをマスク材１３１に転写する。この後、フォトレジストを除去する。
この状態で、マスク材１３１をマスクにして、ＲＩＥ法により、電荷蓄積層１０３、及び第１絶縁膜（トンネル絶縁膜）１０２を順次エッチングし、ロウ方向に隣接するメモリセル同士を分離するスリット１４１ａを形成する。さらに、ＲＩＥ法により、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの素子分離トレンチ１４１ｂを形成する。
次いで、図３（ａ）（ｂ）に示すように、ＣＶＤ法により、スリット１４１ａ及び素子分離トレンチ１４１ｂからなる溝１４０を完全に満たすシリコン酸化膜（埋込酸化膜）１２１を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、マスク材１３１が露出するまでシリコン酸化膜１２１を研磨し、シリコン酸化膜１２１の表面を平坦化する。
次いで、ウェットエッチング法によって、埋め込み酸化膜１２１のエッチバックを行う。このエッチバックによって、マスク材１３１／電荷蓄積層１０３の境界面の高さと、埋め込み酸化膜１２１の表面の高さとが一致するようにする。続いて、マスク材１３１を選択的に除去する。
次いで、図４（ａ）（ｂ）に示すように、２００℃から４００℃の温度範囲において、ＴＭＡ（Ａｌ（ＣＨ3)3 ）と、Ｈ2Ｏ若しくはＯ3 を原料とするＡＬＤ（atomic layer deposition）法で、ブロック絶縁膜１０４として約１５ｎｍの厚さのアルミナ膜を形成する。続いて、ブロック絶縁膜１０４上に、例えば３５０℃から５００℃の温度範囲で、Ｔａ（Ｎ(ＣＨ3)2）5 を原料ガスとするＣＶＤ法を用いて、制御ゲート電極（ワード線）１０５の下層としての厚さ約１０ｎｍの窒化タンタルを堆積する。引き続いて、例えば４００℃から５００℃の温度範囲で、ＮＨ3 とＷ（ＣＯ）6 を原料ガスとするＣＶＤ法を用いて、制御ゲート電極１０５のバリアメタル層として、厚さ約５ｎｍの窒化タングステン膜を堆積する。この上に、制御ゲート電極１０５の低抵抗金属層として、厚さ約５０ｎｍのタングステンを形成する。タングステン膜は、例えば４００℃から５００℃の温度範囲で、Ｗ（ＣＯ）6 を原料ガスとするＣＶＤ法で形成する。
次いで、図５（ａ）（ｂ）に示すように、制御ゲート電極１０５の上にマスク材１３２を形成する。このマスク材１３２は、例えばシリコン窒化膜の堆積で形成する。このマスク材１３２の上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１３２に転写する。その後、フォトレジストを除去する。
次に、図６（ａ）（ｂ）に示すように、マスク材１３２をマスクにして、ＲＩＥ法により、制御ゲート電極１０５、ブロック絶縁膜１０４、電荷蓄積層１０３、及びトンネル絶縁膜１０２を順次エッチングし、ＭＯＮＯＳゲートスタックの形状を形成する。続いて、ＲＩＥ法により、シリコン基板１０１に対して約５０ｎｍのエッチングを行う。
次いで、図７（ａ）（ｂ）に示すように、ＣＶＤ法により、図６のＭＯＮＯＳゲートスタックの間隙を完全に満たすシリコン酸化膜（埋込酸化膜）１５１を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、マスク材１３２が露出するまでシリコン酸化膜１５１を研磨し、シリコン酸化膜１５１の表面を平坦化する。
次いで、埋め込み酸化膜１５１のエッチバックを行う。このとき、図８（ａ）（ｂ）に示すように、トンネル絶縁膜１０２とシリコン基板１０１との界面の高さに対して、埋め込み酸化膜１５１の表面の高さが１０ｎｍ低くなるようにエッチバックの終点を調節する。
次いで、図９（ａ）（ｂ）に、約５５０〜６００℃の熱処理による固相エピタキシャル成長で、埋め込み酸化膜１５１の上に極薄膜シリコン結晶１２０を形成する。なお、固相エピタキシャル成長を支援するために、この熱処理の前に埋め込み酸化膜１５１上に極薄アモルファスＳｉ薄膜を予め堆積しておいてもよい。その際、異方性をもって膜堆積のできるスパッタリング等の手法を用い、埋め込み酸化膜１５１の表面部分だけに極薄アモルファスＳｉ薄膜を堆積する。
これ以降は、ＣＶＤ法によりＭＯＮＯＳゲートスタックの側面に薄いシリコン酸化膜を形成する処理（不図示）を行う。次に、図１０（ａ）（ｂ）に示すように、イオン注入法によりセルフアラインでリン（若しくは砒素）を注入し熱工程を施すことで、極薄膜シリコン結晶１２０の領域にｎ+ 型ソース・ドレイン拡散層を形成して、メモリセルを完成する。そして、最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜（不図示）を形成する。
なお、上述の製造方法は一例に過ぎず、これ以外の製造方法により、図１のメモリセルを形成しても構わない。
例えば、ソース・ドレイン領域直下の埋め込み酸化膜１５１は、本実施形態に示したようにシリコン酸化膜のエッチバックで形成する以外に、異方性をもった膜堆積ができるスパッタリング等の手法を用いて、シリコン基板１０１の表面部分に直接、堆積しても構わない。また、ゲート電極１０５が耐熱性を持つ材料で構成されている場合、シリコン基板１０１の表面に酸素イオンを注入し、その後に十分なアニールを施すことで埋め込み酸化膜１５１を作製することも可能である。
また、シリコン基板１０１の上部に配置されるＭＯＮＯＳゲートスタックの製造方法としては、以下の変形が可能である。トンネル絶縁膜１０２の形成工程のうち、熱酸化の方法は、ドライＯ2 酸化の他にウェット酸化（水素燃焼酸化）、Ｏ2 若しくはＨ2Ｏを原料ガスとするプラズマ酸化など様々な方法を用いることができる。また、シリコン酸化膜の窒化を行う工程は、窒素プラズマの工程の代わりに、ＮＯガス、若しくはＮＨ3 ガス雰囲気下の熱処理の工程に置き換えてもよい。
また、電荷蓄積層１０３として用いるシリコン窒化膜の組成は、ＬＰＣＶＤの原料ガスであるジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）の流量比を調整することにより変化させることができる。
また、ブロック絶縁膜１０４としてのアルミナ（Ａｌ2Ｏ3 ）はＡＬＤ法で形成する以外に、５００℃から８００℃の温度範囲において、ＴＭＡ（Ａｌ(ＣＨ3)3）とＨ2Ｏを原料ガスとして用いるＭＯＣＶＤ（metal organic chemical vapor deposition）法で形成しても構わない。
また、制御ゲート電極１０５の下層として用いる窒化タンタルは、ＭＯＣＶＤ法で形成する以外に、２００℃から４００℃の温度範囲において、Ｔａ（Ｎ(ＣＨ3)2）5 とＮＨ3 を原料ガスとして用いるＡＬＤ法で形成しても構わない。
さらに、上述の基板構造、及びＭＯＮＯＳゲートスタック構造を構成する各膜は、ＣＶＤ法（若しくはＡＬＤ法）に用いる原料ガスを、他のガスで代替してもよい。また、ＣＶＤ法は、スパッタ法で代用できる。また、上記の各層の成膜は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより形成してもよい。
次に、本実施形態のセル・トランジスタの性能と、従来の基板構造の上に形成されたセル・トランジスタの性能とをシミュレーションによって比較した結果を示す。図１１は、Ａ：通常のシリコン基板、Ｂ：通常のＳＯＩ基板、Ｃ：本実施形態の基板構造、の上にＭＯＮＯＳメモリセルを形成した場合に対して、セル・トランジスタのＳファクタのゲート長に対する依存性を示している。ここで、Ａ，Ｂ，Ｃ共にシリコン基板はｐ型であり、ドーパント不純物濃度は４×１０17ｃｍ-3である。また、ＭＯＮＯＳメモリセルのゲートスタックは、５ｎｍのトンネル絶縁膜、５ｎｍの電荷蓄積層、１５ｎｍのブロック絶縁膜の積層で構成されている。なお、トランジスタのＳファクタとは、トランジスタのドレイン電流が１桁増加するのに必要なゲート電圧として定義され、Ｓファクタが小さいほどショートチャネル効果が抑制されていることを意味する。
図１１から分かるように、通常のＳＯＩ基板は、ゲート長が長い領域（〜５０ｎｍ）でＳファクタが最も小さく抑えられているが、ゲート長が３０ｎｍ以下の領域では逆に、通常シリコン基板と比べてもＳファクタが劣化することが分かる。それに対して、本実施形態では、ソース・ドレイン領域の直下のみに埋め込み酸化膜を導入した基板構造は、広いゲート長の範囲で、通常のシリコン基板の場合よりも良好なＳファクタを示している。また、ゲート長が小さい領域では通常のＳＯＩ基板よりも良好なＳファクタを示している。
図１２は、各ゲート長における通常シリコン基板のＳファクタを基準として、それに対するＳファクタの比率を示したものである。本実施形態の例は、通常のＳＯＩ基板と比べてゲート長の短い領域でＳファクタを小さく保つ効果が顕著に現れることが、このプロットからも明らかである。
また、図１３は、各基板構造上のＭＯＮＯＳメモリのセル・トランジスタ（ゲート長：３０ｎｍ）に対して、ソース・ドレイン電極を浮遊状態に保った場合のチャネル電位上昇量を示している。なお、ソース・ドレイン電極を浮遊状態にすることは、非選択メモリセルの状態を近似するものである。
この例では、制御ゲート電極に与える電圧は２０Ｖとした。図１３の結果から分かるように、本実施形態の例は通常シリコン基板と比べて大きなチャネル電位上昇量を示している。このチャネル電位上昇量は、通常のＳＯＩ基板の場合と比べてやや小さいが、以下の２つの理由で、通常のＳＯＩ基板に近いチャネル電位上昇が得られるものと考えている。
一つの理由は、このチャネル電位上昇量は、図１（ａ）のようなゲート長方向の形状だけを考慮した２次元系での計算で見積もった結果のためである。実際には、図１（ｂ）のようにゲート幅方向にも素子分離絶縁膜が存在するので、セル・トランジスタは周囲４面を絶縁膜で囲まれている。従って、２次元の見積もり（周囲２面が絶縁膜）と比べて、実際にはさらに大きなチャネル電位の上昇が見込まれる。
また、もう一つの理由は、図１１、図１２に示したように、本実施形態の例はゲート長が短い領域でショートチャネル効果を最も良く抑制しているからである。つまり、ショートチャネル効果の抑制量（Ｓファクタ）が同等の場合を考えると、本実施形態の例ではチャネル領域の不純物濃度を他の基板構造と比べて低下させることができる。従って、不純物濃度を低くした分だけチャネル電位上昇量を大きくする効果が得られると考えられるからである。
図１４は、本実施形態の例におけるチャネル電位上昇量のゲート長依存性を示している。縦軸（チャネル電位上昇量の増加割合）は、通常シリコン基板の場合のチャネル電位上昇量を基準（０％）とし、通常のＳＯＩ基板の場合のチャネル電位上昇量を１００％として相対量で表示したものである。ここで、計算は２次元系で行っているので、図１４のパーセンテージの値そのものよりも、ゲート長依存性がどうなっているかに着眼する。本実施形態におけるチャネル電位上昇量は、ゲート長の小さい領域で特に効果が大きいことが分かる。
以上の内容をまとめると、本実施形態は、通常のＳＯＩ基板以上のショートチャネル効果抑制が得られる。また、本実施形態は、従来のシリコン基板と比べて大きなチャネル電位上昇が可能であり、書き込み時の非選択メモリセルの誤書き込み防止に効果がある。ショートチャネル効果での優位性を考慮して基板不純物濃度を調整すれば、本実施形態のチャネル電位上昇は、通常のＳＯＩ基板に匹敵する程度であると考えられる。
従って、本実施形態を用いることで、セル・トランジスタの微細化を行っても、ショートチャネル効果の低減と誤書き込みの防止の両方を同時に達成することができ、優れた性能の微細フラッシュメモリセルを実現することができる。このため、本実施形態を用いれば、コストのかかる通常ＳＯＩ基板を導入しなくてもフラッシュメモリの微細化を実現できる。
（第２の実施形態）
図１５は、本発明の第２の実施形態に係わる不揮発性半導体記憶装置のメモリセルの概略構造を説明するためのもので、図１５（ａ）はチャネル長方向に沿う断面図、図１５（ｂ）はチャネル幅方向に沿う断面図である。なお、図１（ａ）（ｂ）と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、セル・トランジスタとしてＭＯＮＯＳ型の代わりに、浮遊ゲート型を用いたことである。即ち、電荷蓄積層としてシリコン窒化膜の代わりに、リンをドープしたシリコン（半導体）を用いたのが特徴である。
以下では、第１の実施形態と異なる点のみを説明する。
シリコン基板１０１の内部の構造については第１の実施形態の場合と変わらない。また、シリコン基板１０１上のゲートスタックは、次のように構成されている。トンネル絶縁膜（第１ゲート絶縁膜）１０２として、例えば厚さ５ｎｍのシリコン酸窒化膜（ＳｉＯＮ）が配置される。トンネル絶縁膜１０２上には、電荷蓄積層として、例えば厚さ２０ｎｍで１×１０20ｃｍ-3のリンをドープした多結晶シリコン膜（浮遊ゲート電極）２０３が配置される。浮遊ゲート電極２０３上には、第２ゲート絶縁膜（インターポリ絶縁膜：ＩＰＤ（Inter-Poly Dielectric））２０４として、例えば厚さ１５ｎｍのアルミナ膜が配置される。このインターポリ絶縁膜２０４上の制御ゲート電極１０５の構成は、第１の実施形態の場合と同様である。
トンネル絶縁膜１０２及び浮遊ゲート電極２０３は、ロウ方向に複数形成され、これらはＳＴＩ構造の素子分離絶縁層１２１により互いに分離される。また、インターポリ絶縁膜２０４及び制御ゲート電極（ワード線）１０５はロウ方向に延長された構造になっている。
なお、本実施形態で用いるトンネル絶縁膜１０２及び制御ゲート電極１０５の構成は、第１の実施形態と同様の変更が可能である。
次に、本実施形態で用いる浮遊ゲート電極２０３と、インターポリ絶縁膜２０４の変形例について説明する。本実施形態で用いる浮遊ゲート電極２０３は、シリコン中のリンの濃度が５×１０19〜４×１０20ｃｍ-3の範囲で、膜厚が５〜５０ｎｍ程度の範囲にあるのが望ましい。また、本実施形態で用いるインターポリ絶縁膜２０４としてのアルミナの膜厚は５〜３０ｎｍ程度が望ましい。インターポリ絶縁膜２０４としてのアルミナは、膜中欠陥の低減のために、若干の窒素を膜中に含んでいても構わない。また、インターポリ絶縁膜２０４は必ずしも単層膜のアルミナで構成される必要はなく、例えばアルミナ膜／シリコン酸化膜／アルミナ膜（ＡＯＡ膜）などの積層絶縁膜を用いてもよい。さらに、インターポリ絶縁膜２０４は必ずしもアルミナで構成する必要はなく、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜という積層膜（ＯＮＯ膜）、或いはシリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜という積層膜（ＮＯＮＯＮ膜）で構成しても構わない。さらには、また、これらを混合したシリコン窒化膜／シリコン酸化膜／アルミナ／シリコン酸化膜／シリコン窒化膜という積層膜（ＮＯＡＯＮ膜）などで構成しても構わない。
次に、図１５のメモリセルの製造方法で、第１の実施形態と異なる部分について説明する。ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１０１の表面を洗浄した後に、トンネル絶縁膜１０２としてのシリコン酸窒化膜を形成する工程までは第１の実施形態と同様である。
続いて、６００〜６５０℃の温度範囲において、シラン（ＳｉＨ2 Ｃｌ2 ）とホスフィン（ＰＨ3 ）を原料ガスとするＬＰＣＶＤ法で、トンネル絶縁膜１０２上に厚さ約２０ｎｍのリンをドープしたシリコン膜を形成する。このシリコン膜は、浮遊ゲート電極２０３として機能する。
次に、この浮遊ゲート電極２０３上にマスク材（不図示）を形成し、ロウ方向に隣接するメモリセル同士を分離するスリット及び素子分離トレンチを形成し、それらを完全に満たすシリコン酸化膜（埋込酸化膜）１２１を形成するところまでは第１の実施形態と同様である。続いて、ＣＭＰ法により、マスク材が露出するまでシリコン酸化膜１２１を研磨し、シリコン酸化膜１２１の表面を平坦化する。
次に、ウェットエッチング法によって、埋め込み酸化膜１２１のエッチバックを行う。このエッチバックは浮遊ゲート電極の側面の途中で止める。続いて、マスク材を選択的に除去する。
これ以降の工程は、基本的に第１の実施形態と同様なので、詳細な説明は省略する。
（第３の実施形態）
本実施形態は、第１の実施形態で形成したメモリセルを複数個、直列に接続し、その両端に選択ゲートとして機能するトランジスタを接続することによってＮＡＮＤ型のメモリセル・ユニットを構成した例である。なお、個々のセル・トランジスタはＭＯＮＯＳ型、浮遊ゲート型のいずれでも構わない。
図１６は、本実施形態のメモリセル・ユニットのビット線方向の断面図を示している。なお、図１（ａ）（ｂ）と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態では、ＮＡＮＤ型ユニットを構成する各メモリセルはｎ+ 型のソース・ドレイン拡散層が形成されていない。一方、選択ゲート３０１を有する選択トランジスタは、セル・トランジスタに接続されていない側にｎ+ 型の拡散層が形成されている。
このようにセル・トランジスタと選択トランジスタとでソース・ドレイン電極の作り分けをする理由は、次のとおりである。セル・トランジスタは隣接セル間の距離が近いので、隣接メモリセルのゲート電極からのフリンジ電界でソース・ドレイン領域に反転層を誘起することができる（例えば、米国特許 US2008/0135912 A1 参照）。従って、セル・トランジスタはｎ+ 型の拡散層を必ずしも必要としない。しかも、誘起反転層をソース・ドレイン電極の代わりに用いると、ショートチャネル効果が改善するので、メモリセルの微細化に適している。
一方、選択トランジスタでセル・トランジスタと接続されていない側（ソース線、若しくはビット線側）は、隣接するゲート電極からのフリンジ電界の効果が無いので、必ずｎ+ 型の拡散層を形成している必要がある。
本実施形態の製造方法は、単体セルで見れば第１及び第２の実施形態と同様であるが、セル・トランジスタと選択トランジスタを共に作製する点に注意すべきである。特に、単体セルがＭＯＮＯＳ型の場合、選択トランジスタはセル・トランジスタとは作り分けて、電荷蓄積層であるシリコン窒化膜を持たないようにする。このようにすれば、選択トランジスタの閾値電圧を安定させることができる。また、単体セルが浮遊ゲート型の場合には、選択トランジスタは、浮遊ゲートと制御ゲートを電気的に接続した構造とする。
（補足説明）
第１〜第３の実施形態に関し、以下に補足説明を加える。
（ａ）本発明におけるソース・ドレイン領域の直下の低誘電率の埋め込み絶縁膜は、ウェハ上部から見た場合にソース・ドレイン領域と完全に重なることは必ずしも必要ではない。多少位置がずれていたり、また、ソース・ドレイン領域よりも大きかったり、小さかったりしても構わない。先に説明した実施形態では、セルフアライン法を用いているので、ソース・ドレイン領域と低誘電率の埋め込み絶縁膜の領域はほぼ一致する。しかし、それ以外の非セルフ・アライン法の製造方法で形成した場合には、ソース・ドレイン領域と埋め込み絶縁膜の領域がずれてしまうことがある。その場合でも本発明の効果は部分的に得られるので、多少のずれがあっても本発明の範疇に入ると言える。
（ｂ）本発明におけるソース・ドレイン領域の直下の低誘電率の埋め込み絶縁膜という表現において「直下」というのは以下の内容を含む。まず、ソース・ドレイン領域にｎ+ 拡散層を形成する場合は、通常はｎ+ 拡散層と埋め込み絶縁膜とが直接接合していることを意味する。しかし、埋め込み絶縁膜とｎ+ 拡散層が直接接触しておらず、ｎ+ 拡散層／ｐ型層／埋め込み絶縁膜という構造になっている場合でも、本発明の効果は得られるので、このような構造を排除するものではない。少なくとも、ｎ+ 拡散層／ｐ型層／埋め込み絶縁膜という構造においてｐ型層の膜厚がｎ+ 拡散層の膜厚よりも小さい場合は、本発明の範疇に入ると考えられる。なお、ｐ型層の厚さが薄いほど本発明の効果は大きくなるので、ｐ型層を薄くする方がメリットが大きいのは言うまでもない。
（ｃ） 本発明におけるソース・ドレイン直下の低誘電率の埋め込み絶縁膜は、半導体基板よりも低い誘電率を有する絶縁膜、具体的にはＳｉＯ2 で形成される場合が多い。但し、この低誘電率材料の持つ機能は、半導体基板に比べて電気力線（電界）を通しにくいということが本質なので、埋め込み絶縁膜は必ずしもシリコン酸化膜（ＳｉＯ2 ）に限る必要はない。シリコン酸化膜以外に、シリコン酸窒化膜なども用いることができる。また、埋め込み絶縁膜は必ずしも均一である必要もなく、多孔性の絶縁膜（ポーラス絶縁膜）も用いることができる。さらには、内部が不活性ガス、窒素、空気などで満たされているか、或いは内部が真空であるような空隙を、ソース・ドレイン直下の埋め込み絶縁膜の代わりに用いることもできる。本発明の効果は、半導体基板とソース・ドレイン直下の低誘電率の埋め込み絶縁膜との間の誘電率の差が大きいほど顕著に現れるので、力学的な強度を保ちつつ、ポーラス膜若しくは空隙を用いることも、十分に考えられる。従って、このような場合でも本発明の範疇に入ると言える。
（ｄ）実施形態では、セル・トランジスタはソース・ドレイン電極の両方の直下に何れも埋め込み絶縁膜を有する例を示した。しかし、ソース・ドレイン電極のうちの片側だけの直下に埋め込み絶縁膜を有する場合も、本発明の効果は部分的に得られるので、このような構造も本発明の範囲内である。
（ｅ）実施形態では、基板不純物濃度は４×１０17ｃｍ-3であったが、必ずしもこの濃度に限る必要はなく、様々な濃度・分布・種類の基板不純物ドーピングを用いることができる。ソース・ドレイン領域の中間のチャネル領域におけるドーパント不純物濃度は、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度の範囲で用いるのが通常である。
（ｆ）本発明のメモリセルでは、基板不純物のタイプはｐ型、ｎ型と様々に用いることができる。また、ソース・ドレイン領域の導電型もｐ型、ｎ型のいずれも用いることができる。通常は、基板不純物とソース・ドレイン領域とで導電型が異なるようにするが、両者で同一タイプの導電型をあえて用いることによって、メモリセルのさらなる微細化を図る試みが行われている。このような場合においても、本発明の考え方は有効である。
（ｇ）実施形態では、トンネル絶縁膜としてシリコン酸窒化膜を用いる例を示した。しかし、トンネル絶縁膜として用いることのできるのは、シリコン酸窒化膜に限らない。例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のような３層構造のトンネル絶縁膜を用いても構わないし、ＳｉＯ2 の中央部にＳｉドット（Ｓｉ微結晶）を含んだ二重障壁トンネル膜を用いてもよい。
（ｈ）実施形態では、制御ゲート電極で第２ゲート絶縁膜に接する部分にＴａＮを用いた。しかし、制御ゲート電極はＴａＮに限ることはない。ｎ+ 型若しくはｐ+ 型にドープした多結晶シリコンを用いてもよいし、他の金属材料若しくはシリサイド材料を用いても構わない。それらの材料例としては、Ｐｔ，Ｗ，Ｉｒ，Ｒｕ，Ｒｅ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｉ，Ｃｏのうちから選択される１種類以上の元素を含む材料、Ｐｔ，Ｗ，Ｔｉ，Ｔａ，Ｎｉ，Ｃｏのうちから選択される１種類以上の元素を含む材料の珪化物、Ｗ，Ｔｉ，Ｔａのうちから選択される１種類以上の元素を含む材料の炭化物、Ｗ，Ｍｏ，Ｔｉ，Ｔａのうちから選択される１種類以上の元素を含む材料の窒化物、Ｔｉを含む材料の珪窒化物、又は、それらの化合物若しくは混合物が挙げられる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく。
本発明は、電荷蓄積層若しくは浮遊ゲートを有するメモリセル、及びそのようなメモリセルを含む不揮発性半導体記憶装置、その中でも特に、ＮＡＮＤ型の素子ユニット構成を有するフラッシュメモリに適用することができる。
メモリセルのゲートスタック構造は、シリコン基板の表面近くに形成されるウェル領域内に形成してもよい。また、シリコン基板の代わりに、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板などを用いてもよいし、これらの基板内のウェル領域にメモリセル構造を形成してもよい。
また、実施形態では、ｐ型シリコン基板（ウェル領域を含む）上のｎチャネルトランジスタのメモリセル構造について述べたが、これを、ｎ型シリコン基板（ウェル領域を含む）上のｐチャネルトランジスタのメモリセル構造に置き換えることも可能である。
また、本発明の考え方は、３次元構造のメモリセルにも適用することができる。例えば積層フラッシュメモリ（ＭＯＮＯＳ若しくは浮遊ゲート型）などにも適用可能である。
また、本発明をＭＯＮＯＳメモリセルに用いる場合、ＭＯＮＯＳの動作方式に拘わらずに適用することができる。即ち、例えば、ＭＯＮＯＳトランジスタのソース端とドレイン端の電荷蓄積層にそれぞれ電荷を蓄積し、多値化動作を行うデバイス動作方式にも適用できる。
また、本発明は、主としてメモリセルの要素技術に関わる発明であり、メモリセルの回路レベルでの接続の仕方には依存しない。従って、ＮＡＮＤ型の不揮発性半導体メモリ以外に、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型の不揮発性半導体メモリ、ＮＯＲ型とＮＡＮＤ型の良い点を融合した２トラ型フラッシュメモリ、更には１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３トラＮＡＮＤ型などにも適用可能である。また、本発明は、ＮＡＮＤ型のインタフェースとＮＯＲ型の高信頼性・高速読み出し機能を兼ね備えたアーキテクチャーを持つフラッシュメモリにも適用することができる。
その他、本発明は、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。さらに、上述の実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
第１の実施形態に係わる不揮発性半導体記憶装置のメモリセルの概略構造を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 第１の実施形態に用いたメモリセルの製造工程を示す断面図。 セル・トランジスタのＳファクタのゲート長依存性を、実施形態と従来例（通常シリコン基板、通常の均一ＳＯＩ基板）とで比較して示す特性図。 通常シリコン基板を基準とした実施形態、及び通常の均一ＳＯＩ基板におけるＳファクタ比率のゲート長依存性を示す特性図。 実施形態、通常シリコン基板、及び通常の均一ＳＯＩ基板のセル・トランジスタにおけるチャネル電位の上昇量を示す特性図。 実施形態によるチャネル電位の上昇比率を示す特性図。 第２の実施形態に係わる不揮発性半導体記憶装置のメモリセルの概略構造を示す断面図。 第３の実施形態に係わるＮＡＮＤ型メモリセル・ユニットの構造を示す断面図。
符号の説明
１０１…ｐ型シリコン基板（ウェルを含む）
１０２…第１ゲート絶縁膜（トンネル絶縁膜…シリコン酸窒化膜）
１０３…電荷蓄積層（シリコン窒化膜）
１０４…第２ゲート絶縁膜（ブロック絶縁膜…アルミナ）
１０５…制御ゲート電極（窒化タンタル、バリアメタル、低抵抗金属膜の積層で構成）
１２０…ソース・ドレイン領域（ｎ+ 拡散層）
１２１…素子分離絶縁層（埋め込みシリコン酸化膜）
１３１…マスク材
１３２…マスク材（シリコン窒化膜）
１４０…溝
１４１ａ…スリット
１４１ｂ…素子分離トレンチ
１５１…ソース・ドレイン領域直下の埋め込み酸化膜
２０３…浮遊ゲート電極（リン・ドープのシリコン膜）
２０４…アルミナ（ＩＰＤ）
３０１…選択ゲート

Claims (9)

  1. 半導体基板上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、前記メモリセルは、
    前記基板の表面部に離間して設けられたソース・ドレイン領域と、
    前記ソース・ドレイン領域の直下の前記基板内に設けられ、前記基板よりも誘電率が低い埋め込み絶縁膜と、
    前記ソース・ドレイン領域の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に設けられた電荷蓄積層と、
    前記電荷蓄積層上に設けられた第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に設けられた制御ゲート電極と、
    を具備したことを特徴とする不揮発性半導体記憶装置。
  2. 前記埋め込み絶縁膜の厚さは、前記ソース・ドレイン領域の厚さよりも大きく、且つ隣接するメモリセル間を分離するための素子分離絶縁膜の深さよりも小さいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記ソース・ドレイン領域の厚さは、１．５ｎｍ以上であり、且つ前記メモリセルのチャネル長の１．１倍以下であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記チャネル領域におけるチャネル・ドーパント不純物の最大深さは、前記埋め込み絶縁膜の上端よりも深く、且つ隣接するメモリセル間を分離するための素子分離絶縁膜の深さよりも浅いことを特徴とする請求項１乃至３の何れかに記載の不揮発性半導体記憶装置。
  5. 前記チャネル領域の空乏層の深さは、前記埋め込み絶縁膜の上端よりも深く、且つ隣接するメモリセル間を分離するための素子分離絶縁膜の深さよりも浅いことを特徴とする請求項１乃至４の何れかに記載の不揮発性半導体記憶装置。
  6. 前記第２ゲート絶縁膜は、前記メモリセルのチャネル幅方向に延長して設けられ、前記チャネル幅方向に隣接するメモリセル間で連続していることを特徴とする請求項１乃至５の何れかに記載の不揮発性半導体記憶装置。
  7. 前記メモリセルが複数個直列に接続され、この直列接続部の両端に選択ゲート・トランジスタを接続したＮＡＮＤ型メモリセル・ユニットを有することを特徴とする請求項１乃至６の何れかに記載の不揮発性半導体記憶装置。
  8. 前記ソース・ドレイン領域の導電型は、前記半導体基板の導電型と異なることを特徴とする請求項１乃至７の何れかに記載の不揮発性半導体記憶装置。
  9. 前記メモリセルのソース・ドレイン領域の導電型は、前記基板の導電型と同じであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
JP2008291217A 2008-11-13 2008-11-13 不揮発性半導体記憶装置 Expired - Fee Related JP5498011B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008291217A JP5498011B2 (ja) 2008-11-13 2008-11-13 不揮発性半導体記憶装置
US12/408,796 US8928062B2 (en) 2008-11-13 2009-03-23 Nonvolatile semiconductor memory device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008291217A JP5498011B2 (ja) 2008-11-13 2008-11-13 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2010118539A true JP2010118539A (ja) 2010-05-27
JP5498011B2 JP5498011B2 (ja) 2014-05-21

Family

ID=42164392

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008291217A Expired - Fee Related JP5498011B2 (ja) 2008-11-13 2008-11-13 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US8928062B2 (ja)
JP (1) JP5498011B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016514371A (ja) * 2013-03-15 2016-05-19 マイクロン テクノロジー， インク． 縦型メモリの浮遊ゲートメモリセル

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5351274B2 (ja) 2009-08-25 2013-11-27 株式会社東芝 不揮発性半導体記憶装置
US9136180B2 (en) * 2011-06-01 2015-09-15 Asm Ip Holding B.V. Process for depositing electrode with high effective work function
US8963228B2 (en) * 2013-04-18 2015-02-24 International Business Machines Corporation Non-volatile memory device integrated with CMOS SOI FET on a single chip
CN103560144B (zh) * 2013-11-13 2016-02-17 北京大学 抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法
CN103579324B (zh) 2013-11-18 2016-04-06 北京大学 一种三面源隧穿场效应晶体管及其制备方法
KR101538071B1 (ko) * 2014-05-30 2015-07-21 서울대학교산학협력단 셀 스트링 및 상기 셀 스트링에서의 읽기 방법
CN105470257A (zh) * 2014-06-18 2016-04-06 上海华力微电子有限公司 一种闪存器件
US10096611B2 (en) * 2015-07-23 2018-10-09 United Microelectronics Corp. Trapping gate forming process and flash cell
JP6591311B2 (ja) * 2016-02-24 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10461152B2 (en) * 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
US10833153B2 (en) 2017-09-13 2020-11-10 Globalfoundries Inc. Switch with local silicon on insulator (SOI) and deep trench isolation
US10446643B2 (en) 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160396A (ja) * 1991-12-06 1993-06-25 Sharp Corp Ｍｏｓ形電界効果トランジスタ
JPH05218417A (ja) * 1991-09-30 1993-08-27 Sgs Thomson Microelectron Inc 集積回路トランジスタ構成体及びその製造方法
JPH0974189A (ja) * 1995-09-06 1997-03-18 Sharp Corp 半導体装置の製造方法
JP2000012858A (ja) * 1998-04-24 2000-01-14 Toshiba Corp 半導体装置およびその製造方法
JP2000294781A (ja) * 1999-03-19 2000-10-20 France Telecom 漏れ電流の低い半導体素子及びその製造方法
US6469350B1 (en) * 2001-10-26 2002-10-22 International Business Machines Corporation Active well schemes for SOI technology
JP2004087671A (ja) * 2002-08-26 2004-03-18 Sharp Corp 半導体装置およびその製造方法
JP2004336052A (ja) * 2003-05-02 2004-11-25 Samsung Electronics Co Ltd 半導体素子及びその製造方法
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2007165543A (ja) * 2005-12-13 2007-06-28 Toshiba Corp 半導体記憶装置の製造方法
JP2007221106A (ja) * 2006-01-19 2007-08-30 Toshiba Corp Ｎａｎｄ型半導体記憶装置及びその製造方法
JP2007251163A (ja) * 2006-03-15 2007-09-27 Internatl Business Mach Corp <Ibm> 改善されたｓｏｉ基板およびｓｏｉデバイス、ならびにそれらの形成方法
JP2007329268A (ja) * 2006-06-07 2007-12-20 Toshiba Corp Ｓｏｉ基板の形成方法及び不揮発性半導体記憶装置の製造方法
JP2007329366A (ja) * 2006-06-09 2007-12-20 Toshiba Corp 半導体記憶装置
JP2008053361A (ja) * 2006-08-23 2008-03-06 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2008159804A (ja) * 2006-12-22 2008-07-10 Toshiba Corp 不揮発性半導体メモリ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851859B2 (en) * 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
KR100914684B1 (ko) * 2007-12-07 2009-08-28 경북대학교 산학협력단 플래시 메모리 셀 스트링, 셀 소자, 및 그 제조 방법

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218417A (ja) * 1991-09-30 1993-08-27 Sgs Thomson Microelectron Inc 集積回路トランジスタ構成体及びその製造方法
JPH05160396A (ja) * 1991-12-06 1993-06-25 Sharp Corp Ｍｏｓ形電界効果トランジスタ
JPH0974189A (ja) * 1995-09-06 1997-03-18 Sharp Corp 半導体装置の製造方法
JP2000012858A (ja) * 1998-04-24 2000-01-14 Toshiba Corp 半導体装置およびその製造方法
JP2000294781A (ja) * 1999-03-19 2000-10-20 France Telecom 漏れ電流の低い半導体素子及びその製造方法
US6469350B1 (en) * 2001-10-26 2002-10-22 International Business Machines Corporation Active well schemes for SOI technology
JP2004087671A (ja) * 2002-08-26 2004-03-18 Sharp Corp 半導体装置およびその製造方法
JP2004336052A (ja) * 2003-05-02 2004-11-25 Samsung Electronics Co Ltd 半導体素子及びその製造方法
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2007165543A (ja) * 2005-12-13 2007-06-28 Toshiba Corp 半導体記憶装置の製造方法
JP2007221106A (ja) * 2006-01-19 2007-08-30 Toshiba Corp Ｎａｎｄ型半導体記憶装置及びその製造方法
JP2007251163A (ja) * 2006-03-15 2007-09-27 Internatl Business Mach Corp <Ibm> 改善されたｓｏｉ基板およびｓｏｉデバイス、ならびにそれらの形成方法
JP2007329268A (ja) * 2006-06-07 2007-12-20 Toshiba Corp Ｓｏｉ基板の形成方法及び不揮発性半導体記憶装置の製造方法
JP2007329366A (ja) * 2006-06-09 2007-12-20 Toshiba Corp 半導体記憶装置
JP2008053361A (ja) * 2006-08-23 2008-03-06 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2008159804A (ja) * 2006-12-22 2008-07-10 Toshiba Corp 不揮発性半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016514371A (ja) * 2013-03-15 2016-05-19 マイクロン テクノロジー， インク． 縦型メモリの浮遊ゲートメモリセル

Also Published As

Publication number Publication date
JP5498011B2 (ja) 2014-05-21
US8928062B2 (en) 2015-01-06
US20100117136A1 (en) 2010-05-13

Similar Documents

Publication Publication Date Title
JP5498011B2 (ja) 不揮発性半導体記憶装置
JP5191633B2 (ja) 半導体装置およびその製造方法
JP4791949B2 (ja) 不揮発性半導体メモリ
JP5472894B2 (ja) 不揮発性半導体記憶装置
JP5336872B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP4818061B2 (ja) 不揮発性半導体メモリ
JP2009295617A (ja) 不揮発性半導体記憶装置
US20080227254A1 (en) Electronic device including channel regions lying at different elevations and processes of forming the same
US7804128B2 (en) Nonvolatile semiconductor memory device
JP2009004639A (ja) 不揮発性半導体メモリ装置
US8791521B2 (en) Semiconductor device and method of manufacturing the same
KR20130103579A (ko) 다층 유전체 메모리 디바이스
US7374996B2 (en) Structured, electrically-formed floating gate for flash memories
KR101455451B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP2011029576A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2007005380A (ja) 半導体装置
US10192879B2 (en) Semiconductor device and manufacturing method thereof
US20090140315A1 (en) Semiconductor memory device and method of manufacturing the same
JP2010147241A (ja) 不揮発性半導体記憶装置
KR20080076074A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US9105738B2 (en) Semiconductor device and method of manufacturing the same
US20180308957A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US9224748B2 (en) Method of forming spaced-apart charge trapping stacks
US8723248B2 (en) Nonvolatile semiconductor storage device
JP2009194221A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131202

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131205

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131226

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140109

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140307

LAPS Cancellation because of no payment of annual fees