KR20130103579A - 다층 유전체 메모리 디바이스 - Google Patents
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Abstract
메모리 디바이스는 복수의 유전체 배리어 영역들을 구비한다. 메모리 디바이스는 단일 배리어 영역을 구비한 메모리 디바이스에 비해서 더 높거나 더 낮은 전류-전압 기울기를 제공하는 복수의 배리어 영역들을 구비한다. 메모리 디바이스는 또한 전류-전압 관계에 대한 추가 제어를 제공하는 전극 영역들을 구비한다.
Description
플래시 메모리 디바이스와 같은 트랜지스터-기반 비휘발성 메모리의 물리적 스케일링은 많은 문제점들에 직면하고 있다. 트랜지스터-기반 메모리 디바이스들과 메모리 배열들에 대한 대안이 고려되고 있다.
도 1은 액세스 트랜지스터와 일체화된 메모리 스택의 단면도이다.
도 2a는 2개의 유전체 배리어 영역을 포함하는 고립형 메모리 스택의 단면도이다.
도 2b는 2개의 유전체 배리어 영역을 포함하며 제 1 유전체 배리어 영역이 서브-영역을 갖는 고립형 메모리 스택의 단면도이다.
도 2c는 2개의 유전체 배리어 영역을 포함하며 제 2 유전체 배리어 영역이 서브-영역을 갖는 고립형 메모리 스택의 단면도이다.
도 3은 3개의 유전체 배리어 영역을 포함하는 고립형 메모리 스택의 단면도이다.
도 4a는 2개의 유전체 배리어 영역을 포함하며 제 1 전극 영역에 음 전압 바이어스(negative voltage bias)가 인가되는 조건하에 있는 메모리 스택의 개략적인 에너지-거리 도표를 도시하고 있다.
도 4b는 2개의 유전체 배리어 영역을 포함하며 제 1 전극 영역에 양 전압 바이어스(positive voltage bias)가 인가되는 조건하에 있는 메모리 스택의 개략적인 에너지-거리 도표를 도시하고 있다.
도 5a는 3개의 유전체 배리어 영역을 포함하며 제 1 전극 영역에 음 전압 바이어스가 인가되는 조건하에 있는 메모리 스택의 개략적인 에너지-거리 도표를 도시하고 있다.
도 5b는 3개의 유전체 배리어 영역을 포함하며 제 1 전극 영역에 양 전압 바이어스가 인가되는 조건하에 있는 메모리 스택의 개략적인 에너지-거리 도표를 도시하고 있다.
도 6 내지 도 9는 액세스 트랜지스터들과 일체화된 메모리 스택들의 스텝들을 도시한 단면도들이다.
도 10은 "크로스-포인트(cross-point)" 구성에 있는 메모리 배열의 예시적 실시예를 도시한 탑-다운 뷰이다.
도 11은 "크로스-포인트" 구성에 있는 2개의 유전체 배리어 영역을 포함하는 메모리 디바이스의 단면도이다.
도 12는 "크로스-포인트" 구성에 있는 3개의 유전체 배리어 영역을 포함하는 메모리 디바이스의 단면도이다.
도 2a는 2개의 유전체 배리어 영역을 포함하는 고립형 메모리 스택의 단면도이다.
도 2b는 2개의 유전체 배리어 영역을 포함하며 제 1 유전체 배리어 영역이 서브-영역을 갖는 고립형 메모리 스택의 단면도이다.
도 2c는 2개의 유전체 배리어 영역을 포함하며 제 2 유전체 배리어 영역이 서브-영역을 갖는 고립형 메모리 스택의 단면도이다.
도 3은 3개의 유전체 배리어 영역을 포함하는 고립형 메모리 스택의 단면도이다.
도 4a는 2개의 유전체 배리어 영역을 포함하며 제 1 전극 영역에 음 전압 바이어스(negative voltage bias)가 인가되는 조건하에 있는 메모리 스택의 개략적인 에너지-거리 도표를 도시하고 있다.
도 4b는 2개의 유전체 배리어 영역을 포함하며 제 1 전극 영역에 양 전압 바이어스(positive voltage bias)가 인가되는 조건하에 있는 메모리 스택의 개략적인 에너지-거리 도표를 도시하고 있다.
도 5a는 3개의 유전체 배리어 영역을 포함하며 제 1 전극 영역에 음 전압 바이어스가 인가되는 조건하에 있는 메모리 스택의 개략적인 에너지-거리 도표를 도시하고 있다.
도 5b는 3개의 유전체 배리어 영역을 포함하며 제 1 전극 영역에 양 전압 바이어스가 인가되는 조건하에 있는 메모리 스택의 개략적인 에너지-거리 도표를 도시하고 있다.
도 6 내지 도 9는 액세스 트랜지스터들과 일체화된 메모리 스택들의 스텝들을 도시한 단면도들이다.
도 10은 "크로스-포인트(cross-point)" 구성에 있는 메모리 배열의 예시적 실시예를 도시한 탑-다운 뷰이다.
도 11은 "크로스-포인트" 구성에 있는 2개의 유전체 배리어 영역을 포함하는 메모리 디바이스의 단면도이다.
도 12는 "크로스-포인트" 구성에 있는 3개의 유전체 배리어 영역을 포함하는 메모리 디바이스의 단면도이다.
다양한 실시예들에서, 유전체 배리어 영역들을 포함하는 메모리 디바이스 및 그 제조 방법들이 기술된다. 다음 설명에서, 다양한 실시예들이 기술될 것이다. 그러나, 본 기술분야의 통상의 기술자는, 다양한 실시예들이 하나 이상의 특정 상세들 없이 실행될 수 있거나 또는 다른 대체 및/또는 추가 방법들, 재료들 또는 컴포넌트들을 이용하여 실행될 수 있다는 것을 이해할 것이다. 다른 예들에서, 공지된 구조들, 재료들 또는 동작들은 본 발명의 다양한 실시예들의 양태들을 모호하게 하는 것을 피하기 위해 상세히 도시되지 않거나 기술되지 않는다. 유사하게, 설명을 위해, 특정 번호들, 재료들 및 구성들이 본 발명의 완전한 이해를 제공하기 위해 개시된다. 그럼에도 불구하고, 본 발명은 특정 상세들 없이 실행될 수 있다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 대표도이고 반드시 축척으로 그려질 필요는 없다는 것이 이해된다.
본 명세서에 걸쳐 "일 실시예" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 기술된 특정한 특징, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미하지만, 그들이 모든 실시예에 존재한다는 것을 나타내지 않는다. 따라서, 본 명세서에 걸쳐 다양한 곳들에서의 "일 실시예에서" 또는 "실시예에서" 구문의 출현은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다. 다양한 추가 층들 및/또는 구조들이 포함될 수 있고/있거나 다른 실시예들에서 기술된 특징들이 생략될 수 있다.
본 발명을 이해하는 데 가장 도움이 되는 방식으로, 다양한 동작들이 다수의 개별 동작들로서 순서대로 기술될 것이다. 그러나, 설명의 순서는, 이러한 동작들이 반드시 순서 의존적임을 의미하는 것으로서 해석되어서는 안 된다. 특히, 이러한 동작들은 표현의 순서대로 수행될 필요는 없다. 기술된 동작들은 기술된 실시예와 상이한 순서로, 연속하거나 또는 동시에, 수행될 수 있다. 다양한 추가 동작들이 수행될 수 있고/있거나 기술된 동작들은 추가 실시예들에서 생략될 수 있다.
일 요소가 다른 요소 또는 층에 대해 "위에" , "연결되는" 또는 "결합되는" 것으로 지칭되는 경우, 그것은 다른 요소에 직접 위치, 연결 또는 결합될 수 있거나, 다르게는, 인터리빙 요소들이 일 요소와 다른 요소 사이에 존재할 수 있다는 것이 이해될 것이다. 일 요소가 "직접 위에", "접촉하는", "직접 연결되는" 또는 "직접 결합되는"으로 지칭되는 경우, 그것은 인터리빙 요소들 없이 직접 위치, 접촉, 직접 연결 또는 직접 결합되는 것일 수 있다.
공간적 설명 용어들, 예컨대 "위에", "아래에", "밑에", "상부에", "하부에" 등은 다른 요소, 컴포넌트 또는 영역에 대한 일 요소, 컴포넌트 또는 영역의 상대적 공간 관계를 기술하는 데 사용될 수 있는 것이며, 그 공간적 용어들은 일 실시예에서의 일 요소, 컴포넌트 또는 영역의 다른 방향들을 포괄하는 것임을 이해할 것이다. 예를 들어, 일 실시예가 다른 요소의 "아래에"로서 일 요소를 기술하는 경우, 그것과 동일한 요소는 그 실시예가 뒤집어지는 경우 다른 요소의 "위에" 존재하게 된다.
도 1은 액세스 트랜지스터(100)와 일체화된 메모리 스택(140)의 예시적 실시예를 도시한 단면도이다. 메모리 스택(140)과 액세스 트랜지스터(100)는 Si 웨이퍼를 포함하는 기판(101) 상에 형성될 수 있다. 다른 실시예들에서, 기판(101)은 GaAs, InAs, InGaAs, Ge 또는 실리콘-온-인슐레이터(silicon-on-insulator)와 같은 반도체 재료를 포함하는 기판일 수 있다. 다른 실시예들에서, 기판(101)은 부분적으로 또는 완전히 제조된 구조물들, 컴포넌트들 또는 회로들을 구비할 수 있다. 예를 들어, 기판(101)은 다양한 컴포넌트들 예컨대 트랜지스터들, 다이오드들 또는 인터커넥트들을 구비한 집적 회로들을 포함할 수 있으며, 이들은 메모리 스택(140) 또는 액세스 트랜지스터(100)에 전기적으로 결합되거나 그렇지 않을 수도 있다.
액세스 트랜지스터(100)는 게이트 유전체(106), 게이트 유전체(106) 상의 게이트(108), 소스(104), 드레인(102) 및 스페이서들(110 및 112)을 포함한다. 액세스 트랜지스터(100)는 또한 소스 콘택(114)과 드레인 콘택(116)을 포함한다. 일 실시예에서, 메모리 스택(140)은 드레인 콘택(116)을 통하여 트랜지스터(100)의 드레인(102)에 결합될 수 있다. 다른 실시예에서, 메모리 스택(140)은 소스 콘택(114)을 통하여 액세스 트랜지스터(100)의 소스(104)에 결합될 수도 있다. 다른 실시예들에서, 메모리(140)를 액세스 트랜지스터(100)에 결합하는 상이한 배열들이 가능할 수 있다.
메모리 스택은 제 1 전극 영역(120), 제 1 유전체 배리어 영역(124), 제 2 유전체 배리어 영역(128) 및 제 2 전극 영역(132)을 포함한다.
메모리 셀은 액세스 트랜지스터(100)를 통하여 판독, 기입, 금지 및 소거를 포함하는 각종 동작들을 위해 액세스될 수 있다. 예시적 동작에서, 게이트 전압이 게이트(108)에 놓일 수 있으며, 메모리 액세스 전압이 제 2 전극 영역(140)에 놓일 수 있다. 다른 예시적 동작에서는, 게이트 전압이 게이트(108)에 놓일 수 있으며, 메모리 액세스 전압이 소스 콘택(114)을 통하여 소스(104)에 놓일 수 있다.
판독 동작(read operation)은 판독 게이트 전압이 게이트(108)에 인가되는 동안, 제 2 전극 영역(132)을 통해, 판독 전압, 판독 전류 또는 양쪽 모두를 검출하는 동작일 수 있다. 일 실시예에서, 판독 게이트 전압이 게이트(108)에 인가되는 동시에 양(positive) 판독 전압이 제 2 전극 영역(132)에 인가되는 동안에 판독 전류가 검출될 수 있다. 다른 실시예에서는, 판독 게이트 전압이 게이트(108)에 인가되는 동시에 음(negative) 판독 전압이 제 2 전극 영역(132)에 인가되는 동안에 판독 전류가 검출될 수 있다. 일 실시예에서, 판독 동작이 비-파괴적이고 메모리 스택(140)에 대해 미미한 변화를 유발함으로써, 제 1, 제 2 및 제 3 판독 동작들이 즉시 연속(immediate succession)으로 수행되는 경우에, 제 3 판독 동작은 제 1 판독 동작에 비해 실질적으로 동일한 판독 전압, 판독 전류 또는 양쪽 모두를 산출하도록 할 수 있다. 다른 실시예에서는, 판독 동작이 파괴적이고 메모리 스택(140)에 대해 상당한 변화를 유발함으로써, 제 1, 제 2 및 제 3 판독 동작들이 즉시 연속으로 수행되는 경우에, 제 3 판독 동작은 제 1 판독 동작에 비해 실질적으로 동일한 판독 전압, 판독 전류 또는 양쪽 모두를 산출하도록 할 수 있다.
기입 동작(write operation)은 메모리 스택(140)에 대해 상당한 변화를 유발함으로써 기입 동작 수행 이후에 수행되는 후속 판독 동작이 그 기입 동작 이전에 수행된 판독 동작에 비해 판독 전압, 판독 전류 또는 양쪽 모두를 상당히 산출하도록 하는 동작일 수 있다. 일 실시예에서, 기입 동작은 판독 전압 극성과 동일한 전압 극성을 갖는, 제 2 전극 영역(132) 상의 기입 전압으로 수행될 수 있다. 다른 실시예에서, 기입 동작은 판독 전압 극성과 다른 전압 극성을 갖는, 제 2 전극 영역(132) 상의 기입 전압으로 수행될 수 있다. 일 실시예에서, 기입 동작의 결과는 더 높은 후속의 판독 전류, 판독 전압 또는 양쪽 모두일 수 있다. 다른 실시예에서, 기입 동작의 결과는 더 낮은 후속의 판독 전류, 판독 전압 또는 양쪽 모두일 수 있다.
소거 동작(erase operation)은 기입 동작에 비해 판독 전류, 판독 전압 또는 양쪽 모두에서의 실질적으로 반대되는 변화를 유발하는 동작일 수 있다. 일 실시예에서, 소거 동작은 판독 전압 극성과 동일한 전압 극성을 갖는, 제 2 전극 영역(132) 상의 소거 전압으로 수행될 수 있다. 다른 실시예에서는, 소거 동작이 판독 전압 극성과 반대되는 전압 극성을 갖는, 제 2 전극 영역(132) 상의 소거 전압으로 수행될 수도 있다. 일 실시예에서, 소거 동작의 결과는 더 높은 후속의 판독 전류, 판독 전압 또는 양쪽 모두일 수 있다. 다른 실시예에서는, 소거 동작의 결과가 더 낮은 후속의 판독 전류, 판독 전압 또는 양쪽 모두일 수 있다.
도 2a는 고립형 메모리 스택(158)의 예시적 실시예를 나타낸다. 고립형 메모리 스택(158)은 제 1 전극 영역(142), 제 1 유전체 배리어 영역(146), 제 2 유전체 배리어 영역(150) 및 제 2 전극 영역(154)을 포함한다. 다른 실시예들에서, 제 1 유전체 배리어 영역(146)은 제 1 메모리 배리어 영역으로 지칭될 수도 있다. 이와 유사하게, 제 2 유전체 배리어 영역(150)은 제 2 메모리 배리어 영역으로 지칭될 수도 있다.
도 2a를 참조하면, 제 1 전극 영역(142)은 금속 원소를 포함할 수 있다. 일 실시예에서, 제 1 전극 영역(142)은 Ti, Ta, Pt, Ru, Ni, W, Al 및 Cu로 이루어지는 그룹 중에서 선택된 요소를 포함할 수 있다. 다른 실시예에서, 제 1 전극 영역(142)은 금속 산화물 또는 금속 질화물, 예컨대 TiN, TaN, WO, SrRuO 등을 포함할 수 있다. 금속 산화물들과 금속 질화물들은 소정 조성을 가질 수 있다는 것이 이해될 것이다. 다른 실시예에서, 제 1 전극 영역(142)은 도핑된 반도체, 예컨대 고농도로 도핑된 Si 또는 Ge를 포함할 수 있다.
소정 실시예에서, 제 1 전극 영역(142)에 대한 재료 선택은 재료의 일 함수(work function) 또는 유효 일 함수에 기초하여 이루어질 수 있다. 당업자라면 금속 재료에 있어서, 더욱 실용적인 파라미터는 진공 에너지 레벨에 관해 측정된 일 함수가 아닌, 측정되는 시스템 특유의 명백한 일 함수인, 유효 일 함수일 수 있다는 것을 인식할 것이다. 일 실시예에서, 제 1 전극 영역(142)은 그것의 일 함수 또는 유효 일 함수가 2.7 eV(전자-볼트) 내지 3.5 eV의 범위에 있는 금속을 포함할 수 있다. 다른 실시예에서, 제 1 전극 영역(142)은 그것의 일 함수 또는 유효 일 함수가 3.5 eV 내지 4.3 eV의 범위에 있는 금속을 포함할 수 있다. 또 다른 실시예에서, 제 1 전극 영역(142)은 그것의 일 함수 또는 유효 일 함수가 2.7 eV 내지 4.3 eV의 범위에 있는 금속을 포함할 수 있다.
도 2a는 제 1 전극 영역(142) 상의 제 1 유전체 배리어 영역(146)을 나타낸다. 제 1 유전체 배리어 영역(146)은 제 1 두께를 갖는다. 일 실시예에서, 제 1 두께는 0.5-2 nm일 수 있다. 다른 실시예에서, 제 1 두께는 2-5 nm일 수 있다. 다른 실시예에서, 제 1 두께는 5-10 nm일 수 있다. 또 다른 실시예에서, 제 1 두께는 0.5-10 nm일 수 있다.
몇몇 실시예들에서는 제 1 유전체 배리어 영역(146)이 실질적으로 스무드(smooth)하고/하거나 실질적으로 평면형일 수 있다는 것이 이해될 것이다. 다른 실시예들에서는, 제 1 유전체 배리어 영역(146)이 실질적으로 스무드하지 않고/않거나 실질적으로 평면형이 아닐 수도 있다. 따라서, 제 1 유전체 배리어 영역(146)의 제 1 두께는 단일 값이 아닐 수도 있다. 일 실시예에서, 제 1 두께는 제 1 유전체 배리어 영역(146)에 걸친 복수 측정값들의 평균 두께일 수 있다. 다른 실시예에서는, 제 1 두께가 제 1 유전체 배리어 영역(146)에 걸친 복수 측정값들의 최소 두께일 수도 있다. 다른 실시예에서는, 제 1 두께가 제 1 유전체 배리어 영역(146)에 걸친 복수 측정값들의 최대 두께일 수도 있다. 또 다른 실시예에서는, 제 1 두께가 제 1 유전체 배리어 영역(146)에 걸친 적어도 하나의 위치에 걸쳐 측정된 두께일 수 있다.
제 1 유전체 배리어 영역(146)은 제 1 유전체 상수를 갖는다. 일 실시예에서, 제 1 유전체 상수는 3-7일 수 있다. 다른 실시예에서는, 제 1 유전체 상수가 7-10일 수 있다. 또 다른 실시예에서는, 제 1 유전체 상수가 3-10일 수 있다.
제 1 유전체 배리어 영역(146)은 제 1 유전체 배리어 영역(146)과 제 1 전극 영역(142) 사이의 제 1 배리어 높이에 의해 더 특징지어질 수 있다. 일 실시예에서, 제 1 배리어 높이는 0.5 eV와 2.0 eV 사이에 존재한다. 다른 실시예에서, 제 1 배리어 높이는 2.0 eV와 3.0 eV 사이에 존재한다. 다른 실시예에서, 제 1 배리어 높이는 3.0 eV와 4 eV 사이에 존재한다. 또 다른 실시예에서, 제 1 배리어 높이는 0.5 eV와 4 eV 사이에 존재한다.
제 1 유전체 배리어 영역(146)은 제 1 배리어 재료를 포함한다. 일 실시예에서, 제 1 유전체 배리어 영역(146)은 Si, Al, Mg, La, Gd, Dy, Pd 또는 Sc의 단일의 금속 산화물, 단일의 금속 질화물 또는 단일의 금속 산질화물에 기초한 유전체를 포함할 수 있다. 예를 들어, 단일의 금속 산화물은 Si02 또는 Al203일 수 있다. 다른 실시예에서, 제 1 유전체 배리어 영역(146)은 Si, Al, Hf, Zr, Mg, La, Y, Gd, Dy, Pd 및 Sc로 이루어진 그룹 중에서 선택된 금속을 함유하는 복수의 금속 산화물, 복수의 금속 질화물 또는 복수의 금속 산질화물에 기초한 유전체를 포함할 수 있다. 예를 들어, 복수의 금속 산화물은 HfSi04 또는 LaAlO3일 수 있다.
용어 "화학양론적(stoichiometric)"은 일반적인 조건하에서의 안정한 재료 조성물을 나타내는 것이라는 것이 이해될 것이다. 예를 들어, 당업자라면 화학양론적 실리콘 산화물은 금속 대 산소 비율이 실질적으로 2에 근접하는 Si02가 될 것이라는 것을 이해할 것이다. 이와 유사하게, 용어 "부-화학양론적(sub-stoichiometric)"은 화학양론적 조성로부터 실질적으로 벗어난 재료 조성물을 나타낸다. 예를 들어, 부-화학양론적 실리콘 산화물은 x가 화학양론 값 2보다 상당히 적은 SiOx가 될 것이라는 것을 이해할 것이다. 이와 유사하게, 부-화학양론적 복수의 실리콘 및 하프늄 산화물은 x가 화학양론 값 4보다 상당히 적은 HfSiOx가 될 것이다.
도 2b는 제 1 유전체 배리어 영역(146)이, 그 조성이 화학양론적 조성으로부터 10 내지 30%만큼 벗어난 유전체를 구비한 제 1 유전체 서브-영역(148)을 포함하는 예시적 실시예를 나타낸다. 다른 실시예에서, 제 1 유전체 배리어 영역(146)은 그 조성이 화학양론적 조성으로부터 30 내지 50%만큼 벗어난 유전체를 구비한 제 1 유전체 서브-영역(148)을 포함할 수 있다. 다른 실시예에서, 제 1 유전체 배리어 영역(146)은 그 조성이 화학양론적 조성으로부터 50 내지 70%만큼 벗어난 유전체를 구비한 제 1 유전체 서브-영역(148)을 포함할 수 있다. 또 다른 실시예에서, 제 1 유전체 배리어 영역(146)은 그 조성이 화학양론적 조성으로부터 10 내지 70%만큼 벗어난 유전체를 구비한 제 1 유전체 서브-영역(148)을 포함할 수 있다. 도 2b의 실시예에서, 제 1 유전체 서브-영역(148)은 제 1 유전체 배리어 영역(146)의 하부 부분에 위치되어 있지만, 다른 실시예들에서는 제 1 유전체 배리어 영역(146) 내의 임의 부분에 위치되는 제 1 유전체 서브-영역(148)을 구비할 수도 있다는 것이 이해될 것이다.
일 실시예에서, 제 1 유전체 배리어 영역(146)의 조성은 그것의 두께에 걸쳐 10 내지 30%만큼 연속적으로 달라지도록 구배(graded)될 수 있다. 다른 실시예에서, 제 1 유전체 배리어 영역(146)의 조성은 그것의 두께에 걸쳐 30 내지 50%만큼 연속적으로 달라지도록 구배될 수 있다. 일 실시예에서, 제 1 유전체 배리어 영역(146)의 조성은 그것의 두께에 걸쳐 50 내지 70%만큼 연속적으로 달라지도록 구배될 수 있다. 또 다른 실시예에서, 제 1 유전체 배리어 영역(146)의 조성은 그것의 두께에 걸쳐 10 내지 70%만큼 연속적으로 달라지도록 구배될 수 있다.
일 실시예에서, 제 1 유전체 배리어 영역(146)은 제 1 전극 영역(142)과 직접 접촉될 수 있다. 다른 실시예에서, 제 1 유전체 배리어 영역(146)은 제 1 전극 영역(142) 또는 제 1 유전체 배리어 영역(146)을 구성하는 원소들과 상이한 적어도 하나의 원소를 포함하는 하나 이상의 계면층들(interfacial layers)에 의해 분리될 수 있다.
도 2a는 또한 제 1 전극 영역(142) 상의 제 2 유전체 배리어 영역(150)을 나타내고 있다. 제 2 유전체 배리어 영역(150)은 제 1 유전체 배리어 영역(146)의 제 1 두께와 상이한 제 2 두께를 구비한다. 일 실시예에서, 제 2 두께는 2-5 nm일 수 있다. 다른 실시예에서, 제 2 두께는 5-10 nm일 수 있다. 또 다른 실시예에서, 제 2 두께는 10-20 nm일 수 있다. 일 실시예에서, 제 2 유전체 배리어 영역(150)의 제 2 두께는 제 1 유전체 배리어 영역(146)의 제 1 두께보다 클 수 있다.
몇몇 실시예들에서는 제 2 유전체 배리어 영역(150)이 실질적으로 스무드(smooth)하고/하거나 실질적으로 평면형일 수 있다는 것이 이해될 것이다. 다른 실시예들에서는, 제 2 유전체 배리어 영역(150)이 실질적으로 스무드하지 않고/않거나 실질적으로 평면형이 아닐 수도 있다. 따라서, 제 2 유전체 배리어 영역(150)의 제 2 두께는 단일 값이 아닐 수도 있다. 일 실시예에서, 제 2 두께는 제 2 유전체 배리어 영역(150)에 걸친 복수 측정값들의 평균 두께일 수 있다. 다른 실시예에서는, 제 2 두께가 제 2 유전체 배리어 영역(150)에 걸친 복수 측정값들의 최소 두께일 수도 있다. 다른 실시예에서는, 제 2 두께가 제 2 유전체 배리어 영역(150)에 걸친 복수 측정값들의 최대 두께일 수도 있다. 또 다른 실시예에서는, 제 2 두께가 제 2 유전체 배리어 영역(150)에 걸친 적어도 하나의 위치에 걸쳐 측정된 두께일 수 있다.
제 2 유전체 배리어 영역(150)은 제 1 유전체 배리어 영역(146)의 제 2 유전체 상수와 상이한 제 2 유전체 상수를 갖는다. 일 실시예에서, 제 2 유전체 상수는 7 내지 20일 수 있다. 다른 실시예에서는, 제 2 유전체 상수가 20 내지 100일 수 있다. 다른 실시예에서는, 제 2 유전체 상수가 100 내지 3000일 수 있다. 또 다른 실시예에서는, 제 2 유전체 상수가 100 내지 3000일 수 있다.
일 실시예에서, 제 2 배리어 영역(150)의 제 2 유전체 상수는 제 1 유전체 배리어 영역(146)의 제 1 유전체 상수보다 2 내지 5배 더 높다. 다른 실시예에서는, 제 2 배리어 영역(150)의 제 2 유전체 상수가 제 1 유전체 배리어 영역(146)의 제 1 유전체 상수보다 5 내지 20배 더 높다. 다른 실시예에서는, 제 2 배리어 영역(150)의 제 2 유전체 상수가 제 1 유전체 배리어 영역(146)의 제 1 유전체 상수보다 20 내지 1000배 더 높다. 또 다른 실시예에서는, 제 2 배리어 영역(150)의 제 2 유전체 상수가 제 1 유전체 배리어 영역(146)의 제 1 유전체 상수보다 2 내지 1000배 더 높다.
제 2 유전체 배리어 영역(150)은 제 2 유전체 배리어 영역(150)과 제 1 전극 영역(142) 사이의 제 2 배리어 높이에 의해 더 특징지어질 수 있다. 일 실시예에서, 제 2 배리어 높이는 0 eV와 0.5 eV 사이에 존재한다. 다른 실시예에서, 제 2 배리어 높이는 0.5 eV와 1.5 eV 사이에 존재한다. 다른 실시예에서, 제 2 배리어 높이는 1.5 eV와 3 eV 사이에 존재한다. 또 다른 실시예에서, 제 2 배리어 높이는 0 eV와 3 eV 사이에 존재한다.
일 실시예에서, 제 2 배리어 영역(150)과 제 1 전극 영역(142) 사이의 제 2 배리어 높이는 제 1 배리어 영역(146)과 제 1 전극 영역(142) 사이의 제 1 배리어 높이보다 0 eV 내지 1 eV만큼 더 낮다. 다른 실시예에서, 제 2 배리어 영역(150)과 제 1 전극 영역(142) 사이의 제 2 배리어 높이는 제 1 배리어 영역(146)과 제 1 전극 영역(142) 사이의 제 1 배리어 높이보다 1 eV 내지 2 eV만큼 더 낮다. 다른 실시예에서, 제 2 배리어 영역(150)과 제 1 전극 영역(142) 사이의 제 2 배리어 높이는 제 1 배리어 영역(146)과 제 1 전극 영역(142) 사이의 제 1 배리어 높이보다 2 eV 내지 3 eV만큼 더 낮다. 또 다른 실시예에서, 제 2 배리어 영역(150)과 제 1 전극 영역(142) 사이의 제 2 배리어 높이는 제 1 배리어 영역(146)과 제 1 전극 영역(142) 사이의 제 1 배리어 높이보다 0 eV 내지 3 eV만큼 더 낮다.
제 2 유전체 배리어 영역(150)은 제 2 배리어 재료를 포함한다. 일 실시예에서, 제 2 유전체 배리어 영역(150)은 W, Ni, Mo, Cu, Ti, Ta, Hf 또는 Zr의 단일의 금속 산화물, 단일의 금속 질화물 또는 단일의 금속 산질화물을 기초로 하는 유전체를 포함할 수 있다. 다른 실시예에서, 제 2 유전체 배리어 영역(150)은 W, Ni, Mo, Cu, Ti, Ta, Hf, Sr, Ba, Pr, Ca 및 Mn으로 이루어지는 그룹 중에서 선택된 금속들을 함유하는 복수의 금속 산화물, 복수의 금속 질화물 또는 복수의 금속 산질화물을 기초로 하는 유전체를 포함할 수 있다. 예를 들어, 복수의 금속 산화물들은 SrTiOx, BaTiOx 또는 PrCaMnOx일 수 있으며, 여기서 x는 완전한 화학양론을 달성하는 데 필요한 값까지의 임의 값일 수 있다. 일 실시예에서, 제 2 유전체 배리어 영역(150)은 제 1 유전체 배리어 영역(146)을 구성하는 원소들과 상이한 적어도 하나의 원소를 포함하는 금속일 수 있다.
도 2c는 그 조성이 화학양론적 조성으로부터 10 내지 30%만큼 벗어난 유전체를 구비한 제 2 유전체 서브-영역(152)을 제 2 유전체 배리어 영역(150)이 포함하는 예시적 실시예를 나타낸다. 다른 실시예에서, 제 2 유전체 배리어 영역(150)은 그 조성이 화학양론적 조성으로부터 10 내지 30%만큼 벗어난 유전체를 구비하는 제 2 유전체 서브-영역(152)을 포함할 수 있다. 다른 실시예에서, 제 2 유전체 배리어 영역(150)은 그 조성이 화학양론적 조성으로부터 30 내지 50%만큼 벗어난 유전체를 구비하는 제 2 유전체 서브-영역(152)을 포함할 수 있다. 다른 실시예에서, 제 2 유전체 배리어 영역(150)은 그 조성이 화학양론적 조성으로부터 50 내지 70%만큼 벗어난 유전체를 구비하는 제 2 유전체 서브-영역(152)을 포함할 수 있다. 또 다른 실시예에서, 제 2 유전체 배리어 영역(150)은 그 조성이 화학양론적 조성으로부터 10 내지 70%만큼 벗어난 유전체를 구비하는 제 2 유전체 서브-영역(152)을 포함할 수 있다. 도 2c의 실시예에서, 제 2 유전체 서브-영역(152)은 제 2 유전체 배리어 영역(150)의 하부 부분에 위치되어 있지만, 다른 실시예들에서는 제 2 유전체 배리어 영역(150) 내의 임의 부분에 위치되는 제 2 유전체 서브-영역(152)을 구비할 수도 있다는 것이 이해될 것이다.
일 실시예에서, 제 2 유전체 배리어 영역(150)의 조성은 그것의 두께에 걸쳐 10 내지 30%만큼 연속적으로 달라지도록 구배(graded)될 수 있다. 다른 실시예에서, 제 2 유전체 배리어 영역(150)의 조성은 그것의 두께에 걸쳐 30 내지 50%만큼 연속적으로 달라지도록 구배될 수 있다. 일 실시예에서, 제 2 유전체 배리어 영역(150)의 조성은 그것의 두께에 걸쳐 50 내지 70%만큼 연속적으로 달라지도록 구배될 수 있다. 또 다른 실시예에서, 제 2 유전체 배리어 영역(150)의 조성은 그것의 두께에 걸쳐 10 내지 70%만큼 연속적으로 달라지도록 구배될 수 있다.
일 실시예에서, 제 2 유전체 배리어 영역(150)은 제 1 유전체 배리어 영역(146)과 직접 접촉될 수 있다. 다른 실시예에서, 제 2 유전체 배리어 영역(150)은 제 1 전극 영역(142) 또는 제 2 유전체 배리어 영역(150)을 구성하는 원소들과 상이한 적어도 하나의 원소를 포함하는 하나 이상의 계면층들에 의해 제 1 유전체 배리어 영역(142)으로부터 분리될 수 있다.
도 2a를 참조하면, 제 2 전극 영역(154)은 금속 원소를 포함할 수 있다. 일 실시예에서, 제 2 전극 영역(154)은 Ti, Ta, Pt, Ru, Ni, W, Al 및 Cu로 이루어진 그룹 중에서 선택된 요소를 포함할 수 있다. 다른 실시예에서, 제 2 전극 영역(154)은 금속 산화물 또는 금속 질화물, 예컨대 TiN, TaN, WO, SrRuO 등을 포함할 수 있다. 금속 산화물들과 금속 질화물들은 소정 조성을 가질 수 있다는 것이 이해될 것이다. 다른 실시예에서, 제 2 전극 영역(154)은 도핑된 반도체, 예컨대 고농도로 도핑된 Si 또는 Ge를 포함할 수 있다. 일 실시예에서, 제 2 전극 영역(154)은 제 1 전극 영역(142)이 함유하지 않은 적어도 하나의 원소를 함유할 수 있다. 다른 실시예에서, 제 2 전극 영역(154)은 제 1 전극 영역(142)과 동일한 원소들을 포함한다.
소정 실시예에서, 제 2 전극 영역(154)에 대한 재료 선택은 그 재료의 일 함수 또는 유효 일 함수를 기초로 하여 이루어질 수 있다. 당업자라면 금속 재료에 있어서, 더욱 실용적인 파라미터는 진공 에너지 레벨에 관해 측정된 일 함수가 아닌, 측정되는 시스템 특유의 명백한 일 함수일 수 있는, 유효 일 함수일 수 있다는 것을 인식할 것이다. 일 실시예에서, 제 2 전극 영역(154)은 그것의 일 함수 또는 유효 일 함수가 2.7 eV 내지 3.5 eV의 범위에 있는 금속을 포함할 수 있다. 다른 실시예에서, 제 2 전극 영역(154)은 그것의 일 함수 또는 유효 일 함수가 3.5 eV 내지 4.3 eV의 범위에 있는 금속을 포함할 수 있다. 또 다른 실시예에서, 제 2 전극 영역(154)은 그것의 일 함수 또는 유효 일 함수가 2.7 eV 내지 4.3 eV의 범위에 있는 금속을 포함할 수 있다.
일 실시예에서, 제 2 전극 영역(154)은 제 2 유전체 배리어 영역(150)과 직접 접촉할 수 있다. 다른 실시예에서, 제 2 전극 영역(154)은 제 2 전극 영역(154) 또는 제 2 유전체 배리어 영역(150)을 구성하는 원소들과 상이한 적어도 하나의 원소를 포함하는 하나 이상의 계면층들에 의해 분리될 수 있다.
도 3은 고립형 메모리 스택(180)의 예시적 실시예를 나타낸다. 제 1 전극 영역(160), 제 1 유전체 배리어 영역(164), 제 2 유전체 배리어 영역(168) 및 제 2 전극 영역(176)은 고립형 메모리 스택(158)에 관해 도 2a를 참조하여 설명한, 각각의 제 1 전극 영역(142), 제 1 유전체 배리어 영역(146), 제 2 유전체 배리어 영역(150) 및 제 2 전극 영역(154)과 실질적으로 동일한 조성, 구조 및 특성에 의해 특징지어질 수 있다.
도 3을 참조하면, 고립형 메모리 스택(180)은 제 2 유전체 배리어 영역(168)과 제 2 전극 영역(176) 사이의 제 3 유전체 배리어 영역(172)을 더 포함한다. 다른 실시예들에서, 제 3 유전체 배리어 영역(172)은 제 3 메모리 배리어 영역으로 지칭될 수 있다.
제 3 유전체 배리어 영역(172)은 제 3 두께 및 제 3 유전체 상수를 갖는다. 일 실시예에서, 제 3 두께는 0.5-2 nm일 수 있다. 다른 실시예에서, 제 3 두께는 2-5 nm일 수 있다. 다른 실시예에서, 제 3 두께는 5-10 nm일 수 있다. 또 다른 실시예에서, 제 3 두께는 0.5-10 nm일 수 있다.
몇몇 실시예들에서는 제 3 유전체 배리어 영역(172)이 실질적으로 스무드하고/하거나 실질적으로 평면형일 수 있다는 것이 이해될 것이다. 다른 실시예들에서는, 제 3 유전체 배리어 영역(172)이 실질적으로 스무드하지 않고/않거나 실질적으로 평면형이 아닐 수도 있다. 따라서, 제 3 유전체 배리어 영역(172)의 제 3 두께는 단일 값이 아닐 수도 있다. 일 실시예에서, 제 3 두께는 제 3 유전체 배리어 영역(172)에 걸친 복수 측정값들의 평균 두께일 수 있다. 다른 실시예에서는, 제 3 두께가 제 3 유전체 배리어 영역(172)에 걸친 복수 측정값들의 최소 두께일 수도 있다. 다른 실시예에서는, 제 3 두께가 제 3 유전체 배리어 영역(172)에 걸친 복수 측정값들의 최대 두께일 수도 있다. 또 다른 실시예에서는, 제 3 두께가 제 3 유전체 배리어 영역(172)에 걸친 적어도 하나의 위치에 걸쳐 측정되는 두께일 수 있다.
일 실시예에서, 제 3 유전체 상수는 3-7일 수 있다. 다른 실시예에서, 제 3 유전체 상수는 7-10일 수 있다. 일 실시예에서, 제 3 유전체 배리어 영역(172)의 제 3 두께 및/또는 제 3 유전체 상수는 제 1 유전체 배리어 영역(164)의 제 1 두께 및/또는 제 1 유전체 상수와 실질적으로 동일할 수 있다. 다른 실시예들에서, 제 3 두께 및/또는 제 3 유전체 상수는 제 1 두께 및/또는 제 1 유전체 상수와 실질적으로 상이할 수 있다.
제 3 유전체 배리어 영역(172)은 제 3 유전체 배리어 영역(172)과 제 1 전극 영역(160) 사이의 제 3 배리어 높이에 의해 더 특징지어진다. 배리어 높이는 유전체 재료의 전도 대역 에지(conduction band edge)와 금속 재료의 일 함수 또는 유효 일 함수 사이의 에너지 차이에 관한 일반적 의미를 나타낸다. 일 실시예에서, 제 3 배리어 높이는 0.5 eV와 2.0 eV 사이에 존재한다. 다른 실시예에서, 제 3 배리어 높이는 2.0 eV와 3.0 eV 사이에 존재한다. 다른 실시예에서, 제 3 배리어 높이는 3.0 eV와 4 eV 사이에 존재한다. 또 다른 실시예에서, 제 3 배리어 높이는 0.5 eV와 4 eV 사이에 존재한다.
일 실시예에서, 제 3 유전체 배리어 영역(172)과 제 1 전극 영역(160) 사이의 제 3 배리어 높이는 제 1 유전체 배리어 영역(164)과 제 1 전극 영역(160) 사이의 제 1 배리어 높이와 실질적으로 동일할 수 있다. 다른 실시예들에서, 제 3 배리어 높이는 제 1 배리어 높이와 실질적으로 상이할 수 있다.
제 3 유전체 배리어 영역(172)은 제 3 배리어 재료를 포함한다. 일 실시예에서, 제 3 유전체 배리어 영역(172)은 Si, Al, Mg, La, Gd, Dy, Pd 또는 Sc의 단일의 금속 산화물, 단일의 금속 질화물 또는 단일의 금속 산질화물을 기초로 하는 유전체를 포함할 수 있다. 예를 들어, 단일의 금속 산화물은 Si02 또는 Al203일 수 있다. 다른 실시예에서, 제 3 유전체 배리어 영역(172)은 Si, Al, Hf, Zr, Mg, La, Y, Gd, Dy, Pd 및 Sc로 이루어지는 그룹 중에서 선택된 금속들을 함유하는 복수의 금속 산화물, 복수의 금속 질화물 또는 복수의 금속 산질화물을 기초로 하는 유전체를 포함할 수 있다. 예를 들어, 복수의 금속 산화물은 HfSi04 또는 LaAlO3일 수 있다.
일 실시예에서, 제 3 유전체 배리어 영역(172)은 제 1 유전체 배리어 영역(164)을 구성하는 것과 실질적으로 동일한 유전체 재료를 포함할 수 있다. 다른 실시예들에서, 제 3 유전체 배리어 영역(172)은 제 1 유전체 배리어 영역(164)을 구성하는 것과 실질적으로 상이한 유전체 재료를 포함할 수 있다. 또 다른 실시예에서, 제 3 유전체 배리어 영역(172)은 제 1 유전체 배리어 영역(164)을 구성하는 것과 실질적으로 동일한 유전체 재료로 구성된다.
일 실시예에서, 제 3 유전체 배리어 영역(172)은 그 조성이 화학양론적 조성으로부터 10 내지 30%만큼 벗어난 유전체를 포함하는 제 3 유전체 서브-영역(미도시)을 포함할 수 있다. 다른 실시예에서, 제 3 유전체 배리어 영역(172)은 그 조성이 화학양론적 조성으로부터 30 내지 50%만큼 벗어난 유전체를 포함하는 제 3 유전체 서브-영역(미도시)을 포함할 수 있다. 다른 실시예에서, 제 3 유전체 배리어 영역(150)은 그 조성이 화학양론적 조성으로부터 50 내지 70%만큼 벗어난 유전체를 포함하는 제 3 유전체 서브-영역(미도시)을 포함할 수 있다. 또 다른 실시예에서, 제 3 유전체 배리어 영역(150)은 그 조성이 화학양론적 조성으로부터 10 내지 70%만큼 벗어난 유전체를 포함하는 제 3 유전체 서브-영역(미도시)을 포함할 수 있다.
일 실시예에서, 제 3 유전체 배리어 영역(172)의 조성은 그 조성이 두께에 걸쳐 10 내지 30%만큼 연속적으로 달라지도록 구배될 수 있다. 다른 실시예에서, 제 3 유전체 배리어 영역(172)의 조성은 그 조성이 두께에 걸쳐 30 내지 50%만큼 연속적으로 달라지도록 구배될 수 있다. 일 실시예에서, 제 3 유전체 배리어 영역(172)의 조성은 그 조성이 두께에 걸쳐 50 내지 70%만큼 연속적으로 달라지도록 구배될 수 있다. 또 다른 실시예에서, 제 3 유전체 배리어 영역(172)의 조성은 그 조성이 두께에 걸쳐 10 내지 70%만큼 연속적으로 달라지도록 구배될 수 있다.
일 실시예에서, 제 3 유전체 배리어 영역(172)은 제 2 유전체 배리어 영역(168)과 직접 접촉될 수 있다. 다른 실시예에서, 제 3 유전체 배리어 영역(172)은 제 3 유전체 배리어 영역(172) 또는 제 2 유전체 배리어 영역(168)을 구성하는 원소들과 상이한 적어도 하나의 원소를 포함하는 하나 이상의 계면층들에 의해 분리될 수 있다.
도 4a는 제 1 유전체 배리어 영역(208)과 제 2 유전체 배리어 영역(212)을 포함하며 제 1 전극 영역(204)에 대해 음 전압 바이어스가 인가되는 조건하에 있는 메모리 스택(200)의 개략적인 에너지-거리 도표를 도시하고 있다. 소정 전압 조건들 하에서, 메모리 스택(200)은 제 1 유전체 배리어 영역(208)을 통과하여 대부분 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다. 다른 전압 조건들 하에서, 메모리 스택(200)은 제 1 유전체 배리어 영역(208)을 통과하고 또한 제 2 유전체 배리어 영역(212)을 통과하여 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다.
도 4b는 제 1 유전체 배리어 영역(228)과 제 2 유전체 배리어 영역(232)을 포함하며 제 2 전극 영역(236)에 대해 음 전압 바이어스가 인가되는 조건하에 있는 메모리 스택(220)의 개략적인 에너지-거리 도표를 도시하고 있다. 소정 전압 조건들 하에서, 메모리 스택(220)은 제 2 유전체 배리어 영역(232)을 통과하고 또한 제 1 유전체 배리어 영역(228)을 통과하여 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다.
도 4a 및 도 4b를 참조하면, 일 실시예에서, 제 1 전극 영역(204)에 대해 인가되는 음 전압 바이어스 하에서 메모리 스택(200)을 통해 생성되는 전류의 크기는, 제 2 전극 영역(236)에 대해 인가되는 음 전압 바이어스 하에서 메모리 스택(200)과 동일한 컴포넌트들을 포함하는 메모리 스택(220)을 통해 생성되는 전류의 크기보다 실질적으로 더 크게 된다.
도 5a는 제 1 유전체 배리어 영역(248), 제 2 유전체 배리어 영역(252) 및 제 3 유전체 배리어 영역(256)을 포함하며 제 1 전극 영역(244)에 대해 음 전압 바이어스가 인가되는 조건하에 있는 메모리 스택(240)의 개략적인 에너지-거리 도표를 도시하고 있다. 소정 전압 조건들 하에서, 메모리 스택(240)은 제 1 유전체 배리어 영역(248)을 통과하여 대부분 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다. 다른 전압 조건들 하에서, 메모리 스택(240)은 제 1 유전체 배리어 영역(248), 제 2 유전체 배리어 영역(252)을 통과하고, 또한 제 3 유전체 배리어 영역(256)을 통과하여 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다. 또 다른 전압 조건들 하에서, 메모리 스택(240)은 제 1 유전체 배리어 영역(248)을 통과하고 또한 제 3 유전체 배리어 영역(256)을 통과하여 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다.
도 5b는 제 1 유전체 배리어 영역(278), 제 2 유전체 배리어 영역(282) 및 제 3 유전체 배리어 영역(286)을 포함하며 제 2 전극 영역(290)에 대해 음 전압 바이어스가 인가되는 조건하에 있는 메모리 스택(270)의 개략적인 에너지-거리 도표를 도시하고 있다. 소정 전압 조건들 하에서, 메모리 스택(270)은 제 3 유전체 배리어 영역(286)을 통과하여 대부분 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다. 다른 전압 조건들 하에서, 메모리 스택(270)은 제 3 유전체 배리어 영역(286), 제 2 유전체 배리어 영역(282)을 통과하고, 또한 제 1 유전체 배리어 영역(278)을 통과하여 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다. 또 다른 전압 조건들 하에서, 메모리 스택(270)은 제 3 유전체 배리어 영역(286)을 통과하고 또한 제 1 유전체 배리어 영역(278)을 통과하여 터널링하는 전자들에 의해 전류가 생성되는 상태를 야기할 수 있다.
도 5a 및 도 5b를 참조하면, 일 실시예에서, 제 1 전극 영역(244)에 대해 인가되는 음 전압 바이어스 하에서 메모리 스택(240)을 통하여 생성되는 전류의 크기는, 제 2 전극 영역(290)에 대해 인가되는 음 전압 바이어스 하에서 메모리 스택(240)과 동일한 컴포넌트들을 포함하는 메모리 스택(270)을 통하여 생성되는 전류의 크기와 실질적으로 유사하게 된다.
도 6 내지 도 9는 몇몇 실시예들에 따라 메모리 스택(158) 또는 메모리 스택(180)과 유사한 메모리 스택을 포함하는 반도체 디바이스를 제조하는 스텝들을 도시한 단면도들이다.
도 6을 참조하면, 게이트 유전체들(305 및 308), 트랜지스터 게이트들(306 및 307), 스페이서들(310, 312, 309 및 311), 드레인 영역들(302 및 304) 및 소스 영역(303)을 포함하는 복수의 트랜지스터들이, 도시된 바와 같이, 기판(300) 상에 형성될 수 있다. 여기서는, 사용될 수 있는 몇몇 타입의 트랜지스터들이 몇몇 특정 사항을 가지고서 기술되었지만, 다양한 다른 실시예들에서는, 광범위한 타입의 트랜지스터들 예컨대 플래너 트랜지스터들, 버티컬 트랜지스터들, 멀티게이트 트랜지스터들, 나노튜브 기반 트랜지스터들, 나노와이어 기반 트랜지스터들, 스핀 트랜스퍼 기반 트랜지스터들, 매립 채널 기반 트랜지스터들, 퀀텀 웰 기반 트랜지스터들 및 다른 재료와 구조에 기반하는 각종 다른 트랜지스터들이 사용될 수 있다는 것이 이해될 것이다.
아이솔레이션(301)이 기판(300) 상에 형성됨으로써 활성 영역을 규정할 수 있다. 아이솔레이션(301)은 HDPCVD(high-density plasma chemical vapor deposition), CVD(chemical vapor deposition), SOG(spin-on glass process)와 같은 방법들 또는 유사한 방법들에 의해 형성되는 산화물을 사용하는 STI(shallow trench isolation) 공정에 의해 형성될 수 있다. 다른 실시예들에서는 다른 타입의 아이솔레이션이 또한 사용될 수도 있다.
실리콘 이산화물을 포함하는 게이트 유전체들(305 및 308)은 열 산화(thermal oxidation), 산소 라디칼들(oxygen radicals), 인-시튜 증기 발생(in-situ steam generation) 또는 유사한 방법들을 사용함으로써 기판(300) 상에 형성될 수 있다. 다른 실시예들에서, 게이트 유전체들(305 및 308)은 또한 고-K 유전체 예컨대 Hf02, Zr02, HfSi04 등을 포함할 수 있다. 또 다른 실시예들에서는, 다른 타입의 재료들이 트랜지스터들에서의 전계 효과를 생성하는 데 사용될 수 있다.
n-타입 또는 p-타입일 수 있는, 트랜지스터 게이트들(306 및 307)이 게이트 유전체들(305 및 308) 상에 형성될 수 있다. 트랜지스터 게이트들(306 및 307)은 P 또는 As와 같은 n-타입 불순물로 도핑된 다결정 Si을 사용하여 형성된 n-타입 게이트들일 수 있다. 트랜지스터 게이트들(306 및 307)은 B와 같은 p-타입 불순물로 도핑된 다결정 Si을 사용하여 형성되는 p-타입 게이트들일 수 있다. 트랜지스터 게이트들(306 및 307)은 다결정 Si 증착 동안에 도핑된 인-시튜(in-situ)이거나 또는 이온 주입법을 사용하여 도핑된 엑스-시튜(ex-situ)일 수 있다. 레지스트 증착, 노광 및 레지스트 현상을 포함하는 포토리소그래피 스텝들이 사용되어 트랜지스터 게이트들(306 및 307)을 규정할 수 있다. 몇몇 실시예들에서, 트랜지스터 게이트들(306 및 307)은 실리사이드 층들, 예컨대 NiSi 및 CoSi를 포함할 수 있다. 다른 실시예들에서, 트랜지스터 게이트들(306 및 307)은 다른 재료들을 포함할 수 있다.
트랜지스터 게이트들(306 및 307)은 Hf, Zr, Ti, Ta 및 Al과 같은 금속들을 포함하는 n-타입 금속 게이트들일 수 있다. 트랜지스터 게이트들(306 및 307)은 Ru, Pd, Pt, Co, Ni, Ti, Ta, Al, W, C 및 Mo와 같은 금속들을 포함하는 p-타입 금속 게이트들일 수 있다. 다른 실시예들에서는, 다른 타입의 금속들이 트랜지스터 게이트들(306 및 307)을 위해 사용될 수 있다.
소스 영역(303)과 드레인 영역들(302 및 304)은 n-채널 트랜지스터들을 위한 n-타입 도펀트들의 이온 주입 또는 p-채널 트랜지스터들을 위한 p-타입 도펀트들의 이온 주입에 의해 형성될 수 있다. 다른 실시예들에서, 소스 영역(303)과 드레인 영역들(302 및 304)은 트랜지스터 채널에 대한 압축 응력 또는 인장 응력을 전달하기 위한 Ge 또는 C와 같은 다른 불순물을 포함할 수 있다. 소스 영역(303)은 복수의 트랜지스터들 사이의 공통 소스를 형성할 수 있다. 소스 영역(303)과 드레인 영역들(302 및 304)을 형성하는 데 사용되는 이온 주입 스텝들은 트랜지스터 게이트들(306 및 307) 및 관련 희생 구조물들 예컨대 이온 주임 마스크들로서의 하드 마스크들(미도시) 및 포토레지스트 층들(미도시)을 사용하여 "셀프 얼라인(self-aligned)"될 수 있다. 이온 주입 스텝들은 또한 스페이서들(309, 310, 311 및 312)을 사용하여 "셀프 얼라인"될 수 있다.
제 1 층간 유전체(316)의 형성은 CVD, PECVD(plasma-enhanced vapor deposition), HDPCVD 또는 SOG와 같은 공정들을 사용하고, 이어서 후속 CMP(chemical mechanical planarization) 공정이 뒤따를 수 있는 예비 제 1 층간 유전체의 증착에 의해서 복수의 트랜지스터들 위에 개시될 수 있다. 예비 제 1 층간 유전체는 Si02를 포함할 수 있다. 예비 제 1 층간 유전체는 B 및/또는 P를 더 포함할 수 있다. 다른 실시예들에서는, 다른 층간 유전체 재료들 및 공정들이 사용될 수도 있다.
소스 콘택 구조(314) 및 드레인 콘택 구조들(310 및 312)은 콘택 식각 공정들이 수반되는 포토리소그래피를 사용하여 예비 제 1 층간 유전체를 통과하는 콘택홀들을 먼저 형성함으로써 형성될 수 있다. 콘택 식각 공정들은 F 또는 Cl을 포함하는 반응성 이온들 또는 중성자들을 사용하는 반응성 이온 식각 공정들을 사용하여 예비 제 1 층간 유전체를 통해 수행될 수 있다. 이에 따라 형성된 콘택홀들은 고농도로 도핑된 다결정 Si 또는 W와 같은 금속 등의 도전 재료가 제 1 콘택홀들에 및 그 위에 증착되는 콘택 필 스텝(contact fill step)에 의해 충진될 수 있다. 콘택 필 스텝은 CVD, PVD(physical vapor deposition) 또는 ALD(atomic layer deposition)을 사용하여 수행될 수 있다. 증착된 Si 또는 금속은 제 1 층간 유전체(316), 소스 콘택 구조(314) 및 드레인 콘택 구조들(310 및 312)을 노출하는 실질적으로 평탄한 표면을 노출시키기 위한 CMP 스텝을 더 거칠 수 있다. 다른 구조들, 재료들 및 공정들이 소스 콘택 구조(314) 및 드레인 콘택 구조들(310 및 312)을 형성하는 데 사용될 수 있다.
W, Al, Cu 또는 유사 금속을 포함하는 제 1 금속 라인 구조들(322, 324 및 326)이 제 1 층간 유전체(316), 소스 콘택 구조(314), 드레인 콘택 구조들(310 및 312)을 노출하는 표면 위에 형성될 수 있다. 일 실시에에서, 제 1 금속 라인 구조들(322, 324 및 326)은 감법 금속 공정에 의해 형성될 수 있다. 감법 금속 공정에서, 예비 제 1 금속층은 금속 증착 공정, 그 후의 포토리소그래피 스텝, 그 후의 금속 식각 스텝에 의해 형성될 수 있다. 금속 증착 공정은 CVD, PVD, ALD 또는 유사 방법들을 사용하여 수행될 수 있다. 금속 식각 공정들은 F 또는 Cl을 포함하는 반응성 이온들 또는 중성자들을 사용하는 반응성 이온 식각 공정을 사용하여 수행될 수 있다. 제 2 층간 유전체(320)는 CVD, PECVD, HDPCVD, SOG와 같은 공정들 또는 유사 방법을 사용하여 예비 제 2 층간 유전체를 먼저 증착함으로써 후속적으로 형성될 수 있다. 후속적인 CMP가 수행되어 예비 제 2 층간 유전체를 평탄화할 수 있다. 다른 실시예들에서, 제 1 금속 라인 구조들(322, 324 및 326)은 제 2 예비 층간 유전체 증착 이후에, 포토리소그래피 스텝, 층간 유전체 식각, 전기도금 스텝, 금속 CMP 스텝이 뒤따르는 Cu 다마신 금속화 공정에 의해 형성될 수 있다. 그 결과 생성된 표면은 제 1 금속 라인 구조들(322, 324 및 326)과 제 2 층간 유전체(320)를 노출하는 실질적으로 동일 평면인 표면이다. 다른 구조들, 재료들 및 방법들이 제 1 금속 라인 구조들(322, 324 및 326)을 형성하는 데 사용될 수 있다.
제 1 비아 구조들(330 및 332)은 CVD, PECVD, HDPCVD, SOG와 같은 공정들 또는 다른 유사 공정들을 사용하여 먼저 예비 제 3 층간 유전체를 증착함으로써 제 1 금속 라인 구조들(322, 324 및 326) 및 제 2 층간 유전체(320) 위에 형성될 수 있다. 후속 CMP가 이어질 수 있다. 예비 제 3 층간 유전체는 SiO2를 포함할 수 있다. 예비 제 3 층간 유전체는 C 또는 F를 더 포함할 수 있다. 다른 재료들 및 방법들이 예비 제 3 층간 유전체를 형성하는 데 사용될 수 있다.
제 1 비아 홀들이 식각 공정들을 수반하는 포토리소그래피를 사용하여 예비 제 3 층간 유전체를 통해 형성될 수 있다. 식각 공정들은 F 또는 Cl을 포함하는 반응성 이온들 또는 중성자들을 사용하는 반응성 이온 식각 공정들을 사용하여 예비 제 3 층간 유전체를 통해 수행될 수 있다. 이에 따라 형성된 제 1 비아 홀들은 Al 또는 W와 같은 도전 재료가 제 1 비아 홀들 내에 및 그 위에 증착되는 제 1 비아 필 스텝에 의해 충진될 수 있다. 일 실시예에서, 제 1 비아 필 스텝은 CVD, PVD(physical vapor deposition), ALD 또는 다른 유사 공정들을 사용하여 수행될 수 있다. 증착된 Al 또는 W는 제 3 층간 유전체(334) 및 제 1 비아 구조들(330 및 332)을 노출시키는 실질적으로 평탄한 표면을 노출시키기 위한 CMP 스텝을 더 거칠 수 있다. 다른 구조들, 재료들 및 방법들이 제 1 비아 구조들(330 및 332)을 형성하는 데 사용될 수 있다.
다른 실시예들에서, 제 1 비아 구조들(330 및 332)은 예비 제 3 층간 유전체 증착 이후에 포토리소그래피 스텝, 제 1 비아 식각, 전기도금 스텝, 금속 CMP 스텝이 이어지는 Cu 다마신 금속화 공정에 의해 형성될 수 있다. 그 결과 생성된 표면은 제 1 비아 구조들(330 및 332) 및 제 3 층간 유전체(334)를 노출하는 실질적으로 동일 평면인 표면이다. 다른 구조들, 재료들 및 방법들이 제 1 비아 구조들(330 및 332)을 형성하는 데 사용될 수 있다.
도 7을 참조하면, 예비 제 1 전극 영역(336), 예비 제 1 유전체 배리어 영역(338), 예비 제 2 유전체 배리어 영역(340) 및 예비 제 2 전극 영역(342)을 포함하는 예비 메모리 스택이 제 1 비아 구조들(330 및 332)과 제 3 층간 유전체(334)를 노출시키는 표면 상에 형성될 수 있다. 예비 제 1 전극 영역(336)은 CVD, PVD, ALD, 전기도금과 같은 증착 공정들 또는 다른 유사 공정들을 사용하여 형성될 수 있다. 다른 방법들이 예비 제 1 전극 영역(336)을 형성하는 데 사용될 수 있다.
일 실시예에서, 예비 제 1 유전체 배리어 영역(338)은 CVD, PVD, ALD와 같은 증착 공정들 또는 다른 유사 공정들을 사용하여 예비 제 1 전극 영역(336) 상에 형성될 수 있다. 제 1 유전체 배리어 영역(338)의 조성이 화학양론적 또는 부-화학양론적이 되도록 하기 위해 증착 조건이 제어될 수 있다. 예를 들어, 더 적은 산화 앰비언스(oxidizing ambience)로 증착을 수행함으로써, 부-화학양론적 산화물이 형성될 수 있다. 다른 실시예에서는, 복수의 금속 소스들을 사용하는 증착이 수행됨으로써 제 1 유전체 배리어 영역(338)이 복수의 금속 산화물을 포함하도록 할 수 있다. 예를 들어, Si을 포함하는 전구체 이외에 Hf을 포함하는 전구체를 사용하여 ALD 공정을 수행함으로써, HfSiO4와 같은 복수의 금속 산화물이 형성될 수 있다.
다른 실시예에서, 예비 제 1 유전체 배리어 영역(338)은 먼저 금속을 증착하고, 뒤이어서 산화, 질화 또는 산질화함으로써 형성될 수 있다. 예를 들어, Al 또는 Mg와 같은 금속이 CVD, PVD, ALD, 전기도금 또는 다른 유사 공정들을 사용하여 먼저 증착되고, 뒤이어 산화 환경이나 질화 환경에서 산화, 질화 또는 산질화함으로써 Al2O3, AlN, AlON, MgO, MgN 또는 MgON을 형성할 수 있다. 다른 실시예에서는, Hf와 Si와 같은 금속들의 조합이 CVD, PVD, ALD, 전기도금 또는 다른 유사 공정들을 사용하여 함께 증착됨으로써 HfSiO4를 형성할 수 있다. 산화 또는 질화 환경이 제어됨으로써 예비 제 1 유전체 배리어 영역(338)의 조성이 다양한 수준으로 부-화학양론적이게 할 수도 있다.
다른 실시예에서, 예비 제 1 유전체 배리어 영역(338)은 먼저 금속을 증착하고 뒤이어 산화물 또는 질화물을 증착함으로써 형성될 수 있다. 후속 열처리(thermal anneal)가 수행될 수도 있다. 예를 들어, Al 또는 Mg와 같은 금속이 CVD, PVD, ALD, 전기도금 또는 다른 유사 공정들을 사용하여 먼저 증착되고, 뒤이어 CVD, PVD, ALD 또는 다른 유사 공정들을 사용하여 Al203 또는 MgO이 증착됨으로써 그 조성이 화학양론적 조성으로부터 벗어나는 제 1 유전체 서브-영역(미도시)을 형성할 수 있다. 다른 실시예에서, 결과적으로 생성된 예비 제 1 유전체 배리어 영역(338)의 조성은 화학양론이 그것의 두께에 걸쳐 연속적으로 달라지도록 구배될 수 있다.
다른 실시예에서, 예비 제 1 유전체 배리어 영역(338)은 먼저 산화물 또는 질화물을 증착하고, 뒤이어 금속을 증착함으로써 형성될 수 있다. 후속 열처리가 수행될 수도 있다. 예를 들어, Al203 또는 MgO 등의 금속과 같은 산화물이 CVD, PVD, ALD과 같은 공정들 또는 다른 유사 공정들을 사용하여 먼저 형성되고, 뒤이어 CVD, PVD, ALD, 전기도금 또는 다른 유사 공정들을 사용하여 Al 또는 Mg와 같은 금속을 증착함으로써 그 조성이 화학양론적 조성으로부터 벗어나는 제 1 유전체 서브-영역(미도시)을 형성할 수 있다. 또 다른 실시예에서, 결과적으로 생성된 예비 제 1 유전체 배리어 영역(338)의 조성은 화학양론이 그것의 두께에 걸쳐 연속적으로 달라지도록 구배될 수 있다.
다양한 다른 실시예들에서는, 다른 재료들 및 방법들이 사용됨으로써 예비 제 1 유전체 배리어 영역(338)을 형성할 수 있다.
도 7을 다시 참조하면, 예비 제 2 유전체 배리어 영역(340)은 예비 제 1 유전체 배리어 영역(338)의 형성을 설명하기 위해 전술한 스텝들 중의 임의 스텝을 사용하여 예비 제 1 유전체 배리어 영역(338) 상에 형성될 수 있다. 또한, 예비 제 3 유전체 배리어 영역(미도시)은 예비 제 1 유전체 배리어 영역(338)의 형성을 설명하기 위해 전술한 스텝들 중의 임의 스텝을 사용하여 예비 제 2 유전체 배리어 영역(340) 상에 형성될 수 있다. 다른 재료들 및 방법들이 예비 제 2 유전체 배리어 영역(340) 및/또는 예비 제 3 유전체 배리어 영역을 형성하는 데 사용될 수 있다.
도 7을 다시 참조하면, 예비 제 2 전극 영역(342)은 CVD, PVD, ALD, 전기도금과 같은 증착 공정들 또는 다른 유사 공정들을 사용하여 형성될 수 있다. 후속적으로, 포토리소그래피 공정(미도시) 및 F 또는 Cl을 포함하는 반응성 이온들 또는 중성자들을 사용하는 후속 반응성 이온 식각 공정이 수행됨으로써 도 8에 나타낸 복수의 메모리 스택들(358 및 368)을 형성할 수 있다. 메모리 스택들(358 및 368)은 제 1 전극 영역들(350 및 360), 제 1 유전체 배리어 영역들(352 및 362), 제 2 유전체 배리어 영역들(354 및 364) 및 제 2 전극 영역들(356 및 366)을 포함한다. 제 4 층간 유전체(368)는 CVD, PECVD, HDPCVD, SOG와 같은 공정들 또는 다른 유사 공정들을 사용하여 메모리 스택들(358 및 368) 위에 유전체를 증착함으로써 후속적으로 형성될 수 있다. 후속 CMP가 이어짐으로써 메모리 스택들(358 및 368) 및 제 4 층간 유전체(368)를 노출시키는 실질적으로 평탄한 표면을 노출할 수 있다. 제 4 층간 유전체는 SiO2를 포함할 수 있다. 제 4 층간 유전체(368)는 C 또는 F를 더 포함할 수 있다. 다양한 다른 재료들, 구조들 및 방법들이 본 절에서 기술된 각종 구조들을 형성하는 데 사용될 수 있다.
도 9를 참조하면, 제 2 금속 라인 구조(370) 및 제 3 금속 라인 구조(376)가 메모리 스택들(358 및 368) 위에 형성될 수 있다. 제 2 금속 라인 구조(370) 및 제 3 금속 라인 구조(376)는 제 2 비아 구조(372)에 의해 연결될 수 있다. 제 2 금속 라인 구조(370) 및 제 3 금속 라인 구조(376)는 W, Al, Cu 또는 다른 유사 금속들을 포함할 수 있으며, 전술한 제 1 금속 라인 구조들(322, 324 및 326)을 형성하는 데 사용된 것과 실질적으로 동일한 공정 스텝들을 사용하여 형성될 수 있다. 제 2 비아 구조(372)는 W, Al, Cu 또는 다른 유사 금속들을 포함할 수 있으며, 제 1 비아 구조들(330 및 332)을 형성하는 데 사용된 것과 실질적으로 동일한 공정 스텝들을 사용하여 형성될 수 있다. 다양한 다른 재료들, 구조들 및 방법들이 본 절에서 기술된 각종 구조들을 형성하는 데 사용될 수 있다.
도 10은 "크로스-포인트" 구성의 메모리 스택(410)의 예시적 실시예를 도시한 탑-다운 뷰이다. 메모리 스택은 상단 인터커넥트(404)와 하단 인터커넥트(411)(여기서는 상단 인터커넥트(404)에 의해 탑-다운 뷰에서 가려져 있음) 사이에 존재한다. 상단 인터커넥트(404)는 표식(430)에 의해 도시되어 있는 횡방향과 같은 방향을 따라 연장될 수 있다. 하단 인터커넥트(411)는 표식(430)에 의해 도시되어 있는 열방향과 같은 방향을 따라 연장될 수 있다. 횡방향 및 열방향은 실질적으로 수직적이다. 상단 인터커넥트(404)와 하단 인터커넥트(411)는 W, Al, Cu 또는 유사 금속을 포함할 수 있으며, 도 9에 나타낸 제 1 금속 라인 구조들(322, 324 및 326)을 형성하는데 사용된 것과 실질적으로 동일한 공정 스텝들을 사용하여 형성될 수 있다. 메모리 스택(410)은 상단 인터커넥트(404) 및 하단 인터커넥트(411)에 전기적으로 결합될 수 있다. 복수의 메모리 스택들을 포함하는 메모리 배열(420)은 복수의 상단 인터커넥트들(401, 402, 403 및 404)과 복수의 하단 인터커넥트들(411, 412, 413 및 414) 사이에 복수의 메모리 스택들을 배치함으로써 형성될 수 있다.
도 11은 "크로스-포인트" 구성의 메모리 디바이스(480)의 단면도이다. 메모리 디바이스는 메모리 스택(470)을 포함한다. 메모리 스택(470)은 제 1 전극 영역(462), 제 1 유전체 배리어 영역(460), 제 2 유전체 배리어 영역(458) 및 제 2 전극 영역(456)을 포함한다. 메모리 스택(470)은 도 2a에서의 메모리 스택(140)의 예시적 실시예를 구성하는 것과 실질적으로 동일한 원소들을 포함한다. 메모리 디바이스는 상단 금속 인터커넥트(454) 및 하단 금속 인터커넥트(464)를 더 포함한다. 메모리 스택(470)은 상단 금속 인터커넥트(454) 및 하단 금속 인터커넥트(464)에 전기적으로 결합될 수 있다. 상단 금속 인터커넥트(454)는 제 1 수평 방향을 따라 연장될 수 있다. 하단 인터커넥트(464)는 제 2 수평 방향을 따라 연장될 수 있으며, 여기서 제 2 수평 방향은 제 1 수평 방향과 실질적으로 수직일 수 있다. 일 실시예에서는, 복수의 메모리 디바이스들(480 및 490)이 존재할 수 있다. 메모리 디바이스(480) 및 메모리 디바이스(490)는 스페이스(452)에 의해 분리될 수 있다. 스페이스(452)는 유전체를 포함할 수 있다. 스페이스(452)는 또한 공동(void)을 포함할 수도 있다.
도 12는 "크로스-포인트" 구성의 메모리 디바이스(530)의 단면도이다. 메모리 디바이스는 메모리 스택(520)을 포함한다. 메모리 스택(520)은 제 1 전극 영역(514), 제 1 유전체 배리어 영역(512), 제 2 유전체 배리어 영역(510), 제 3 유전체 배리어 영역(508) 및 제 2 전극 영역(506)을 포함한다. 메모리 스택(520)은 도 3에서의 메모리 스택(158)과 실질적으로 동일한 원소를 포함한다. 메모리 디바이스는 상단 금속 인터커넥트(504) 및 하단 금속 인터커넥트(514)를 더 포함한다. 메모리 스택(520)은 상단 인터커넥트(504) 및 하단 금속 인터커넥트(516)에 전기적으로 결합될 수 있다. 상단 인터커넥트(504)는 제 1 수평 방향을 따라 연장될 수 있다. 하단 인터커넥트(516)는 제 2 수평 방향을 따라 연장될 수 있으며, 여기서 제 2 수평 방향은 제 1 수평 방향과 실질적으로 수직일 수 있다. 일 실시예에서는, 복수의 메모리 디바이스들(530 및 540)이 존재할 수 있다. 메모리 디바이스(530) 및 메모리 디바이스(540)는 스페이스(502)에 의해 분리될 수 있다. 스페이스(502)는 유전체를 포함할 수 있다. 스페이스(502)는 또한 공동을 포함할 수도 있다.
도 11 및 도 12는 선택 디바이스들 없이 "크로스 포인트(cross point)" 구성으로 메모리 디바이스 실시예들을 나타내고 있지만, 다른 실시예들이 선택 디바이스들에 결합된 메모리 디바이스들을 가질 수도 있다는 것을 이해할 것이다. 일 실시예에서, 메모리 디바이스들은 트랜지스터들에 결합될 수 있다. 다른 실시예에서, 메모리 디바이스들은 다이오들에 결합될 수 있다. 또 다른 실시예에서, 메모리 디바이스들은 칼코겐화물-기반 스위치들에 결합될 수 있다.
도 11을 참조하면, 일 실시예에서, 메모리 디바이스들(480 및 490)은 제 1 전극 영역(462) 또는 제 2 전극 영역(456)을 통해 선택 디바이스들(미도시)에 직접 결합될 수 있다. 다른 실시예들에서, 메모리 디바이스들은 상단 금속 인터커넥트(454) 또는 하단 금속 인터커넥트(464)를 통해 선택 디바이스들(미도시)에 결합될 수 있다. 도 12를 참조하면, 일 실시예에서, 메모리 디바이스들(530 및 540)은 제 1 전극 영역(514)을 통해 또는 제 2 전극 영역(506)을 통해 선택 디바이스들(미도시)에 직접 결합될 수 있다. 다른 실시예들에서, 메모리 디바이스들은 상단 금속 인터커넥트(504) 또는 하단 금속 인터커넥트(516)를 통해 선택 디바이스들(미도시)에 결합될 수 있다.
도 11을 참조하면, 여기서 기술된 실시예들이 수직 배열로 메모리 디바이스들(480 및 490)을 도시하고 있지만, 다른 실시예들은 다른 배열을 가질 수도 있다는 것이 이해될 것이다. 일 실시예에서, 메모리 디바이스들(480 및 490)은 수평으로 배열될 수 있다. 예시적 실시예에서, 메모리 디바이스(480)는 좌측에서 우측으로 수평으로 배열되는 메모리 스택(470)을 포함할 수 있으며, 여기서 그 좌측에는 제 1 전극 영역(462), 제 1 전극 영역(462)의 우측에는 제 1 유전체 배리어 영역(460), 제 1 유전체 배리어 영역(460)의 우측에는 제 2 유전체 배리어 영역(458), 제 2 유전체 배리어 영역(458)의 우측에는 제 2 전극 영역(456)이 배열되도록 할 수 있다.
이와 유사하게, 도 12에 기술된 실시예들은 수직 배열의 메모리 디바이스들(530 및 540)을 예시하고 있지만, 다른 실시예들은 다른 배열을 가질 수도 있다. 일 실시예에서, 메모리 디바이스들(530 및 540)은 수평으로 배열될 수 있다. 예시적 실시예에서, 메모리 디바이스(530)는 좌측에서 우측으로 수평 배열되는 메모리 스택(520)을 포함할 수 있으며, 여기서 그 좌측에는 제 1 전극 영역(514), 제 1 전극 영역(514)의 우측에는 제 1 유전체 배리어 영역(512), 제 1 유전체 배리어 영역(512)의 우측에는 제 2 유전체 배리어 영역(510), 제 2 유전체 배리어 영역(510)의 우측에는 제 3 유전체 배리어 영역(508), 제 3 유전체 배리어 영역(508)의 우측에는 제 2 전극 영역(506)이 배열되도록 할 수 있다.
Claims (36)
- 상단 금속 인터커넥트와,
상기 상단 금속 인터커넥트에 실질적으로 수직으로 연장되는 하단 금속 인터커넥트와,
상기 상단 금속 인터커넥트와 상기 하단 금속 인터커넥트 사이의 제 1 유전체 배리어 영역 - 상기 제 1 유전체 배리어 영역은 제 1 두께를 갖고 또한 제 1 유전체 배리어 측벽을 구비함 - 과,
상기 상단 금속 인터커넥트와 상기 제 1 유전체 배리어 영역 사이의 제 2 유전체 배리어 영역 - 상기 제 2 유전체 배리어 영역은 상기 제 1 두께와 다른 제 2 두께를 갖고 또한 제 2 유전체 배리어 측벽을 구비함 - 과,
상기 제 1 유전체 배리어 측벽 및 상기 제 2 유전체 배리어 측벽에 인접하는 층간 유전체
를 포함하고,
상기 제 1 유전체 배리어 측벽 및 상기 제 2 유전체 배리어 측벽은 실질적으로 정렬되어 있고,
상기 층간 유전체는 Si 및 O를 포함하는
메모리 디바이스.
- 제 1 항에 있어서,
상기 상단 금속 인터커넥트 및 상기 하단 금속 인터커넥트 각각은 W, Al 또는 Cu 로 이루어지는 그룹 중에서 선택된 금속을 포함하는
메모리 디바이스.
- 제 2 항에 있어서,
상기 하단 금속 인터커넥트와 상기 제 1 유전체 배리어 영역 사이의 제 1 전극 영역을 더 포함하고,
상기 제 1 전극 영역은 상기 하단 금속 인터커넥트에 전기적으로 결합되어 있는
메모리 디바이스.
- 제 3 항에 있어서,
상기 제 2 유전체 배리어 영역과 상기 상단 금속 인터커넥트 사이의 제 2 전극 영역을 더 포함하고,
상기 제 2 전극 영역은 상기 상단 금속 인터커넥트에 전기적으로 결합되어 있는
메모리 디바이스.
- 제 3 항에 있어서,
상기 제 1 전극 영역은 Ti 또는 Ta를 포함하는
메모리 디바이스.
- 제 4 항에 있어서,
상기 제 2 전극 영역은 Ti 또는 Ta를 포함하는
메모리 디바이스.
- 제 1 항에 있어서,
상기 제 1 유전체 배리어 영역은 Si, Al, Mg, La, Gd, Dy, Pd 및 Sc로 이루어진 그룹 중에서 선택된 요소를 포함하는
메모리 디바이스.
- 제 1 항에 있어서,
상기 제 1 유전체 배리어 영역은 Al 또는 Mg를 포함하는
메모리 디바이스.
- 제 1 항에 있어서,
상기 제 2 유전체 배리어 영역은 W, Ni, Mo, Cu, Ti, Ta, Hf, Sr, Ba, Pr, Ca 및 Mn으로 이루어진 그룹 중에서 선택된 요소를 포함하는
메모리 디바이스.
- 제 1 항에 있어서,
상기 제 2 유전체 배리어 영역은 Hf 또는 Ti를 포함하는
메모리 디바이스.
- 제 7 항에 있어서,
상기 제 1 유전체 배리어 영역은 그 조성이 화학양론적 조성으로부터 30% 내지 50%만큼 벗어난 유전체를 포함하는 제 1 유전체 서브-영역을 포함하는
메모리 디바이스.
- 제 9 항에 있어서,
상기 제 2 유전체 배리어 영역은 그 조성이 화학양론적 조성으로부터 30% 내지 50%만큼 벗어난 유전체를 포함하는 제 2 유전체 서브-영역을 포함하는
메모리 디바이스.
- 제 9 항에 있어서,
상기 제 2 유전체 배리어 영역은 구배형 조성(graded composition)을 갖는
메모리 디바이스.
- 제 7 항에 있어서,
상기 제 1 두께는 0.5 nm 내지 2 nm인
메모리 디바이스.
- 제 9 항에 있어서,
상기 제 2 두께는 5 nm 내지 10 nm인
메모리 디바이스.
- 상단 금속 인터커넥트와,
하단 금속 인터커넥트와,
상기 상단 금속 인터커넥트와 상기 하단 금속 인터커넥트 사이의 제 1 유전체 배리어 영역 - 상기 제 1 유전체 배리어 영역은 제 1 두께, 제 1 유전체 상수 및 제 1 유전체 배리어 측벽을 가짐 - 과,
상기 상단 금속 인터커넥트와 상기 제 1 유전체 배리어 영역 사이의 제 2 유전체 배리어 영역 - 상기 제 2 유전체 배리어 영역은 상기 제 1 두께와 다른 제 2 두께, 상기 제 1 유전체 상수와 다른 제 2 유전체 상수 및 제 2 유전체 배리어 측벽을 가짐 - 과,
상기 상단 금속 인터커넥트와 상기 제 2 유전체 배리어 영역 사이의 제 3 유전체 배리어 영역 - 상기 제 3 유전체 배리어 영역은 상기 제 2 두께와 다른 제 3 두께, 상기 제 2 유전체 상수와 다른 제 3 유전체 상수 및 제 3 유전체 배리어 측벽을 가짐 - 과,
상기 제 1 유전체 배리어 측벽, 상기 제 2 유전체 배리어 측벽 및 상기 제 3 유전체 배리어 측벽에 인접하는 층간 유전체
를 포함하고,
상기 제 1 유전체 배리어 측벽, 상기 제 2 유전체 측벽 및 상기 제 3 유전체 측벽은 실질적으로 정렬되어 있고,
상기 층간 유전체는 Si와 O를 포함하는
메모리 디바이스.
- 제 16 항에 있어서,
상기 상단 금속 인터커넥트는 제 1 장축(major axis)을 갖고,
상기 하단 금속 인터커넥트는 제 2 장축을 가지며,
상기 제 2 장축은 상기 제 1 장축에 대해 실질적으로 수직으로 연장되는
메모리 디바이스.
- 제 17 항에 있어서,
상기 상단 금속 인터커넥트 및 상기 하단 금속 인터커넥트 각각은 W, Al 또는 Cu로 이루어진 그룹 중에서 선택된 금속을 포함하는
메모리 디바이스.
- 제 17 항에 있어서,
상기 하단 금속 인터커넥트와 상기 제 1 유전체 배리어 영역 사이의 제 1 전극 영역을 더 포함하고,
제 1 전극 영역은 상기 하단 금속 인터커넥트에 전기적으로 결합되어 있는
메모리 디바이스.
- 제 17 항에 있어서,
상기 제 3 유전체 배리어 영역과 상기 상단 금속 인터커넥트 사이의 제 2 전극 영역을 더 포함하고,
상기 제 2 전극 영역은 상기 상단 금속 인터커넥트에 전기적으로 결합되어 있는
메모리 디바이스.
- 제 16 항에 있어서,
상기 제 1 유전체 배리어 영역은 Si, Al, Mg, La, Gd, Dy, Pd 및 Sc로 이루어진 그룹 중에서 선택된 요소를 포함하는
메모리 디바이스.
- 제 16 항에 있어서,
상기 제 1 유전체 배리어 영역은 Al 또는 Mg를 포함하는
메모리 디바이스.
- 제 16 항에 있어서,
상기 제 2 유전체 배리어 영역은 W, Ni, Mo, Cu, Ti, Ta, Hf, Sr, Ba, Pr, Ca 및 Mn으로 이루어진 그룹 중에서 선택된 요소를 포함하는
메모리 디바이스.
- 제 16 항에 있어서,
상기 제 2 유전체 배리어 영역은 Hf 또는 Ti를 포함하는
메모리 디바이스.
- 제 23 항에 있어서,
상기 제 2 유전체 배리어 영역은 구배형 조성을 갖는
메모리 디바이스.
- 제 17 항에 있어서,
상기 제 1 두께는 0.5 nm 내지 2 nm인
메모리 디바이스.
- 제 17 항에 있어서,
상기 제 2 두께는 5 nm 내지 10 nm인
메모리 디바이스.
- 제 17 항에 있어서,
상기 제 3 두께는 상기 제 1 두께와 실질적으로 동일한
메모리 디바이스.
- 트랜지스터와,
콘택트와,
제 1 전극 영역과,
제 2 전극 영역과,
층간 유전체와,
상기 제 1 전극 영역과 상기 제 2 전극 영역 사이의 제 1 메모리 배리어 영역 - 상기 제 1 메모리 배리어 영역은 제 1 두께, 제 1 유전체 상수 및 제 1 메모리 배리어 측벽을 가짐 - 과,
상기 제 2 전극 영역과 상기 제 1 메모리 배리어 영역 사이의 제 2 메모리 배리어 영역 - 상기 제 2 메모리 배리어 영역은 상기 제 1 두께와 다른 제 2 두께, 상기 제 1 유전체 상수와 다른 제 2 유전체 상수 및 제 2 메모리 배리어 측벽을 가짐 - 을 포함하고,
상기 제 1 메모리 배리어 측벽 및 상기 제 2 메모리 배리어 측벽은 상기 층간 유전체에 인접해 있고,
상기 제 1 메모리 배리어 측벽 및 상기 제 2 메모리 배리어 측벽은 실질적으로 정렬되어 있으며,
상기 제 1 전극 영역은 상기 콘택트를 통해 상기 트랜지스터에 결합되어 있는
메모리 디바이스.
- 제 29 항에 있어서,
상기 제 2 전극 영역과 상기 제 2 메모리 배리어 영역 사이의 제 3 메모리 배리어 영역을 더 포함하고,
상기 제 3 메모리 배리어 영역은 상기 제 2 두께와 다른 제 3 두께 및 상기 제 2 유전체 상수와 다른 제 3 유전체 상수를 갖는
메모리 디바이스.
- 제 29 항에 있어서,
상기 제 1 메모리 배리어 영역은 Si, Al, Mg, La, Gd, Dy, Pd 및 Sc로 이루어진 그룹 중에서 선택된 요소를 포함하는
메모리 디바이스.
- 제 29 항에 있어서,
상기 제 1 메모리 배리어 영역은 Al 또는 Mg를 포함하는
메모리 디바이스.
- 제 29 항에 있어서,
상기 제 2 메모리 배리어 영역은 W, Ni, Mo, Cu, Ti, Ta, Hf, Sr, Ba, Pr, Ca 및 Mn으로 이루어진 그룹 중에서 선택된 요소를 포함하는
메모리 디바이스.
- 제 29 항에 있어서,
상기 제 1 두께는 0.5 nm 내지 2 nm인
메모리 디바이스.
- 제 29 항에 있어서,
상기 제 2 두께는 5 nm 내지 10 nm인
메모리 디바이스.
- 제 29 항에 있어서,
상기 제 3 두께는 상기 제 1 두께와 실질적으로 동일한
메모리 디바이스.
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Cited By (2)
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|---|---|---|---|---|
| KR20220001456A (ko) * | 2020-06-29 | 2022-01-05 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반전도성 금속 산화물 핀 트랜지스터를 포함하는 메모리 디바이스 및 그 형성 방법 |
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