KR100990615B1 - 반도체 소자의 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
실시예는 고 정전용량을 갖는 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자는, 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 적층된 30ű2Å 두께의 제 1 유전체막, 100ű5Å두께의 제 2 유전체막 및 30ű2Å 두께의 제 3 유전체막으로 형성된 유전체막 및 상기 유전체막 상에 형성된 상부 전극을 포함한다. 실시예에 따른 반도체 소자의 캐패시터는 밴드갭이 큰 유전체막을 밴드갭이 작은 유전체막 상, 하에 적층시킴으로써 전기적으로 안정적이고 누설전류 특성을 향상시킬 수 있으며, 실시예는 8fF 이상의 고 정전용량을 가지는 캐패시터를 반도체 소자 제품에 적용시킬 수 있으므로 하이테크(high tech) DRMA 개발 및 CMOS 소자 개발에 유리하다.
고 정전용량, MIM
Description
실시예는 고 정전용량을 갖는 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다.
반도체 집적회로의 용도가 다양해짐에 따라, 로직 회로 영역에 형성되는 아날로그 캐패시터 역시 고속 및 대용량을 요구하고 있다. 고속의 캐패시터를 달성하기 위하여 캐패시터의 전극의 저항을 낮추어 주파수 의존성을 작게 하여야 한다. 또한 대용량의 캐패시터를 달성하기 위하여 캐패시터 유전막의 두께를 감소시키거나 고유전율의 유전막을 사용하거나 캐패시터의 면적을 증가시켜야 한다.
일반적으로 고용량의 캐패시터가 PIP(Polysilicon-Insulator-Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극 및 하부전극과 절연체 박막계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 캐패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 캐패시터의 구조가 MIM(Metal-Insulator-Metal)으로 변경되었는데, 상기 MIM형 캐패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 캐패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자에서 주로 이용되고 있다.
실시예에 따른 반도체 소자는, 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 적층된 30ű2Å 두께의 제 1 유전체막, 100ű5Å두께의 제 2 유전체막 및 30ű2Å 두께의 제 3 유전체막으로 형성된 유전체막 및 상기 유전체막 상에 형성된 상부 전극을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 하부 전극을 형성하는 단계, 하부 전극 상에 제 1 유전체막을 30ű2Å 두께로 형성하는 단계, 상기 제 1 유전체막 상에 제 2 유전체막을 100ű5Å두께로 형성하는 단계, 상기 제 2 유전체막 상에 제 3 유전체막을 30ű2Å 두께로 형성하는 단계 및 상기 제 3 유전체막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예는 고 정전용량을 갖는 반도체 소자의 캐패시터를 제공하고자 한다.
실시예는 단위면적(㎛2)당 8fF 이상의 고 정전용량을 갖는 반도체 소자의 캐패시터를 제공하고자 한다.
실시예는 고 정전용량을 갖도록 고유전상수의 유전물질을 적층하여 구성된 유전체막을 갖는 반도체 소자의 캐패시터를 제조하는 방법을 제공하고자 한다.
실시예에 따른 반도체 소자의 캐패시터는 고 정전용량을 가지면서 내구성을 좋게 유지할 수 있는 효과가 있다.
실시예에 따른 반도체 소자의 캐패시터 제조 공정에 따르면, 얇은 두께의 고유전상수의 유전체막을 안정적으로 형성할 수 있으며 공정 신뢰성 및 재연성이 뛰어난 효과가 있다.
실시예에 따른 반도체 소자의 캐패시터는 밴드갭이 큰 유전체막을 밴드갭이 작은 유전체막 상, 하에 적층시킴으로써 전기적으로 안정적이고 누설전류 특성을 향상시킬 수 있는 효과가 있다.
실시예는 8fF 이상의 고 정전용량을 가지는 캐패시터를 반도체 소자 제품에 적용시킬 수 있으므로 하이테크(high tech) DRMA 개발 및 CMOS 소자 개발에 유리한 효과가 있다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 캐패시터 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수 의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 반도체 소자의 캐패시터를 보여주는 단면도이다.
도 1을 참조하면, 하부 전극(110) 상에 배리어 금속막(111)이 적층되어 있으며, 상기 배리어 금속막(111) 상에 유전체막(120)이 형성되고, 상기 유전체막(120) 상에 배리어 금속막(111)이 적층되고, 상기 배리어 금속막(111) 상에 상부 전극(130)이 형성되어 있다.
상기 하부 전극(110) 및 상기 상부 전극(130)은 구리 금속막일 수 있다.
상기 구리 금속막으로 상기 하부 전극(110) 및 상기 상부 전극(130)을 형성할 경우, 상기 구리 금속막은 다마신 공정으로 형성할 수 있다. 상기 다마신 공정은 사진식각공정을 통해 절연막의 일부를 식각하여 트렌치를 형성한 다음 구리 시 드(seed)를 증착하고, 화학기계적 연마를 통해 평탄화하여 트렌치 영역에 구리를 채워넣어 구리배선을 형성하는 공정이다.
상기 하부 전극(110) 및 상기 상부 전극(130)은 알루미늄 금속막일 수 있다.
상기 알루미늄 금속막으로 상기 하부 전극(110) 및 상기 상부 전극(130)을 형성할 경우, 절연막 상에 알루미늄 금속막을 형성하고 포토 공정을 이용하여 패터닝함으로써 형성할 수 있다.
상기 하부 전극(110) 및 상기 상부 전극(130)은 상기 구리, 알루미늄에 한정되는 것은 아니며, 반도체 소자에서 사용하는 금속 배선에 따라 다양한 재질의 전도성 물질이 사용될 수 있다.
실시예에 따른 캐패시터는 금속 배선층과 금속 배선층 사이에 형성되는 캐패시터일 수 있으며, 따라서 상기 캐패시터의 전극은 금속 배선을 포함할 수 있다.
상기 배리어 금속막(111)은 Ti/TiN의 2중 적층구조의 금속막일 수 있으며, Ti 대신 Ta를 사용할 수도 있다.
상기 유전체막(120)은 제 1 유전체막(121), 제 2 유전체막(122) 및 제 3 유전체막(123)을 포함하며, 상기 제 1 유전체막(121) 및 상기 제 3 유전체막(123)은 동일한 물질로 이루어질 수 있다.
상기 제 1 유전체막(121) 및 상기 제 3 유전체막(123)은 Al2O3를 포함할 수 있다.
상기 제 2 유전체막(122)은 HfO2, ZrO2 및 Ta2O5 중 적어도 하나를 포함할 수 있다.
상기 제 1 및 제 3 유전체막(121, 123)의 밴드 갭(band gap)은 상기 제 2 유전체막(122)의 밴드 갭보다 클 수 있다.
상기 제 2 유전체막(122)의 밴드 갭은 5.7eV로 일정 막 두께 이하가 될 경우에 누설전류와 같은 특성이 현저하게 떨어질 수 있으나, 상대적으로 밴드 갭이 큰 제 1 및 제 3 유전체막(121, 123)이 상기 제 2 유전체막(122)의 상, 하에 형성됨으로써 누설 전류 특성 및 항복 전압 특성이 개선될 수 있다.
상기 2 유전체막(122)의 유전상수는 상기 제 1 및 제 3 유전체막(121, 123)의 유전상수보다 클 수 있다.
상기 유전체막(120)의 두께는 160ű10Å일 수 있다.
구체적으로, 상기 제 1 유전체막(121)의 두께는 30ű2Å일 수 있고, 상기 제 2 유전체막(122)의 두께는 100ű5Å일 수 있고, 상기 제 3 유전체막(123)의 두께는 30ű2Å일 수 있다.
상기와 같은 구조의 캐패시터는 8~10fF/㎛2의 캐패시턴스를 가질 수 있다.
도 2 내지 도 4는 실시예에 따른 반도체 소자의 캐패시터 제조 공정의 순서를 보여주는 단면도들이다.
도 2에 도시한 바와 같이, 하부 전극(110)을 포함하는 기판 상에 배리어 금속막(111)이 형성되어 있다.
상기 기판은 구리 금속 배선이 형성된 절연막을 포함하는 반도체 기판일 수 있으며, 상기 하부 전극(110)은 구리 금속으로 이루어질 수 있다.
상기 배리어 금속막(111)은 상기 구리 금속이 인접한 다른 층으로 확산되는 것을 방지하는 역할을 할 수 있다.
상기 기판은 상면에 알루미늄 금속 배선이 형성된 절연막을 포함하는 반도체 기판일 수 있으며, 상기 하부 전극(110)은 알루미늄 금속으로 이루어질 수 있다.
상기 배리어 금속막(111)은 상기 하부 전극이 알루미늄 금속으로 이루어질 경우에는 형성되지 않을 수도 있다.
상기 배리어 금속막(111)은 Ti, Ta, Ti/TiN 및 Ta/TaN 중 적어도 하나를 포함할 수 있다.
상기 배리어 금속막(111)이 Ti/TiN으로 이루어질 경우, 상기 하부 전극(110) 상에 Ti막이 형성되고, 상기 Ti막 상에 TiN막이 형성될 수 있다.
도 3에 도시한 바와 같이, 상기 하부 전극(110)이 형성된 기판은 ALD(Atomic Layer Deposition) 장비 내로 반입되어, 상기 하부 전극(110) 상에 제 1 유전체막(121), 제 2 유전체막(122) 및 제 3 유전체막(123)이 연속으로 증착된다.
상기 ALD 방법으로 형성될 경우, 유전체막(120)은 1 사이클 동안 0.8Å두께의 막이 증착되는데, 여러 사이클이 반복되는 동안 원하는 두께의 유전체막(120)을 적층시킬 수 있다.
상기 ALD증착시 공정 온도는 300~400 ℃ 일 수 있다.
먼저, 상기 하부 전극(110)이 형성된 기판 상에 제 1 유전체막(121)을 증착시킨다.
상기 제 1 유전체막(121) 물질은 Al2O3일 수 있다.
상기 제 1 유전체막(121)의 두께는 30ű2Å일 수 있다.
상기 제 1 유전체막(121) 물질은 전구체로서 TMA(TriMethylAluminium)을 이용하여 오존(O3)과 반응시킴으로써 형성할 수 있다.
이어서, 상기 제 1 유전체막(121)의 증착이 종료되면, 상기 제 1 유전체막(121) 상에 제 2 유전체막(122)을 연속으로 증착시킨다.
상기 제 2 유전체막(122) 물질은 HfO2일 수 있다. 또는, 상기 제 2 유전체막(122)은 ZrO2 및 Ta2O5 중 하나일 수도 있다.
상기 제 2 유전체막(122)의 두께는 100ű5Å일 수 있다.
상기 제 2 유전체막(122) 물질의 전구체로서 TEMAHf(Tetrakis[EthylMethylAmino]Hfnium)을 이용하여 오존(O3)과 반응시킴으로써 형성할 수 있다.
이어서, 상기 제 2 유전체막(122)의 증착이 완료되면, 상기 제 2 유전체막(122) 상에 제 3 유전체막(123)을 연속으로 증착시킨다.
상기 제 3 유전체막(123) 물질은 Al2O3일 수 있다.
상기 제 3 유전체막(123)의 두께는 30ű2Å일 수 있다.
상기 제 3 유전체막(123) 물질은 전구체로서 TMA(TriMethylAluminium)을 이용하여 오존(O3)과 반응시킴으로써 형성할 수 있다.
상기 제 1 내지 제 3 유전체막(121, 122, 123)의 전체 두께는 160ű10Å일 수 있다.
따라서, 실시예에 따른 캐패시터는 유전체막(120)의 두께가 기존에 비하여 얇으면서도 고 정전용량(high capacitance)으로 형성할 수 있다.
상기와 같은 적층 구조, 재질 및 두께로 형성한 캐패시터는 8~10fF/㎛2의 캐패시턴스를 가진다.
도 4에 도시한 바와 같이, 상기 유전체막(120) 상에 배리어 금속막(111) 및 상부 전극(130)을 형성한다.
상기 상부 전극(130)은 구리 금속막 또는 알루미늄 금속막으로 이루어질 수 있다.
상기 배리어 금속막(111)은 Ti, Ta, Ti/TiN 및 Ta/TaN 중 적어도 하나를 포함할 수 있다.
상기 제 1 유전체막(121) 및 상기 제 3 유전체막(123)의 밴드 갭은 상기 제 2 유전체막(122)의 밴드 갭보다 커서 전체 유전체막(120)의 누설 전류 및 항복 전압 특성이 우수하며, 제 2 유전체막(122)의 유전상수가 커서 고 정전용량을 가질 수 있다.
도 5는 실시예에 따라 제조한 캐패시터의 특성 값을 보여주는 실험 예이다.
여기서, 상기 제 1 유전체막(121)은 Al2O3물질로 ALD법으로 형성하며, 30Å의 두께로 형성하였다.
상기 제 2 유전체막(122)은 HfO2 물질로 ALD법으로 형성하며, 100Å의 두께로 형성하였다.
상기 제 3 유전체막(123)은 Al2O3물질로 ALD법으로 형성하며, 30Å의 두께로 형성하였다.
이때, 상기 캐패시터는 8.2fF/㎛2의 캐패시턴스를 확보할 수 있었다.
또한, 상기 캐패시터의 누설전류 특성은 0.61fA/㎛2로서 기준 누설 전류값(10fA/㎛2)보다 상당히 작은 값을 얻을 수 있어 누설 전류 특성이 뛰어남을 알 수 있다.
또한, 항복 전압 역시 8.8V로서 그 특성이 좋으며, VCC(Voltage Coefficient Current)2 커브(curve)역시 69로서 기준 값(100ppm)보다 작다. 따라서, 실시예에 따른 캐패시터가 -5V~5V의 전압 변화에 대한 전류값 변화가 적어 그 전기적인 특성이 뛰어나고 안정적임을 알 수 있다.
실시예에 따른 반도체 소자의 캐패시터는 고 정전용량을 가지면서 내구성을 좋게 유지할 수 있는 효과가 있다.
실시예에 따른 반도체 소자의 캐패시터 제조 공정에 따르면, 얇은 두께의 고유전상수의 유전체막을 안정적으로 형성할 수 있으며 공정 신뢰성 및 재연성이 뛰어난 효과가 있다.
실시예에 따른 반도체 소자의 캐패시터는 밴드갭이 큰 유전체막을 밴드갭이 작은 유전체막 상, 하에 적층시킴으로써 전기적으로 안정적이고 누설전류 특성을 향상시킬 수 있는 효과가 있다.
실시예는 8fF 이상의 고 정전용량을 가지는 캐패시터를 반도체 소자 제품에 적용시킬 수 있으므로 하이테크(high tech) DRMA 개발 및 CMOS 소자 개발에 유리한 효과가 있다.
이상과 같이 본 발명에 따른 반도체 소자의 캐패시터 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1은 실시예에 따른 반도체 소자의 캐패시터를 보여주는 단면도이다.
도 2 내지 도 4는 실시예에 따른 반도체 소자의 캐패시터 제조 공정의 순서를 보여주는 단면도들이다.
도 5는 실시예에 따라 제조한 캐패시터의 특성 값을 보여주는 실험 예이다.
Claims (9)
- 기판 상에 형성된 하부 전극;상기 하부 전극 상에 적층된 30ű2Å 두께의 제 1 유전체막, 100ű5Å두께의 제 2 유전체막 및 30ű2Å 두께의 제 3 유전체막으로 형성된 유전체막;상기 유전체막의 상하측에 각각 형성된 배리어 금속막; 및상기 유전체막 상에 형성된 상부 전극을 포함하는 반도체 소자의 캐패시터.
- 제 1항에 있어서,상기 제 1 및 제 3 유전체막은 Al2O3를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1항에 있어서,상기 제 2 유전체막은 은 HfO2, ZrO2 및 Ta2O5 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1항에 있어서,상기 유전체막을 갖는 캐패시터의 캐패시턴스는 8~10fF/㎛2인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 기판 상에 하부 전극을 형성하는 단계;상기 하부 전극 위에 배리어 금속막을 형성하는 단계;하부 전극 상에 제 1 유전체막을 30ű2Å 두께로 형성하는 단계;상기 제 1 유전체막 상에 제 2 유전체막을 100ű5Å두께로 형성하는 단계;상기 제 2 유전체막 상에 제 3 유전체막을 30ű2Å 두께로 형성하는 단계;상기 제 3 유전체막 위에 배리어 금속막을 형성하는 단계; 및상기 제 3 유전체막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 5항에 있어서,상기 제 1 내지 제 3 유전체막들은 ALD(Atomic Layer Deposition)법으로 연속하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 5항에 있어서,상기 제 1 및 제 3 유전체막을 형성하는 단계에 있어서, TMA(TriMethylAluminium) 및 오존(O3)을 이용하여 Al2O3를 증착시켜 상기 제 1 및 제 3 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 5항에 있어서,상기 제 2 유전체막을 형성하는 단계에 있어서,TEMAHf(Tetrakis[EthylMethylAmino]Hfnium) 및 오존(O3)을 이용하여 HfO2를 증착시켜 상기 제 2 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 제 1 내지 제 3 유전체막의 공정 온도는 300 내지 400℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
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