KR100685635B1 - 반도체 소자의 엠아이엠 캐패시터 형성방법 및 엠아이엠캐패시터 - Google Patents

반도체 소자의 엠아이엠 캐패시터 형성방법 및 엠아이엠캐패시터 Download PDF

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Abstract

본 발명은 반도체 소자의 MIM(Metal Insulator Metal) 캐패시터의 제조방법 및 MIM 캐패시터에 관한 것으로, 본 발명은 MIM 캐패시터의 유전막을 3층 구조, 즉 하부 전극과 유전막 사이에 제1 층간 유전막을 형성하고, 상부 전극과 유전막 사이에 제2 층간 유전막을 형성하는 구조로 형성한다. 따라서, 본 발명에서는 MIM 캐패시터의 유전막의 두께를 감소시키면서 신뢰성을 더욱 향상시켜 수명 시간을 개선시킬 수 있다.
MIM 캐패시터

Description

반도체 소자의 엠아이엠 캐패시터 형성방법 및 엠아이엠 캐패시터{A METHOD FOR FORMING AN MIM CAPACITOR IN SEMICONDUCTOR DEVICE AND AN MIM CAPACITOR}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 MIM 캐패시터의 형성방법 및 MIM 캐패시터를 설명하기 위하여 도시된 단면도들이다.
도 6a 및 도 7a는 유전막을 445Å의 두께로 HfO2 단일막으로 형성한 MIM 캐패시터의 CVST 평가 결과도들이다.
도 6b 및 도 7b는 유전막을 Al2O3-HfO2-Al2O3(50Å/240Å/50Å) 형성한 MIM 캐패시터의 CVST(Costnat Voltage Stress Test) 평가 결과도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 절연막 104 : 배선
106 : 배리어층 108 : 하부전극
110 : 하부 유전막 112 : 중간 유전막
114 : 상부 유전막 116 : 유전막
118 : 상부전극 120 : MIM 캐패시터
본 발명은 반도체 소자의 MIM 캐패시터 형성방법 및 MIM 캐패시터에 관한 것으로, 특히 캐패시터의 신뢰성을 향상시킬 수 있는 반도체 소자의 MIM 캐패시터 형성방법 및 MIM 캐패시터에 관한 것이다.
일반적으로, 높은 정밀도를 요구하는 시모스 아이씨 로직 소자(CMOS IC logic device)에 적용되는 아날로그 캐패시터(analog capacitor)는 어드벤스드 아날로그 모스 기술(advanced analog MOS technology), 특히 A/D 컨버터(Analog/Digital converter)나 스위칭 캐패시터 필터(switching capacitor filter) 분야의 핵심요소이다. 이러한 캐패시터의 구조로는 PIP(Polysilicon-Insulator-Polysilicon), PIM(Polysilicon-Insulator-Metal), MIP(Metal-Insulator-Polysilicon) 및 MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서, MIM 구조의 캐패시터는 직렬 저항이 낮고, 써멀 버짓(thermal budget) 및 전원전압(VCC)이 낮다는 이점 때문에, 아날로그 캐패시터의 대표적 구조로 이용되고 있다. 이러한 MIM 캐패시터는 반도체 회사에서 RF(Radio Frequency)/MS(Mixed Signal) 소자, 디램 셀(DRAM cell) 등에서 다양하게 응용되고 있다.
통상 MIM 구조의 캐패시터에서 유전막으로 SiO2 또는 Si3N4 등이 사용되고 있다. 그러나, SiO2 또는 Si3N4는 비교적 캐패시턴스(capacitance)값이 낮기 때문에 원하는 캐패시턴스를 갖기 위해서는 큰 면적이 요구된다. 예컨대, Si3N4의 경우 1fF/㎛2 내지 2fF/㎛2이지만 장래에는 대략 10fF/㎛2을 필요로 한다. 즉, 집적도가 높아짐에 따라 고유전율을 갖는 재료를 캐패시터의 유전막으로 사용해야 하는 것이 필연적이다.
이를 위하여, ZrO2, HfO2, Ta2O5, Al2O3와 같은 고유전율 재료에 대한 연구가 활발히 진행되고 있는 실정이다. 이중 HfO2가 유전 상수(dielectric constant)도 크고, 누설전류(leakage) 특성도 좋아서 가장 주목받고 있다. 그러나, HfO2가 일정 두께의 경우 신뢰성 측면에서 소자의 수명시간(life time)에 문제가 없을 수 있지만,캐패시턴스값을 증가시키기 위해서 두께를 낮추면 소자의 수명시간이 감소하는 문제점이 발생할 수 있다.
따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, MIM 캐패시터의 신뢰성을 향상시킬 수 있는 반도체 소자의 MIM 캐패시터 형성방법및 MIM 캐패시터를 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 반도체 기판 상에 하부전극을 형성하는 단계와, 상기 하부전극 상에 적어도 3층 구조로 이루어진 유전막을 형성하는 단계와, 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 형성방법이 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 반도체 기판 상에 하부전극을 형성하는 단계와, 상기 하부전극 상에 적어도 3층 구조로 이루어진 유전막을 형성하는 단계와, 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 형성방법으로 제조된 MIM 캐패시터가 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 상하부 전극과, 상기 상부 전극과 하부 전극 사이에 형성된 유전막과, 상기 유전막과 상기 하부 전극 사이에 형성된 제1 층간 유전막과, 상기 유전막과 상기 상부 전극 사이에 형성된 제2 층간 유전막을 포함하는 MIM 캐패시터가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 그리고, 이하에서 설명되는 동일한 참조부호는 동일한 기능을 수행하는 동일한 구성요소이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위하여 도시된 단면도들이다. 이하에서, 설명되는 '상' 또는 '상부'는 해당층의 상 또는 상부이거나, 소정의 다른 층이 개재된 상 또는 상부일 수 있다.
도 1을 참조하면, 반도체 기판(미도시) 상에 배선(104)이 형성된 절연막(102)이 형성되고, 이 절연막(102) 상에 배리어층(106)이 형성된다. 여기서, 배선(104)은 Cu, Al, W 등과 같은 금속일 수 있다. 그리고, 배선(104)은 절연막(102)을 반도체 기판 상에 증착한 후 패터닝공정을 통해 패터닝하여 패터닝된 그 내부에 금속물질을 매립하여 형성할 수 있다. 그리고, 반도체 기판 상에 절연막(102)이 증착되기 전 반도체 구조물층이 개재될 수 있는데, 반도체 구조물층은 트랜지스터, 다른 배선, 절연층 등 반도체 소자의 동작을 위해 형성되는 구조물층일 수 있다.
도 2를 참조하면, 배리어층(106)을 패터닝하여 배선(104)의 상부면의 일부를 노출시킨다. 여기서, 배리어층(106)을 패터닝하기 위한 패터닝공정은 포토리소그래피 공정으로 실시할 수 있다. 그런 다음, 패터닝된 배리어층 상에 하부 전극(108)을 증착한다. 여기서, 하부 전극(108)은 Al, Cu, TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN, WC, Ru, Pt들 중 어느 하나로 형성되거나, 이 들이 적어도 2개 이상 적층되어 형성될 수 있다. 그리고, 이러한 하부 전극(108)은 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 방식으로 50Å 내지 100Å 두께로 증착할 수 있다.
도 3을 참조하면, 하부 전극(108) 상에 순차적으로 유전막(116)을 형성한다. 여기서, 유전막(116)은 하부 유전막(110), 중간 유전막(112) 및 상부 유전막(114)으로 형성한다. 하부, 중간 및 상부 유전막(110, 112, 114) 각각은 Al2O3, HfO2 , Ta2O5 및 ZrO2 들 중 적어도 어느 하나의 물질로 형성될 수 있다. 예컨대, 하부 유전막(112)과 상부 유전막(114)은 Al2O3으로 형성하고, 중간 유전막(112)은 HfO2 으로 형성할 수 있다. 그리고, 하부 유전막(110)과 상부 유전막(114)은 10Å 내지 50Å의 두께로 형성하고, 중간 유전막(112)은 10Å 내지 500Å의 두께로 형성할 수 있다. 상기에서 상하부 유전막(110, 114)을 Al2O3으로 형성함으로써 상하부 전극(108, 118)과의 인터페이스(interface) 특성을 개선시킬 수 있다. 이 뿐만 아니라, 중간 유전막(112)으로 사용되는 HfO2과의 결정구조가 다르므로, 누설전류(leakage) 특성을 개선시킬 수 있다.
이러한, 하부, 중간 및 상부 유전막(110, 112, 114) 각각은 낮은 두께의 유전막의 균일성(uniformity)과 낮은 온도에서 공정 진행을 진행하기 위하여 PEALD(Plasma Enhanced Atomic Layer Deposition) 방식으로 형성하는 것이 바람직하다.
도 4를 참조하면, 유전막(116) 상에 상부 전극(118)을 증착한다. 여기서, 상부 전극(118)은 Al, Cu, TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN, WC, Ru, Pt들 중 어느 하나로 형성되거나, 이 들이 적어도 2개 이상 적층되어 형성될 수 있다. 그리고, 이러한 하부 전극(108)은 CVD 또는 PVD 방식으로 50Å 내지 100Å 두께로 증착할 수 있다.
그런 다음 포토리소그래피(photolithography) 공정을 이용한 식각공정을 실시하여 상부 전극(118), 유전막(116), 하부 전극(108)을 순차적으로 패터닝하여 MIM 캐패시터(120)를 형성한다.
이하에서는, 본 발명의 바람직한 실시예에 따라 유전막이 Al2O3-HfO2-Al 2O3로 형성된 MIM 캐패시터와 유전막이 HfO2 단일막으로만 형성된 MIM 캐패시터 간의 특성을 비교한다.
도 6a 및 도 7a는 유전막을 445Å의 두께로 HfO2 단일막으로 형성한 MIM 캐패시터의 CVST 평가 결과도들이고, 도 6b 및 도 7b는 유전막을 Al2O3-HfO2-Al 2O3(50Å/240Å/50Å) 형성한 MIM 캐패시터의 CVST(Costnat Voltage Stress Test) 평가 결과도들이다. 참고로, CVST 평가는 일정 전압을 인가한 후 시간을 체크하여 유전막이 브레이크 다운이 되는 시간을 체크하는 방법으로서, 이 항목은 MIM 캐패시터의 신뢰성을 평가하는 항목 중 하나이다.
도 6a에 도시된 바와 같이, 유전막을 445Å의 두께로 HfO2 단일막으로 형성한 경우에는 포화 전류(saturation current)가 pA 이하 값을 가지고, 중간에 소프트 패일(soft fail)(도시된 원형 부위)이 발생한다. 이에 반해, 도 6b에 도시된 바와 같이, 유전막을 Al2O3-HfO2-Al2O3로 형성한 경우에는 포화 전류가 유전막을 HfO2 단일막으로만 형성한 경우의 포화 전류와 유사하나, 소프트 페일은 발생하지 않는다. 여기서, 소프트 페일이라 함은 신뢰성 평가시, 순간적으로 누설전류가 높아지는 현상을 말하며, 그 크기는 브레이크 다운 전류를 넘지않는 범위 이내이다. 그 원인으로는 층간 인터페이스 및 벌크(bulk)막 안에 있는 결함(defect)의 수가 될 수 있다.
그리고, 도 7a는 소정의 전류-전압을 이용하여 브레이크 다운(breakdown) 전압을 예상하고, 그 근처에서 3개의 전압을 선정하여 총 10개의 다이(die)에 대하여 CVST를 측정한 결과도이다. 이러한 결과는 전압과 브레이크 다운 시간이 지수(exponential) 관계를 가지고 있다는 것이 그 기본이 된다. 측정 결과 3.7V에서 11,629,348년의 수명 시간을 얻었다. 이에 반면, 유전막을 Al2O3-HfO2-Al 2O3로 형성하였을 경우, 도 7b에 도시된 바와 같이 3.7V에서 886,623,816년 수명 시간을 갖는 것을 확인할 수 있었다. 이러한 결과는 유전막을 HfO2 단일막으로만 형성할 경우의 수명 시간에 비해 76배 향상된 것을 알 수 있다. 더우기, HfO2 단일막의 경우 유전막의 두께는 445Å인데 반해, Al2O3-HfO2-Al2O3의 적층 구조에서의 총 유전막의 두께는 340Å으로, 이러한 두께 차를 감안하여 볼 때 수명 시간의 향상은 크다 할 것이다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, MIM 캐패시터의 유전막을 3 층 구조, 즉 하부 전극과 유전막 사이에 제1 층간 유전막을 형성하고, 상부 전극과 유전막 사이에 제2 층간 유전막을 형성하는 구조로 형성함으로써 MIM 캐패시터의 유전막의 두께를 감소시키면서 신뢰성을 더욱 향상시켜 수명 시간을 개선시킬 수 있다.

Claims (5)

  1. 반도체 기판 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 PEALD(Plasma Enhanced Atomic Layer Deposition) 방식으로 하부 Al2O3막을 형성하는 단계;
    상기 하부 Al2O3막 상부에 PEALD(Plasma Enhanced Atomic Layer Deposition) 방식으로 HfO2막을 형성하는 단계;
    상기 HfO2막 상부에 PEALD(Plasma Enhanced Atomic Layer Deposition) 방식으로 상부 Al2O3막을 형성하는 단계; 및
    상기 상부 Al2O3막 상부에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 형성방법.
  2. 반도체 기판 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 PEALD(Plasma Enhanced Atomic Layer Deposition) 방식으로 하부 Al2O3막을 형성하는 단계;
    상기 하부 Al2O3막 상부에 PEALD(Plasma Enhanced Atomic Layer Deposition) 방식으로 ZrO2막을 형성하는 단계;
    상기 ZrO2막 상부에 PEALD(Plasma Enhanced Atomic Layer Deposition) 방식으로 상부 Al2O3막을 형성하는 단계; 및
    상기 상부 Al2O3막 상부에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 MIM 캐패시터 형성방법.
  3. 제 1 항 또는 제 2항에 있어서,
    상기 하부전극 및 상기 상부전극은, Al, Cu, TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN, WC, Ru, Pt들 중 어느 하나로 형성되거나, 이 들이 적어도 2개 이상 적층되어 형성되는 반도체 소자의 MIM 캐패시터 형성방법.
  4. 하부 전극;
    상기 하부 전극 상부에 하부 Al2O3막, HfO2막 및 상부 Al2O3막이 적층되어 형성된 유전막; 및
    상기 유전막 상부에 형성된 상부 전극을 포함하는 반도체 소자의 MIM 캐패시터.
  5. 삭제
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