KR20090126712A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

실시예는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 캐패시터 제조 방법은, 기판 상에 하부 금속막을 형성하는 단계, 상기 하부 금속막 상에 유전체막을 형성하는 단계, 상기 유전체막 상에 상부 금속막을 형성하는 단계, 상기 유전체막을 식각 정지막으로 상부 금속막을 반응성 이온 식각하여 상부 전극 및 유전체막 패턴을 형성하며 상기 하부 금속막의 상면이 노출되는 단계 및 상기 상부 전극 측벽의 부산물을 제거하기 위하여 CDE(chemical down-stream etch)공정을 진행하는 단계를 포함한다. 실시예는 고 정전용량의 캐패시터의 상부 전극을 식각하는 과정에서 발생되는 부산물을 등방성 식각을 이용하여 제거함으로써 캐패시터 쇼트 발생을 방지하고 수율을 향상시킬 수 있는 효과가 있다.
캐패시터, 고 정전용량, 등방성 식각, 부산물

Description

반도체 소자의 캐패시터 제조 방법{a method for fabricating a semiconductor device}
실시예는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
캐패시터(capacitor)는 디램(Dynamic Random Access Memory : DRAM)과 같은 메모리 소자에서 소정의 데이터를 저장하는 기억 장소로서, 소위 스토리지 노드(storage node) 및 플레이트 노드(plate node)라 불리는 캐패시터 전극들 사이에 유전체막(dielectric)이 개재된 구조로 이루어진다.
최근, 반도체 메모리장치가 고집적화함에 따라 메모리 장치를 구성하는 메모리 셀(cell) 면적의 감소 및 동작 전압의 저전압화가 진행되고 있다. 이에 기억 소자의 구성 소자의 하나인 캐패시터는 투영 면적 축소에도 불구하고 기억 소자의 동작에 필요한 전하량의 확보가 요구되고 있다. 전하량이 충분하지 못할 경우 소자의 소프트에러 및 리프레시 타임(refresh time)이 짧아지는 등 많은 문제가 발생한다. 전하량(Q)을 결정하는 요소는 식 Q = CV로 나타낼 수 있는 바와 같이, 캐패시터에 인가되는 동작 전압(V)과, 캐패시터의 캐패시턴스(C)로 결정된다. 그러나, 기억 소자의 고집적화와 더불어 동작 전압도 점차 줄어들고 있으므로, 특정치 이상의 전하 량을 축적시키기 위한 방법은 캐패시턴스를 증가시키는 방법뿐이다. 따라서, 작은 면적에서도 충분한 캐패시턴스를 확보해야 함이 요구되고 있다. 캐패시턴스(C)는 다음 수학식으로 나타낼 수 있다.
C = ε·S/d
즉, [수학식 1] 중 C는 캐패시턴스, ε는 유전체의 유전율을 나타내고, S는 극판의 단면적, d는 극판 사이의 간격을 나타내고 있다. 위와 같은 식에 따르면, 캐패시턴스는 유전체막의 유전율과 캐패시턴스의 유효 면적에 비례하고, 유전체막의 두께에 반비례한다는 것을 알 수 있다. 이러한 캐패시터에 있어서, 그 용량은 전극 표면적 및 유전체막의 유전율에 비례하며, 그리고, 전극들간의 간격에 반비례한다. 따라서, 고용량의 캐패시터를 얻기 위해서는 전극 표면적을 넓히거나 고유전율의 유전체막을 이용하는 것이 요구되고, 아울러, 전극들간의 간격을 줄이는 것, 즉, 유전체막의 두께를 최소화시키는 것이 요구된다.
한편, 캐패시터 전극 물질로서는 반도체 소자의 고집적화 및 고성능화에 따라 소자별 요구하는 특성이 다양해짐으로써, 금속 재질의 전극의 MIM(Metal-Insulator-Metal) 구조의 캐패시터가 사용되고 있다.
도 1a는 종래 기술에 따라 형성된 MIM을 구비한 반도체 소자 구조를 나타낸 것이다. TiN/Al/TiN 구조의 금속배선 등의 하부 구조물이 구비된 상태에서, TiN(11)/SiN(12)/TiN(13)의 적층막으로 이루어진 MIM을 구성한다.
즉, 도 1b는 도 1a에서 원으로 표시된 부분을 확대한 단면도로서, MIM을 형 성하기 위하여 TiN(11)/SiN(12)/TiN(13)의 적층막으로 이루어진 MIM에 대해 식각을 완료하면, TiN(11)층 위에 SiN(12)의 절연막이 남아있는 것을 볼 수 있다.
종래 기술은 상기 SiN(12)을 식각정지막으로 사용하며, 대략 350Å의 절연막을 사용시 150Å 정도의 SiN(12)를 남기게 된다. 이러한 이유는 후속 RIE 공정 시 발생하는 부산물들이 MIM 의 측벽에 증착되어 상부 및 하부 메탈 전극이 서로 전기가 통하지 않도록 하기 위함이다. 만약 높은 정전용량(capacitance) 값을 확보하기 위해 SiN(12) 부분을 얇게 하게 되면 식각과정에서 식각 정지 시점을 잡기 어려워 오버에치(over etch)를 할 수 있으며, 이 경우 RIE 진행 시 폴리머(polymer) 및 금속 부산물들이 MIM 측벽에 증착되어 상부 및 하부 전극에 직접 전기가 통하여 쇼트가 발생하는 문제점이 있다.
실시예는 고 정전용량을 갖는 반도체 소자의 캐패시터의 제조 방법을 제공하고자 한다.
실시예는 캐패시터 제조 공정 중 식각과정에서 발생되는 부산물을 제거하여 소자 불량을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하고자 한다.
실시예는 고 정전용량을 갖도록 고유전상수의 유전물질을 적층하여 구성된 유전체막을 갖는 반도체 소자의 캐패시터를 제조하는 방법을 제공하고자 한다.
실시예에 따른 반도체 소자의 캐패시터 제조 방법은, 기판 상에 하부 금속막을 형성하는 단계, 상기 하부 금속막 상에 유전체막을 형성하는 단계, 상기 유전체막 상에 상부 금속막을 형성하는 단계, 상기 유전체막을 식각 정지막으로 상부 금속막을 반응성 이온 식각하여 상부 전극 및 유전체막 패턴을 형성하며 상기 하부 금속막의 상면이 노출되는 단계 및 상기 상부 전극 측벽의 부산물을 제거하기 위하여 CDE(chemical down-stream etch)공정을 진행하는 단계를 포함한다.
실시예에 따른 반도체 소자의 캐패시터 제조 방법은, 기판 상에 하부 금속막을 형성하는 단계, 상기 하부 금속막 상에 제 1 유전체막을 30ű2Å 두께로 형성하는 단계, 상기 제 1 유전체막 상에 제 2 유전체막을 100ű5Å두께로 형성하는 단계, 상기 제 2 유전체막 상에 제 3 유전체막을 30ű2Å 두께로 형성하는 단계, 상기 제 3 유전체막 상에 상부 금속막을 형성하는 단계, 상기 제 1 내지 제 3 유전체막을 식각 정지막으로 상부 금속막을 반응성 이온 식각하여 상부 전극 및 제 1 내지 제 3 유전체막 패턴을 형성하며 상기 하부 금속막의 상면이 노출되는 단계 및 상기 상부 전극 측벽의 부산물을 제거하기 위하여 CDE(chemical down-stream etch)공정을 진행하는 단계를 포함한다.
실시예는 캐패시터의 상부 전극을 식각하는 과정에서 발생되는 부산물을 등방성 식각을 이용하여 제거함으로써 캐패시터 쇼트 발생을 방지하고 수율을 향상시킬 수 있는 효과가 있다.
실시예는 캐패시터의 상부 전극을 식각하는 과정에서 하부 전극이 드러난다 하더라도 상, 하부 전극 사이에 쇼트가 발생하는 문제를 방지할 수 있으므로 얇은 두께의 유전체막을 형성하는 데 있어서 공정상 불이익이 없어 공정에 대한 신뢰성을 확보할 수 있는 효과가 있다.
실시예에 따른 반도체 소자의 캐패시터는 고 정전용량을 가지면서 내구성을 좋게 유지할 수 있는 효과가 있다.
실시예에 따른 반도체 소자의 캐패시터 제조 공정에 따르면, 얇은 두께의 고유전상수의 유전체막을 안정적으로 형성할 수 있으며 공정 신뢰성 및 재연성이 뛰어난 효과가 있다.
실시예에 따른 반도체 소자의 캐패시터는 밴드갭이 큰 유전체막을 밴드갭이 작은 유전체막 상, 하에 적층시킴으로써 전기적으로 안정적이고 누설전류 특성을 향상시킬 수 있는 효과가 있다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 캐패시터 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 2는 실시예에 따른 반도체 소자의 캐패시터를 보여주는 단면도이다.
도 2를 참조하면, 기판 상에 형성된 하부 전극(110) 상에 배리어 금속막(111)이 적층되어 있으며, 상기 배리어 금속막(111) 상에 유전체막 패턴(120a)이 형성되고, 상기 유전체막 패턴(120a) 상에 배리어 금속막(111)이 적층되고, 상기 배리어 금속막(111) 상에 상부 전극(130a)이 형성되어 있다.
상기 하부 전극(110a) 및 상기 상부 전극(130a)은 구리 금속막일 수 있다.
상기 구리 금속막으로 상기 하부 전극(110a) 및 상기 상부 전극(130a)을 형성할 경우, 상기 구리 금속막은 다마신 공정으로 형성할 수 있다. 상기 다마신 공정은 사진식각공정을 통해 절연막의 일부를 식각하여 트렌치를 형성한 다음 구리 시드(seed)를 증착하고, 화학기계적 연마를 통해 평탄화하여 트렌치 영역에 구리를 채워넣어 구리배선을 형성하는 공정이다.
상기 하부 전극(110a) 및 상기 상부 전극(130a)은 알루미늄 금속막일 수 있다.
상기 알루미늄 금속막으로 상기 하부 전극(110a) 및 상기 상부 전극(130a)을 형성할 경우, 절연막 상에 알루미늄 금속막을 형성하고 포토 공정을 이용하여 패터닝함으로써 형성할 수 있다.
상기 하부 전극(110a) 및 상기 상부 전극(130a)은 상기 구리, 알루미늄에 한정되는 것은 아니며, 반도체 소자에서 사용하는 금속 배선에 따라 다양한 재질의 전도성 물질이 사용될 수 있다.
실시예에 따른 캐패시터는 금속 배선층과 금속 배선층 사이에 형성되는 캐패시터일 수 있으며, 따라서 상기 캐패시터의 전극은 금속 배선을 포함할 수 있다.
상기 배리어 금속막(111)은 Ti/TiN의 2중 적층구조의 금속막일 수 있으며, Ti 대신 Ta를 사용할 수도 있다.
상기 유전체막은 단일막으로 이루어질 수도 있고, 상기 유전체막은 다층막으로 이루어질 수도 있다.
상기 유전체막은 SiN으로 이루어질 수도 있으나, 고 정전용량의 캐패시터를 형성하기 위하여 HfO2, ZrO2 및 Ta2O5 중 적어도 하나를 포함할 수도 있다.
상기 유전체막의 두께는 1~300Å으로 형성할 수 있다.
아래에서는, 본 발명의 유전체막의 실시예들 중 바람직한 하나의 실시예일 수 있다.
상기 유전체막 패턴(120a)은 제 1 유전체막 패턴(121a), 제 2 유전체막 패턴(122a) 및 제 3 유전체막 패턴(123a)을 포함하며, 상기 제 1 유전체막 패턴(121a) 및 상기 제 3 유전체막 패턴(123a)은 동일한 물질로 이루어질 수 있다.
상기 제 1 유전체막 패턴(121a) 및 상기 제 3 유전체막 패턴(123a)은 Al2O3를 포함할 수 있다.
상기 제 2 유전체막 패턴(122a)은 HfO2, ZrO2 및 Ta2O5 중 적어도 하나를 포함할 수 있다.
상기 제 1 및 제 3 유전체막 패턴(121a, 123a)의 밴드 갭(band gap)은 상기 제 2 유전체막 패턴(122a)의 밴드 갭보다 클 수 있다.
상기 제 2 유전체막 패턴(122a)의 밴드 갭은 5.7eV로 일정 막 두께 이하가 될 경우에 누설전류와 같은 특성이 현저하게 떨어질 수 있으나, 상대적으로 밴드 갭이 큰 제 1 및 제 3 유전체막 패턴(121a, 123a)이 상기 제 2 유전체막 패턴(122a)의 상, 하에 형성됨으로써 누설 전류 특성 및 항복 전압 특성이 개선될 수 있다.
상기 2 유전체막 패턴(122a)의 유전상수는 상기 제 1 및 제 3 유전체막 패턴(121a, 123a)의 유전상수보다 클 수 있다.
상기 유전체막 패턴(120a)의 두께는 160ű10Å일 수 있다.
구체적으로, 상기 제 1 유전체막 패턴(121a)의 두께는 30ű2Å일 수 있고, 상기 제 2 유전체막 패턴(122a)의 두께는 100ű5Å일 수 있고, 상기 제 3 유전체막 패턴(123a)의 두께는 30ű2Å일 수 있다.
상기와 같은 실시예의 유전체막 구조를 갖는 캐패시터는 8~10fF/㎛2의 캐패시턴스를 가질 수 있다.
이때, 상기 유전체막 패턴(120a) 및 상기 상부 전극(130a)의 측벽에는 부산물이 형성되어 있지 않으며, 상기 하부 전극(110a)과 상기 상부 전극(130a)은 전기적으로 절연되어 있다.
또한, 상기 유전체막 패턴(120a)의 측벽과 상기 상부 전극(130a)의 측벽은 일직선상에 위치하고 있으며, 이것은 상기 유전체막이 1Å~300Å의 얇은 두께를 가 지고 있어 상기 상부 전극(130a)의 식각 공정에서 상기 유전체막이 함께 식각되기 때문이다.
실시예에 따른 캐패시터는 4fF/㎛2이상의 캐패시턴스를 가질 수 있다.
도 3은 실시예에 따른 반도체 소자의 캐패시터 제조 공정을 보여주는 순서도이고, 도 4 내지 도 8은 실시예에 따른 반도체 소자의 캐패시터 제조 공정을 보여주는 단면도들이다.
도 3 및 도 4에 도시한 바와 같이, 기판(100) 상에 배리어 금속막(111)을 형성하고, 상기 배리어 금속막(111) 상에 하부 금속막(110)을 형성한다(S110).
상기 기판(100)은 구리 금속 배선이 형성된 절연막을 포함하는 반도체 기판일 수 있으며, 상기 하부 금속막(110)은 구리 금속으로 이루어질 수 있다.
상기 배리어 금속막(111)은 상기 구리 금속이 인접한 다른 층으로 확산되는 것을 방지하는 역할을 할 수 있다.
상기 기판(100)은 상면에 알루미늄 금속 배선이 형성된 절연막을 포함하는 반도체 기판일 수 있으며, 상기 하부 금속막(110)은 알루미늄 금속으로 이루어질 수 있다.
상기 배리어 금속막(111)은 상기 하부 전극이 알루미늄 금속으로 이루어질 경우에는 형성되지 않을 수도 있다.
상기 배리어 금속막(111)은 Ti, Ta, Ti/TiN 및 Ta/TaN 중 적어도 하나를 포함할 수 있다.
상기 배리어 금속막(111)이 Ti/TiN으로 이루어질 경우, 상기 하부 금속 막(110) 상에 Ti막이 형성되고, 상기 Ti막 상에 TiN막이 형성될 수 있다.
상기 하부 금속막(110)이 형성된 기판(100)은 ALD(Atomic Layer Deposition) 장비 내로 반입되어, 상기 하부 금속막(110) 상에 제 1 유전체막(121), 제 2 유전체막(122) 및 제 3 유전체막(123)이 연속으로 증착된다.
상기 ALD 방법으로 형성될 경우, 유전체막(120)은 1 사이클 동안 0.8Å두께의 막이 증착되는데, 여러 사이클이 반복되는 동안 원하는 두께의 유전체막(120)을 적층시킬 수 있다.
상기 ALD증착시 공정 온도는 300~400 ℃ 일 수 있다.
먼저, 상기 하부 금속막(110)이 형성된 기판(100) 상에 제 1 유전체막(121)을 증착시킨다(S120).
상기 제 1 유전체막(121) 물질은 Al2O3일 수 있다.
상기 제 1 유전체막(121)의 두께는 30ű2Å일 수 있다.
상기 제 1 유전체막(121) 물질은 전구체로서 TMA(TriMethylAluminium)을 이용하여 오존(O3)과 반응시킴으로써 형성할 수 있다.
이어서, 상기 제 1 유전체막(121)의 증착이 종료되면, 상기 제 1 유전체막(121) 상에 제 2 유전체막(122)을 연속으로 증착시킨다.
상기 제 2 유전체막(122) 물질은 HfO2일 수 있다. 또는, 상기 제 2 유전체막(122)은 ZrO2 및 Ta2O5 중 하나일 수도 있다.
상기 제 2 유전체막(122)의 두께는 100ű5Å일 수 있다.
상기 제 2 유전체막(122) 물질의 전구체로서 TEMAHf(Tetrakis[EthylMethylAmino]Hfnium)을 이용하여 오존(O3)과 반응시킴으로써 형성할 수 있다.
이어서, 상기 제 2 유전체막(122)의 증착이 완료되면, 상기 제 2 유전체막(122) 상에 제 3 유전체막(123)을 연속으로 증착시킨다.
상기 제 3 유전체막(123) 물질은 Al2O3일 수 있다.
상기 제 3 유전체막(123)의 두께는 30ű2Å일 수 있다.
상기 제 3 유전체막(123) 물질은 전구체로서 TMA(TriMethylAluminium)을 이용하여 오존(O3)과 반응시킴으로써 형성할 수 있다.
상기 제 1 내지 제 3 유전체막(121, 122, 123)의 전체 두께는 160ű10Å일 수 있다.
따라서, 실시예에 따른 캐패시터는 유전체막(120)의 두께가 기존에 비하여 얇으면서도 고 정전용량(high capacitance)으로 형성할 수 있다.
상기와 같은 적층 구조, 재질 및 두께로 형성한 캐패시터는 8~10fF/㎛2의 캐패시턴스를 가질 수 있다.
도 3 및 5에 도시한 바와 같이, 상기 유전체막(120) 상에 배리어 금속막(111) 및 상부 금속막(130)을 형성한다(S130).
상기 상부 금속막(130)은 구리 금속막 또는 알루미늄 금속막으로 이루어질 수 있다.
상기 배리어 금속막(111)은 Ti, Ta, Ti/TiN 및 Ta/TaN 중 적어도 하나를 포함할 수 있다.
상기 제 1 유전체막(121) 및 상기 제 3 유전체막(123)의 밴드 갭은 상기 제 2 유전체막(122)의 밴드 갭보다 커서 전체 유전체막(120)의 누설 전류 및 항복 전압 특성이 우수하며, 제 2 유전체막(122)의 유전상수가 커서 고 정전용량을 가질 수 있다.
도 3 및 도 6에 도시한 바와 같이, 상기 상부 금속막(130) 상에 포토 레지스트 패턴(150)을 형성한다.
상기 포토 레지스트 패턴(150)은 상기 상부 금속막(130) 상에 포토 레지스트막을 도포하고, 부분적으로 노광 및 현상하여, 상기 상부 금속막에서 식각하고자 하는 부분을 노출시키도록 형성할 수 있다.
상기 포토 레지스트 패턴(150)을 마스크로 상기 상부 금속막(130)을 형성한다.
상기 상부 금속막(130)은 반응성 이온 식각 공정(reactive ion etching process)을 이용하여 식각할 수 있다(S140).
여기서, 상기 상부 금속막(130)의 반응성 이온 식각 공정은 반도체 기판에 대하여 수직한 방향으로의 식각이 활발히 이루어지는 이방성 식각 공정이다.
상기 반응성 이온 식각 공정의 식각 정지 시점을 검출해내기 위하여 상기 유전체막(120)을 식각 정지막으로서 사용한다.
상기 유전체막(120)의 두께가 얇아 상기 반응성 이온 식각 공정으로 상기 상 부 금속막(130)을 식각할 때 상기 유전체막(120)도 함께 식각되어 상기 하부 금속막(110)의 상면이 드러날 수 있다.
이때, 발생되는 금속 파티클 및 폴리머 등으로 이루어진 부산물이 상부 전극(130a) 및 유전체막 패턴(120a)의 측벽에 부착될 수 있다.
도 3 및 도 7에 도시한 바와 같이, 상기 부산물을 제거하기 위하여, 상기 상부 금속막(130)의 반응성 이온 식각 공정이 완료된 후 CDE(Chemical Dry Etch or Chemical Down-stream Etch)공정을 실시한다(S150).
상기 CDE공정은 건식 식각 공정이면서 등방성 식각 공정이다.
상기 등방성 식각 공정은 반도체 기판에 대하여 수직한 방향 뿐 아니라 수평한 방향 등, 모든 방향에 대하여 식각이 활발히 이루어지는 공정이다.
따라서, 상기 상부 전극(130a) 및 상기 유전체막 패턴(120a)의 측벽에 부착된 부산물(160)이 제거되어 상기 상부 전극(130a) 및 상기 유전체막 패턴(120a)의 측벽을 노출시켜 상기 상부 전극(130a) 및 상기 하부 전극(110a) 간의 쇼트를 방지할 수 있다.
상기 CDE공정은 RF 파워는 600~800W, 압력은 1~100Pa, 산소 가스 유량은 5~400sccm, CF4 가스 유량은 300~500sccm, 질소 가스 유량은 50~300sccm일 수 있다. 상기 CDE공정은 40~400초 동안 이루어질 수 있다.
이후, 상기 하부 금속막(110a)을 반응성 이온 식각 공정으로 식각하여 하부 전극(110)을 형성할 수 있다.
도 8에 도시한 바와 같이, 상기 캐패시터를 덮도록 기판(100) 전면에 절연 막(140)을 형성하고 비아 등을 형성하여 반도체 공정을 진행할 수 있다.
실시예는 캐패시터의 상부 전극(130a)을 식각하는 과정에서 발생되는 부산물(160)을 등방성 식각을 이용하여 제거함으로써 캐패시터 쇼트 발생을 방지하고 수율을 향상시킬 수 있다.
실시예는 캐패시터의 상부 전극(130a)을 식각하는 과정에서 하부 금속막(110)이 드러난다 하더라도 불순물에 의해 상, 하부 전극 사이에 쇼트가 발생하는 문제를 방지할 수 있으므로 얇은 두께의 유전체막을 형성하는 데 있어서 공정상 불이익이 없어 공정에 대한 신뢰성을 확보할 수 있다.
실시예에 따른 반도체 소자의 캐패시터는 고 정전용량을 가지면서 내구성을 좋게 유지할 수 있다.
이상과 같이 본 발명에 따른 반도체 소자의 캐패시터 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1a는 종래 기술에 따라 형성된 MIM을 구비한 반도체 소자 구조를 나타낸 단면도이고, 도 1b는 도 1a에서 원으로 표시된 부분을 확대한 단면도이다.
도 2는 실시예에 따른 반도체 소자의 캐패시터를 보여주는 단면도이다.
도 3은 실시예에 따른 반도체 소자의 캐패시터 제조 공정을 보여주는 순서도이다.
도 4 내지 도 8은 실시예에 따른 반도체 소자의 캐패시터 제조 공정을 보여주는 단면도들이다.

Claims (15)

  1. 기판 상에 하부 금속막을 형성하는 단계;
    상기 하부 금속막 상에 유전체막을 형성하는 단계;
    상기 유전체막 상에 상부 금속막을 형성하는 단계;
    상기 유전체막을 식각 정지막으로 상부 금속막을 반응성 이온 식각하여 상부 전극 및 유전체막 패턴을 형성하며 상기 하부 금속막의 상면이 노출되는 단계; 및
    상기 상부 전극 측벽의 부산물을 제거하기 위하여 CDE(chemical down-stream etch)공정을 진행하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1항에 있어서,
    상기 CDE 공정을 진행하는 단계 이후에,
    상기 하부 금속막을 반응성 이온 식각하여 하부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1항에 있어서,
    상기 제 2 유전체막은 은 HfO2, ZrO2 및 Ta2O5 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1 및 제 3 유전체막은 Al2O3를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1항에 있어서,
    상기 제 1 내지 제 3 유전체막의 총 두께는 1~300Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1항에 있어서,
    상기 CDE 공정을 진행하는 단계에 있어서,
    상기 CDE공정은 RF 파워는 600~800W, 압력은 1~100Pa, 산소 가스 유량은 5~400sccm, CF4 가스 유량은 300~500sccm, 질소 가스 유량은 50~300sccm, 공정 시간은 40~400초의 조건에서 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 기판 상에 하부 금속막을 형성하는 단계;
    상기 하부 금속막 상에 제 1 유전체막을 형성하는 단계;
    상기 제 1 유전체막 상에 제 2 유전체막을 형성하는 단계;
    상기 제 2 유전체막 상에 제 3 유전체막을 형성하는 단계;
    상기 제 3 유전체막 상에 상부 금속막을 형성하는 단계
    상기 제 1 내지 제 3 유전체막을 식각 정지막으로 상부 금속막을 반응성 이온 식각하여 상부 전극 및 제 1 내지 제 3 유전체막 패턴을 형성하며 상기 하부 금속막의 상면이 노출되는 단계; 및
    상기 상부 전극 측벽의 부산물을 제거하기 위하여 CDE(chemical down-stream etch)공정을 진행하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 7항에 있어서,
    상기 제 1 및 제 3 유전체막을 형성하는 단계에 있어서, TMA(TriMethylAluminium) 및 오존(O3)을 이용하여 Al2O3를 증착시켜 상기 제 1 및 제 3 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 7항에 있어서,
    상기 제 2 유전체막을 형성하는 단계에 있어서,
    TEMAHf(Tetrakis[EthylMethylAmino]Hfnium) 및 오존(O3)을 이용하여 HfO2를 증착시켜 상기 제 2 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 7항에 있어서,
    상기 제 2 유전체막은 은 HfO2, ZrO2 및 Ta2O5 중 적어도 하나를 포함하며, 상기 제 1 및 제 3 유전체막은 Al2O3를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 7항에 있어서,
    상기 유전체막을 갖는 캐패시터의 캐패시턴스는 8~10fF/㎛2인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 7항에 있어서,
    상기 CDE 공정을 진행하는 단계에 있어서,
    상기 CDE공정은 RF 파워는 600~800W, 압력은 1~100Pa, 산소 가스 유량은 5~400sccm, CF4 가스 유량은 300~500sccm, 질소 가스 유량은 50~300sccm, 공정 시간은 40~400초의 조건에서 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  13. 제 7항에 있어서,
    상기 제 1 및 제 3 유전체막을 형성하는 단계에 있어서, TMA(TriMethylAluminium) 및 오존(O3)을 이용하여 Al2O3를 ALD(atomic layer deposition)법으로 증착시켜 상기 제 1 및 제 3 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  14. 제 7항에 있어서,
    상기 제 2 유전체막을 형성하는 단계에 있어서,
    TEMAHf(Tetrakis[EthylMethylAmino]Hfnium) 및 오존(O3)을 이용하여 HfO2를 ALD(atomic layer deposition)법으로 증착시켜 상기 제 2 유전체막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 7항에 있어서,
    상기 제 1 유전체막의 두께는 30ű2Å, 상기 제 2 유전체막의 두께는 100ű5Å, 상기 제 3 유전체막의 두께는 30ű2Å로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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