KR100624326B1 - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로 특히, 임의의 기판상부에 소정 두께의 제 1금속 배선과 제 1층간분리막을 차례로 형성하는 제 1과정과; 제 1층간분리막 상부의 임의의 영역에 일정 크기를 갖는 제 1커패시터를 형성하는 제 2과정과; 제 1커패시터의 상부에 소정 두께의 제 2금속 배선을 형성하는 제 3과정과; 제 2금속 배선 상부의 임의의 영역에 제 1 커패시터와 정렬되는 동일크기의 제 2커패시터를 형성하는 제 4과정과; 제 2커패시터의 상부에 제 2층간분리막을 형성하는 제 5과정; 및 제 2층간분리막의 상부에 소정 두께의 제 3금속 배선을 형성하는 제 6과정을 포함하는 커패시터 제조방법을 제공하면 하부 커패시터와 동일한 크기 동일한 구조의 상부 커패시터가 형성되어 상하부 커패시터의 정전용량 미스 매칭(capacitance mis-matching)에 따른 문제점을 해소하여 고 정밀, 고 용량의 커패시터를 제작 할 수 있으며 신뢰성을 제공할 수 있다.
Stack, MIM, capacitor

Description

반도체장치의 커패시터 제조방법{Method of Forming Capacitor in Semiconductor Device}
도 1은 종래기술에 따라 제조된 단층 타입의 MIM구조의 탄탈륨산화막 커패시터를 도시한 예시도
도 2는 종래기술에 따라 제조된 복층 타입의 MIM구조의 탄탈륨산화막 커패시터를 도시한 예시도
도 3은 본 발명에 따른 반도체장치의 커패시터 제조방법에 따라 제조된 복층 타입의 MIM구조의 탄탈륨산화막 커패시터를 도시한 예시도
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로 특히, 커패시터 용량을 증가시키 위한 방법으로 스택구조를 적용하되 하부의 커패시터와 상부의 커패시터가 구조적으로 동일한 크기를 가질 수 있으므로 인해 하부의 커패시터와 상부의 커패시터가 동일한 정전용량을 가지도록 하는 MIM 타입의 커패시터를 제조하기 위한 반도체장치의 커패시터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라 충분한 정전용량을 확보하기 위해 커패시터의 구조를 실린더(Cylinder), 핀(Pin), 적층(Stack) 또는 반구형 실리콘(HSG) 등의 복잡한 구조로 형성하여 전하저장 면적을 증가시키거나, SiO2 나 Si3N4에 비해 유전상수가 큰 Ta2O5 , TiO2, SrTiO 3, (Ba,Sr)TiO등의 고 유전물질에 대한 연구가 활발히 진행되고 있다.
특히, 저압 화학적 기상 증착법(Low Pressure Chemical Vapor Deposition; LPCVD)을 이용한 탄탈륨산화막(Ta2O5)은 비교적 유전율이 높아 적용 가능성이 높은 것으로 알려졌다.
최근에 소자의 집적화에 의해 소자 크기가 감소함에 따라 유효산화막두께의 감소가 요구되며, 보다 신뢰성있는 소자를 제조하기 위해서는 바이어스전압(Bias voltage)에 따른 ΔC의 감소 및 누설전류와 같은 전기적 특성을 개선시키는 것이 필요하다.
이러한 특성 개선을 위해서 통상 폴리실리콘대신 금속막을 상하부전극으로 이용하는 MIM(Metal-Insulator-Metal)커패시터가 연구되고 있으며, MIM 커패시터 제조시 커패시터의 유효산화막두께(Tox), 누설전류 특성이 개선된 신뢰성 있는 소자를 제조하기 위해서는 양질의 커패시터 유전막을 증착하는 공정이 매우 중요하다 할 것이다.
특히, 탄탈륨산화막을 유전막으로 이용하는 MIM 커패시터 제조시, 금속전극의 배향성에 따라 탄탈륨산화막이 방향성을 나타내어 유전상수가 증가하며, 금속전극은 폴리실리콘과의 전기적 에너지장벽(Energy barrier)(또는 일함수)이 크므로 유효산화막두께(Tox)를 감소시킬 수 있어 동일한 유효산화막 두께에서의 누설전류를 감소시키는 장점이 있다.
첨부한 도 1은 종래기술에 따라 제조된 단층 타입의 MIM구조의 탄탈륨산화막 커패시터를 도시한 예시도이다.
도 1을 참조하면, 소스/드레인(12)을 포함한 트랜지스터 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(13)을 형성한 다음, 층간절연막(13)을 선택적으로 식각하여 소스/드레인(12)의 소정 부분이 노출되는 콘택홀을 형성한다.
계속해서, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(14)를 형성한 다음, 폴리실리콘플러그(14)상에 티타늄실리사이드(15)와 티타늄나이트라이드(16)의 적층막을 형성한다.
이때, 티타늄실리사이드(15)는 폴리실리콘플러그(14)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 주고, 티타늄나이트라이드(16)는 후속 탄탈륨산화막의 열처리 공정시 하부전극내에 잔존하는 산소가 폴리실리콘플러그(14) 또는 반도체기판(11)으로 확산하는 것을 방지하는 확산배리어막의 역할을 한다.
다음으로, 티타늄나이트라이드(16)를 포함한 층간절연막(13)상에 질화물계 식각정지막(17)과 커패시터산화막(18)을 형성한 후, 스토리지노드마스크로 커패시터산화막(18)과 식각정지막(17)을 순차적으로 식각하여 폴리실리콘플러그(14)에 정렬되는 오목부를 형성한다.
계속해서, 오목부가 형성된 커패시터산화막(18)의 표면을 따라 하부전극으로서 TiN을 화학기상증착법(CVD)으로 증착한 다음, 에치백 또는 화학적기계적연마를 통해 오목부내에만 TiN을 잔류시켜 이웃한 셀간 서로 격리되는 TiN-하부전극(19)을 형성한다.
계속해서, TiN-하부전극(19)을 포함한 전면에 탄탈륨산화막(20)을 증착한 후, 산소결핍을 제거하기 위한 열처리와 탄탈륨산화막(20)내 잔류하는 불순물을 제거하기 위한 열처리를 순차적으로 진행한다.
다음으로, 탄탈륨산화막(20)상에 상부전극(21)으로서 TiN을 증착한다.
상술한 바와 같이 종래의 기술에서는 메탈 커패시터(MiM Capacitor)를 형성할 때 주로 단층구조로 주로 사용한다,
이런 형태를 주로 트렌치 타입의 커패시터라 칭하는데, 메탈-절연물-메탈 형태의 구조로 하여 2층의 콘택 구조를 갖는데 이는 콘택 형성의 경우도 큰 어려움 없이 제조가 가능하다.
그러나 최근 아날로그용 커패시터에서도 커패시터의 면적이 너무 커 작은 면적에 대용량의 커패시터를 요구하기 시작함에 따라, 근래 각광 받고 있는 타입이 적층(Stack) 타입으로써 첨부한 도 1에 따른 단층 타입에 적용시켜 본다면 첨부한 도 2에 도시되어 있는 바와 같다.
즉, 첨부한 도 1과의 중복 설명은 생략하고 적층 구조의 제조방법을 살펴보면, 탄탈륨산화막(20)상에 상부전극(21)으로서 TiN을 증착한 후 상부전극(21)을 층간절연막(Inter Layer Dielectric; ILD)(22)으로 매립하게 된다.
이후 층간절연막(22)을 선택적으로 식각하여 상부전극(21)이 노출되는 소정의 크기를 갖는 콘택홀을 형성한다.
계속해서, 콘택홀의 하부에 소종의 두께로 티타늄실리사이드와 티타늄나이트라이드로 이루어진 참조번호 23의 적층막을 형성한다.
이를 통해 참조번호 22와 23으로 이루어진 제 2의 오목부의 표면을 따라 제 2 하부전극으로서 TiN을 화학기상증착법(CVD)으로 증착한 다음, 에치백 또는 화학적기계적연마를 통해 오목부내에만 TiN을 잔류시켜 이웃한 셀간 서로 격리되는 TiN-하부전극(24)을 형성한다.
계속해서, TiN-하부전극(24)을 포함한 전영역에 탄탈륨산화막(25)을 증착한 후, 산소결핍을 제거하기 위한 열처리와 탄탈륨산화막(25)내 잔류하는 불순물을 제거하기 위한 열처리를 순차적으로 진행한다.
다음으로, 탄탈륨산화막(25)상에 최 상부전극(26)으로서 TiN을 증착한다.
이와 같은 제조방법에 의해 제조되는 적층(Stack)구조의 메탈 커패시터(MiM Capacitor)를 사용하게 된다.
그러나 첨부한 도 2에 도시되어 있는 바와 같은 상술한 적층(Stack)구조의 메탈 커패시터(MiM Capacitor)는 다음과 같은 문제점이 발생된다.
즉, 참조번호 19와 20 및 21로 이루어지는 커패시터와 참조번호 24와 25 및 26으로 이루어지는 커패시터는 그 구조적으로 크기의 차가 발생하는데 이는 용량의 차이를 의미하게 된다.
따라서 적층구조를 갖는 커패시터의 경우 용량의 매칭이 정확하게 이루어지 지 않으면 전체 커패시턴스가 떨어지는 현상이 발생하게 되는데, 이를 보정하기 위해서는 절연물로 사용되는 참조번호 20과 25의 물질의 변화로 이를 보상하여야 하나 이는 매우 어려운 사안이므로 반도체 커패시터의 신뢰성이 저하되는 문제점을 발생시켰다.
상술한 문제점을 해소하기 위한 본 발명의 목적은 반도체장치의 커패시터 제조방법에 관한 것으로 특히, 커패시터 용량을 증가시키 위한 방법으로 스택구조를 적용하되 하부의 커패시터와 상부의 커패시터가 구조적으로 동일한 크기를 가질 수 있으므로 인해 하부의 커패시터와 상부의 커패시터가 동일한 정전용량을 가지도록 하는 메탈-메탈-메탈 타입의 커패시터를 제조하기 위한 반도체장치의 커패시터 제조 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터 제조방법의 특징은, 임의의 기판상부에 소정 두께의 제 1금속 배선과 제 1층간분리막을 차례로 형성하는 제 1과정과; 제 1층간분리막 상부의 임의의 영역에 일정 크기를 갖는 제 1커패시터를 형성하는 제 2과정과; 제 1커패시터의 상부에 소정 두께의 제 2금속 배선을 형성하는 제 3과정과; 제 2금속 배선 상부의 임의의 영역에 제 1 커패시터와 정렬되는 동일크기의 제 2커패시터를 형성하는 제 4과정과; 제 2커패시터의 상부에 제 2층간분리막을 형성하는 제 5과정; 및 제 2층간분리막의 상부에 소정 두께의 제 3금속 배선을 형성하는 제 6과정을 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터 제조방법의 부가적인 특징은, 제 1과정이후 상기 제 1층간분리막의 일정 영역에 대해 포토와 에칭공정을 진행하여 제 1금속 배선을 노출시키는 제 1콘택홀을 형성한 후 상기 제 2과정으로 진행하는 제 1콘택홀 형성단계를 더 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터 제조방법의 부가적인 다른 특징은, 제 5과정이후 상기 제 2층간분리막의 일정 영역에 대해 포토와 에칭공정을 진행하여 제 2커패시터의 일정 영역을 노출시키는 제 2콘택홀을 형성한 후 상기 제 6과정으로 진행하는 제 2콘택홀 형성단계를 더 포함하데 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
첨부한 도 3은 본 발명에 따른 반도체장치의 커패시터 제조방법에 따라 제조된 복층 타입의 MIM구조의 탄탈륨산화막 커패시터를 도시한 예시도이다.
도 3을 참조하면, 소스/드레인(12)을 포함한 트랜지스터 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(13)을 형성한 다음, 층간절연막(13)을 선택적으로 식각하여 소스/드레인(12)의 소정 부분이 노출되는 콘택홀을 형성한다.
계속해서, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(14)를 형성한 다음, 폴리실리콘플러그(14)상에 티타늄실리사이드(15)와 티타늄나이트라이드(16)의 적층막을 형성한다.
이때, 티타늄실리사이드(15)는 폴리실리콘플러그(14)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 주고, 티타늄나이트라이드(16)는 후속 탄탈륨산화막의 열처리 공정시 하부전극내에 잔존하는 산소가 폴리실리콘플러그(14) 또는 반도체기판(11)으로 확산하는 것을 방지하는 확산배리어막의 역할을 한다.
다음으로, 티타늄나이트라이드(16)를 포함한 층간절연막(13)상에 질화물계 식각정지막(17)과 커패시터산화막(18)을 형성한 후, 스토리지노드마스크로 커패시터산화막(18)과 식각정지막(17)을 순차적으로 식각하여 폴리실리콘플러그(14)에 정렬되는 오목부를 형성한다.
계속해서, 오목부가 형성된 커패시터산화막(18)의 표면을 따라 하부전극으로서 TiN을 화학기상증착법(CVD)으로 증착한 다음, 에치백 또는 화학적기계적연마를 통해 오목부내에만 TiN을 잔류시켜 이웃한 셀간 서로 격리되는 TiN-하부전극(19)을 형성한다.
계속해서, TiN-하부전극(19)을 포함한 전면에 탄탈륨산화막(20)을 증착한 후, 산소결핍을 제거하기 위한 열처리와 탄탈륨산화막(20)내 잔류하는 불순물을 제거하기 위한 열처리를 순차적으로 진행한다.
다음으로, 탄탈륨산화막(20)상에 상부전극(21)으로서 TiN을 증착한다.
이후, 증착되어진 상부전극(21)의 일정 영역을 식각하여 탄탈륨산화막(20)을 노출시킨 후 소자격리막(참조번호 미부여)을 노출된 탄탈륨산화막(20)상에 증착시킨 후 증착된 소자격리막의 영역을 에칭 식각하여 폴리실리콘플러그(14)가 노출되는 제 1콘택홀(CH1)을 형성한다.
이후 전면에 걸쳐 텅스텐(30)을 증착하여 이를 평탄화한 후 참조번호 19와 20 및 21로 이루어지는 커패시터와 제 1콘택홀(CH1)을 연결하고 있는 텅스텐(30)을 부분 식각하여 분리시키고 다시 해당 식각 영역에 소자격리막을 형성한다.
이후 전면에 걸쳐 층간절연막(Inter Layer Dielectric; ILD)(31)을 형성한 다음, 층간절연막(31)을 선택적으로 식각하여 참조번호 19와 20 및 21로 이루어지는 하부 커패시터 영역에 해당하는 텅스텐(30)이 노출되는 콘택홀을 형성한다.
계속해서, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 콘택홀의 하부영역에 티타늄실리사이드(32)와 티타늄나이트라이드(33)의 적층막을 형성한다.
이때, 티타늄실리사이드(32)는 텅스텐(30)과 후속공정에서 형성되는 상부 커패시터 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 주고, 티타늄나이트라이드(33)는 후속 탄탈륨산화막의 열처리 공정시 하부전극내에 잔존하는 산소가 텅스텐(30)으로 확산하는 것을 방지하는 확산배리어막의 역할을 한다.
다음으로, 티타늄나이트라이드(33)를 포함한 층간절연막(31)상에 질화물계 식각정지막(34)과 커패시터산화막(35)을 형성한 후, 스토리지노드마스크로 커패시터산화막(35)과 식각정지막(34)을 순차적으로 식각하여 폴리실리콘플러그(14)에 정 렬되는 오목부를 형성한다.
계속해서, 오목부가 형성된 커패시터산화막(35)의 표면을 따라 상부 커패시터의 하부전극으로서 TiN을 화학기상증착법(CVD)으로 증착한 다음, 에치백 또는 화학적기계적연마를 통해 오목부내에만 TiN을 잔류시켜 이웃한 셀간 서로 격리되는 TiN-하부전극(36)을 형성한다.
계속해서, TiN-하부전극(36)을 포함한 전면에 탄탈륨산화막(37)을 증착한 후, 산소결핍을 제거하기 위한 열처리와 탄탈륨산화막(37)내 잔류하는 불순물을 제거하기 위한 열처리를 순차적으로 진행한다.
다음으로, 탄탈륨산화막(37)상에 상부 커패시터의 상부전극(38)으로서 TiN을 증착한다.
이후, 증착되어진 상부전극(38)의 일정 영역을 식각하여 탄탈륨산화막(37)을 노출시킨 후 소자격리막(39)을 노출된 탄탈륨산화막(37)상에 증착시킨 후 증착된 소자격리막(39)의 영역을 제 1콘택홀(CH1)에 정렬되게 에칭 식각하여 텅스텐(30)이 노출되는 제2콘택홀(CH2)을 형성한다.
이후 전면에 걸쳐 텅스텐(40)을 증착하여 이를 평탄화한다.
이를 통해 참조번호 19와 20 및 21로 이루어지는 하부 커패시터와 동일한 크기의 상부 커패시터(36, 37, 38)가 형성되며, 따라서 커패시터를 형성하기 위한 절연물질을 차별화하지 않더라고 상하부의 커패시터가 동일한 정전용량을 갖게 된다.
또한, 상부 커패시터를 만들기 위한 마스크가 첨부한 도 2의 종래 기술에서는 새로운 마스크를 사용하여야 하지만 본 발명에서는 하부 커패시터를 만들기 위한 마스 크와 동일하므로 마스크 추가로 인한 손실을 줄일 수 있다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체장치의 커패시터 제조방법을 제공하면, 하부 커패시터와 동일한 크기 동일한 구조의 상부 커패시터가 형성되어 상하부 커패시터의 정전용량 미스 매칭(capacitance mis-matching)에 따른 문제점을 해소하여 고 정밀, 고 용량의 커패시터를 제작 할 수 있으며 신뢰성을 제공할 수 있다.
또한, 종래의 기술에서는 적층구조의 커패시터를 만들기 위해서는 2개 이상의 추가 마스크가 필요로 하는 데 비해 본 발명에서는 동일한 마스크를 사용하므로 추가적인 마스크가 필요가 없게 된다.

Claims (3)

  1. 기판상부에 제 1금속 배선과 제 1층간분리막을 차례로 형성하는 제 1과정과;
    상기 제 1층간분리막의 상부에 제 1커패시터를 형성하는 제 2과정과;
    상기 제 1커패시터의 상부에 제 2금속 배선을 형성하는 제 3과정과;
    상기 제 2금속 배선 상부에 상기 제 1 커패시터와 정렬되고, 상기 제 1커패시터와 동일한 크기의 제 2커패시터를 형성하는 제 4과정과;
    상기 제 2커패시터의 상부에 제 2층간분리막을 형성하는 제 5과정; 및
    상기 제 2층간분리막의 상부에 제 3금속 배선을 형성하는 제 6과정을 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제 1항에서,
    상기 제 1과정이후 상기 제 1커패시터의 영역과 겹치지 않는 상기 제 1층간분리막의 일측 영역에 대해 포토와 에칭공정을 진행하여 제 1금속 배선을 노출시키는 제 1콘택홀을 형성한 후 상기 제 2과정으로 진행하는 제 1콘택홀 형성단계를 더 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제 1항 또는 제 2항에서,
    상기 제 5과정이후 상기 제 2층간분리막에서 상기 제 1콘택홀과 정렬되는 영역에 대해 포토와 에칭공정을 진행하여 제 2커패시터를 노출시키는 제 2콘택홀을 형성한 후 상기 제 6과정으로 진행하는 제 2콘택홀 형성단계를 더 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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