JP2000260963A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000260963A JP2000260963A JP11066607A JP6660799A JP2000260963A JP 2000260963 A JP2000260963 A JP 2000260963A JP 11066607 A JP11066607 A JP 11066607A JP 6660799 A JP6660799 A JP 6660799A JP 2000260963 A JP2000260963 A JP 2000260963A
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Abstract
(57)【要約】
【課題】下部キャパシタ電極等の形状に起因する電気特
性の劣化を防止したコンケイブ型キャパシタを実現する
こと。 【解決手段】コンタクトホール２上部のＴｉＮバリアメ
タル膜４を除去し、コンタクトホール２上部に空隙を形
成することによって、開口部６底面を上に凹の形状にし
た後に、下部キャパシタ電極７、キャパシタ絶縁膜８、
上部キャパシタ電極９を順次形成する。
性の劣化を防止したコンケイブ型キャパシタを実現する
こと。 【解決手段】コンタクトホール２上部のＴｉＮバリアメ
タル膜４を除去し、コンタクトホール２上部に空隙を形
成することによって、開口部６底面を上に凹の形状にし
た後に、下部キャパシタ電極７、キャパシタ絶縁膜８、
上部キャパシタ電極９を順次形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、内堀コンケイブ型
キャパシタを有する半導体装置およびその製造方法に関
する。
キャパシタを有する半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】ＤＲＡＭに代表される半導体集積回路の
高集積化・微細化に伴い、素子面積は世代毎に縮小され
ている。メモリセルが１つのトランジスタと１つのキャ
パシタで構成されたＤＲＡＭにおいては、素子面積の縮
小化は、情報を記憶するキャパシタの面積の縮小を招
き、情報の記憶機能を損なうことになる。
高集積化・微細化に伴い、素子面積は世代毎に縮小され
ている。メモリセルが１つのトランジスタと１つのキャ
パシタで構成されたＤＲＡＭにおいては、素子面積の縮
小化は、情報を記憶するキャパシタの面積の縮小を招
き、情報の記憶機能を損なうことになる。
【０００３】そこで、ＤＲＡＭでは、高集積化・微細化
によって情報記憶機能が損なわれないように、十分なキ
ャパシタ容量を確保するための様々な工夫がなされ、そ
の一つとして、キャパシタ絶縁膜としてシリコン酸化膜
よりも高い誘電率を発現するＢａx Ｓｒ1-x ＴｉＯ3 等
の高誘電体絶縁膜を採用し、これをキャパシタ面積の大
きいコンケイブ型キャパシタに適用することがあげられ
る。
によって情報記憶機能が損なわれないように、十分なキ
ャパシタ容量を確保するための様々な工夫がなされ、そ
の一つとして、キャパシタ絶縁膜としてシリコン酸化膜
よりも高い誘電率を発現するＢａx Ｓｒ1-x ＴｉＯ3 等
の高誘電体絶縁膜を採用し、これをキャパシタ面積の大
きいコンケイブ型キャパシタに適用することがあげられ
る。
【０００４】図８に、従来のコンケイブ型キャパシタの
断面図を示す。図中、８１は第１層間絶縁膜を示してお
り、この第１層間絶縁膜８１にはコンタクトホール８２
が形成され、このコンタクトホール２の内部はＷプラグ
８３およびバリアメタル膜８４で埋め込まれている。
断面図を示す。図中、８１は第１層間絶縁膜を示してお
り、この第１層間絶縁膜８１にはコンタクトホール８２
が形成され、このコンタクトホール２の内部はＷプラグ
８３およびバリアメタル膜８４で埋め込まれている。
【０００５】第１層間絶縁膜８１上には第２層間絶縁膜
８５が形成され、この第２層間絶縁膜８５にはバリアメ
タル膜８４に繋がる内堀型の開口部８６が形成されてい
る。この開口部８６の側面および底面には、ＳｒＲｕＯ
3 膜からなる下部キャパシタ電極８７が形成されてい
る。この下部キャパシタ電８７上には、Ｂａ0.5 Ｓｒ0.
5ＴｉＯ3 膜からなるキャパシタ絶縁膜８８、ＳｒＲｕ
Ｏ3 膜からなる上部キャパシタ電極８９が順次形成され
ている。
８５が形成され、この第２層間絶縁膜８５にはバリアメ
タル膜８４に繋がる内堀型の開口部８６が形成されてい
る。この開口部８６の側面および底面には、ＳｒＲｕＯ
3 膜からなる下部キャパシタ電極８７が形成されてい
る。この下部キャパシタ電８７上には、Ｂａ0.5 Ｓｒ0.
5ＴｉＯ3 膜からなるキャパシタ絶縁膜８８、ＳｒＲｕ
Ｏ3 膜からなる上部キャパシタ電極８９が順次形成され
ている。
【０００６】しかし、この種の従来のコンケイブ型キャ
パシタには以下の問題があった。すなわち、開口部８６
の底面端部では下部キャパシタ電極８７、キャパシタ絶
縁膜８８および上部キャパシタ電極８９の形状が鋭角に
なり、その部分に電界が集中してリーク電流が増大する
という問題があった。
パシタには以下の問題があった。すなわち、開口部８６
の底面端部では下部キャパシタ電極８７、キャパシタ絶
縁膜８８および上部キャパシタ電極８９の形状が鋭角に
なり、その部分に電界が集中してリーク電流が増大する
という問題があった。
【０００７】また、開口部８６の底面端部では下部キャ
パシタ電極８７および上部キャパシタ電極８９の膜厚が
薄くなるため、キャパシタ電極のシート抵抗が増加する
という問題があった。
パシタ電極８７および上部キャパシタ電極８９の膜厚が
薄くなるため、キャパシタ電極のシート抵抗が増加する
という問題があった。
【０００８】さらに、開口部８６の底面中央部では下部
キャパシタ電極８７、キャパシタ絶縁膜８８および上部
キャパシタ電極８９の膜厚が厚くなり、特に下部キャパ
シタ電極８７の膜厚が厚くなり、キャパシタ面積が減少
するという問題があった。
キャパシタ電極８７、キャパシタ絶縁膜８８および上部
キャパシタ電極８９の膜厚が厚くなり、特に下部キャパ
シタ電極８７の膜厚が厚くなり、キャパシタ面積が減少
するという問題があった。
【０００９】
【発明が解決しようとする課題】上述の如く、従来のコ
ンケイブ型キャパシタは、開口部の底面端部および底面
中央部における下部キャパシタ電極、キャパシタ絶縁膜
および上部キャパシタ電極の形状に起因して、リーク電
流が増大したり、キャパシタ電極のシート抵抗が増大し
たり、キャパシタ面積が減少するという問題があった。
ンケイブ型キャパシタは、開口部の底面端部および底面
中央部における下部キャパシタ電極、キャパシタ絶縁膜
および上部キャパシタ電極の形状に起因して、リーク電
流が増大したり、キャパシタ電極のシート抵抗が増大し
たり、キャパシタ面積が減少するという問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、下部キャパシタ電極、
キャパシタ絶縁膜および上部キャパシタ電極の形状に起
因する電気特性の劣化を防止したコンケイブ型キャパシ
タを有する半導体装置およびその製造方法を提供するこ
とにある。
ので、その目的とするところは、下部キャパシタ電極、
キャパシタ絶縁膜および上部キャパシタ電極の形状に起
因する電気特性の劣化を防止したコンケイブ型キャパシ
タを有する半導体装置およびその製造方法を提供するこ
とにある。
【００１１】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る半導体装置は、半導体基板上
に形成された第１層間絶縁膜と、この第１層間絶縁膜に
形成されたコンタクトホール内にその途中の深さまで埋
め込まれた接続部材と、前記第１層間絶縁膜上に形成さ
れ、前記接続部材と繋がる開口部を有する第２層間絶縁
膜と、前記コンタクトホールの前記接続部材が埋め込ま
れていないところの側面および底面、ならびにこれらの
上の前記開口部の側面および底面上に、前記開口部を閉
塞しないように形成された下部キャパシタ電極と、この
下部キャパシタ電極上に前記開口部を閉塞しないように
形成されたキャパシタ絶縁膜と、このキャパシタ絶縁膜
上に前記開口部を閉塞しないように形成された上部キャ
パシタ電極とを備えていることを特徴とする。
するために、本発明に係る半導体装置は、半導体基板上
に形成された第１層間絶縁膜と、この第１層間絶縁膜に
形成されたコンタクトホール内にその途中の深さまで埋
め込まれた接続部材と、前記第１層間絶縁膜上に形成さ
れ、前記接続部材と繋がる開口部を有する第２層間絶縁
膜と、前記コンタクトホールの前記接続部材が埋め込ま
れていないところの側面および底面、ならびにこれらの
上の前記開口部の側面および底面上に、前記開口部を閉
塞しないように形成された下部キャパシタ電極と、この
下部キャパシタ電極上に前記開口部を閉塞しないように
形成されたキャパシタ絶縁膜と、このキャパシタ絶縁膜
上に前記開口部を閉塞しないように形成された上部キャ
パシタ電極とを備えていることを特徴とする。
【００１２】［作用］本発明では、コンタクトホールの
接続部材が埋め込まれていないところの側面および底
面、ならびにこれらの上の開口部の側面および底面上
に、下部キャパシタ電極を形成している。
接続部材が埋め込まれていないところの側面および底
面、ならびにこれらの上の開口部の側面および底面上
に、下部キャパシタ電極を形成している。
【００１３】このような領域に下部キャパシタ電極を形
成すると、その形状は開口部の底面端部においては上に
凸状に丸くなり、かつ開口部の底面端部を除いた底面に
おいては膜厚が一様になる。また、キャパシタ絶縁膜、
上部キャパシタ電極の形状は、下地である下部キャパシ
タ電極の形状を反映して、下部キャパシタ電極と同様の
形状となる。
成すると、その形状は開口部の底面端部においては上に
凸状に丸くなり、かつ開口部の底面端部を除いた底面に
おいては膜厚が一様になる。また、キャパシタ絶縁膜、
上部キャパシタ電極の形状は、下地である下部キャパシ
タ電極の形状を反映して、下部キャパシタ電極と同様の
形状となる。
【００１４】したがって、本発明によれば、下部キャパ
シタ電極等の形状を改善でき、底面端部における電界集
中によるリーク電流の増大、開口部の底面端部における
薄膜化によるキャパシタ電極のシート抵抗の増加を防止
できる。また、コンタクトホールの上部もキャパシタ形
成領域として用いられるので、キャパシタ面積の減少も
防止することができる。
シタ電極等の形状を改善でき、底面端部における電界集
中によるリーク電流の増大、開口部の底面端部における
薄膜化によるキャパシタ電極のシート抵抗の増加を防止
できる。また、コンタクトホールの上部もキャパシタ形
成領域として用いられるので、キャパシタ面積の減少も
防止することができる。
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００１６】（第１の実施形態）図１は、本発明の第１
の実施形態に係るコンケイブ型キャパシタを示す断面図
である。このコンケイブ型キャパシタは、ＤＲＡＭのメ
モリセルを構成するキャパシタである。
の実施形態に係るコンケイブ型キャパシタを示す断面図
である。このコンケイブ型キャパシタは、ＤＲＡＭのメ
モリセルを構成するキャパシタである。
【００１７】図中、１は第１層間絶縁膜（酸化膜）を示
しており、この第１層間絶縁膜１にはコンタクトホール
２が形成され、このコンタクトホール２の内部はその途
中の深さまでＷプラグ３およびＴｉＮバリアメタル膜４
で埋め込まれている。Ｗプラグ３は、図示しないシリコ
ン基板表面に形成されたソース／ドレイン拡散層とコン
タクトする。
しており、この第１層間絶縁膜１にはコンタクトホール
２が形成され、このコンタクトホール２の内部はその途
中の深さまでＷプラグ３およびＴｉＮバリアメタル膜４
で埋め込まれている。Ｗプラグ３は、図示しないシリコ
ン基板表面に形成されたソース／ドレイン拡散層とコン
タクトする。
【００１８】従来構造では、図８に示したように、Ｗプ
ラグおよびバリアメタル膜はコンタクトホールの内部を
充填するように形成され、その結果として第１層間絶縁
膜の表面は平坦になっているが、本実施形態ではＷプラ
グおよびバリアメタル膜はコンタクトホールの途中の深
さまでしか形成されていないので、第１層間絶縁膜の表
面はコンタクトホールのところで凹状となる。
ラグおよびバリアメタル膜はコンタクトホールの内部を
充填するように形成され、その結果として第１層間絶縁
膜の表面は平坦になっているが、本実施形態ではＷプラ
グおよびバリアメタル膜はコンタクトホールの途中の深
さまでしか形成されていないので、第１層間絶縁膜の表
面はコンタクトホールのところで凹状となる。
【００１９】第１層間絶縁膜１上には第２層間絶縁膜５
が形成され、この第２層間絶縁膜５にはバリアメタル膜
４に繋がる内堀型の開口部６が形成されている。この開
口部の側面および底面には、ＳｒＲｕＯ3 膜からなる下
部キャパシタ電極７が開口部６を閉塞しないように形成
されている。
が形成され、この第２層間絶縁膜５にはバリアメタル膜
４に繋がる内堀型の開口部６が形成されている。この開
口部の側面および底面には、ＳｒＲｕＯ3 膜からなる下
部キャパシタ電極７が開口部６を閉塞しないように形成
されている。
【００２０】ここで、下部キャパシタ電極７の形状は、
開口部６の底面端部において上に凸状に丸くなってお
り、かつ開口部６の底面端部を除いた底面においては一
様な膜厚になっており、底面中央部で厚くなってはいな
い。
開口部６の底面端部において上に凸状に丸くなってお
り、かつ開口部６の底面端部を除いた底面においては一
様な膜厚になっており、底面中央部で厚くなってはいな
い。
【００２１】したがって、底面端部における下部キャパ
シタ電極７の形状が薄膜化せずに滑らかになるので、下
部キャパシタ電極７の形状に起因する底面端部における
リーク電流の増大、および底面端部におけるキャパシタ
電極のシート抵抗の増加を防止できる。なお、上記の如
き形状になる理由は、バリアメタル膜４の上部を除去し
てコンタクトホール２の上部に空隙ができた状態で下部
キャパシタ電極７を形成するからである。
シタ電極７の形状が薄膜化せずに滑らかになるので、下
部キャパシタ電極７の形状に起因する底面端部における
リーク電流の増大、および底面端部におけるキャパシタ
電極のシート抵抗の増加を防止できる。なお、上記の如
き形状になる理由は、バリアメタル膜４の上部を除去し
てコンタクトホール２の上部に空隙ができた状態で下部
キャパシタ電極７を形成するからである。
【００２２】下部キャパシタ電極７上には、Ｂａ0.5 Ｓ
ｒ0.5ＴｉＯ3 膜からなるキャパシタ絶縁膜８、ＳｒＲ
ｕＯ3 膜からなる上部キャパシタ電極９が開口部６を閉
塞しないように順次形成されている。
ｒ0.5ＴｉＯ3 膜からなるキャパシタ絶縁膜８、ＳｒＲ
ｕＯ3 膜からなる上部キャパシタ電極９が開口部６を閉
塞しないように順次形成されている。
【００２３】これらのキャパシタ絶縁膜８、上部キャパ
シタ電極９も下部キャパシタ電極７と同様な形状を持っ
ており、同様にリーク電流およびキャパシタ電極のシー
ト抵抗の増大を防止する効果を持っている。
シタ電極９も下部キャパシタ電極７と同様な形状を持っ
ており、同様にリーク電流およびキャパシタ電極のシー
ト抵抗の増大を防止する効果を持っている。
【００２４】また、本実施形態では、コンタクトホール
２の一部もキャパシタの形成領域として利用しているの
で、キャパシタ面積の減少を抑制できる。さらに、Ｗプ
ラグ３上にＴｉＮバリアメタル膜４を形成したことか
ら、その形状による応力緩和から下部キャパシタ電極７
とＴｉＮバリアメタル４との間での膜剥がれを抑制でき
る。
２の一部もキャパシタの形成領域として利用しているの
で、キャパシタ面積の減少を抑制できる。さらに、Ｗプ
ラグ３上にＴｉＮバリアメタル膜４を形成したことか
ら、その形状による応力緩和から下部キャパシタ電極７
とＴｉＮバリアメタル４との間での膜剥がれを抑制でき
る。
【００２５】以上述べたように、本実施形態によれば、
下部キャパシタ電極７等の形状に起因するキャパシタ特
性の劣化を防止できるので、キャパシタ絶縁膜としてシ
リコン酸化膜よりも高い誘電率を発現するＢａx Ｓｒ
1-x ＴｉＯ3 膜を採用し、これをキャパシタ面積の大き
いコンケイブ型キャパシタに適用することによる利点を
最大限に享受できるようになる。
下部キャパシタ電極７等の形状に起因するキャパシタ特
性の劣化を防止できるので、キャパシタ絶縁膜としてシ
リコン酸化膜よりも高い誘電率を発現するＢａx Ｓｒ
1-x ＴｉＯ3 膜を採用し、これをキャパシタ面積の大き
いコンケイブ型キャパシタに適用することによる利点を
最大限に享受できるようになる。
【００２６】具体的には、Ｂａx Ｓｒ1-x ＴｉＯ3 膜を
用いることによって、開口部６側面におけるキャパシタ
絶縁膜８の膜厚を薄くできるので、高誘電率および低リ
ーク電流を実現できる。
用いることによって、開口部６側面におけるキャパシタ
絶縁膜８の膜厚を薄くできるので、高誘電率および低リ
ーク電流を実現できる。
【００２７】また、上部および下部キャパシタ電極７，
９として導電性ペロブスカイト酸化物膜を用いること
で、さらにキャパシタ絶縁膜８の膜厚を薄くできる。
９として導電性ペロブスカイト酸化物膜を用いること
で、さらにキャパシタ絶縁膜８の膜厚を薄くできる。
【００２８】また、下部キャパシタ電極７の材料として
は、ＡＲｕＯ3 （ＡはＳｒ，Ｂａ，Ｃａ，ＬａおよびＮ
ｄから選ばれる少なくとも１種の元素を示す）、ならび
に（Ｓｒ，ＲＥ）ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，Ｓｍお
よびＮｄから選ばれる少なくとも１種の元素を示す）か
ら選ばれる１種を用いることによって、キャパシタとし
ての電気特性（リーク電流、誘電率）を効果的に改善す
ることができる。
は、ＡＲｕＯ3 （ＡはＳｒ，Ｂａ，Ｃａ，ＬａおよびＮ
ｄから選ばれる少なくとも１種の元素を示す）、ならび
に（Ｓｒ，ＲＥ）ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，Ｓｍお
よびＮｄから選ばれる少なくとも１種の元素を示す）か
ら選ばれる１種を用いることによって、キャパシタとし
ての電気特性（リーク電流、誘電率）を効果的に改善す
ることができる。
【００２９】図２および図３は、本実施形態のコンケイ
ブ型キャパシタの製造方法を示す工程断面図である。
ブ型キャパシタの製造方法を示す工程断面図である。
【００３０】まず、図２（ａ）に示すように、第１層間
絶縁膜１にコンタクトホール２を開口し、このコンタク
トホール２内にＷプラグ３を埋込み形成する。
絶縁膜１にコンタクトホール２を開口し、このコンタク
トホール２内にＷプラグ３を埋込み形成する。
【００３１】次に図２（ｂ）に示すように、Ｗプラグ３
の上面をリセスにより５０ｎｍほどエッチングした後、
基板温度を５００℃に設定し、Ｎ2 ／（Ａｒ＋Ｎ2 ）＝
６０％のガス雰囲気中で、ＤＣスパッタ法によりＴｉＮ
バリアメタル膜４をＷプラグ３の上部で３０ｎｍの膜厚
になるように全面に形成する。
の上面をリセスにより５０ｎｍほどエッチングした後、
基板温度を５００℃に設定し、Ｎ2 ／（Ａｒ＋Ｎ2 ）＝
６０％のガス雰囲気中で、ＤＣスパッタ法によりＴｉＮ
バリアメタル膜４をＷプラグ３の上部で３０ｎｍの膜厚
になるように全面に形成する。
【００３２】次に図２（ｃ）に示すように、ＣＭＰ法に
よりＷプラグ３の上部のみにＴｉＮバリアメタル膜４を
残した形状を形成する。この段階で、Ｗプラグ３の上面
がコンタクトホール２の開口面よりも２０ｎｍほど下が
った構造が形成される。
よりＷプラグ３の上部のみにＴｉＮバリアメタル膜４を
残した形状を形成する。この段階で、Ｗプラグ３の上面
がコンタクトホール２の開口面よりも２０ｎｍほど下が
った構造が形成される。
【００３３】次に図２（ｄ）に示すように、ＴＥＯＳを
用いたＣＶＤ法により厚さ５００ｎｍの第２層間絶縁膜
５を全面に堆積した後、０．１５μｍルールのＰＥＰと
ＲＩＥによって、第２層間絶縁膜５にＷプラグ３に繋が
る内堀型の開口部６を形成する。
用いたＣＶＤ法により厚さ５００ｎｍの第２層間絶縁膜
５を全面に堆積した後、０．１５μｍルールのＰＥＰと
ＲＩＥによって、第２層間絶縁膜５にＷプラグ３に繋が
る内堀型の開口部６を形成する。
【００３４】次に図３（ｅ）に示すように、基板温度を
５００℃に設定し、Ａｒ＝１００％のガス雰囲気中でＤ
Ｃスパッタ法により、ＳｒＲｕＯ3 膜（下部キャパシタ
電極）７を開口部６の側面で３０ｎｍの膜厚になるよう
に全面に堆積する。なお、ここでは成膜方法としてＤＣ
スパッタ法を用いたが、その代わりにＣＶＤ法を用いて
も良い。
５００℃に設定し、Ａｒ＝１００％のガス雰囲気中でＤ
Ｃスパッタ法により、ＳｒＲｕＯ3 膜（下部キャパシタ
電極）７を開口部６の側面で３０ｎｍの膜厚になるよう
に全面に堆積する。なお、ここでは成膜方法としてＤＣ
スパッタ法を用いたが、その代わりにＣＶＤ法を用いて
も良い。
【００３５】次に図３（ｆ）に示すように、開口部６内
にレジスト１０を埋め込んだ後、ＣＭＰ法により開口部
６外の余剰なＳｒＲｕＯ3 膜７を除去し、所定形状の下
部キャパシタ電極７を形成する。この後、Ｏ2 アッシャ
ーによりレジスト１０を剥離する。
にレジスト１０を埋め込んだ後、ＣＭＰ法により開口部
６外の余剰なＳｒＲｕＯ3 膜７を除去し、所定形状の下
部キャパシタ電極７を形成する。この後、Ｏ2 アッシャ
ーによりレジスト１０を剥離する。
【００３６】次に図３（ｇ）に示すように、基板温度を
４５０℃に設定し、ＣＶＤ法により厚さ３０ｎｍのＢａ
0.5 Ｓｒ0.5ＴｉＯ3 膜（キャパシタ絶縁膜）８を全面
に堆積した後、基板温度を４５０℃に設定し、Ｏ2 ／
（Ａｒ＋Ｏ2 ）＝２０％のガス雰囲気中で、ＤＣスパッ
タ法により厚さ３０ｎｍのＳｒＲｕＯ3 膜（上部キャパ
シタ電極）９をＢａ0.5 Ｓｒ0.5ＴｉＯ3 膜（キャパシ
タ絶縁膜）８上に形成する。下部キャパシタ電極７の場
合と同様に、ＣＶＤ法によりＳｒＲｕＯ3 膜を形成して
も良い。
４５０℃に設定し、ＣＶＤ法により厚さ３０ｎｍのＢａ
0.5 Ｓｒ0.5ＴｉＯ3 膜（キャパシタ絶縁膜）８を全面
に堆積した後、基板温度を４５０℃に設定し、Ｏ2 ／
（Ａｒ＋Ｏ2 ）＝２０％のガス雰囲気中で、ＤＣスパッ
タ法により厚さ３０ｎｍのＳｒＲｕＯ3 膜（上部キャパ
シタ電極）９をＢａ0.5 Ｓｒ0.5ＴｉＯ3 膜（キャパシ
タ絶縁膜）８上に形成する。下部キャパシタ電極７の場
合と同様に、ＣＶＤ法によりＳｒＲｕＯ3 膜を形成して
も良い。
【００３７】最後に、ＳｒＲｕＯ3 膜９およびＢａ0.5
Ｓｒ0.5ＴｉＯ3 膜８をウエットエッチングによりパタ
ーニングし、所定形状の上部キャパシタ電極９およびキ
ャパシタ絶縁膜８を形成して、コンケイブ型キャパシタ
が完成する。
Ｓｒ0.5ＴｉＯ3 膜８をウエットエッチングによりパタ
ーニングし、所定形状の上部キャパシタ電極９およびキ
ャパシタ絶縁膜８を形成して、コンケイブ型キャパシタ
が完成する。
【００３８】（第２の実施形態）図４は、本発明の第２
の実施形態に係るコンケイブ型キャパシタを示す断面図
である。なお、図１と対応する部分には図１と同一符号
を付してあり、詳細な説明は省略する。
の実施形態に係るコンケイブ型キャパシタを示す断面図
である。なお、図１と対応する部分には図１と同一符号
を付してあり、詳細な説明は省略する。
【００３９】本実施形態が第１の実施形態と異なる点
は、コンタクトホール２の上部におけるシニングが抑制
されていることにある。
は、コンタクトホール２の上部におけるシニングが抑制
されていることにある。
【００４０】このような構造のコンケイブ型キャパシタ
を形成するには、まず図５（ａ）に示すように、第１層
間絶縁膜１にコンタクトホール２を開口し、このコンタ
クトホール２内を充填するようにＷプラグ３を埋込み形
成する。
を形成するには、まず図５（ａ）に示すように、第１層
間絶縁膜１にコンタクトホール２を開口し、このコンタ
クトホール２内を充填するようにＷプラグ３を埋込み形
成する。
【００４１】次に図５（ｂ）に示すように、Ｗプラグ３
の上面をリセスにより５０ｎｍほどエッチングした後、
基板温度を５００℃に設定し、Ｎ2 ／（Ａｒ＋Ｎ2 ）＝
６０％のガス雰囲気中で、ＤＣスパッタ法によりＴｉＮ
バリアメタル膜４をコンタクトホール２内を完全に埋め
込むように全面に形成する。
の上面をリセスにより５０ｎｍほどエッチングした後、
基板温度を５００℃に設定し、Ｎ2 ／（Ａｒ＋Ｎ2 ）＝
６０％のガス雰囲気中で、ＤＣスパッタ法によりＴｉＮ
バリアメタル膜４をコンタクトホール２内を完全に埋め
込むように全面に形成する。
【００４２】次に図５（ｃ）に示すように、ＣＭＰ法に
よりＷプラグ３の上部のみにＴｉＮバリアメタル膜４を
残した形状を形成する。このとき、厚く堆積されたＴｉ
Ｎバリアメタル膜４を研磨するのでシニングを抑制でき
る。
よりＷプラグ３の上部のみにＴｉＮバリアメタル膜４を
残した形状を形成する。このとき、厚く堆積されたＴｉ
Ｎバリアメタル膜４を研磨するのでシニングを抑制でき
る。
【００４３】次に図５（ｄ）に示すように、ＴｉＮバリ
アメタル４の上面をＲＩＥ法にて後退させる。この結
果、ＴｉＮバリアメタル４の上面がコンタクトホール２
の開口面よりも２０ｎｍほど下がった構造が形成され
る。この後の工程は、第１の実施形態で説明した図２
（ｄ）の工程以降と同じである。
アメタル４の上面をＲＩＥ法にて後退させる。この結
果、ＴｉＮバリアメタル４の上面がコンタクトホール２
の開口面よりも２０ｎｍほど下がった構造が形成され
る。この後の工程は、第１の実施形態で説明した図２
（ｄ）の工程以降と同じである。
【００４４】（第３の実施形態）図６は、本発明の第３
の実施形態に係るコンケイブ型キャパシタを示す断面図
である。なお、図１と対応する部分には図１と同一符号
を付してあり、詳細な説明は省略する。
の実施形態に係るコンケイブ型キャパシタを示す断面図
である。なお、図１と対応する部分には図１と同一符号
を付してあり、詳細な説明は省略する。
【００４５】本実施形態が第１の実施形態と異なる点
は、開口部２の側面にもＴｉＮバリアメタル膜４が形成
されていることと、シニングが防止されていることであ
る。
は、開口部２の側面にもＴｉＮバリアメタル膜４が形成
されていることと、シニングが防止されていることであ
る。
【００４６】このような構造のコンケイブ型キャパシタ
を形成するには、まず図７（ａ）に示すように、第１層
間絶縁膜１にコンタクトホール２を形成し、このコンタ
クトホール２内を充填するようにＷプラグ３を埋込み形
成し、続いてＴＥＯＳを用いたＣＶＤ法により厚さ５０
０ｎｍの第２層間絶縁膜５を全面に堆積する。
を形成するには、まず図７（ａ）に示すように、第１層
間絶縁膜１にコンタクトホール２を形成し、このコンタ
クトホール２内を充填するようにＷプラグ３を埋込み形
成し、続いてＴＥＯＳを用いたＣＶＤ法により厚さ５０
０ｎｍの第２層間絶縁膜５を全面に堆積する。
【００４７】次に図７（ｂ）に示すように、０．１５μ
ｍルールのＰＥＰとＲＩＥによって、第２層間絶縁膜５
にＷプラグ３に繋がる内堀型の開口部６を形成する。次
に同図（ｂ）に示すよう、Ｗプラグ３の上面をリセスに
より５０ｎｍほどエッチングした後、基板温度を５００
℃に設定し、Ｎ2 ／（Ａｒ＋Ｎ2 ）＝６０％のガス雰囲
気中で、ＤＣスパッタ法によりＴｉＮバリアメタル膜４
をコンタクトホール２の内面を被覆するように全面に形
成する。ここでは、ＴｉＮバリアメタル膜４をＣＭＰ法
で研磨する工程がないので、シニングは防止される。ま
た、工程数の削減化も図れる。
ｍルールのＰＥＰとＲＩＥによって、第２層間絶縁膜５
にＷプラグ３に繋がる内堀型の開口部６を形成する。次
に同図（ｂ）に示すよう、Ｗプラグ３の上面をリセスに
より５０ｎｍほどエッチングした後、基板温度を５００
℃に設定し、Ｎ2 ／（Ａｒ＋Ｎ2 ）＝６０％のガス雰囲
気中で、ＤＣスパッタ法によりＴｉＮバリアメタル膜４
をコンタクトホール２の内面を被覆するように全面に形
成する。ここでは、ＴｉＮバリアメタル膜４をＣＭＰ法
で研磨する工程がないので、シニングは防止される。ま
た、工程数の削減化も図れる。
【００４８】この後の工程は、第１の実施形態で説明し
た図２（ｄ）の工程以降と同じである。第２層間絶縁膜
５上のＴｉＮバリアメタル膜４は、下部キャパシタ電極
７を形成する工程で除去される（図３（ｆ））。
た図２（ｄ）の工程以降と同じである。第２層間絶縁膜
５上のＴｉＮバリアメタル膜４は、下部キャパシタ電極
７を形成する工程で除去される（図３（ｆ））。
【００４９】なお、本発明は、上記実施形態に限定され
るものではなく、例えば以下のように変形して実施でき
る。コンタクトホールの側壁にＴｉＮ／Ｔｉ膜（ライナ
ー膜）を形成してからＷプラグを形成する。
るものではなく、例えば以下のように変形して実施でき
る。コンタクトホールの側壁にＴｉＮ／Ｔｉ膜（ライナ
ー膜）を形成してからＷプラグを形成する。
【００５０】コンタクトホール内にＷプラグ／ＴｉＮ膜
（バリアメタル膜）を形成する代わりに、ＣＶＤ−Ｔｉ
Ｎ膜、またはＣＶＤ−ＴｉＮ膜／Ｔｉx Ａｌ1-x Ｎ膜
（バリアメタル膜）を形成する。これらの場合におい
て、コンタクトホールの側壁にＴｉ膜（ライナー膜）を
形成しても良い。なお、微細化に関しては、ＣＶＤ−Ｔ
ｉＮ膜が一番有効であり、次にＣＶＤ−ＴｉＮ膜／Ｔｉ
x Ａｌ1-x Ｎ膜、その次にＷプラグ／ＴｉＮ膜である。
Ｔｉx Ａｌ1-x Ｎ膜の利点はＴｉＮ膜よりも耐酸化性が
高いことである。
（バリアメタル膜）を形成する代わりに、ＣＶＤ−Ｔｉ
Ｎ膜、またはＣＶＤ−ＴｉＮ膜／Ｔｉx Ａｌ1-x Ｎ膜
（バリアメタル膜）を形成する。これらの場合におい
て、コンタクトホールの側壁にＴｉ膜（ライナー膜）を
形成しても良い。なお、微細化に関しては、ＣＶＤ−Ｔ
ｉＮ膜が一番有効であり、次にＣＶＤ−ＴｉＮ膜／Ｔｉ
x Ａｌ1-x Ｎ膜、その次にＷプラグ／ＴｉＮ膜である。
Ｔｉx Ａｌ1-x Ｎ膜の利点はＴｉＮ膜よりも耐酸化性が
高いことである。
【００５１】また、下部キャパシタ電極の材料および上
部キャパシタ電極の材料の一方だけが、導電性ペロブス
カイト酸化物であっても良い。
部キャパシタ電極の材料の一方だけが、導電性ペロブス
カイト酸化物であっても良い。
【００５２】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【００５３】
【発明の効果】以上詳説したように本発明によれば、コ
ンタクトホールの接続部材が埋め込まれていないところ
の側面および底面、ならびにこれらの上の開口部の側面
および底面上に、下部キャパシタ電極を形成することに
よって、下部キャパシタ電極等の形状に起因するキャパ
シタ特性の劣化を防止できるようになる。
ンタクトホールの接続部材が埋め込まれていないところ
の側面および底面、ならびにこれらの上の開口部の側面
および底面上に、下部キャパシタ電極を形成することに
よって、下部キャパシタ電極等の形状に起因するキャパ
シタ特性の劣化を防止できるようになる。
【図１】本発明の第１の実施形態に係るコンケイブ型キ
ャパシタを示す断面図
ャパシタを示す断面図
【図２】同コンケイブ型キャパシタの製造方法の前半を
示す工程断面図
示す工程断面図
【図３】同コンケイブ型キャパシタの製造方法の後半を
示す工程断面図
示す工程断面図
【図４】本発明の第２の実施形態に係るコンケイブ型キ
ャパシタを示す断面図
ャパシタを示す断面図
【図５】同コンケイブ型キャパシタの製造方法を示す工
程断面図
程断面図
【図６】本発明の第３の実施形態に係るコンケイブ型キ
ャパシタを示す断面図
ャパシタを示す断面図
【図７】同コンケイブ型キャパシタの製造方法を示す工
程断面図
程断面図
【図８】従来のコンケイブ型キャパシタを示す断面図
１…第１層間絶縁膜 ２…コンタクトホール ３…Ｗプラグ ４…ＴｉＮバリアメタル膜 ５…第２層間絶縁膜 ６…開口部 ７…下部キャパシタ電極 ８…キャパシタ絶縁膜 ９…上部キャパシタ電極 １０…レジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC05 AC10 AC15 DF05 EZ14 5F083 AD31 FR01 GA06 GA21 JA14 JA39 JA40 JA44 JA45 MA06 MA17 PR22
Claims (7)
- 【請求項１】半導体基板上に形成され、コンタクトホー
ルを有する第１層間絶縁膜と、 前記コンタクトホール内にその途中の深さまで埋め込ま
れた接続部材と、 前記第１層間絶縁膜上に形成され、前記接続部材と繋が
る開口部を有する第２層間絶縁膜と、 前記コンタクトホールの前記接続部材が埋め込まれてい
ないところの側面および底面、ならびにこれらの上の前
記開口部の側面および底面上に、前記開口部を閉塞しな
いように形成された下部キャパシタ電極と、 この下部キャパシタ電極上に前記開口部を閉塞しないよ
うに形成されたキャパシタ絶縁膜と、 このキャパシタ絶縁膜上に前記開口部を閉塞しないよう
に形成された上部キャパシタ電極とを具備してなること
を特徴とする半導体装置。 - 【請求項２】前記接続部材は、前記半導体基板に接続す
るＷプラグと、このＷプラグ上に形成されたバリアメタ
ル膜とから構成されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】前記下部キャパシタ電極、前記キャパシタ
絶縁膜および前記上部キャパシタ電極は、前記開口部の
底面端部において上に凸状に丸まっており、かつ前記開
口部の前記底面端部を除いた底面において膜厚が一様に
なっていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】前記キャパシタ絶縁膜の材料は、Ｂａx Ｓ
ｒ1-x ＴｉＯ3であることを特徴とする請求項１に記載
の半導体装置。 - 【請求項５】前記下部キャパシタ電極の材料および前記
上部キャパシタ電極の材料の少なくとも一方は、導電性
ペロブスカイト酸化物であることを特徴とする請求項１
に記載の半導体装置。 - 【請求項６】前記下部キャパシタ電極の材料は、ＡＲｕ
Ｏ3 （ＡはＳｒ，Ｂａ，Ｃａ，ＬａおよびＮｄから選ば
れる少なくとも１種の元素を示す）、ならびに（Ｓｒ，
ＲＥ）ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，ＳｍおよびＮｄか
ら選ばれる少なくとも１種の元素を示す）から選ばれる
１種であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項７】半導体基板上に第１層間絶縁膜を形成する
工程と、 この第１層間絶縁膜に前記半導体基板の表面に達するコ
ンタクトホールを形成する工程と、 このコンタクトホール内に接続部材を埋込み形成する工
程と、 この接続部材の上面を後退させることによって、前記コ
ンタクトホールの上部に空隙を形成する工程と、 前記第１層間絶縁膜上に第２層間絶縁膜を形成し、この
第２層間絶縁膜に前記接続部材に繋がる開口部を形成す
る工程と、 前記コンタクトホールの前記空隙におけるところの側面
および底面、ならびにこれらの上の前記開口部の側面お
よび底面上に、前記開口部を閉塞しないように下部キャ
パシタ電極を形成する工程と、 この下部キャパシタ電極上に前記開口部を閉塞しないよ
うにキャパシタ絶縁膜を形成する工程と、 このキャパシタ絶縁膜上に前記開口部を閉塞しないよう
に上部キャパシタ電極を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11066607A JP2000260963A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11066607A JP2000260963A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260963A true JP2000260963A (ja) | 2000-09-22 |
Family
ID=13320770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11066607A Pending JP2000260963A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005526378A (ja) * | 2001-08-29 | 2005-09-02 | フリースケール セミコンダクター インコーポレイテッド | Ｍｉｍキャパシタの形成方法 |
| JP2006066797A (ja) * | 2004-08-30 | 2006-03-09 | Seiko Epson Corp | 強誘電体メモリ及びその製造方法 |
| US7803682B2 (en) | 2006-08-22 | 2010-09-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
-
1999
- 1999-03-12 JP JP11066607A patent/JP2000260963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005526378A (ja) * | 2001-08-29 | 2005-09-02 | フリースケール セミコンダクター インコーポレイテッド | Ｍｉｍキャパシタの形成方法 |
| JP2006066797A (ja) * | 2004-08-30 | 2006-03-09 | Seiko Epson Corp | 強誘電体メモリ及びその製造方法 |
| US7803682B2 (en) | 2006-08-22 | 2010-09-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
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