KR100667658B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100667658B1
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나까무라슈운지
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후지쯔 가부시끼가이샤
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    • H01L28/40—Capacitors
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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 하부 플러그와 스토리지 노드 간의 위치 어긋남이 발생해도, 스토리지 노드의 박리와 리크 전류의 발생을 방지한다.
하부 접속 전극(1)과, 하부 접속 전극(1) 상에 형성된 밀착성 개선층(3)과, 밀착성 개선층(3) 상에 형성된 볼록 형상 구조의 하층 전극(4)과, 하층 전극(4)을 덮는 커패시터 유전체막(5)과, 커패시터 유전체막(5)을 덮는 상층 전극(6)을 갖는 반도체 장치에 있어서, 커패시터 유전체막(5)을 밀착성 개선층(3)의 측벽부에 설치된 갭을 따라 형성하고, 이 갭 내에 커패시터 유전체막(5) 및 상층 전극(6)에 의하여 둘러싸인 공동(7)을 형성함으로써, 상층 전극(6)과 밀착 개선층(3)을 공동(7)을 통해서 절연 분리한다.
커패시터 유전체막, 리크 전류

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도1은 본 발명의 원리적 구성의 설명도.
도2는 본 발명의 제1 실시예의 도중까지의 제조 공정의 설명도.
도3은 본 발명의 제1 실시예의 도2 이후의 도중까지의 제조 공정의 설명도.
도4는 본 발명의 제1 실시예의 도3 이후의 제조 공정의 설명도.
도5는 본 발명의 제1 실시예의 주요부 확대도.
도6은 본 발명의 제1 실시예의 변형례의 설명도.
도7은 본 발명의 제2 실시예의 주요부 확대도.
도8은 본 발명의 제3 실시예의 주요부 확대도.
도9는 본 발명의 제4 실시예의 주요부 확대도.
도10은 본 발명의 제5 실시예의 도중까지의 제조 공정의 설명도.
도11은 본 발명의 제5 실시예의 도10 이후의 제조 공정의 설명도.
도12는 본 발명의 제6 실시예의 도중까지의 제조 공정의 설명도.
도13은 본 발명의 제6 실시예의 도12 이후의 제조 공정의 설명도.
도14는 본 발명의 제7의 실시예의 도중까지의 제조 공정의 설명도.
도15는 본 발명의 제7의 실시예의 도14 이후의 제조 공정의 설명도.
도16은 본 발명의 제8의 실시예의 도중까지의 제조 공정의 설명도.
도17은 본 발명의 제8의 실시예의 도16 이후의 제조 공정의 설명도.
도18은 본 발명의 제8의 실시예의 주요부 확대도.
도19는 본 발명의 제9의 실시예의 주요부 확대도.
도20은 본 발명의 제10의 실시예의 주요부 확대도.
도21은 본 발명의 제11의 실시예의 주요부 확대도.
도22는 본 발명의 제12의 실시예의 주요부 확대도.
도23은 본 발명의 제13의 실시예의 주요부 확대도.
도24는 본 발명의 제14의 실시예의 주요부 확대도.
도25는 -본 발명의 제15의 실시예의 제조 공정의 설명도.
도26은 본 발명의 제16의 실시예의 도중까지의 제조 공정의 설명도.
도27은 본 발명의 제16의 실시예의 도26 이후의 도중까지의 제조 공정의 설명도.
도28은 본 발명의 제16의 실시예의 도27 이후의 도중까지의 제조 공정의 설명도.
도29는 본 발명의 제16의 실시예의 도28 이후의 도중까지의 제조 공정의 설명도.
도30은 본 발명의 제16의 실시예의 도29 이후의 도중까지의 제조 공정의 설명도.
도31은 본 발명의 제16의 실시예의 도30 이후의 제조 공정의 설명도.
도32는 본 발명의 제8의 실시예의 변형례의 설명도.
도33은 본 발명의 제16의 실시예의 변형례의 설명도.
도34는 본 발명의 제8의 실시예의 변형례의 설명도.
도35는 본 발명의 제8의 실시예의 변형례의 설명도.
도36은 본 발명의 제16의 실시예의 변형례의 설명도.
도37은 본 발명의 제16의 실시예의 변형례의 설명도.
도38은 종래의 DRAM의 축적 커패시터의 설명도.
도39는 종래의 DRAM의 개량형 축적 커패시터의 구조와 문제점의 설명도.
(부호의 설명)
1 하부 접속 전극 2 층간 절연막
3 밀착성 개선층 4 하층 전극
5 커패시터 유전체막 6 상층 전극
7 공동 11 p형 실리콘 기판
12 소자 분리 산화막 13 게이트 산화막
14 게이트 전극 15 워드선
16 사이드월 17 n+형 드레인 영역
18 n+형 소스 영역 19 제1층간 절연막
20 콘택 플러그 21 콘택 플러그
22 제2층간 절연막 23 비트선
24 제3층간 절연막 25 하부 플러그
26 TiN막 27 Ru막
28 밀착성 개선층 29 스토리지 노드
3O Ta2O5막 31 Ru막
32 커패시터 유전체막 33 셀 플레이트
34 공동 35 밀착성 개선층
36 절연막 37 산화막
38 산화루테늄막 39 절연막
40 산화루테늄막 41 TiN막
42 하부 플러그 43 밀착성 개선층
44 산화막 45 하부 플러그용 홀
46 하부 플러그 47 에칭 스토퍼
48 절연막 49 개구부
50 TiN막 51 Ru막
52 밀착성 개선층 53 스토리지 노드
54 스토리지 노드 55 커패시터 유전체막
56 셀 플레이트 61 p형 실리콘 기판
62 소자 분리 산화막 63 게이트 산화막
64 게이트 전극 65 워드선
66 사이드월 67 n+형 드레인 영역
68 n+형 소스 영역 69 제1층간 절연막
70 콘택 플러그 71 콘택 플러그
72 제2층간 절연막 73 비트선
74 제3층간 절연막 75 하부 플러그
76 밀착성 개선층 77 스토리지 노드
78 커패시터 유전체막 79 셀 플레이트
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 DRAM(다이나믹 랜덤 액세스 메모리) 혹은 FeRAM(Ferroelectric RAM)에 설치하는 축적 커패시터에 이용하는 밀착성 개선층과 커패시터 유전체막과의 접합 구조에 특징이 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
근년, 반도체 장치의 고집적화, 대용량화에 따라서 설계룰(라인/스페이스)이 엄하게 되어 가고 있고, 이에 수반하여 반도체 장치, 예를 들면 DRAM(다이나믹 랜덤 액세스 메모리)의 배선층의 폭이 얇아지고, 또한 축적 커패시터의 하부 접속 전극이 되는 스토리지 노드와 소스 영역을 접속하기 위한 콘택 플러그의 지름이 작아지고 있다.
이와 같은 DRAM은 1개의 트랜지스터와 1개의 축적 커패시터로 구성된 1비트의 정보를 기억하는 셀 영역으로 형성되어 있고, 이 축적 커패시터는 스토리지 노드라고 불리는 하층 전극 및 셀 플레이트라고 불리는 상층 전극 및 이 상하의 전극 사이에 끼워진 커패시터 유전체막으로 구성되어 있다.
종래의 DRAM에서는 스토리지 노드 및 셀 플레이트의 전극 재료로서는 도프트 폴리실리콘이 사용되고 있고, 또 커패시터 유전체막으로서는 얇은 CVD질화막의 표면을 열산화한 ON막(SiO2와 Si3N4의 복합막)이 사용되고 있다.
또한, 스토리지 노드를 볼록 형상의 전극 구조로 형성하고, 전극의 상면뿐만 아니라, 측면도 커패시터로서 이용함으로써, 한정된 스페이스(바닥 면적)로도 충분한 커패시터 용량이 얻어지도록 고려되고 있지만, 그 배경에는 알파선이나 전원 전압의 저전압화에 대응하기 위해서 커패시터 용량을 소정의 값, 예를 들면, 약30fF 이하로 내릴 수 없는 문제가 있다.
그리고 DRAM은 3년마다 약4배로 집적도, 즉 미세화의 향상이 도모되면서 발전하고 있으므로, 보다 작은 커패시터 바닥의 면적에 대해서도 대응할 수 있도록 표면적의 확보를 도모하기 위해서 세대마다 축적 커패시터의 볼록 구조, 즉 스토리지 노드의 볼록 구조는 더욱　높아지는 경향에 있다.
그러나 축적 커패시터 구조가 높아지면, 축적 커패시터가 형성되지 않는 주변 회로 영역 간의 고저차가 커지고, 그 결과, 단차부에서 배선층이 얇아져 배선의 신뢰성이 손상되는 문제나, 노광 공정에서 높은 영역과 낮은 영역 간에서 동시에 핀트가 맞지 않는 초점 심도의 문제가 발생하고 있었다.
한편, 표면을 높은 측에 맞추도록 절연막으로 평탄화하면 상술의 문제는 회피할 수 있지만, 새롭게 주변 회로 영역의 콘택홀이 깊어져서 에칭이 곤란해지는 문제나, 이 고애스펙트의 콘택홀을 저저항의 메탈 전극 재료로 메울 수 없는 문제가 발생하고 있었다.
그래서 커패시터 유전체막으로서 종래의 ON막(SiO2와 Si3N4의 복합막)을 대신하여, 보다 유전율이 높은 재료, 즉 고유전율막을 사용하는 것이 필요해지고 있고, 이와 같은 고유전율막을 사용함으로써 단위 면적당의 커패시터 용량을 증가시킬 수 있음으로써, 축적 커패시터의 볼록 구조의 높이를 높게 하지 않고, 필요한 커패시터 용량을 얻는 것이 시도되고 있고, 이에 의하여 제조 공정을 단순화할 수 있는 이점이 있다.
이와 같은 고유전율막으로서는 Ta2O5막, SBT(SrBi2Ta2O9)막, 혹은 BST〔(Ba, Sr)TiO3〕막 등의 사용이 검토되고 있지만, 이들 고유전율막은 기본적으로 산화물이고, 막중으로부터 산소를 빼앗기면 도전성을 띠고, 막중을 리크 전류가 흐르기 쉬워지는 문제가 있다.
DRAM은 축적 커패시터에 축적된 전하로 정보를 기억하고 있으므로, 리크 전류의 증가는 DRAM의 정보가 사라지는 것을 의미하므로, 중대한 문제가 된다.
그리고 종래의 축적 커패시터의 스토리지 노드 및 셀 플레이트로서는 다결정실리콘이 이용되고 있지만, 다결정실리콘은 산소를 빼내기 쉽기 때문에, 커패시터 유전체막으로서 고유전율막을 이용하는 경우에는 다결정실리콘을 대신하는 전극 재 료를 이용하는 것이 필요 불가결이 된다.
이와 같은 고유전체막에 적격인 전극 재료로서는 하기의 ①∼⑥에 나타내는 조건을 만족하는 것이 필요하다.
즉,
①고유전율막으로부터 산소를 빼앗아 리크 전류의 원인이 되는 산소 결손을 막중에 형성하지 않는 것.
②전극 재료 자신이 고유전율막 중에 확산하여, 고유전율막의 열화를 초래하지 않는 것.
③고유전율막을 결정화시키기 위한 고온 어닐링에 견디는 것.
④전극의 에칭 가공이 용이한 것.
⑤가능한 한 저저항인 것.
⑥하지 절연막과의 밀착성이 양호하여, 열처리 후에 박리가 발생하지 않는 것.
그러나 이상의 ①∼⑥의 6개의 조건을 모두 만족하는 것은 매우 어렵고, 이상의 요구를 모두 만족하는 전극 재료는 아직도 알려지고 있지 않고, 예를 들면, Ru(루테늄)이나 RuO(산화루테늄) 같은 전극 재료는 어느 정도 ①∼⑤의 조건을 만족하지만 ⑥의 조건은 만족하지 않는 것이다.
즉 Ru나 RuO는 절연막 상에서는 매우 벗겨지기 쉽다는 난점을 갖고 있다.
그래서 이들 전극 재료의 유일의 난점인 박리의 문제를 해소하기 위해서 이들 전극 재료의 하부에, 하지 절연막과의 밀착성이 뛰어난 밀착성 개선층을 설치하 여 전극 재료의 박리를 방지하는 것이 생각되고, 이와 같은 밀착성 개선층으로서는 TiN, WN, 혹은 Ta 등의 사용이 유력하다.
여기서 도38을 참조하여, 스토리지 노드로서 Ru를 사용하면서 밀착성 개선층을 설치한 종래의 DRAM의 축적 커패시터를 설명한다.
또한, 도38b는 DRAM의 하부 플러그(75)를 형성한 시점의 평면도이고, 도38a는 제1층간 절연막(69)까지의 적층 구조는 도38a의 B－B'를 잇는 일점 쇄선을 따른 단면도이고, 또한 제2층간 절연막(72)~ 제3층간 절연막(74)까지의 적층 구조는 도38b의 A-A'을 잇는 일점 쇄선 부분을 따른 단면도이고, 또한 그 이상의 적층 구조는 다시 도38b의 B－B'를 잇는 일점 쇄선을 따른 단면도이고, 도38a에서는 표기를 간단하게 하기 위해서 제3층간 절연막(74) 이하의 적층 구조를 편의적으로 A-A'로 표시한다.
또한, 도38a에서는 편의상 비트선(73)에서 하부 플러그(75)가 단락된 상태로 도시되어 있지만, 실제로는 도38b에 나타내는 바와 같이, 서로 위치적으로 분리되어 있는 것이다.
도38a 및 도38b 참조
먼저, p형 실리콘 기판(61)의 소정 영역에 선택 산화에 의하여 소자 분리 산화막(62)을 형성한 후, 소자 분리 산화막(62)으로 둘러싸인 p형 실리콘 기판(61)의 노출 표면을 열산화하여 게이트 산화막(63)을 형성하고, 이어서 논-도프드(non-doped) 다결정Si층을 퇴적시킨 후, P(인) 등의 불순물을 이온 주입하고, 이어서 소정 패턴으로 에칭하여 게이트 전극(64) 및 게이트 전극(64)의 연재부인 워드선(65)을 형성한다.
또한, 실제로는 게이트 전극(64) 상에는 CVD법으로 보호막이 되는 SiO2막 혹은 Si3N4막을 설치하고 있다.
이어서 게이트 전극(64)을 마스크로 해서 As 혹은 P 등의 불순물을 이온 주입하여 n+형 드레인 영역(67) 및 n+형 소스 영역(68)을 설치한 후에, 전면에 CVD법으로 SiO2막을 퇴적시키고, 이방성 에칭을 실시함으로써 사이드월(66)을 형성한다.
이 경우, 전술의 이온 주입 공정에서 As를 이온 주입하여 얕은 n-형 영역으로 되는 LDD(Lightly Doped Drain)을 형성하고, 사이드월(66)을 형성한 후에 P를 이온 주입하여 n+형 드레인 영역(67) 및 n+형 소스 영역(68)을 형성해도 좋다.
이어서 CVD법으로 전면에 SiO2막을 퇴적시켜서 제1층간 절연막(69)으로 하고, n+형 드레인 영역(67) 및 n+형 소스 영역(68)에 대한 비어홀을 형성하고, 배리어 메탈이 되는 TiN막에 계속해서 W막 등을 CVD법이나 스퍼터링법으로 퇴적시킨 후, CMP(Chemical Mechanica1 Polishing)법으로 연마함으로써 W막 등을 매입하여 콘택 플러그(70, 71)를 형성한다.
이어서 전면에, CVD법으로 SiO2막을 퇴적시켜 제2층간 절연막(72)으로 한 후에, 콘택 플러그(70)에 대한 비어홀을 형성하고, 이어서 전면에 LPCVD(감압 화학 기상 성장법)에 의하여 도프트 다결정Si막이나 WSi2막 등을 퇴적시킨 후, 패터닝함으로써 비트선(73)을 형성한다.
이어서 다시 CVD법으로 전면에 SiO2막을 퇴적시켜 제3층간 절연막(74)으로 한 후, 콘택 플러그(71)에 대한 비어홀을 형성하고, 이어서 다시 LPCVD법으로 전면에 W막을 퇴적시킨 후, CMP법으로 연마함으로써 비어홀에 매입된 하부 플러그(75)를 형성한다.
이어서 스퍼터링법으로 전면에 TiN막 및 Ru막을 차례로 퇴적시킨 후, 소정의 형상으로 에칭함으로써 밀착성 개선층(76) 및 볼록 형상의 스토리지 노드(77)를 형성하고, 이어서 다시 스퍼터링법을 이용하여 Ta2O5막 및 Ru막을 차례로 퇴적시킨 후, 소정의 형상으로 에칭 가공함으로써 커패시터 유전체막(78) 및 셀 플레이트(79)를 형성함으로써 DRAM의 기본 구성이 완성된다.
이 경우, 축적 커패시터는 스토리지 노드(77), 셀 플레이트(79) 및 양자 사이에 끼워진 커패시터 유전체막(78)으로 구성되고, 밀착성 개선층(76), 하부 플러그(75) 및 콘택 플러그(71)를 통해서 n+형 소스 영역(68)과 전기적으로 접속하고 있다.
그러나 이와 같은 밀착성 개선층(76)을 이용한 축적 커패시터에서 도38a에서 파선의 원으로 나타낸 밀착성 개선층(76)의 양단부에서 밀착성 개선층(76)과 Ta2O5막으로 되는 커패시터 유전체막(78)이 직접 접촉하게 되고, 이 접촉부에서 Ta2O5막중의 산소가 밀착성 개선층(76)을 구성하는 TiN막 측에 확산하여 Ta2O5막이 산소 결손을 일으켜서 커패시터 유전체막(78)의 열화를 일으키는 문제가 발생된다.
즉 TiN막 등의 밀착성 개선층(76)은 상기의 ①∼⑥의 6개의 조건 중, ④∼⑥ 의 조건은 만족하지만, 특히, ①∼③의 조건을 만족하지 않고, 이 때문에 밀착성 개선층(76)의 측벽의 부분에서 고유전율막이 열화하여, 리크 전류가 흘러 버리는 문제가 있다.
이와 같은 밀착성 개선층(76)의 측벽의 고유전율막의 열화의 문제를 해결하기 위해서 밀착성 개선층(76)을 매입한　구조로 하는 것이 검토되고 있으므로, 이 개량형 축적 커패시터를 도39를 참조하여 설명한다.
또한, 도39a는 상술의 도38a와 동일한 부위의 단면을 가리키는 것이지만, 설명을 간단하게 하기 위해서 p형 실리콘 기판(61)측의 구성 및 n+형 드레인 영역(67)을 공유하는 다른 쪽의 트랜지스터에 대해서는 도시를 생략하고 있다.
또한, 도38a의 우측의 도면은 스토리지 노드(77)와 밀착성 개선층(76)과의 위치 관계를 나타내는 도면이다.
도39a 참조
먼저, 도38의 경우와 완전히 마찬가지로, 제3층간 절연막(74)까지를 형성한 후에, 콘택 플러그(71)에 달하는 비어홀을 형성하고, W로 되는 하부 플러그(75)를 CMP법으로 매입한 후에, 하부 플러그(75)를 오버 에칭하여 비어홀에 오목부를 형성하고, 이어서 TiN막을 퇴적시킨 후에 CMP법으로 연마함으로써 TiN막을 비어홀 내에 매입하여 밀착성 개선층(76)으로 한 것이다.
이하는 도38의 경우와 마찬가지로 Ru를 퇴적시킨 후, 소정의 형상으로 에칭함으로써 볼록 형상의 스토리지 노드(77)를 형성하고, 이어서 다시 스퍼터링법을 이용하여 Ta2O5막 및 Ru막을 차례로 퇴적시킨 후, 소정의 형상으로 에칭 가공함으로써 커패시터 유전체막(78) 및 셀 플레이트(79)를 형성함으로써 DRAM의 기본 구성이 완성된다.
이와 같이 밀착성 개선층(76)을 매입　구조로 한 경우에는 커패시터 유전체막(78)을 구성하는 Ta2O5막이 밀착성 개선층(76)과 직접 접촉하는 일이 없기 때문에, 커패시터 유전체막(78)의 열화가 발생하지 않는다.
그러나 DRAM의 집적도의 향상에 수반하여, 스토리지 노드(77)와 밀착성 개선층(76)의 위치 맞춤 여유는 지극히 적고, 현재의 노광 장치의 위치 맞춤 정밀도로 하자면, 밀착성 개선층(76), 즉 하부 플러그(75)가 스토리지 노드(77) 밖으로 확실하게 얼굴을 내밀지 않도록 하는 것은 현실적으로는 불가능하고, 그것에 수반하여 새로운 문제가 발생하므로, 이 사정을 도39b를 참조하여 설명한다.
또한, 도39b는 도39a와 동일한 부위의 단면도다.
도39b 참조
도39b의 우측의 도면에 나타내는 바와 같이, 하부 플러그(75), 즉 밀착성 개선층(76)이 스토리지 노드(77) 밖으로 얼굴을 내민 경우에는 좌측의 도면에서 파선으로 나타내는 원의 부분에서 밀착성 개선층(76)과 커패시터 유전체막(78)이 직접 접촉하게 되고, 이 부분에서 커패시터 유전체막(78)의 열화가 발생하여 리크 전류의 원인이 된다.
또한, 매입　구조에 의하여 밀착성 개선층(76)의 면적이 원래　작게 되어 있는 데다가, 이와 같은 위치 어긋남이 발생한 경우에는 밀착성 개선층(76)과 스토리지 노드(77)와의 접촉 면적이 더욱 작아지고, 스토리지 노드(77)의 박리의 문제가 새롭게 발생하게 된다.
따라서 본 발명은 하부 플러그와 스토리지 노드 간의 위치 어긋남이 발생해도, 스토리지 노드의 박리와 리크 전류의 발생을 방지하는 것을 목적으로 한다.
도1은 본 발명의 원리적 구성의 설명도이고, 이 도1을 참조하여 본 발명의 구성을 설명한다.
또한, 도1a는 층간 절연막(2)에 매입된 하부 접속 전극(1)과 하층 전극(4) 간의 위치 어긋남, 예를 들면 하부 플러그와 스토리지 노드 간의 위치 어긋남이 발생하고 있지 않은 경우의 커패시터의 주요부 확대 단면도이고, 또 도1b는 위치 어긋남이 발생한 경우의 주요부 확대 단면도다.
도1a 및 도1b 참조
[1] 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1) 사이에 설치된 밀착성 개선층(3)의 측벽부에 갭을 설치하고, 이 갭의 적어도 일부를 공동(7)인 채로 함으로써, 커패시터를 구성하는 상층 전극(6)과 밀착성 개선층(3) 사이가 공동(7)을 통해서 절연 분리된 커패시터를 갖는 것을 특징으로 한다.
이와 같이 공동(7)을 통해서 상층 전극(6), 전형적으로는 셀 플레이트와 밀 착성 개선층(3) 사이를 절연 분리함으로써, 만일 커패시터 유전체막(5)과 밀착성 개선층(3)이 접촉해도 리크 전류의 발생을 방지할 수 있어, 미세화한 DRAM의 정보의 유지 시간을 대폭을 향상할 수 있다.
[2] 또한, 본 발명은 상기 [1]에서 밀착성 개선층(3)의 측벽부와 커패시터 유전체막(5)이 접촉하고, 공동(7)이 커패시터 유전체막(5)과 상층 전극(6)에 의하여 둘러싸여 있는 것을 특징으로 한다.
상기 [1]과 같이, 공동(7)에 의하여 상층 전극(6)과 밀착성 개선층(3) 사이를 절연 분리하고 있으므로, 밀착성 개선층(3)의 측벽부와 커패시터 유전체막(5)이 접촉하여 접촉부의 커패시터 유전체막(5)이 열화해도 접촉부에는 전압이 실효적으로 인가되지 않기 때문에, 리크 전류의 증대를 억제할 수 있다.
[3] 또한, 본 발명은 상기 [1]에서 갭의 일부를 커패시터 유전체막(5)에 의하여 매입하고, 밀착성 개선층(3)의 측벽부와 커패시터 유전체막(5) 사이에 공동(7)이 형성되는 것을 특징으로 한다.
상기 [1]과 같이, 공동(7)에 의하여 상층 전극(6)과 밀착성 개선층(3) 사이를 절연 분리하고 있으므로, 갭의 높이를 좁혀 갭의 일부를 커패시터 유전체막(5)에 의하여 매입하도록 해도 좋다.
[4] 또한, 본 발명은 상기 [1]에서 갭 전체를 공동(7)으로 하고, 공동(7)이 밀착성 개선층(3)의 측벽부와 커패시터 유전체막(5) 사이에 끼워지고 있는 것을 특징으로 한다.
상기 [1]과 같이, 공동(7)에 의하여 상층 전극(6)과 밀착성 개선층(3) 사이 를 절연 분리하고 있으므로, 갭의 높이를 더욱 좁혀 갭 전체를 공동(7)으로 하여도 좋다.
[5] 또한, 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1) 사이에 설치된 밀착성 개선층(3)의 측벽부에 갭을 설치하고, 이 갭이 하층 전극(4)을 덮는 커패시터 유전체막(5)에 의하여 완전하게 매입된 커패시터를 갖는 것을 특징으로 한다.
이와 같이 갭을 커패시터 유전체막(5)에 의하여 완전하게 매입한 경우에는 전압V은 매입 두께D의 두꺼운 커패시터 유전체막(5)을 통해서 인가되므로 전계E(=V/D)가 대폭적으로 완화되고, 밀착성 개선층(3)과 커패시터 유전체막(5)의 접촉부에서 열화가 발생해도 리크 전류가 증가하지 않는다.
[6] 또한, 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1) 사이에 설치된 밀착성 개선층(3)의 측벽부에 갭을 설치하고, 이 갭이 하층 전극(4)을 덮는 커패시터 유전체막(5)과는 다른 퇴적 절연막에 의하여 완전하게 매입된 커패시터를 갖는 것을 특징으로 한다.
이와 같이 갭을 CVD-SiO2막 등의 퇴적 절연막에 의하여 완전하게 매입한 경우에도, 전압V은 매입 두께D의 두꺼운 퇴적 절연막을 통해서 인가되므로 전계E(=V/D)가 대폭적으로 완화되고, 또한 밀착성 개선층(3)과 커패시터 유전체막(5)이 직접 접촉하지 않기 때문에, 커패시터 유전체막(5)이 열화하지 않는다.
[7] 또한, 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1) 사이에 설치된 밀착성 개선층(3)의 측벽부에 갭을 설치하고, 이 갭이 하층 전극(4)의 자기 산화막 혹은 자기 질화막의 어느 하나에 의하여 완전하게 매입된 커패시터를 갖는 것을 특징으로 한다.
또한, 이 경우에는 하층 전극(4)의 자기 산화막 혹은 자기 질화막은 도전성을 가질 필요가 있다.
이와 같이 갭을 하층 전극(4)의 자기 산화막 혹은 자기 질화막에 의하여 완전하게 매입한 경우에도, 전압V은 매입 두께D가 두꺼운 자기 산화막 혹은 자기 질화막을 통해서 인가되므로 전계E(=V/D)가 대폭적으로 완화되고, 또한 밀착성 개선층(3)과 커패시터 유전체막(5)이 직접 접촉하지 않기 때문에, 커패시터 유전체막(5)이 열화하지 않는다.
[8] 또한, 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1) 사이에 설치된 밀착성 개선층(3)의 측벽부에 밀착성 개선층(3)의 자기 산화막을 설치하고, 밀착성 개선층(3)의 자기 산화막에 의해서 밀착성 개선층(3)과 커패시터 유전체막(5)이 절연 분리된 커패시터를 갖는 것을 특징으로 한다.
이와 같이 밀착성 개선층(3)의 측벽부에 밀착성 개선층(3)의 자기 산화막을 설치함으로써, 밀착성 개선층(3)과 커패시터 유전체막(5)이 직접 접촉하지 않기 때문에, 커패시터 유전체막(5)이 열화하는 일이 없고, 또한 밀착성 개선층(3)의 자기 산화막의 두께만큼 전계가 완화되며, 이 경우에는 밀착성 개선층(3)의 측벽부에 갭을 설치할 필요는 없어진다.
[9] 또한, 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)을, 하부 접속 전극(1)의 적어도 측면을 덮도록 설치하고, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 없는 부위에서는 밀착성 개선층(3)의 측벽부에 갭을 설치함과 동시에, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 있는 부위의 일부에서는 하부 접속 전극(1)의 측벽부에 갭을 설치하고, 이들 갭의 적어도 일부를 공동(7)인 채로 함으로써, 커패시터를 구성하는 상층 전극(6)과 밀착성 개선층(3) 사이를 공동(7)을 통해서 절연 분리한 커패시터를 갖는 것을 특징으로 한다.
이와 같이 하부 접속 전극(1)의 적어도 측면을 밀착성 개선층(3)에 의하여 덮음으로써, 하부 접속 전극(1)의 박리를 보다 효과적으로 방지할 수 있고, 나아가서는 하층 전극(4)의 박리를 방지할 수 있지만, 이 경우에도 상층 전극(6)과 밀착성 개선층(3) 사이를 공동(7)에 의하여 절연 분리함으로써, 리크 전류의 발생을 방지할 수 있다.
[10] 또한, 본 발명은 상기 [9]에서 밀착성 개선층(3)과 커패시터 유전체막(5)이 접촉하고, 공동(7)이 커패시터 유전체막(5)과 커패시터를 구성하는 상층 전극(6)에 의하여 둘러싸여 있는 것을 특징으로 한다.
[11] 또한, 본 발명은 상기 [9]에서 갭의 일부를 커패시터 유전체막(5)에 의하여 매입하고, 밀착성 개선층(3)과 커패시터 유전체막(5) 사이에 공동(7)이 형성되는 것을 특징으로 한다.
[12] 또한, 본 발명은 상기 [10]에서 갭 전체를 공동(7)으로 하고, 이 공동(7)이 밀착성 개선층(3)과 커패시터 유전체막(5) 사이에 끼워지고 있는 것을 특징으로 한다.
[13] 또한, 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)을, 하부 접속 전극(1)의 적어도 측면을 덮도록 설치하고, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 없는 부위에서는 밀착성 개선층(3)의 측벽부에 갭을 설치함과 동시에, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 있는 부위의 일부에서는 하부 접속 전극(1)의 측벽부에 갭을 설치하고, 이들 갭이 하층 전극(4)을 덮는 커패시터 유전체막(5)에 의하여 완전하게 매입된 커패시터를 갖는 것을 특징으로 한다.
[14] 또한, 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)을, 하부 접속 전극(1)의 적어도 측면을 덮도록 설치하고, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 없는 부위에서는 밀착성 개선층(3)의 측벽부에 갭을 설치함과 동시에, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 있는 부위의 일부에서는 하부 접속 전극(1)의 측벽부에 갭을 설치하고, 이들 갭이 하층 전극(4)을 덮는 커패시터 유전체막(5)과는 다른 퇴적 절연막에 의하여 완전하게 매입된 커패시터를 갖는 것을 특징으로 한다.
[15] 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)을, 하부 접속 전 극(1)의 적어도 측면을 덮도록 설치하고, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 없는 부위에서는 밀착성 개선층(3)의 측벽부에 갭을 설치함과 동시에, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 있는 부위의 일부에서는 하부 접속 전극(1)의 측벽부에 갭을 설치하고, 이들 갭이 하층 전극(4)의 자기 산화막 혹은 자기 질화막의 어느 하나에 의하여 완전하게 매입된 커패시터를 갖는 것을 특징으로 한다.
상기 [10]~ [15]에서 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 있는 부위의 일부에서는 하부 접속 전극(1)의 측벽부에 갭이 설치되어지게 되고, 갭이 세로 방향으로 설치되어 지지만, 이 경우에도 상기 [2]~ [7]와 마찬가지의 구성을 채용함으로써 리크 전류의 발생을 방지할 수 있다.
[16] 또한, 본 발명은 반도체 장치에 있어서, 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)을, 하부 접속 전극(1)의 적어도 측면을 덮도록 설치하고, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 없는 부위에서는 밀착성 개선층(3)의 측벽부에 밀착성 개선층(3)의 자기 산화막을 설치함과 동시에, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 있는 부위의 일부에서는 밀착성 개선층(3)의 노출부에 밀착성 개선층(3)의 자기 산화막을 설치하고, 밀착성 개선층(3)의 자기 산화막에 의하여 밀착성 개선층(3)과 커패시터 유전체막(5)이 절연 분리된 커패시터를 갖는 것을 특징으로 한다.
이와 같이 하부 접속 전극(1)의 적어도 측면을 밀착성 개선층(3)에 의하여 피복한 경우에도, 밀착성 개선층(3)의 자기 산화막을 설치하는 경우에는 갭을 설치하는 일이 없어, 리크 전류의 발생을 방지할 수 있다.
[17] 또한, 본 발명은 상기 [9]~ [16]의 어느 하나에서 하부 접속 전극(1)과 하층 전극(4)이 일체 형성된 전극으로 되는 것을 특징으로 한다.
이와 같이 하부 접속 전극(1)의 적어도 측면을 밀착성 개선층(3)에 의하여 덮는 경우는 하부 접속 전극(1)과 하층 전극(4)을 일체 형성해도 좋고, 하부 접속 전극(1)을 매입하기 위한 전극재의 형성과 CMP공정이 불요가 된다.
[18] 또한, 본 발명은 반도체 장치의 제조 방법에서 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)의 에칭 공정에서 밀착성 개선층(3)을 과잉 에칭함으로써 갭을 설치한 후에, 하층 전극(4)을 덮는 커패시터 유전체막(5)을 설치한 것을 특징으로 한다.
이와 같이 상층 전극(6)과 밀착성 개선층(3)을 절연 분리하기 위한 갭은 밀착성 개선층(3)을 과잉 에칭함으로써 간단하게, 또한 자기 정합적으로 형성할 수 있다.
[19] 또한, 본 발명은 상기 [18]에서 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)을, 하부 접속 전극(1)의 적어도 측면을 덮도록 설치하고, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 없는 부위에서는 밀착성 개선층(3)의 측벽부에 갭을 설치함과 동시에, 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 있는 부위의 일부에서는 하부 접속 전극(1)의 측벽부에 갭을 설치하는 것을 특징으로 한다.
이와 같이 하부 접속 전극(1)의 박리를 방지하기 위해서 밀착성 개선층(3)을 하부 접속 전극(1)의 적어도 측면을 덮도록 설치한 경우에는 하층 전극(4)과 하부 접속 전극(1)의 위치 어긋남이 있는 부위의 일부에서는 하부 접속 전극(1)의 측벽부에 갭이 설치되어지지만, 전혀 문제는 없다.
[20] 또한, 본 발명은 반도체 장치의 제조 방법에 있어서, 절연막에 개구부를 형성한 후에, 적어도 개구부의 측벽을 덮도록 밀착성 개선층(3)을 설치한 후에, 도전성 재료를 개구부를 매입하도록 퇴적하고, 연마 또는 에치백함으로써 도전성 재료를 개구부 내에 매입하여 일체 형성된 하부 접속 전극(1)과 하층 전극(4)을 형성하고, 이어서 절연막의 적어도 일부를 제거한 후에, 노출한 밀착성 개선층(3)을 과잉 에칭함으로써 하부 접속 전극(1)의 측벽부에 갭을 설치하고, 이어서 하층 전극(4)을 덮는 커패시터 유전체막(5)을 설치한 것을 특징으로 한다.
이와 같이 하부 접속 전극(1)과 하층 전극(4)을 CMP법으로 분리 불가능한 것으로서 일체 형성해도 좋은 것으로, 이 경우에도 밀착성 개선층(3)의 과잉 에칭에 의하여 하부 접속 전극(1)의 측벽부에 갭을 자기 정합적으로 형성할 수 있다.
[21] 또한, 본 발명은 반도체 장치의 제조 방법에서 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)을 에칭한 후에, 적어도 밀착성 개선층(3)의 노출부를 산화하여 밀착성 개선층(3)의 자기 산화막을 형성하고, 이어서 하층 전극(4)을 덮는 커패시터 유전체막(5)을 설치한 것을 특징으로 한다.
이와 같이 밀착성 개선층(3)의 자기 산화막을 이용하는 경우에는 갭을 설치 하기 위한 과잉 에칭 공정이 불요가 되므로 공정이 간소화된다.
[22] 또한, 본 발명은 상기 [21]에서 커패시터를 구성하는 볼록 형상 구조의 하층 전극(4)과 하부 접속 전극(1)에 접하는 밀착성 개선층(3)을, 하부 접속 전극(1)의 적어도 측면을 덮도록 설치하는 것을 특징으로 한다.
이와 같이 밀착성 개선층(3)을 하부 접속 전극(1)의 적어도 측면을 덮도록 설치함으로써, 하부 접속 전극(1)의 박리를 방지할 수 있고, 나아가서는 하층 전극(4)의 박리를 방지할 수 있다.
[23] 또한, 본 발명은 반도체 장치의 제조 방법에서 절연막에 개구부를 형성한 후에, 적어도 개구부의 측벽을 덮도록 밀착성 개선층(3)을 설치한 후에, 도전성 재료를 개구부를 매입하도록 퇴적하고, 연마 또는 에치백함으로써 도전성 재료를 개구부 내에 매입하여 일체 형성된 하부 접속 전극(1)과 하층 전극(4)을 형성하고, 이어서 절연막의 적어도 일부를 제거한 후에, 노출한 밀착성 개선층(3)을 에칭하고, 이어서 밀착성 개선층(3)의 노출부를 산화한 후에, 하층 전극(4)을 덮는 커패시터 유전체막(5)을 형성하는 것을 특징으로 한다.
이와 같이 하부 접속 전극(1)과 하층 전극(4)을 CMP법으로 분리 불가능한 것으로서 일체 형성한 경우에도, 밀착성 개선층(3)의 자기 산화막을 이용함으로써, 갭을 설치하기 위한 과잉 에칭 공정이 불요가 되므로 공정이 간소화된다.
[24] 또한, 본 발명은 상기 [18]~ [23]의 어느 하나에서 볼록 형상 구조의 하층 전극(4)의 천정부에 밀착성 개선층(3)을 통해서 보호막을 설치하고, 보호막을 마스크로 해서 이방성 에칭을 실시함으로써 커패시터를 구성하는 상층 전극(6)을 하층 전극(4)의 측벽부에 설치하는 것을 특징으로 한다.
이와 같이 볼록 형상 구조의 하층 전극(4)의 천정부에 밀착성 개선층(3)을 통해서 보호막을 설치하고, 보호막을 마스크로 해서 이방성 에칭을 실시함으로써 커패시터를 구성하는 상층 전극(6)을 하층 전극(4)의 측벽부에, 예를 들면 사이드월 형상 전극으로서 형성해도 좋고, 특히 집적도가 향상하여 상층 전극(6)의 에칭 가공이 곤란해진 경우에 효과적이다.
(실시예)
여기서 도2~ 도5를 참조하여, 본 발명의 제1 실시예를 설명한다.
또한, 도2b는 DRAM의 하부 플러그(25)를 형성한 시점의 평면도이고, 도2a는 제1층간 절연막(19)까지의 적층 구조는 도2b의 B-B'을 잇는 일점 쇄선 부분을 따른 단면도이고, 또 제2층간 절연막(22)~ 제3층간 절연막(24)까지의 적층 구조는 도2b의 A-A'을 잇는 일점 쇄선 부분을 따른 단면도이고, 또한 도3 이하의 제3층간 절연막(24)으로부터 위의 적층 구조는 다시 도2b의 B-B'을 잇는 일점 쇄선을 따른 단면도이고, 도2a 등에서는 표기를 간단하게 하기 위해서 제3층간 절연막(24)까지의 적층 구조를 A-A'으로서 나타낸다.
또한, 도2a 등에서는 비트선(23)과 하부 플러그(25)와는 편의적으로 단락한 상태로 도시되어 있지만, 실제로는 도2b에 나타내는 바와 같이, 서로 위치적으로 분리되어 있는 것이다.
도2a 및 도2b 참조
먼저, p형 실리콘 기판(11)의 소정 영역에 선택 산화에 의하여 소자 분리 산화막(12)을 형성한 후에, 소자 분리 산화막(12)으로 둘러싸인 p형 실리콘 기판(11)의 노출 표면을 열산화하여 게이트 산화막(13)을 형성하고, 이어서 논-도프드 다결정Si층을 퇴적시킨 후, P(인)을 이온 주입하고, 이어서 소정 패턴으로 에칭하여 게이트 전극(14) 및 게이트 전극(14)의 연재부인 워드선(15)을 형성한다.
또한, 실제로는 게이트 전극(14) 상에는 CVD법으로 보호막이 되는 SiO2막 혹은 Si3N4막을 설치하고 있다.
이어서 게이트 전극(14)을 마스크로 해서 As를 이온 주입하여 n+형 드레인 영역(17) 및 n+형 소스 영역(18)을 설치한 후에, 전면에 CVD법으로 SiO2막을 퇴적하고, 이방성 에칭을 실시함으로써 사이드월(16)을 형성한다.
또한, 이 경우, 전술의 이온 주입 공정에서 얕은 n-형 영역으로 되는 LDD영역을 형성하고, 사이드월(16)을 형성한 후에 As를 이온 주입하여 n+형 드레인 영역(17) 및 n+형 소스 영역(18)을 형성해도 좋은 것이다.
이어서 다시, CVD법으로 전면에 SiO2막을 퇴적시켜 제1층간 절연막(19)으로 하고, n+형 드레인 영역(17) 및 n+형 소스 영역(18)에 대한 비어홀을 형성하고, 배리어 메탈이 되는 TiN막 및 W막을 스퍼터링법으로 차례로 퇴적시킨 후, CMP법으로 연마함으로써 TiN막 및 W막을 Ti막 등을 매입하여 콘택 플러그(20, 21)를 형성한 다.
또한, 이 경우, 제1층간 절연막(19) 상에, CMP공정의 에칭 스토퍼가 되는 SiN막을 설치하여 두어도 좋다.
이어서 다시 전면에 CVD법으로 SiO2막을 퇴적시켜 제2층간 절연막(22)으로 한 후에, 콘택 플러그(20)에 대한 비어홀을 형성하고, 이어서 전면에 LPCVD법으로 도프트 다결정Si막을 퇴적시킨 후, 패터닝함으로써 비트선(23)을 형성한다.
이어서 다시 CVD법으로 전면에 SiO2막을 퇴적시켜 제3층간 절연막(24)으로 한 후, 콘택 플러그(21)에 달하는 비어홀을 형성하고, 이어서 스텝 커버리지성이 양호한 CVD법을 이용하여, 전면에 Ru막을 퇴적시킨 후, CMP법으로 연마함으로써 비어홀에 매입된 하부 플러그(25)를 형성한다.
또한, 이 경우도 제3층간 절연막(24) 상에 CMP공정의 에칭 스토퍼가 되는 SiN막을 설치하여 두어도 좋다.
또한, 본 명세서에서 말하는 하부 플러그(하부 접속 전극)는 스토리지 노드(하층 전극)의 하부에 접속되는 플러그를 의미하고, 본 실시예와 같이 비트선의 옆에 형성된 플러그뿐만 아니라, 비트선보다도 위의 위치에 형성된 플러그도 포함하는 것이다.
도3a 참조
이어서 스퍼터링법으로 전면에 두께1∼100nm, 예를 들면 1Onm의 TiN막(26)을 퇴적시킨 후, 다시 CVD법을 이용한 두께가, 예를 들면 1.0㎛의 Ru막(27)을 차례로 퇴적시킨다.
도3b 참조
이어서 소정의 에칭 마스크를 마스크로 해서 O2+Cl2의 혼합 가스를 이용한 이방성 에칭을 실시함으로써, Ru막을 소정의 형상으로, 예를 들면 비트선(23)을 따르는 방향에서 0. 25㎛에서 워드선(15)을 따르는 방향이 0. 5㎛의 형상으로 에칭함으로써, 볼록 형상의 스토리지 노드(29)를 형성한다.
또한, TiN막(26)은 O2+Cl2의 혼합 가스에 의해서는 거의 에칭되지 않고, 에칭 스토퍼로서의 역할을 한다.
이어서 가열된 염산 혹은 황산, 과산화수소수+염산, 혹은 과산화수소수+황산을 이용한 등방성 에칭을 실시함으로써 TiN막(26)의 노출부를 에칭하고, 또한 TiN막(26)을 과잉 에칭함으로써, 측벽부에 슬릿 형상의 갭이 설치된 밀착성 개선층(28)으로 한다.
따라서 이 경우의 갭의 높이는 밀착성 개선층(28)의 막두께d가 된다.
또한, 이 경우의 에칭은 습식 에칭에 한정되지 않고, 등방성 에칭이면 드라이 에칭이어도 좋다.
도4a 참조
이어서 CVD법을 이용하여 두께dε이, 예를 들면 1Onm의 Ta2O5막(30) 및 두께가, 예를 들면 150nm의 Ru막(31)을 차례로 퇴적시킨다.
도4b 참조
이어서 Ru막(31) 및 Ta2O5막(30)을 소정 형상으로 에칭함으로써, 셀 플레이트(33) 및 커패시터 유전체막(32)을 형성한다.
도5a 참조
도5a는 도4b에서 파선으로 나타내는 원 내를 확대한 주요부 확대도이고, 상기의 경우에는 갭의 높이, 즉 밀착성 개선층(28)의 두께d가 커패시터 유전체막(32)의 두께dε 및 셀 플레이트(33)를 구성하는 CVD-Ru막이 스텝 커버리지적으로 진입할 수 있는 폭dv에 대해서
2×dε <d≤ dv
의 관계를 만족하고 있으므로, Ta2O5로 되는 커패시터 유전체막(32)이 갭의 깊숙한 곳까지 진입하여 밀착성 개선층(28)의 측벽부와 접촉하고, 또 CVD-Ru막은 스텝 커버리지성이 좋지만 Ta2O5정도는 아니기 때문에, 셀 플레이트(33)는 갭 내의 입구 부근에까지 진입하여 형성되고, 갭의 일부가 커패시터 유전체막(32) 및 셀 플레이트(33)로 둘러싸인 공동(34)이 된다.
이 경우, 밀착성 개선층(28)과 커패시터 유전체막(32)과의 접촉부에서 커패시터 유전체막(32)의 막질이 열화하지만, 이 접촉부에 대해서는 공동(34)을 통해서 전압이 인가되므로, 밀착성 개선층(28)과 셀 플레이트(33)와는 공동(34)에 의하여 실효적으로 절연 분리되므로, 리크 전류가 흐르는 일이 없고, 따라서 커패시터에 축적된 전하는 충분히 유지되게 된다.
도5b 참조
도5b는 도39b에 나타낸 바와 같이, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우의 주요부 확대도이고, 이 경우에도 도5a와 마찬가지로, Ta2O5로 되는 커패시터 유전체막(32)이 갭의 깊숙한 곳까지 진입하여 밀착성 개선층(28)의 측벽부에 접촉하고, 또 CVD-Ru막은 스텝 커버리지성이 좋지만 Ta2O5정도는 아니기 때문에, 셀 플레이트(33)는 갭 내의 입구 부근에까지 진입하여 형성되고, 갭의 일부가 커패시터 유전체막(32) 및 셀 플레이트(33)로 둘러싸인 공동(34)이 된다.
또한, 셀 플레이트(33)를 스퍼터링법을 이용하여 퇴적시킨 경우에는 스텝 커버리지성이 뒤떨어지므로, dv가 커진다.
이 경우에는 위치 어긋남이 발생해도, 스토리지 노드(29)는 위치 어긋남이 발생하지 않는 경우와 동일한 접촉 면적으로 밀착성 개선층(28)과 접촉하고 있으므로, 스토리지 노드(29)가 박리하지 않는다.
또한, 이 경우에는 하부 플러그(25)와 셀 플레이트(33) 간에도 용량이 형성되게 된다.
이와 같이 본 발명의 제1 실시예에서는 밀착성 개선층(28)을 과잉 에칭하여 슬릿상의 갭을 형성하고, 이 갭의 일부를 공동(34)으로 하고 있으므로, 밀착성 개선층(28)과 커패시터 유전체막이 접촉해도, 공동(34)에 의하여 밀착성 개선층(28)과 셀 플레이트(33)과는 실효적으로 절연 분리되므로, 리크 전류가 흐르는 일이 없다.
또한, 도5b에 나타내는 바와 같이, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에도, 스토리지 노드(29)는 위치 어긋남이 발생하지 않는 경우와 동일한 접촉 면적으로 밀착성 개선층(28)과 접촉하여 안정하게 유지되므로 스토리지 노드(29)가 박리하는 일이 없다.
또한, 이 경우에는 하부 플러그(25)와 셀 플레이트(33) 간에도 용량이 형성된다.
이어서 도6을 참조하여, 본 발명의 제1 실시예의 변형례를 설명한다.
도6 참조
도6은 도4b와 동일한 상태의 단면도이고, 스토리지 노드(29)를 구성하는 Ru막의 퇴적 공정까지는 상기의 제1 실시예와 완전히 마찬가지이므로, Ru막의 퇴적 공정까지의 설명은 생략한다.
상기의 제1 실시예와 마찬가지로 Ru막을 퇴적한 후에, 스퍼터링법으로 두께가, 예를 들면 10nm의 밀착성 개선층이 되는 TiN막을 퇴적하고, 이어서 CVD법으로 보호막이 되는 두께300nm의 SiN막을 형성하고, 이어서 상기의 제1 실시예와 마찬가지인 형상으로 에칭함으로써, 절연막(36), 밀착성 개선층(35) 및 스토리지 노드(29)를 형성한 후에, 밀착성 개선층(28, 35)을 과잉 에칭함으로써 슬릿상의 갭을 형성한다.
이 경우, 밀착성 개선층(35)도 사이드 에칭되지만, 문제는 없다.
이어서 Ta2O5막 및 Ru막을 퇴적시킨 후, 절연막(36)을 마스크로 해서 반응성 이온 에칭에 의한 이방성 에칭을 실시함으로써 사이드월 상의 셀 플레이트(33) 및 커패시터 유전체막(32)을 형성한다.
이와 같이 제1 실시예의 변형례에서는 셀 플레이트(33)를 이방성 에칭에 의하여, 사이드월 상에 자기 정합적으로 형성하고 있으므로, 포토리소그래피 공정을 생략할 수 있음과 동시에, 집적도가 향상되고, 스토리지 노드(29)의 높이가 높아지고, 또한 스토리지 노드(29)끼리 간격이 좁아져, 통상의 포토리소그래피 공정이 곤란한 경우에 유효해진다.
다음에 도7을 참조하여 본 발명의 제2 실시예를 설명한다.
도7a 및 도7b 참조
도7a 및 도7b는 도5a 및 도5b에 대응하는 것으로, 제조 공정의 순서 및 각 구성 요소를 구성하는 재료는 상기의 제1 실시예와 완전히 마찬가지이므로, 제조 공정의 설명은 생략한다.
이 제2 실시예에서는 TiN막으로 되는 밀착성 개선층(28)의 두께d를 20nm이하, 예를 들면, 10nm로 하고, 갭의 안길이, 즉 밀착성 개선층(28)의 과잉 에칭량을 10∼20nm로 한 것으로, 커패시터 유전체막(32)을 구성하는 Ta2O5막을 두께 1Onm로 퇴적시킴으로써 갭을 커패시터 유전체막(32)을 구성하는 Ta2O5막에 의하여 완전하게 매입한 것이다.
즉 이 제2 실시예에서는
d≤ 2×dε
의 관계를 만족하게 된다.
이 제2 실시예에서도, 커패시터 유전체막(32)과 밀착성 개선층(28)의 측벽부가 접촉하고 있지만, 밀착성 개선층(28)과 셀 플레이트(33) 사이는 (갭의 안길이+커패시터 유전체막(32)의 막두께dε)≒2×dε∼3×dε의 두꺼운 커패시터 유전체막(32)에 의하여 분리되어 있으므로, 인가되는 전계가 완화되어 리크 전류가 흐르는 일이 없다.
또한, 이 경우에도 도7b에 나타내는 바와 같이, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에도, 스토리지 노드(29)는 위치 어긋남이 발생하지 않는 경우와 동일한 접촉 면적으로 밀착성 개선층(28)과 접촉하여 안정하게 유지되므로 스토리지 노드(29)가 박리하는 일이 없다.
다음에 도8을 참조하여 본 발명의 제3 실시예를 설명한다. 도8a 및 도8b 참조
도8a 및 도8b는 도5a 및 도5b에 대응하는 것으로, 제조 공정의 순서 및 각 구성 요소를 구성하는 재료는 상기의 제1 실시예와 완전히 마찬가지이므로, 제조 공정의 설명은 생략한다.
이 제3 실시예에서는 TiN막으로 되는 밀착성 개선층(28)의 두께d를 1∼1Onm로 얇게 한 것으로 커패시터 유전체막(32)을 구성하는 Ta2O5막을 두께1Onm로 퇴적시킨 경우, 스텝 커버리지성이 뛰어난 CVD-Ta2O5막도 갭의 깊숙한 곳까지 들어가지 못하고, 밀착성 개선층(28)과 커패시터 유전체막(32) 사이에 공동(34)이 형성된다.
이 제3 실시예에서는 커패시터 유전체막(32)과 밀착성 개선층(28)의 측벽부 가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없다.
또한, 이 경우에도 밀착성 개선층(28)과 셀 플레이트(33) 사이는 공동(34) 및 비교적 두꺼운 커패시터 유전체막(32)에 의하여 분리되어 있으므로, 인가되는 전계가 완화되어, 리크 전류가 흐르는 일이 없다.
또한, 이 경우에도 도8b에 나타내는 바와 같이, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에도, 스토리지 노드(29)는 위치 어긋남이 발생하지 않는 경우와 동일한 접촉 면적으로 밀착성 개선층(28)과 접촉하여 안정하게 유지되므로 스토리지 노드(29)가 박리하는 일이 없다.
다음에 도9를 참조하여 본 발명의 제4 실시예를 설명한다.
도9a 및 도9b 참조
도9a 및 도9b는 도5a 및 도5b에 대응하는 것으로, 제조 공정의 순서 및 각 구성 요소를 구성하는 재료는 상기의 제1 실시예와 완전히 마찬가지이므로, 제조 공정의 설명은 생략한다.
이 제4 실시예에서는 TiN막으로 되는 밀착성 개선층(28)의 두께d를 5nm이하로 더욱 얇게 한 것으로, 커패시터 유전체막(32)을 구성하는 Ta2O5막을 두께1Onm로 퇴적시킨 경우, 스텝 커버리지성이 뛰어난 CVD-Ta2O5막에서도 갭에 실질적으로 들어가지 못하고, 갭 전체가 공동(34)이 된다.
이 제4 실시예에서도, 커패시터 유전체막(32)과 밀착성 개선층(28)의 측벽부가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없고, 또 밀착성 개선층(28)과 셀 플레이트(33) 사이는 긴 공동(34)에 의하여 분리되어 있으므로, 인가되는 전계가 완화되어, 리크 전류가 흐르는 일이 없다.
또한, 이 경우에도 도9b에 나타내는 바와 같이, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에도, 스토리지 노드(29)는 위치 어긋남이 발생하지 않는 경우와 동일한 접촉 면적으로 밀착성 개선층(28)과 접촉하여 안정하게 유지되므로 스토리지 노드(29)가 박리하지 않는다.
또한, 커패시터 유전체막(32)의 성막법으로서 스퍼터링법을 이용하거나, 혹은 CVD법을 이용하는 경우에, 성막 압력이나 온도를 높이는 것에 의하여 스텝 커버리지성을 매우 나쁘게 할 수 있으므로, 갭의 높이, 즉 밀착성 개선층(28)의 두께d를 5nm이상으로 두껍게 해도, 도9와 동일한 성막 상태로 할 수 있다.
다음에 도10 및 도11을 참조하여 본 발명의 제5 실시예의 제조 공정을 설명한다.
또한, 도10a~ 도11a는 하부 플러그(25)와 스토리지 노드(29)의 접속부의 주요부 확대도로, 도5a에 대응하는 것으로, 또 도11b는 도5b에 대응하는 것이다.
또한, 밀착성 개선층(28)의 과잉 에칭 공정까지는 상기의 제1 실시예와 완전히 마찬가지이므로, 밀착성 개선층(28)의 과잉 에칭 공정까지의 설명은 생략한다.
도1Oa 참조
상기의 제1 실시예와 완전히 마찬가지로 과잉 에칭을 하여 밀착성 개선층(28)을 형성한다.
도10b 참조
이어서 450∼600℃의 산화성 분위기 중에서 열처리를 실시함으로써, Ru막으로 구성되는 스토리지 노드(29)의 표면을 산화하여 산화루테늄(RuO)막(38)을 형성하고, 밀착성 개선층(28)의 측벽부의 갭을 Ru(루테늄)이 산화루테늄으로 변환할 때의 체적 팽창을 이용하여 산화루테늄막(38)에 의하여 매입한다.
즉 밀착성 개선층(28)의 측벽부의 갭이 산화루테늄막(38)에 의하여 완전하게 매입되는 시간만 열처리를 한다.
또한, 이 경우, 밀착성 개선층(28)의 측벽부의 노출부도 산화되어 산화막(37)이 형성된다.
도11a 참조
이후는 상기의 제1 실시예와 마찬가지로, Ta2O5막 및 Ru막을 퇴적하고, 소정 형상으로 에칭함으로써 커패시터 유전체막(32) 및 셀 플레이트(33)를 형성함으로써 DRAM의 기본 구성이 완성된다.
도11b 참조
스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에는 스토리지 노드(29)의 산화 공정에서 하부 플러그(25)를 구성하는 Ru막의 노출 표면도 산화되어 RuO막이 형성된다.
또한, 산화루테늄막(38)은 뛰어난 도전성을 갖고 있으므로, 커패시터 용량을 감소시키는 일이 없고, 또한 상기의 ①~ ⑤의 조건을 일단 만족하고 있으므로, 커패시터 유전체막(32)의 막질을 열화시키는 일이 없다.
이 제5 실시예에서는 커패시터 유전체막(32)과 밀착성 개선층(28)의 측벽부 가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없다.
또한, 상기의 제5 실시예의 설명에서는 자기 산화막을 이용하고 있지만, 스토리지 노드를 질화하여 자기 질화막으로 갭을 매입해도 좋으며, 이 경우에는 자기 질화막이 도전성을 가질 필요가 있으므로, 스토리지 노드(29)를 자기 질화막이 도전성을 갖는 도전성 부재를 이용하여 형성할 필요가 있고, 예를 들면 Ru 대신에 W을 사용하여 표면을 질화하여 형성한 도전성을 갖는 자기 질화막을 사용해도 좋다.
또한, 이 경우에도 도11b에 나타내는 바와 같이, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에도, 스토리지 노드(29)는 위치 어긋남이 발생하지 않는 경우와 동일한 접촉 면적으로 밀착성 개선층(28)과 접촉하여 안정하게 유지되므로 스토리지 노드(29)가 박리하지 않는다.
다음에 도12 및 도13을 참조하여 본 발명의 제6 실시예의 제조 공정을 설명한다.
또한, 도12a~ 도13a는 하부 플러그(25)와 스토리지 노드(29)의 접속부의 주요부 확대도로, 도5a에 대응하는 것으로, 또 도13b는 도5b에 대응하는 것이다.
또한, 밀착성 개선층(28)의 과잉 에칭 공정까지는 상기의 제1 실시예와 완전히 마찬가지이므로, 밀착성 개선층(28)의 과잉 에칭 공정까지의 설명은 생략한다.
도12a 참조
상기의 제1 실시예와 완전히 마찬가지로 과잉 에칭을 하여 밀착성 개선층(28)을 형성한다.
또한, 이 경우의 밀착성 개선층(28)의 두께는 10∼50nm, 예를 들어 20nm로 한다.
도12b 참조
이어서 CVD법을 이용하여 SiO2막으로 되는 절연막(39)을 퇴적하여, 갭을 절연막(39)으로 매입한다.
도12c 참조
이어서 등방성 에칭을 실시함으로써, 스토리지 노드(29) 및 제3층간 절연막(24)의 표면에 퇴적한 절연막(39)을 제거하여, 절연막(39)을 갭 내에만 잔존시킨다.
도13a 참조
이하는 상기의 제1 실시예와 마찬가지로, Ta2O5막 및 Ru막을 퇴적하고, 소정 형상으로 에칭함으로써 커패시터 유전체막(32) 및 셀 플레이트(33)를 형성함으로써 DRAM의 기본 구성이 완성된다.
도13b 참조
스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 부분에서는 갭은 절연막(39)에 의하여 거의 완전하게 매입되게 된다.
또한, 매입된 절연막(39)의 내부에 잔털이 남는 경우도 있지만, 지장은 되지 않는다.
이 제6 실시예에서는 커패시터 유전체막(32)과 밀착성 개선층(28)의 측벽부가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없고, 또 밀착성 개선층(28)과 셀 플레이트(33) 사이는 SiO2막으로 되는 절연막(39)에 의하여 완전하게 매입되므로 이 절연막(39)에 의하여 인가되는 전계가 완화되어, 리크 전류가 흐르는 일이 없다.
또한, 이 경우에도 도13b에 나타내는 바와 같이, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에도, 스토리지 노드(29)는 위치 어긋남이 발생하지 않는 경우와 동일한 접촉 면적으로 밀착성 개선층(28)과 접촉하여 안정하게 유지되므로 스토리지 노드(29)가 박리하지 않는다.
또한, 상기의 설명에서는 갭을 매입하는 절연막(39)으로서 SiO2막을 이용하고 있지만, SiO2막 대신에 SiN막을 CVD법으로 퇴적시켜도 되며, 이 경우에는 제3층간 절연막(24)에 대한 선택 에칭성이 있으므로, 등방성 에칭 공정의 제3층간 절연막(24)의 에칭을 고려할 필요가 없어진다.
다음에 도14 및 도15를 참조하여 본 발명의 제7의 실시예의 제조 공정을 설명한다.
또한, 도14a~ 도15a는 하부 플러그(25)와 스토리지 노드(29)의 접속부의 주요부 확대도로서 도5a에 대응하는 것으로, 또 도15b는 도5b에 대응하는 것이다.
또한, 밀착성 개선층(28)의 에칭 공정까지는 상기의 제1 실시예와 완전히 마찬가지이므로, 밀착성 개선층(28)의 에칭 공정까지의 설명은 생략한다.
도14a 참조
상기의 제1 실시예와 완전히 마찬가지로 에칭을 하여 밀착성 개선층(28)을 형성한다.
또한, 이 경우에는 과잉 에칭을 하지 않고, 따라서 밀착성 개선층(28)의 측벽부에 갭을 형성하지 않는다.
도14b 참조
이어서 450∼600℃의 산화성 분위기 중에서 열처리를 실시함으로써, Ru막으로 구성되는 스토리지 노드(29)의 표면을 산화하여 산화루테늄막(38)을 형성함과 동시에, 밀착성 개선층(28)의 노출 측면을 산화하여 TiN막을 TiO로 되는 산화막(37)으로 변환한다.
도15a 참조
이하는 상기의 제1 실시예와 마찬가지로, Ta2O5막 및 Ru막을 퇴적하고, 소정 형상으로 에칭함으로써 커패시터 유전체막(32) 및 셀 플레이트(33)를 형성함으로써 DRAM의 기본 구성이 완성된다.
도15b 참조
스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에는 스토리지 노드(29)의 산화 공정에서 하부 플러그(25)를 구성하는 Ru막의 노출 표면도 산화되어 산화루테늄막(40)이 형성된다.
이 경우, TiO는 절연성을 갖고 있으므로, 밀착성 개선층(28)과 셀 플레이트(33)가 전기적으로 단락하는 일이 없고, 또 TiO로 되는 산화막(37)은 커패시터 유전체막(32)의 막질을 열화시키는 일이 없다.
이 제7의 실시예에서는 커패시터 유전체막(32)과 밀착성 개선층(28)의 측벽 부가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없고, 또 밀착성 개선층(28)과 셀 플레이트(33) 사이는 TiO로 되는 산화막(37)에 의하여 절연 분리되어 있으므로, 리크 전류가 흐르는 일이 없다.
또한, 상기의 제7의 실시예의 설명에서는 밀착성 개선층(28)의 자기 산화막을 이용하고 있지만, 밀착성 개선층(28)을 질화하여 자기 질화막에 의하여 절연 분리해도 되는 것으로, 이 경우에는 밀착성 개선층(28)의 자기 질화막이 절연성을 가지고, 또한 스토리지 노드(29)의 자기 질화막이 도전성을 가질 필요가 있으므로, 밀착성 개선층(28)을 그 자기 질화막이 절연성을 갖는 도전성 부재로 구성함과 동시에, 스토리지 노드(29)를 그 자기 질화막이 도전성을 갖는 도전성 부재를 이용하여 형성할 필요가 있다.
또한, 이 경우에도 도15b에 나타내는 바와 같이, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에도, 스토리지 노드(29)는 위치 어긋남이 발생하지 않는 경우와 동일한 접촉 면적으로 밀착성 개선층(28)과 접촉하여 안정하게 유지되므로 스토리지 노드(29)가 박리하는 일이 없다.
이상의 제1~ 제7의 실시예에서는 하부 플러그(25)와 밀착성 개선층(28)은 하부 플러그(25)의 천정면에서 평면적으로 접촉하고 있을 뿐으로, 하부 플러그(25)의 밀착성이 반드시 충분하지 않은 경우가 있고, 나아가서는 스토리지 노드(29)의 밀착성이 충분하지 않은 경우도 생각되므로, 다음에 도16~ 18을 참조하여 밀착성 개선층(43)을 하부 플러그(42)의 적어도 측면을 덮도록 설치하여 하부 플러그(42)의 밀착성을 더욱 개선한 본 발명의 제8의 실시예를 설명한다.
또한, 콘택 플러그(21)에 대한 비어홀의 형성 공정까지는 상기의 제1 실시예와 완전히 마찬가지이므로 설명을 생략함과 동시에, 게이트 산화막(13) 이하의 기판구조의 도시는 생략한다.
도16a 참조
상기 제1 실시예와 완전히 마찬가지로 콘택 플러그(21)에 대한 비어홀을 형성한 공정 후에, CVD법으로 TiN막(41)을 비어홀의 내면을 덮도록 전면에 퇴적하고, 이어서 동일한 CVD법으로 Ru막을 퇴적시킨 후, CMP법으로 연마함으로써 Ru막을 비어홀 내에 매입하여 하부 플러그(42)를 형성하고, 이어서 다시 CVD법으로 두께가 예를 들면, 10㎛의 Ru막(27)을 퇴적시킨다.
도16b 참조
이어서 상기의 제1 실시예와 마찬가지로, 소정의 에칭 마스크를 마스크로 해서 , O2+Cl2의 혼합 가스를 이용한 이방성 에칭을 실시함으로써, Ru막(27)을 소정의 형상으로, 예를 들면, 비트선(23)을 따르는 방향으로 0. 25㎛에서, 워드선(15)을 따르는 방향이 0. 5㎛의 형상으로 에칭함으로써, 볼록 형상의 스토리지 노드(29)를 형성한다.
이어서 가열된 염산 혹은 황산, 과산화수소수+염산, 혹은 과산화수소수+황산을 이용한 등방성 에칭을 실시함으로써 TiN막(41)의 노출부를 에칭하고, 또한 TiN막(41)을 과잉 에칭함으로써, 측벽부에 슬릿상의 갭이 설치된 밀착성 개선층(43)으로 한다.
또한, 이 경우의 에칭도, 습식 에칭에 한정되지 않고, 등방성 에칭이면 드라이 에칭이어도 좋다.
도17a 참조
이어서 상기의 제1 실시예와 마찬가지로, CVD법을 이용하여 두께dε이, 예를 들면 1Onm의 Ta2O5막(30) 및 두께가, 예를 들면 150nm의 Ru막(31)을 차례로 퇴적시킨다.
도17b 참조
이어서 상기의 제1 실시예와 마찬가지로, Ru막(31) 및 Ta2O5막(30)을 소정 형상으로 에칭함으로써, 셀 플레이트(33) 및 커패시터 유전체막(32)을 형성한다.
도18a 참조
도18a는 도17b에서 파선으로 나타내는 원 내를 확대한 주요부 확대도로, 제1 실시예의 도5a에 대응하는 것으로, 갭의 높이, 즉 밀착성 개선층(43)의 두께d를 커패시터 유전체막(32)의 두께dε, 및 셀 플레이트(33)를 구성하는 CVD-Ru막이 스텝 커버리지적으로 진입할 수 있는 폭dv에 대해서
2×dε<d≤ dv
의 관계를 만족하도록 하고 있으므로, 도5a의 경우와 마찬가지로, 커패시터 유전체막(32)이 갭의 깊숙한 곳까지 진입하여 밀착성 개선층(43)의 측벽부와 접촉하고, 또 셀 플레이트(33)도 갭 내에 진입하여, 갭의 일부가 커패시터 유전체막(32) 및 셀 플레이트(33)로 둘러싸인 공동(34)이 된다.
이 경우, 밀착성 개선층(43)과 커패시터 유전체막(32)과의 접촉부에서 커패 시터 유전체막(32)의 막질이 열화하지만, 이 접촉부에 대해서는 공동(34)을 통해서 전압이 인가되므로, 밀착성 개선층(28)과 셀 플레이트(33)와는 공동(34)에 의하여 실효적으로 절연 분리되므로, 리크 전류가 흐르는 일이 없고, 따라서 커패시터에 축적된 전하는 충분히 유지되게 된다.
도18b 참조
도18b는 도5b에 대응하는 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우의 주요부 확대도이고, 이 경우에는 위치 어긋남이 발생한 측에서 밀착성 개선층(43)이 과잉 에칭되어 하부 플러그(42)의 측벽을 따라 갭이 형성된다.
그러나 이 경우에도 커패시터 유전체막(32)이 갭의 깊숙한 곳까지 진입하여 밀착성 개선층(43)의 노출 천정면에 접촉하고, 또 셀 플레이트(33)도 갭 내에 진입하여, 갭의 일부가 커패시터 유전체막(32) 및 셀 플레이트(33)로 둘러싸인 공동(34)이 된다.
이와 같이 본 발명의 제8의 실시예에서는 하부 플러그(42)의 측면 및 저면이 밀착성 개선층(43)에 의하여 덮여져 있으므로, 하부 플러그(42)의 밀착성이 향상되어, 하부 플러그(42)가 박리하는 일이 없고, 나아가서는 스토리지 노드(29)의 밀착성도 향상함으로써, 스토리지 노드(29)도 박리하지 않는다.
또한, 스토리지 노드(29)와 하부 플러그(25)와의 위치 어긋남이 발생한 경우에도, 위치 어긋남이 발생한 측과 반대측에서는 스토리지 노드(29)와 밀착성 개선층(43)은 보다 넓은 접촉 면적으로 접촉하게 되고, 또 오버 에칭에 의한 공동(34)은 하부 플러그(42)의 측벽을 따라 형성되는 것뿐으로, 스토리지 노드(29)의 직하에 에워싸 들어와 형성되는 일이 없기 때문에, 스토리지 노드(29)가 넘어져 박리하는 일이 없고, 또한 오버 에칭의 마진을 많이 취할 수 있으므로, 에칭 공정에 고정밀도의 제어성을 필요로 하지 않는다는 장점도 있다.
또한, 이 제8의 실시예에서도, 밀착성 개선층(43), 커패시터 유전체막(32) 및 셀 플레이트(33)와의 관계는 상기의 제1 실시예의 경우와 실질적으로 동등이 되므로, 리크 전류가 흐르는 일이 없다.
다음에 도19를 참조하여, 본 발명의 제9의 실시예를 설명한다.
도19a 및 도19b 참조
도19a 및 도19b는 도7a 및 도7b에 대응하는 것으로, 제조 공정의 순서 및 각 구성 요소를 구성하는 재료는 상기의 제8의 실시예와 완전히 마찬가지이므로, 제조 공정의 설명은 생략한다.
이 제9의 실시예에서는 TiN막으로 되는 밀착성 개선층(43)의 두께d를 20nm이하 예를 들면, 10nm로 하고, 갭의 높이 혹은 깊이, 즉 밀착성 개선층(28)의 과잉 에칭량을 10∼20nm로 한 것이고, 커패시터 유전체막(32)을 구성하는 Ta2O5막을 두께1Onm로 퇴적시킴으로써 갭을 커패시터 유전체막(32)을 구성하는 Ta2O5막에 의하여 완전하게 매입한 것이다.
즉 이 제9의 실시예에서는
d≤2×dε
의 관계를 만족하게 된다.
이 제9 실시예에서도 커패시터 유전체막(32)과 밀착성 개선층(43)의 노출 단부가 접촉하고 있지만, 밀착성 개선층(43)과 셀 플레이트(33) 사이는 〔 갭의 안길이(혹은 깊이)+커패시터 유전체막(32)의 막두께dε〕≒2×dε∼3×dε의 두꺼운 커패시터 유전체막(32)에 의하여 분리되어 있으므로, 인가되는 전계가 완화되어, 리크 전류가 흐르는 일이 없다.
다음에 도20을 참조하여 본 발명의 제10의 실시예를 설명한다.
도20a 및 도20b 참조
도20a 및 도20b는 도8a 및 도8b에 대응하는 것으로, 제조 공정의 순서 및 각 구성 요소를 구성하는 재료는 상기의 제8의 실시예와 완전히 마찬가지이므로, 제조 공정의 설명은 생략한다.
이 제10의 실시예에서는 TiN막으로 되는 밀착성 개선층(43)의 두께d를 1∼10nm로 얇게 한 것이므로, 커패시터 유전체막(32)을 구성하는 Ta2O5막을 두께1Onm로 퇴적시킨 경우, 스텝 커버리지성이 뛰어난 CVD-Ta2O5막에서도 갭의 깊숙한 곳까지 들고, 밀착성 개선층(43)과 커패시터 유전체막(32) 사이에 공동(34)이 형성된다.
이 제10의 실시예에서도 커패시터 유전체막(32)과 밀착성 개선층(43)의 노출 단부가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없고, 또 밀착성 개선층(43)과 셀 플레이트(33) 사이는 공동(34) 및 비교적 두꺼운 커패 시터 유전체막(32)에 의하여 분리되어 있으므로, 인가되는 전계가 완화되어, 리크 전류가 흐르는 일이 없다.
다음에 도21을 참조하여 본 발명의 제11의 실시예를 설명한다.
도21a 및 도21b 참조
도21a 및 21b는 도9a 및 9b에 대응하는 것으로, 제조 공정의 순서 및 각 구성 요소를 구성하는 재료는 상기의 제8의 실시예와 완전히 마찬가지이므로, 제조 공정의 설명은 생략한다.
이 제11의 실시예에서는 TiN막으로 되는 밀착성 개선층(43)의 두께d를 5nm이하로 더욱 얇게 한 것이므로, 커패시터 유전체막(32)을 구성하는 Ta2O5막을 두께1Onm로 퇴적시킨 경우, 스텝 커버리지성이 뛰어난 CVD－Ta2O5막에서도 갭에 실질적으로 매입되지 않고, 갭 전체가 공동(34)이 된다.
이 제11의 실시예에서도, 커패시터 유전체막(32)과 밀착성 개선층(43)의 노출 단부가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없고, 또 밀착성 개선층(43)과 셀 플레이트(33) 사이는 긴 공동(34)에 의하여 분리되어 있으므로, 인가되는 전계가 완화되어, 리크 전류가 흐르는 일이 없다.
또한, 이 경우에도 커패시터 유전체막(32)의 성막법으로서 스퍼터링법을 이용하거나, 혹은 CVD법을 이용하는 경우에, 성막 압력이나 온도를 높이는 것에 의하여 스텝 커버리지성을 매우 나쁘게 할 수 있으므로, 갭의 높이, 즉 밀착성 개선층(28)의 두께d를 5nm이상으로 두껍게 해도, 도21과 동일한 성막 상태로 할 수 있다.
다음에 도22를 참조하여 본 발명의 제12의 실시예를 설명한다.
또한, 도22a 및 도22b는 도11a 및 도11b에 대응하는 것으로, 스토리지 노드(29)의 형성 공정까지는 상기의 제8의 실시예와 완전히 마찬가지이고, 그 이후의 제조 공정은 상기의 제5 실시예와 마찬가지이므로, 제조 공정의 설명은 생략한다.
도22a 참조
이 경우도, 도11a의 경우와 실효적으로 동등의 구성이 얻어지는 것으로, 스토리지 노드(29)를 산화함으로써 형성된 산화루테늄막(38)에 의하여 갭이 완전하게 매입된다.
도22b 참조
한편, 스토리지 노드(29)와 하부 플러그(42)와의 위치 어긋남이 발생한 경우에는 스토리지 노드(29)의 산화 공정에서 하부 플러그(42)를 구성하는 Ru막의 노출 표면도 산화되어 산화루테늄막(38)이 형성되고, 이 하부 플러그(42)의 산화로 형성된 산화루테늄막(38)에 의하여 갭이 완전하게 매입된다.
또한, 산화 공정에서 밀착성 개선층(43)의 노출 측벽부 혹은 노출 천정면에도 TiO로 되는 산화막이 형성된다.
이 제12의 실시예에서도, 커패시터 유전체막(32)과 밀착성 개선층(43)의 노출 단부가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없다.
또한, 상기의 제12의 실시예의 설명에서는 자기 산화막을 이용하고 있지만, 스토리지 노드 혹은 하부 플러그를 질화하여 자기 질화막에서 갭을 매입해도 좋은 것으로, 이 경우에는 자기 질화막이 도전성을 가질 필요가 있으므로, 스토리지 노드(29) 및 하부 플러그(42)를 자기 질화막이 도전성을 갖는 도전성 부재를 이용하여 형성할 필요가 있다.
다음에 도23을 참조하여 본 발명의 제13의 실시예를 설명한다.
또한, 도23a 및 도23b는 도13a 및 도13b에 대응하는 것으로, 스토리지 노드(29)의 형성 공정까지는 상기의 제8의 실시예와 완전히 마찬가지이고, 그 이후의 제조 공정은 상기의 제6 실시예와 마찬가지이므로, 제조 공정의 설명은 생략한다.
도23a 참조
이 경우도, 도13a의 경우와 실효적으로 동등의 구성이 얻어지는 것으로, 밀착성 개선층(43)의 측벽부의 갭은 SiO2막으로 되는 절연막(39)에 의하여 완전하게 매입된다.
또한, 이 경우의 밀착성 개선층(43)의 두께는 10∼50nm, 예를 들면, 20nm이다.
도23b 참조
한편, 스토리지 노드(29)와 하부플러그(42)와의 위치 어긋남이 발생한 경우에도, 스토리지 노드(29)의 측벽부에 형성된 갭이 SiO2막으로 되는 절연막(39)에 의하여 완전하게 매입된다.
이 제13의 실시예에서도, 상기의 제6 실시예와 마찬가지로, 커패시터 유전체막(32)과 밀착성 개선층(43)의 노출 단부가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없고, 또 밀착성 개선층(43)과 셀 플레이트(33) 사이는 절연막(39)에 의하여 절연 분리되어 있으므로, 인가되는 전계가 완화되어, 리크 전류가 흐르는 일이 없다.
또한, 상기의 설명에서는 갭을 매입하는 절연막(39)으로서 SiO2막을 이용하고 있지만, SiO2막 대신에 SiN막을 CVD법으로 퇴적해도 좋은 것으로, 이 경우에는 제3층간 절연막(24)에 대한 선택 에칭성이 있으므로, 등방성 에칭 공정의 제3층간 절연막(24)의 에칭을 고려할 필요가 없어진다.
다음에 도24를 참조하여 본 발명의 제14의 실시예를 설명한다.
또한, 도24a 및 도24b는 도15a 및 도15b에 대응하는 것으로, 스토리지 노드(29)의 형성 공정까지는 상기의 제8의 실시예와 완전히 마찬가지이고, 그 이후의 제조 공정은 상기의 제7의 실시예와 마찬가지이므로, 제조 공정의 설명은 생략한다.
도24a 참조
이 경우도, 도15a의 경우와 실효적으로 동등의 구성이 얻어지는 것으로, 밀착성 개선층(43)의 측벽부에서는 밀착성 개선층(43)이 산화되어 TiO로 되는 산화막(44)이 형성되고, 이 산화막(44)에 의하여 밀착성 개선층(43)과 커패시터 유전체막(32)은 분리된다.
도24b 참조
한편, 스토리지 노드(29)와 하부 플러그(42)와의 위치 어긋남이 발생한 경우에도, 밀착성 개선층(43)의 노출 천정면이 산화되어 TiO로 되는 산화막(44)이 형성되고, 이 산화막(44)에 의하여 밀착성 개선층(43)과 커패시터 유전체막(32)은 분리된다.
이 TiO는 절연성을 갖고 있으므로, 밀착성 개선층(43)과 셀 플레이트(33)가 전기적으로 단락하는 일이 없고, 또 TiO로 되는 산화막(44)은 커패시터 유전체막(32)의 막질을 열화시키는 일이 없다.
이 제14의 실시예에서는 상기의 제7의 실시예와 마찬가지로, 커패시터 유전체막(32)과 밀착성 개선층(43)의 측벽부가 접촉하지 않기 때문에, 커패시터 유전체막(32)의 열화가 생기는 일이 없고, 또 밀착성 개선층(43)과 셀 플레이트(33) 사이는 TiO으로 되는 산화막(44)에 의하여 절연 분리되어 있으므로, 리크 전류가 흐르는 일이 없다.
또한, 상기의 제14의 실시예의 설명에서는 밀착성 개선층(43)의 자기 산화막을 이용하고 있지만, 밀착성 개선층(43)을 질화하여 자기 질화막에 의하여 절연 분리해도 좋고, 이 경우에는 밀착성 개선층(43)의 자기 질화막이 절연성을 가지고, 또한 스토리지 노드(29)의 자기 질화막이 도전성을 가질 필요가 있으므로, 밀착성 개선층(43)을 그 자기 질화막이 절연성을 갖는 도전성 부재에서 구성함과 동시에, 스토리지 노드(29)를 그 자기 질화막이 도전성을 갖는 도전성 부재를 이용하여 형성할 필요가 있다.
다음에 도25를 참조하여, 본 발명의 제8의 실시예의 변형례인 제15 실시예를 설명한다.
또한, 콘택 플러그(21)에 대한 비어홀, 즉 하부 플러그용 홀(45)을 매입하도록 TiN막(41)을 퇴적하는 공정까지는 상기의 본 발명의 제8의 실시예와 완전히 마찬가지이므로, 설명을 생략한다.
도25a 참조
상기의 제8의 실시예와 완전히 마찬가지로, TiN막(41)을 전면에 퇴적시킨 후, CVD법을 이용하여 Ru막을 평탄부의 두께가, 예를 들면 10㎛이 되도록 퇴적시킨다.
또한, 이 공정에서 하부 플러그용 홀(45)의 내부는 Ru막(27)에 의하여 완전하게 매입되고, 스토리지 노드(29)와 일체가 된 하부 플러그(46)가 된다.
도25b 참조
이후는 다시, 상기의 제8의 실시예와 완전히 마찬가지로, CVD법을 이용하여 두께 dε가, 예를 들면 1Onm의 Ta2O5막, 및 두께가, 예를 들면 15Onm의 Ru막을 차례로 퇴적하고, 이 Ru막 및 Ta2O5막을 소정 형상으로 에칭함으로써, 셀플레이트(33) 및 커패시터 유전체막(32)을 형성한다. 이 경우, 도면에서 파선의 원 내의 구조는 도18의 경우와 실질적으로 마찬가지가 된다.
이 제15의 실시예에서는 하부 플러그(46)를 스토리지 노드(29)와 일체적으로 형성하고 있으므로, 성막 공정수가 저감하고, 또 하부 플러그(46)를 하부 플러그용 홀(45) 내에 매입하기 위한 CMP공정이 불요가 되므로 제조 공정이 간소해진다.
그 외의 특징점은 상기의 제8의 실시예와 마찬가지이다.
또한, 이 제15의 실시예의 스토리지 노드(29)의 에칭 공정 이후의 공정을 상기의 제9~ 제14 실시예에 대응하도록 변경해도 좋고, 그 경우에는 제9~ 제14 실시예와 마찬가지의 작용 효과가 얻어진다.
다음에 도26~ 도31을 참조하여 본 발명의 제16의 실시예를 설명한다.
또한, 도27~ 도31의 좌측의 도면은 내부가 충전된 각주상의 스토리지 노드(53)를 형성하는 경우의 설명도이고, 도27~ 도31의 우측의 도면은 중공 각주상의 스토리지 노드(54), 즉 실린더형 스토리지 노드를 형성하는 경우의 설명도이다.
또한, 비트선(23)의 형성 공정까지는 상기의 제1 실시예와 완전히 마찬가지이므로 설명을 생략함과 동시에, 게이트 산화막(13) 이하의 기판 구조의 도시를 생략하고, 또한 도27~ 도31에서는 n+형 드레인 영역을 공유하는 좌측의 트랜지스터의 도시도 생략한다.
도26a 참조
상기의 제1 실시예와 완전히 마찬가지로, 비트선(23)을 형성한 후, SiO2막으로 되는 제3층간 절연막(24)을 퇴적하고, 이어서 전면에 에칭 스토퍼(47)가 되는 SiN막을 퇴적시킨 후, 또한 두께가, 예를 들면 1.0㎛의 SiO2막으로 되는 두꺼운 절연막(48)을 퇴적시킨다.
이 경우, 비트선(23)을 직접 덮도록 전면에 SiN막(도시하지 않음)을 설치하 여 두어도 좋고, 이 SiN막은 콘택 플러그(21)의 근방에서는 실제로는 제2층간 절연막(22) 상에 직접 접하도록 설치되므로 다음 공정의 개구부의 형성 공정의 에칭 스토퍼가 된다.
또한, 절연막(48) 상에, CMP공정의 스토퍼가 되는 SiN막을 설치하여 두어도 좋다.
도26b 참조
이어서 반응성 이온 에칭에 의한 이방성 에칭을 실시함으로써 , 콘택 플러그(21)에 달하는 개구부(49)를 형성한다.
이 공정에서 먼저, 에칭 스토퍼(47)에 달하는 개구부를 형성한 후에, 에칭 스토퍼(47)를 선택적으로 제거하고, 이어서 제3층간 절연막(24) 및 제2층간 절연막(22)을 제거함으로써 콘택 플러그(21)를 노출시킨다.
또한, 이 개구부(49)의 횡단면 형상은, 예를 들면 비트선(23)을 따른 길이가 0. 25㎛에서 워드선(15)을 따른 길이가 0. 5㎛의 사각형상으로 형성하는 것으로, 또 개구부(49)는 상기의 제1 실시예와 마찬가지로, 비트선(23)과 편향된 위치에 설치하는 것이다.
도27a 및 도27b 참조
이어서 CVD법을 이용하여 TiN막(50)을 전면에 퇴적시켜, 개구부(49)의 측면 및 저면을 피복한 후에, 다시 CVD법을 이용하여 Ru막(51)을 퇴적시킨다.
또한, 각주상의 스토리지 노드를 형성하는 경우에는 도27a에 나타내는 바와 같이, 개구부(49)를 Ru막(51)에 의하여 완전하게 매입하도록 하고, 한편, 실린더형 스토리지 노드를 형성하는 경우에는 도27b에 나타내는 바와 같이, 개구부(49)가 Ru막(51)에 의하여 완전하게 매입되지 않고, 개구부(49)의 형상을 따른 오목부가 잔존하도록 성막한다.
도28a 및 도28b 참조
이어서 CMP법으로 연마함으로써, 절연막(48)의 상평탄면 상에 형성된 Ru막(51) 및 TiN막(50)을 제거하여, 개구부(49) 내에 매입된 밀착성 개선층(52) 및 스토리지 노드(53, 54)를 형성한다.
이 경우, 스토리지 노드(53, 54)의 하부가 실효적으로 하부 플러그가 된다. 또한 이 도면의 상태 후에, 밀착성 개선층(52)을 제거하고, 슬릿을 형성하도록 해도 좋다. 이 경우, 주변의 절연막(48)을 제거하지 않고 남기고, 이어서 커패시터 유전체막(55) 및 상부 전극(56)을 차례로 형성하고, 콘케이브형의 커패시터 구조를 형성한다. 이 경우, 도31의 파선으로 둘러싸인 슬릿 구조에 대응하는 구조는 스토리지 노드(53, 54)의 선단부와 절연막(48) 사이에 형성된다.
도29a 및 도29b 참조
이어서 희석한 HF를 이용하여 에칭 스토퍼(47)를 스토퍼로서 이용하여 절연막(48)을 선택적으로 제거한다.
도30a 및 도30b 참조
이어서 가열한 염산 혹은 황산, 과산화수소수+염산, 과산화수소수+황산, 혹은 희석한 HF를 이용한 습식 에칭을 실시함으로써 밀착성 개선층(52)의 노출부를 에칭함과 동시에, 밀착성 개선층(52)을 더욱 과잉 에칭하여, 스토리지 노드(53, 54)의 측벽을 따라 갭을 형성한다.
도31a 및 도31b 참조
이어서 상기의 제1 실시예와 완전히 마찬가지로, CVD법을 이용하여 두께dε가, 예를 들면 1Onm의 Ta2O5막 및 두께가, 예를 들면 15Onm의 Ru막을 차례로 퇴적하고, 이 Ru막 및 Ta2O5막을 소정 형상으로 에칭함으로써, 셀 플레이트(56) 및 커패시터 유전체막(55)을 형성한다.
이 경우, 도에서 파선의 원 내의 구조는 도18b의 경우와 실질적으로 마찬가지의 구조가 된다.
이 제16의 실시예에서는 실효적으로 하부 플러그가 되는 부분을 스토리지 노드(53, 54)와 일체적으로 형성하고 있으므로, 성막 공정수가 저감하고, 또 하부 플러그를 하부 플러그용 홀 내에 매입하기 위한 CMP공정이 불요가 되고, 또한 CMP법을 이용하여 스토리지 노드(53, 54)를 형성하고 있으므로, 스토리지 노드를 에칭으로 형성하는 경우에 비하여 Ru막을 평탄부에서 두껍게 형성할 필요가 없기 때문에, Ru의 사용량을 대폭적으로 감소할 수 있다.
또한, 이 제16의 실시예에서는 실효적으로 하부 플러그가 되는 부분을 스토리지 노드(53, 54)와 일체적으로 형성하고 있으므로, 스토리지 노드(53, 54)와 밀착성 개선층(52)과의 접촉 면적이 많게 되므로, 밀착성이 개선되어, 스토리지 노드(53, 54)의 박리가 발생하는 일이 없다.
그 외의 특징점은 상기의 제8의 실시예의, 스토리지 노드와 하부 플러그와의 위치 어긋남이 발생한 경우와 실질적으로 마찬가지이다.
또한, 이 제16의 실시예의 밀착성 개선층(52)의 에칭 공정 이후의 공정을, 상기의 제9~ 제14 실시예에 대응하도록 변경해도 좋고, 이에 의하여 제9~ 제14의 실시예와 마찬가지의 작용 효과가 얻어진다.
또한, 제14의 실시예에 대응하도록 변경하는 경우에는, 당연히 밀착성 개선층(52)의 과잉 에칭은 하지 않는 것이다.
이상, 본 발명의 각 실시예를 설명하였지만, 본 발명은 각 종의 변경이 가능하여, 예를 들면 도6에 나타낸 제1 실시예의 변형례의 구성은 그대로 상기의 제2~ 제16의 실시예 및 그 변형례에도 적용되는 것이다.
또한, 제16의 실시예에서 실린더형 스토리지 노드(54)를 설치하는 경우에는 이 제1 실시예의 변형례의 구성은 적용할 수 없는 것이다.
또한, 상기의 제8~ 제16의 실시예에서는 밀착성 개선층이 하부 플러그의 측면 및 저면을 덮도록 설치되어 있지만, 반드시 하부 플러그의 측면 및 저면의 전면을 피복할 필요는 없고, 적어도 오버에칭에 의하여 공동부가 형성되는 위치보다 약간 아래의 위치까지의 상부 측면에 형성되어도 좋은 것이다. 예를 들면, 제8 실시예에 적용한 경우를 예시하면 도32 같이 되고, 제16 실시예에 적용한 경우를 예시하면 도33a 및 도33b 같이 된다.
또한, 이 경우의 밀착성 개선층은 제3층간 절연막(24)의 상표면에만 설치하여 두어도 좋고, 이것에 의하여 박리 방지막으로서 기능시킬 수 있다.
또한, 이 경우에는 하부 플러그(25, 42)용의 비어홀을 형성하기 전에, 전면에 얇게 밀착성 개선층을 형성 (도34a, 도36a를 참조)하고, 이어서 레지스트 패턴을 이용하여, 밀착성 개선층과 그 밑의 절연막을 에칭하여 비어홀을 형성하고(도34b, 도36b를 참조), 스토리지 노드를 형성하고 (도34c∼도35a, 도36c를 참조), 밀착성 개선층을 에칭하도록 하면 된다(도35b, 도37a∼도36b를 참조).
또한, 하부 플러그를 형성하는 전극 재료는 스토리지 노드라고 하는 하부 전극과 동일한 재료를 사용하는 것이 이상적이나, 적어도 상기의 ①~ ③ 조건을 만족한다면, 하부 전극과는 다른 재료를 사용하는 것도 가능하다.
또한, 상기의 각 실시예에서는 커패시터 유전체막으로는 Ta2O5막으로 되는 고유전율막을 이용하고 있지만, Ta2O5막에 한정되지 않고, SBT(SrBi2Ta2Og)막, BS〔(Ba, Sr)TiO3〕막, PZLT막 등의 고유전율막을 이용해도 좋은 것이다.
또한, 상기의 각 실시예의 설명에서는 콘택 플러그 등을 형성할 때에, 스퍼터링법을 이용하고 있지만, 스퍼터링법에 대신하여 CVD법을 이용해도 좋은 것이다.
또한, 상기의 각 실시예의 설명에서는 비트선(23)을 도프트 다결정Si막으로 형성하고 있지만, 도프트 다결정Si막 대신에, W 등의 메탈이나 WSi2 등의 실리사이드를 이용해도 좋은 것이다.
또한, 상기 각 실시예에서는 DRAM의 축적 커패시터로서 설명하고 있지만, DRAM에 한정되지 않고, 다수의 커패시터를 필요로 하는 반도체 집적 회로 장치에 적용되는 것으로, 특히 DRAM와 마찬가지인 구성을 갖는 강유전체 메모리(FeRAM)에 적용함으로써, 고집적도의 FeRAM을 제조할 수 있다.
또한, FeRAM에 적용하는 경우에는 축적 커패시터의 커패시터 유전체막의 잔류 분극을 이용하여 정보를 기억하는 것이므로, 이 경우의 커패시터 유전체막으로서는 SBT막 혹은 PZT막 등의 강유전체막으로 되는 고유전율막을 이용할 필요가 있다.
또한, 상기의 각 실시예에서는 스토리지 노드, 하부 플러그, 및 셀 플레이트을 Ru막으로 구성하고 있지만, Ru막에 한정되지 않고, 적어도 그 안의 1개를 산화루테늄(RO)막, W막, 혹은 Pt막 등으로 치환해도 좋은 것이다.
또한, 상기 실시예에서는 비트선의 상층에 스토리지 노드를 배치하는 COB(Capacitor 0ver Bit Line)구조에 본 발명을 적용한 경우에 대해서 나타냈지만, 본 발명은 스토리지 노드와 이에 접속되는 하부 플러그에 관한 것이고, 비트선의 위치와의 직접적인 관련은 없다.
따라서 본 발명은 스토리지 노드의 상층에 비트선을 배치하는 CUB(Capacitor Under Bit Line)구조에서도 마찬가지로 적용할 수 있다.
또한, 상기 실시예에서는 밀착성 개선층으로서 TiN막을 적용하여 본 발명을 설명했지만, 스토리지 노드와 하부 플러그 간의 밀착성을 개선할 수 있는 재료이고, 또한 후에 스토리지 노드나 주변의 절연막을 에칭하는 일이 없이 선택적으로 제거할 수 있는 재료이면, TiN막에 한정되지 않는다. 예를 들면 WN막, Ti막, TiAlN막, W막 등을 밀착성 개선층으로서 적용할 수 있다.
또한, 밀착성 개선층이 스토리지 노드와 실리콘층(예를 들면, 비정질 실리콘층이나 다결정 실리콘층)과의 계면에 형성되는 경우에는 밀착성 개선층을 스토리지 노드와 실리콘층 간에서의 실리사이드화 반응을 방지하는 배리어 메탈로도 기능시킬 수 있다. 배리어 메탈로서 겸용하는 경우에는, 예를 들면 TiN막이나 WN막 등을 적용하는 것이 바람직하다. 콘택 저항을 저감하는 관점에서는, 이들 배리어 메탈과 콘택 메탈을 조합시킨 적층 구조, 예를 들면 Ti N/Ti, WN/Ti 등을 적용할 수 있다.
본 발명에 의하면, 스토리지 노드용 전극 재료로서 고유전율막의 열화를 가져오지 않는 재료로 구성함과 동시에, 스토리지 노드의 밀착성을 개선하기 위한 밀착성 개선층을 과잉 에칭 혹은 산화하고 있으므로, 스토리지 노드와 하부 플러그 사이에 위치 어긋남이 발생해도, 고유전율막의 열화에 의한 리크 전류의 발생을 효과적으로 억제할 수 있고, 이에 의하여 커패시터 유전체막으로서 고유전율막의 사용이 가능해지고, 그 결과 차세대에 대응하는 고집적도, 고밀도의 DRAM 등의 반도체 집적 회로 장치의 실현에 기여하는 바가 크다.

Claims (23)

  1. 하부 접속 전극과,
    상기 하부 접속 전극 상에 형성된 밀착성 개선층과,
    상기 밀착성 개선층 상에 형성되고, 단부가 상기 밀착성 개선층의 단부보다도 튀어 나온 볼록 형상 구조의 하층 전극과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 커패시터 유전체막은 상기 밀착성 개선층의 측벽부에 설치된 갭을 따라 형성되고, 상기 갭 내에, 상기 커패시터 유전체막 및 상기 상층 전극에 의하여 둘러싸인 공동(空洞)이 형성되어 있고,
    상기 상층 전극과 상기 밀착 개선층은 상기 공동을 통해서 절연 분리되어 있는 것을 특징으로 하는 반도체 장치.
  2. 하부 접속 전극과,
    상기 하부 접속 전극 상에 형성된 밀착성 개선층과,
    상기 밀착성 개선층 상에 형성되고, 단부가 상기 밀착성 개선층의 단부보다도 튀어 나온 볼록 형상 구조의 하층 전극과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 커패시터 유전체막은 상기 밀착성 개선층의 측벽부에 설치된 갭 내의 일부에 매립되고, 상기 갭 내에, 측면이 상기 커패시터 유전체막 및 상기 밀착성 개선층에 의하여 둘러싸인 공동이 형성되어 있고,
    상기 상층 전극과 상기 밀착 개선층은 상기 공동을 통해서 절연 분리되어 있는 것을 특징으로 하는 반도체 장치.
  3. 하부 접속 전극과,
    상기 하부 접속 전극 상에 형성된 밀착성 개선층과,
    상기 밀착성 개선층 상에 형성되고, 단부가 상기 밀착성 개선층의 단부보다도 튀어 나온 볼록 형상 구조의 하층 전극과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 밀착성 개선층의 측벽부에 설치된 갭은 상기 하층 전극의 자기(自己) 산화막 혹은 자기(自己) 질화막 또는 상기 커패시터 유전체막에 의하여 매립되어 있는 것을 특징으로 하는 반도체 장치.
  4. 하부 접속 전극과,
    상기 하부 접속 전극 상에 형성된 밀착성 개선층과,
    상기 밀착성 개선층 상에 형성된 볼록 형상 구조의 하층 전극과,
    상기 밀착성 개선층의 측벽부에 형성된 상기 밀착성 개선층의 자기 산화막과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 밀착성 개선층과 커패시터 유전체막은 상기 자기 산화막에 의하여 절연 분리되어 있는 것을 특징으로 하는 반도체 장치.
  5. 하부 접속 전극과,
    상기 하부 접속 전극 상에 형성된 볼록 형상 구조의 하층 전극과,
    상기 하층 전극과 상기 하부 접속 전극에 접하고, 상기 하부 접속 전극의 적어도 측벽부를 덮도록 형성된 밀착성 개선층과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 하층 전극과 상기 하부 접속 전극의 위치 어긋남이 없는 부위에서는 상기 밀착성 개선층의 측벽부에 갭을 설치하고, 상기 하층 전극과 상기 하부 접속 전극의 위치 어긋남이 있는 부위의 일부에서는 상기 하부 접속 전극의 측벽부에 갭을 설치하고, 상기 각 갭의 적어도 일부를 공동인 채로 함으로써, 상기 상층 전극과 상기 밀착성 개선층이 상기 공동을 통해서 절연 분리되어 있는 것을 특징으로 하는 반도체 장치.
  6. 하부 접속 전극과,
    상기 하부 접속 전극 상에 형성된 볼록 형상 구조의 하층 전극과,
    상기 하층 전극과 상기 하부 접속 전극에 접하고, 상기 하부 접속 전극의 적어도 측벽부를 덮도록 형성된 밀착성 개선층과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 하층 전극과 상기 하부 접속 전극의 위치 어긋남이 없는 부위에서는 상기 밀착성 개선층의 측벽부에 갭을 설치하고, 상기 하층 전극과 상기 하부 접속 전극의 위치 어긋남이 있는 부위의 일부에서는 상기 하부 접속 전극의 측벽부에 갭을 설치하고, 상기 각 갭은 상기 하층 전극의 자기 산화막 혹은 자기 질화막, 커패시터 유전체막 또는 커패시터 유전체막과는 다른 절연막에 의하여 매립되어 있는 것을 특징으로 하는 반도체 장치.
  7. 하부 접속 전극과,
    상기 하부 접속 전극 상에 형성된 볼록 형상 구조의 하층 전극과,
    상기 하층 전극과 상기 하부 접속 전극에 접하고, 상기 하부 접속 전극의 적어도 측벽부를 덮도록 형성된 밀착성 개선층과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 하층 전극과 상기 하부 접속 전극의 위치 어긋남이 없는 부위에서는 상기 밀착성 개선층의 측벽부에 상기 밀착성 개선층의 자기 산화막을 설치하고, 상기 하층 전극과 상기 하부 접속 전극의 위치 어긋남이 있는 부위의 일부에서는 상기 밀착성 개선층의 노출부에 상기 밀착성 개선층의 자기 산화막을 설치하고,
    상기 밀착성 개선층과 상기 커패시터 유전체막은 상기 자기 산화막에 의하여 절연 분리되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 하부 접속 전극과 상기 하층 전극은 일체 형성된 전극으로 되는 것을 특징으로 하는 반도체 장치.
  9. 볼록 형상의 하층 전극과,
    상기 하층 전극의 적어도 측벽부에 형성된 밀착성 개선층과,
    상기 밀착성 개선층의 적어도 측벽부에 형성된 절연막과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 하층 전극의 상기 측벽부에 형성된 상기 밀착성 개선층의 상면은 상기 하층 전극 및 상기 절연막의 상면보다도 낮고, 상기 밀착성 개선층의 상면 상에는 하면이 상기 밀착성 개선층에 의하여 획정되고, 측면이 상기 하층 전극 및 상기 절연막에 의하여 획정된 갭이 형성되어 있고,
    상기 갭의 적어도 일부가 공동으로 잔존하고 있고, 상기 상층 전극과 상기 밀착성 개선층은 상기 공동을 통해서 절연되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제5항 또는 제9항에 있어서,
    상기 커패시터 유전체막은 상기 갭의 내면을 따라 형성되어 있고, 상기 공동은 상기 커패시터 유전체막과 상기 상층 전극에 의하여 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
  11. 제5항 또는 제9항에 있어서,
    상기 갭 내의 일부는 상기 커패시터 유전체막에 의하여 매립되어 있고, 상기 밀착성 개선층과 상기 커패시터 유전체막 사이에 상기 공동이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제5항 또는 제9항에 있어서,
    상기 갭의 전체가 상기 공동을 이루고, 상기 밀착성 개선층과 상기 커패시터 유전체막 사이에 상기 공동이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 볼록 형상의 하층 전극과,
    상기 하층 전극의 적어도 측벽부에 형성된 밀착성 개선층과,
    상기 밀착성 개선층의 적어도 측벽부에 형성된 절연막과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 하층 전극의 상기 측벽부에 형성된 상기 밀착성 개선층의 상면은 상기 하층 전극 및 상기 절연막의 상면보다도 낮고, 상기 밀착성 개선층의 상면 상에는 하면이 상기 밀착성 개선층에 의하여 획정되고, 측면이 상기 하층 전극 및 상기 절연막에 의하여 획정된 갭이 형성되어 있고,
    상기 갭은 상기 하층 전극의 자기 산화막 혹은 자기 질화막 또는 커패시터 유전체막에 의하여 매립되어 있는 것을 특징으로 하는 반도체 장치.
  14. 볼록 형상의 하층 전극과,
    상기 하층 전극의 적어도 측벽부에 형성된 밀착성 개선층과,
    상기 밀착성 개선층의 적어도 측벽부에 형성된 절연막과,
    상기 하층 전극을 덮는 커패시터 유전체막과,
    상기 커패시터 유전체막을 덮는 상층 전극을 갖고,
    상기 밀착성 개선층의 적어도 상면 상에, 상기 밀착성 개선층의 자기 산화막이 형성되어 있고, 상기 밀착성 개선층과 상기 커패시터 유전체막은 상기 자기 산화막에 의하여 절연 분리되어 있는 것을 특징으로 하는 반도체 장치.
  15. 볼록 형상 구조의 하층 전극과 하부 접속 전극에 접하는 밀착성 개선층의 에칭 공정에서 상기 밀착성 개선층을 과잉 에칭함으로써 갭을 형성하고,
    상기 하층 전극 및 상기 갭 내의 적어도 일부를 덮는 커패시터 유전체막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 볼록 형상 구조의 하층 전극과 하부 접속 전극에 접하는 밀착성 개선층의 에칭 공정에서 상기 밀착성 개선층을 과잉 에칭함으로써 갭을 형성하고,
    상기 하층 전극의 자기 산화막 혹은 자기 질화막에 의하여 상기 갭 내를 매립하고,
    상기 하층 전극을 덮는 커패시터 유전체막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 밀착성 개선층을 상기 하부 접속 전극의 적어도 측면부를 덮도록 형성하고, 상기 하층 전극과 상기 하부 접속 전극의 위치 어긋남이 없는 부위에서는 상기 밀착성 개선층의 측벽부에 갭을 설치하고, 상기 하층 전극과 상기 하부 접속 전극의 위치 어긋남이 있는 부위의 일부에서는 상기 하부 접속 전극의 측벽부에 갭을 설치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 절연막에 개구부를 형성하는 공정과,
    적어도 상기 개구부의 측벽을 덮도록 밀착성 개선층을 형성하는 공정과,
    상기 개구부 내에, 일체 형성된 하부 접속 전극과 하층 전극을 형성하는 공정과,
    노출한 상기 밀착성 개선층을 에칭함으로써 상기 하부 접속 전극의 측벽부에 갭을 형성하는 공정과,
    상기 하층 전극을 덮는 커패시터 유전체막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 볼록 형상 구조의 하층 전극과 하부 접속 전극에 접하는 밀착성 개선층을 에칭하고,
    적어도 상기 밀착성 개선층의 노출부를 산화하여 상기 밀착성 개선층의 자기 산화막을 형성하고,
    상기 하층 전극을 덮는 커패시터 유전체막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 밀착성 개선층은 상기 하부 접속 전극의 적어도 측면부를 덮도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 절연막에 개구부를 형성하는 공정과,
    적어도 상기 개구부의 측벽부를 덮도록 밀착성 개선층을 형성하는 공정과,
    상기 개구부 내에, 일체 형성된 하부 접속 전극과 하층 전극을 형성하는 공정과,
    노출한 상기 밀착성 개선층을 에칭하는 공정과,
    상기 밀착성 개선층의 노출부를 산화하는 공정과,
    상기 하층 전극을 덮는 커패시터 유전체막을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제18항 또는 제21항에 있어서,
    상기 하부 접속 전극과 상기 하층 전극을 형성하는 공정 후에, 상기 절연막의 적어도 일부를 제거하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제15항, 제16항, 제18항 내지 제21항 중 어느 한 항에 있어서,
    상기 하층 전극의 정상부에 상기 밀착성 개선층을 통해서 보호막을 설치하고, 상기 보호막을 마스크로 해서 이방성 에칭을 실시함으로써, 상기 하층 전극의 측벽부에 형성된 상층 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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