KR100671876B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100671876B1
KR100671876B1 KR1020000057284A KR20000057284A KR100671876B1 KR 100671876 B1 KR100671876 B1 KR 100671876B1 KR 1020000057284 A KR1020000057284 A KR 1020000057284A KR 20000057284 A KR20000057284 A KR 20000057284A KR 100671876 B1 KR100671876 B1 KR 100671876B1
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소니 가부시끼 가이샤
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Abstract

본 발명은 양호한 DRAM 메모리 셀 특성을 확보하고, 또한 능력의 향상이 도모된 논리 회로와 조합된 반도체 장치를 제공한다.
반도체 장치는 반도체 기판의 제1 영역에 형성된 복수의 제1 트랜지스터, 및 반도체 기판의 제2 영역에 형성된 복수의 제2 트랜지스터로 구성되고, 제1 및 제2 트랜지스터의 각각은 게이트 전극, 채널 형성 영역, 및 소스/드레인 영역으로 이루어지고, 제1 및 제2 트랜지스터를 구성하는 게이트 전극은 불순물을 함유한 폴리실리콘층, 및 그 위에 형성된 실리사이드층으로 이루어지고, 제1 트랜지스터를 구성하는 소스/드레인 영역에는 실리사이드층이 형성되어 있고, 제2 트랜지스터를 구성하는 소스/드레인 영역에는 실리사이드층이 형성되어 있다.
반도체 장치, 반도체 기판, 트랜지스터, 게이트 전극, 논리 회로, 채널 형성 영역, 소스/드레인 영역, 절연 재료층, 실리사이드층, 캡층.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SAME}
도 1 (A) 및 1 (B)는 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 2 (A) 및 2 (B)는 도 1 (A) 및 1 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 3 (A) 및 3 (B)는 도 2 (A) 및 2 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 4 (A) 및 4 (B)는 도 3 (A) 및 3 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 5 (A) 및 5 (B)는 도 4 (A) 및 4 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 6 (A) 및 (B)는 도 5 (A) 및 5 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 7 (A) 및 7 (B)는 도 6 (A) 및 6 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 8 (A) 및 8 (B)는 도 7 (A) 및 7 (B)에 이어, 발명의 실시 형태 1의 반도 체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 9 (A) 및 9 (B)는 도 8 (A) 및 8 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 10 (A) 및 10 (B)는 도 9 (A) 및 9 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 11 (A) 및 11 (B)는 도 10 (A) 및 10 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 12 (A) 및 12 (B)는 도 11 (A) 및 11 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 13 (A) 및 13 (B)는 도 12 (A) 및 12 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 14 (A) 및 14 (B)는 도 13 (A) 및 13 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 15는 도 14 (B)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 16은 도 14 (A)에 이어, 발명의 실시 형태 1의 반도체 장치의 제조 방법 을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 17 (A) 및 17 (B)는 발명의 실시 형태 2의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 18 (A) 및 18 (B)는 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 19 (A) 및 19 (B)는 도 18 (A) 및 18 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 20 (A) 및 20 (B)는 도 19 (A) 및 19 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 21 (A) 및 21 (B)는 도 20 (A) 및 20 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 22 (A) 및 22 (B)는 도 21 (A) 및 21 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 23 (A) 및 23 (B)는 도 22 (A) 및 22 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 24 (A) 및 24 (B)는 도 23 (A) 및 23 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 25 (A) 및 25 (B)는 도 24 (A) 및 24 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 26 (A) 및 26 (B)는 도 25 (A) 및 25 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 27 (A) 및 27 (B)는 도 26 (A) 및 26 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 28 (A) 및 28 (B)는 도 27 (A) 및 27 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 29 (A) 및 29 (B)는 도 28 (A) 및 28 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 30은 도 29 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 31은 도 29 (A)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 32 (A) 및 32 (B)는 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 요부의 모식적인 일부 단면도.
도 33 (A) 및 33 (B)는 도 32 (A) 및 32 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 요부의 모식적인 일부 단면도.
도 34 (A) 및 34 (B)는 도 33 (A) 및 33 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 요부의 모식적인 일부 단면도.
도 35 (A) 및 35 (B)는 발명의 실시 형태 3의 반도체 장치의 제조 방법의 변형예를 설명하기 위한 반도체 기판 등의 요부의 모식적인 일부 단면도.
도 36은 도 35 (A) 및 35 (B)에 이어, 발명의 실시 형태 3의 반도체 장치의 제조 방법을 설명하기 위한 반도체 기판 등의 요부의 모식적인 일부 단면도.
도 37 (A) 및 37 (B)는 발명의 실시 형태 3의 반도체 장치의 제조 방법의 변형예를 설명하기 위한 반도체 기판 등의 요부를 확대한 모식적인 일부 단면도.
도 38은 발명의 실시 형태 3의 반도체 장치의 제조 방법의 변형예를 설명하기 위한 반도체 기판 등의 요부를 확대한 모식적인 일부 단면도.
[도면의 주요부분에 대한 부호의 설명]
10:반도체 기판, 11:소자 분리 영역, 13,13'113A,113A':폴리실리콘층, 113B: 오프셋막, 14A,14B,114A,114B:게이트 전극, 15B:확장 영역, 16A,16B:소스/드레인 영역, 116A:불순물 함유 영역, 17A,17B:채널 형성 영역, 18,118,118A,118B,118C:제1 절연 재료층, 19,119:제2 절연 재료층, 20:제3 절연 재료층, 21B:게이트 사이드월, 30A,30B1',30B2:실리사이드층, 31A,31B:캡층, 40:에칭 스톱층, 41:제1 층간 절연층, 42:하드 마스크층, 43:개구부 직경 축소용 마스크, 44:개구부, 45:콘택트 플러그(비트선용 콘택트 플러그 및 노드용 콘택트 플러그), 46:제1 절연막, 47:비트선, 50:제2 층간 절연층, 51:노드 콘택트 플러그, 52:제2 절연막, 53:개구부, 54: 콘택트 플러그, 55:배선, 56:제3 층간 절연층, 57:기억 노드 전극, 58:유전체 박막, 59:셀 판.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
논리 회로(주변 회로라고도 함)를 구성하는 트랜지스터의 저소비 전력화, 고속화를 달성하기 위해, 살리사이드(Self-Aligned Silicon) 기술, 및 이중 게이트(Dual Gate, Dual Work Function Gate 또는, 표면 채널형 CMOSFET라고도 부름) 기술을 적용하는 것이 표준적으로 되어 있다. 또, 논리 회로와 다이나믹·랜덤·액세스·메모리(DRAM)가 함께 장치된 반도체 장치의 사용도 일반적으로 되어 있다.
여기서, 살리사이드 기술이라는 것은 소스/드레인 영역 및 게이트 전극의 정상면에 자기 정합적으로 실리사이드층을 형성하는 기술을 말한다. 구체적으로는, 반도체 기판 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성하고, 이어서, 반도체 기판에 소스/드레인 영역을 형성한 후, 전체면에 금속층을 형성하고, 열 처리를 행함으로써, 금속층을 구성하는 원자와 반도체 기판 및 게이트 전극을 구성하는 원자(구체적으로는 Si)를 반응시켜 실리사이드층을 형성하고, 그 후, 반응하지 않은 금속층을 제거하는 기술이다.
또, 이중 게이트 기술이라는 것은 n채널형 MOSFET의 게이트 전극을 n형 불순물을 함유하는 폴리실리콘층으로 구성하고, p채널형 MOSFET의 게이트 전극을 p형 불순물을 함유하는 폴리실리콘층으로 구성함으로써, 양쪽 MOSFET에 있어서 표면형 채널을 형성하는 기술이다.
반도체 장치의 미세화에 따라, 반도체 장치의 소스/드레인 영역에 콘택트 플러그를 형성하는 경우, 일반적으로, 콘택트 플러그를 자기 정합적으로 형성하는 기술이 사용되고 있다. 상기와 같은 기술은 셀프 ·얼라인·콘택트(SAC) 기술이라 불리고 있다. 그런데, SAC 기술을 적용하기 위해서는 게이트 전극을 예를 들면, 폴리실리콘층과 질화실리콘(SiN)으로 이루어지는 오프셋막의 2층 구성으로 할 필요가 있다. 또, 게이트 전극과 콘택트 플러그 사이의 거리를 확보하기 위해, 게이트 전극의 측벽에 질화실리콘(SiN)으로 이루어지는 게이트 사이드월을 형성할 필요가 있다.
그런데, 살리사이드 기술 및 이중 게이트 기술을 포함하는 고속 논리 회로 제조 과정과, 범용의 DRAM 제조 공정의 정합성은 다음에 설명하는 이유로부터 그다지 양호하지 않다고 말해지고 있다.
[① DRAM 메모리 셀 특성]
양호한 DRAM 메모리 셀 특성을 확보하기 위해서는 다음의 이유에 의해, DRAM의 메모리 소자를 구성하는 트랜지스터(이하, 편의상, DRAM을 구성하는 트랜지스터라고 부르는 경우가 있음)의 소스/드레인 영역과 실리사이드층을 형성하는 것은 바람직하지 않다. 즉, 노드측의 소스/드레인 영역과 실리사이드층 사이에 생기는 접합에 기인한 리크 전류에 의해, 데이터 유지 특성이 열화된다. 또, 일반적으로, 0.25㎛ 세대의 DRAM에 있어서는 256개의 메모리 소자가, 0.18㎛ 세대의 DRAM에 있어서는 512개의 메모리 소자가 1개의 비트선에 접속되지만, 비트선측의 소스/드레인 영역과 실리사이드층 사이에 생기는 접합에 기인한 리크 전류의 총화로서의 비트선으로의 리크 전류의 증가에 의해, 비트선을 흐르는 신호의 진폭 저하에 의한 저전압 마진(margin)의 저하나 감소, 데이터 유지 특성(예를 들면, 리프레시 특성)의 열화가 발생한다. 한편, 논리 회로를 구성하는 트랜지스터에 있어서는, 소스/드레인 영역의 저저항화(低抵抗化)를 도모함으로써 그 능력을 향상시킬 필요가 있고, 그를 위해서는 소스/드레인 영역에 실리사이드층을 형성할 필요가 있다.
[② DRAM의 메모리 소자를 구성하는 트랜지스터의 SAC 기술]
DRAM을 구성하는 트랜지스터에 SAC 기술을 적용하는 경우, DRAM을 구성하는 트랜지스터의 게이트 전극 사이가 질화실리콘막으로 메워져 버리면, 가공 마진을 확실하게 확보하면서, 상기 질화실리콘막에 개구부를 형성하기 위해, 오프셋막의 두께를 두껍게 하지 않으면 안 된다. 그러나, 오프셋막의 두께를 두껍게 하면, 게이트 전극에 기인한 단차가 커지고, 후의 공정에서 손실이 생기기 쉽다. 구체적으로는 예를 들면, 리소그래피 고정에 있어서의 마진의 저하, 층간 절연층이 메워지는 것이 불완전해지기 쉽다.
또한, 비유전율(比誘電率)이 산화실리콘의 2배 정도나 되는 질화실리콘을 게이트 사이드월로서 사용하면, 게이트 전극의 단부(端部)와 소스/드레인 영역 사이의 용량인 프린지 용량이 증가하고, 특히 논리 회로를 구성하는 트랜지스터의 고속 동작 특성에 악영향을 미치는 경우가 있다.
[③ DRAM의 메모리 소자를 구성하는 트랜지스터의 게이트 전극간 공간]
DRAM을 구성하는 트랜지스터의 게이트 전극 사이의 거리는 논리 회로를 구성하는 트랜지스터의 게이트 전극 사이의 거리보다도 작다. 그러므로, 셀 디자인에 따라서는, 논리 회로를 구성하는 트랜지스터의 능력의 최적화로부터 게이트 사이드월의 폭(두께)을 결정하고, 상기 게이트 사이드월을 게이트 전극의 측벽에 형성했을 때, DRAM을 구성하는 트랜지스터의 게이트 전극 사이가 게이트 사이드월을 구성하는 질화실리콘막으로 메워지고 말 가능성이 있다. 또한, 논리 회로를 구성하는 트랜지스터의 소스/드레인 영역에 콘택트 플러그를 형성할 때의 에칭 스톱층으로서 질화실리콘막을 형성하면, DRAM을 구성하는 트랜지스터의 게이트 전극 사이가 질화실리콘막으로 메워져 버릴 가능성이 한층 높아진다. DRAM을 구성하는 트랜지스터의 게이트 전극 사이가 질화실리콘막으로 메워져 버리면, DRAM을 구성하는 트랜지 스터의 소스/드레인 영역에 콘택트 플러그를 SAC 기술에 따라 형성하는 것이 매우 어려워진다.
[④ 오프셋막]
게이트 전극을 폴리실리콘층과 오프셋막의 2층 구성으로 했을 경우, 종래의 공정에서는 오프셋막이 존재하기 때문에, 게이트 전극의 정상면에 실리사이드층을 형성할 수 없다. 나아가, 논리 회로를 구성하는 트랜지스터에 이중 게이트 기술을 적용하는 경우, 종래의 공정에서는 폴리실리콘층에 n형 불순물과 p형 불순물을 각각 도입한 후, 오프셋막을 형성하고, 이어서, 오프셋막 및 폴리실리콘층을 패터닝하지 않으면 안 된다. 그러나, n형 불순물을 함유한 폴리실리콘층과 p형 불순물을 함유한 폴리실리콘층의 에칭 비율이 상이하기 때문에, 원하는 형상을 갖는 n채널형 MOSFET용의 게이트 전극과, 원하는 형상을 갖는 p채널형 MOSFET용 게이트 전극을 동시에 형성하는 것은 어렵고, 게이트 절연막은 계속해서 얇아지게 되어, 게이트 전극의 형성을 위한 에칭 시, 반도체 기판에 손상이 발생될 우려가 있다.
또, 오프셋막을 질화실리콘으로 구성한 경우, 게이트 전극이나 그 연장부 또는 워드선으로의 콘택트 플러그의 형성은 소스/드레인 영역으로의 콘택트 플러그의 형성과 별도의 공정으로 되지 않으면 안 되어, 추가의 노광 공정이나 에칭 공정이 필요해진다.
따라서, 본 발명의 제1 목적은 전술한 [① DRAM 메모리 셀 특성]의 문제를 회피할 수 있는 반도체 장치를 제공하는 데에 있다.
또, 본 발명의 제2 목적은 전술한 [② DRAM 메모리 소자를 구성하는 트랜지 스터의 SAC 기술]의 문제를 회피할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 제3 목적은 살리사이드 기술 및 이중 게이트 기술을 포함하는 고속 논리 회로 제조 공정과 범용의 DRAM 제조 공정 사이의 정합성을 취할 수 있고, 전술한 [① DRAM 메모리 셀 특성], [③ DRAM의 메모리 소자를 구성하는 트랜지스터의 게이트 전극간 공간]의 문제를 회피할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 제4 목적은 제 3 목적에 더하여, [④ 오프셋막]의 문제를 회피할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 제5 목적은 제3 목적에 더하여, [② DRAM의 메모리 소자를 구성하는 트랜지스터의 SAC 기술]의 문제를 회피할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
상기의 제1 목적을 달성하기 위한 본 발명의 제1 양태에 관한 반도체 장치는 반도체 기판의 제1 영역에 형성된 복수의 제1 트랜지스터, 및 반도체 기판의 제2 영역에 형성된 복수의 제2 트랜지스터로 구성된 반도체 장치로서,
제1 및 제2 트랜지스터의 각각은 게이트 전극, 채널 형성 영역, 및 소스/드레인 영역으로 이루어지고,
제1 및 제2 트랜지스터를 구성하는 게이트 전극은 불순물을 함유한 폴리실리콘층, 및 그 위에 형성된 실리사이드층으로 이루어지고,
제1 트랜지스터를 구성하는 소스/드레인 영역에는 실리사이드층이 형성되어 있고,
제2 트랜지스터를 구성하는 소스/드레인 영역에는 실리사이드층이 형성되어 있지 않다.
본 발명의 제1 양태에 관한 반도체 장치, 또는 후술하는 본 발명의 제1 양태 또는 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 제1 트랜지스터로 논리 회로가 구성되고, 제2 트랜지스터로 다이나믹·랜덤·액세스·메모리(DRAM)가 구성되어 있는 것이 바람직하다.
본 발명의 제1 양태에 관한 반도체 장치에 있어서는, 또한 상기한 제2 목적을 달성하기 위해, 제1 및 제2 트랜지스터는 (a) 제1 절연 재료로 이루어지고, 게이트 전극의 측벽의 최소한 일부분을 피복하는 절연 재료층, 및 (b) 제2 절연 재료로 이루어지고, 게이트 전극의 정상면 및 절연 재료층의 정상부를 피복하는 캡층을 추가로 구비하고 있는 것이 바람직하다. 그리고, 절연 재료층에 의해, 게이트 전극의 측벽의 전부가 피복되어 있어도 되고, 게이트 전극의 측벽의 아래쪽 부분이 피복되어 있어도 된다. 후자의 경우, 보다 구체적으로는 절연 재료층에 의해, 폴리실리콘층의 측벽의 아래쪽 부분이 피복되어 있어도 되고, 폴리실리콘층의 측벽의 전부가 피복되어 있어도 되고, 폴리실리콘층의 측벽의 전부와 실리사이드층의 측벽의 아래쪽 부분이 피복되어 있어도 되고, 폴리실리콘층의 측벽의 전부 및 실리사이드층의 측벽의 전부가 피복되어 있어도 된다. 그리고, 제1 절연 재료의 비유전율은 제2 절연 재료의 비유전율보다도 낮은 것이 바람직하고, 또는 캡층의 에칭 비율 은 절연 재료층의 에칭 비율보다도 낮은 것이 바람직하다. 제1 절연 재료로서 산화실리콘(SiO2:비유전율 3.7∼3.9)을 예시할 수 있고, 제2 절연 재료로서 질화실리콘(SiN:비유전율 6∼7)을 예시할 수 있다. 캡층이 게이트 전극으로부터 확장된 구성을 가지고, 상기 게이트 전극으로부터 확장된 캡층의 부분의 아래쪽에 절연 재료층이 존재하는 구성으로 되어 있기 때문에, 캡층을 얇게 할 수 있고, 게이트 전극에 기인한 단차가 커져, 후의 공정에서 손실이 생긴다는 문제의 발생을 방지할 수 있다. 즉, 전술의 [② DRAM의 메모리 소자를 구성하는 트랜지스터 SAC 기술]의 문제를 회피할 수 있다. 또, 제1 절연 기술의 비유전율을 제2 절연 재료의 비유전율보다도 낮게 하면, 프린지 용량이 증가하는 것을 억제할 수 있고, 특히 논리 회로를 구성하는 트랜지스터의 고속 동작 특성에 대한 영향을 최소한으로 할 수 있다.
상기의 제2 목적을 달성하기 위한 본 발명의 제2 양태에 관한 반도체 장치는
(a) 도전 재료로 이루어지는 게이트 전극,
(b) 제1 절연 재료로 이루어지고, 게이트 전극의 측벽의 최소한 일부분을 피복하는 절연 재료층, 및
(c) 제2 절연 재료로 이루어지고, 게이트 전극의 정상면 및 절연 재료층의 정상부를 피복하는 캡층을 갖는다.
그리고, 절연 재료층에 의해, 게이트 전극의 측벽의 전부가 피복되어 있어도 되고, 게이트 전극의 측벽의 아래쪽 부분이 피복되어 있어도 된다. 후자의 경우, 캡층에 의해, 게이트 전극의 측벽의 나머지 부분인 위쪽 부분이 피복되어 있다.
본 발명의 제2 양태에 관한 반도체 장치에 있어서는, 제1 절연 재료의 비유전율은 제2 절연 재료의 비유전율보다도 낮은 것이 바람직하고, 또는 캡층의 에칭 비율은 절연 재료층의 에칭 비율보다도 낮은 것이 바람직하다. 제1 절연 재료로서 산화실리콘(SiO2)을 예시할 수 있고, 제2 절연 재료로서 질화실리콘(SiN)을 예시할 수 있다. 또, 게이트 전극은 불순물을 함유한 폴리실리콘층, 및 그 위에 형성된 실리사이드층으로 이루어지는 것이 바람직하다. 이 경우, 절연 재료층에 의해, 폴리실리콘층의 측벽의 아래쪽 부분이 피복되어 있어도 되고, 폴리실리콘층의 측벽의 전부가 피복되어 있어도 되고, 폴리실리콘층의 측벽의 전부와 실리사이드층의 측벽의 아래쪽 부분이 피복되어 있어도 되고, 폴리실리콘층의 측벽의 전부 및 실리사이드층의 측벽의 전부가 피복되어 있어도 된다.
상기 제3 목적 및 제4 목적을 달성하기 위한 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법은 반도체 기판의 제1 영역에 형성된 복수의 제1 트랜지스터, 및 반도체 기판의 제2 영역에 형성된 복수의 제2 트랜지스터로 구성된 반도체 장치의 제조 방법으로서,
(A) 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위해, 반도체 기판 표면에 게이트 절연막을 형성한 후, 폴리시리콘으로 이루어지는 게이트 전극을 형성하고, 이어서, 제2 트랜지스터를 구성하는 소스/드레인 영역을 반도체 기판에 형성하는 공정과,
(B) 인접하는 제2 트랜지스터를 구성하는 전극 사이를 절연 재료층으로 메우 고, 또한 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역, 제1 트랜지스터를 구성하는 게이트 전극의 정상면, 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면을 노출시키는 공정과,
(C) 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역에 소스/드레인 영역을 형성하는 공정과,
(D) 제1 트랜지스터를 구성하는 소스/드레인 영역에 실리사이드층을 형성하고, 또한 제1 트랜지스터를 구성하는 게이트 전극의 정상면 및 제2 트랜지스터를 구성하는 전극의 정상면에 실리사이드층을 형성하고, 이로써, 폴리실리콘층, 및 그 위에 형성된 실리사이드층으로 이루어지는 게이트 전극을 얻는 공정을 구비하고 있다.
본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에 있어서는, 절연 재료층은 제1 절연 재료층 및 제2 절연 재료층으로 이루어지고, 상기 공정 (B)는 전체면에 제1 절연 재료층을 형성한 후, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이를 제2 절연 재료층으로 메우도록 상기 제1 절연 재료층 상에 제2 절연 재료층을 형성하고, 이어서, 제1 트랜지스터를 형성할 영역 상의 제1 절연 재료층, 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면 상의 제1 절연 재료층을 제거하는 공정으로 이루어지는 것이 바람직하다.
그리고, 이 경우, 상기 공정 (B)는 전체면에 제1 절연 재료층을 형성한 후, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이를 제2 절연 재료층으로 메우도록 상기 제1 절연 재료층 상에 제2 절연 재료층을 형성하고, 이어서, 전체면에 제3 절연 재료층을 형성하고, 제2 트랜지스터를 구성하는 게이트 전극의 정상면 상의 제3 절연 재료층 및 제 1절연 재료층을 제거하고, 제1 트랜지스터를 형성할 영역 상에 제3 절연 재료층, 및 제1 절연 재료층을 선택적으로 제거함으로써, 제1 트랜지스터를 구성하는 게이트 전극의 측벽에 제3 절연 재료층 및 제1 절연 재료층으로 이루어지는 게이트 사이드월(sidewall)을 남기는 공정으로 이루어지는 것이 바람직하다.
또는, 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에 있어서는, 상기 공정 (C)에 있어서, 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역에 소스/드레인 영역을 형성할 때, 상기 소스/드레인 영역에 도입하는 불순물과 동일한 불순물을 제1 트랜지스터를 구성하는 게이트 전극에 도입하고, 제2 트랜지스터를 구성하는 소스/드레인 영역에 도입된 불순물과 동일한 전극형 불순물을 제2 트랜지스터를 구성하는 게이트 전극에 도입하는 것이 바람직하다.
본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에 있어서는, 제1 절연 재료층은 질화실리콘(SiN)으로 이루어지고, 제2 절연 재료층은 산화실리콘계 재료로 이루어지는 것이 바람직하다. 여기서, 산화실리콘계 재료라는 것은 산화실리콘(SiO2)뿐 아니라, SOG(Spin On Glass), PSG, BPSG, BSG, AsSG, PbSG, SbSG, NSG, LTO(Low Temperature Oxide, 저온 CVD-SiO2), 비유전율이 3.5 이하의 저유전율 절연 재료(예를 들면, 폴리아릴 에테르, 시클로퍼플루오르카본 폴리머, 벤조시클로부텐), 폴리이미드 등의 유기 고분자 재료, 또는 이들 재료를 적층한 것의 총칭이다.
또는, 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에 있어서는, 전기 공정 (D) 후, (E) 전체면에 에칭 스톱층, 층간 절연층을 순차 형성하고, 상기 층간 절연층, 에칭 스톱층 및 절연 재료층을 관통하고, 제2 트랜지스터를 구성하는 소스/드레인 영역에 달하는 개구부를 형성한 후, 상기 개구부를 도전 재료에 의해 메우고, 이로써, 콘택트 플러그를 형성하는 공정을 추가로 구비하고 있는 것이 바람직하다. 그리고, 절연 재료층이 제1 절연 재료층 및 제2 절연 재료층으로 구성되는 경우, 개구부는 제1 절연 재료층 및 제2 절연 재료층에 형성한다. 에칭 스톱층의 에칭 비율은 절연 재료층의 에칭 비율보다도 낮은 것이 요구되고, 예를 들면, 절연 재료층을 주로 산화실리콘으로 구성하는 경우(즉, 제2 절연 재료층을 산화실리콘으로 구성하는 경우), 에칭 스톱층을 질화실리콘을 구성하는 것이 바람직하다.
상기 제3 목적을 달성하기 위한 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법은 반도체 기판의 제1 영역에 형성된 복수의 제1 트랜지스터, 및 반도체 기판의 제2 영역에 형성된 복수의 제2 트랜지스터로 구성된 반도체 장치의 제조 방법으로서,
(A) 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위해, 반도체 기판 표면에 게이트 절연막을 형성한 후, 폴리실리콘으로 이루어지는 게이트 전극을 형성하고, 이어서, 제2 트랜지스터를 구성하는 소스/드레인 영역을 반도체 기판에 형성하는 공정과,
(B) 제2 트랜지스터를 구성하는 소스/드레인 영역을 제1 절연 재료층으로 피 복하고, 또한 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역을 노출시키는 공정과,
(C) 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역에 소스/드레인 영역을 형성한 후, 상기 소스/드레인 영역에 실리사이드층을 형성하는 공정과,
(D) 인접하는 제1 트랜지스터를 구성하는 게이트 전극 사이를 제2 절연 재료층으로 메우고, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이를 제2 절연 재료층으로 메우고, 또한 제1 트랜지스터를 구성하는 게이트 전극의 정상면 및 제2 트랜지스터를 구성하는 전극의 정상면을 노출시키는 공정과,
(E) 제1 트랜지스터를 구성하는 게이트 전극의 정상면 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면에 실리사이드층을 형성하고, 이로써, 폴리실리콘층, 및 그 위에 형성된 실리사리드층으로 이루어지는 게이트 전극을 얻는 공정을 구비하고 있다.
본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 제1 및 제2 절연 재료층은 실리콘(SiO2)으로 이루어지는 것이 바람직하다.
또, 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 또한, 상기 제5 목적을 달성하기 위해,
상기 공정 (A)는 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위해, 반도체 기판 표면에 게이트 절연막을 형성한 후, 전체면에 불순물을 함유하고 있지 않 은 폴리실리콘층 오프셋막을 순차 형성하고, 이어서, 오프셋막 및 폴리실리콘층을 패터닝하고, 폴리실리콘층 및 오프셋막의 2층 구성의 게이트 전극을 형성하고, 그 후, 제2 트랜지스터를 구성하는 소스/드레인 영역을 반도체 기판에 형성하는 공정으로 이루어지고,
상기 (B)는 제2 트랜지스터를 구성하는 게이트 전극 및 소스/드레인 영역을 제1 절연 재료층으로 피복하고, 또한 제1 트랜지스터를 구성하는 게이트 전극의 측벽을 제1 절연 재료층으로 피복하고, 제1 트랜지스터를 구성하는 소스/ 드레인 영역을 형성할 반도체 기판의 영역을 노출시키는 공정으로 이루어지고,
상기 공정 (D)와 공정 (E) 사이에서, 오프셋막, 및 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부를 제거하는 공정을 포함하고,
상기 공정 (E)에 이어, 제1 트랜지스터를 구성하는 게이트 전극에 형성된 실리사이드층 상, 및 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 정상부 상에 제1 캡층을 형성하고, 제2 트랜지스터를 구성하는 게이트 전극에 형성된 실리사이드층 상, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 정상부 상에 제2 캡층을 형성하는 공정을 포함하는 것이 바람직하다.
이 경우, 캡층의 에칭 비율은 제1 절연 재료층의 에칭 비율보다도 낮은 것이 바람직하고, 또는 제1 절연 재료층을 구성하는 재료층을 구성하는 재료의 비유전율은 캡층을 구성하는 재료의 비유전율보다도 낮은 것이 바람직하다. 제1 및 제2 절 연 재료층을 구성하는 재료로서는 산화실리콘(SiO2)을 예시할 수 있고, 캡층을 구성하는 재료로서 질화실리콘(SiN)을 예시할 수 있다. 또, 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 또한, 상기 제4 목적을 달성하기 위해, 상기 공정 (D)와 공정 (E) 사이에서 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에, 소스/드레인 영역에 도입된 불순물과 동일한 도전형 불순물을 도입하고, 이어서, 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부를 제거하는 것이 바람직하다. 또는, 상기 공정 (D)와 공정 (E) 사이에서, 오프셋막, 및 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부를 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에, 소스/드레인 영역에 도입된 불순물과 동일한 도전형 불순물을 도입하는 공정을 포함하는 것이 바람직하다.
또는, 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 또한, 상기 제5 목적을 달성하기 위해,
상기 공정 (A)는 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위해, 반도체 기판 표면에 게이트 절연막을 형성한 후, 전체면에 불순물을 함유하고 있지 않은 폴리실리콘층, 오프셋막을 순차 형성하고, 이어서, 오프셋막 및 폴리실리콘층을 패터닝하고, 폴리실리콘층 및 오프셋막의 2층 구성의 게이트 전극을 형성하고, 그 후, 제2 트랜지스터를 구성하는 소스/드레인 영역을 반도체 기판에 형성하는 공정으로 이루어지고,
상기 (B)는 제2 트랜지스터를 구성하는 게이트 전극 및 소스/드레인 영역을 제1 절연 재료층으로 피복하고, 또한 제1 트랜지스터를 구성하는 게이트 전극의 측벽을 제1 절연 재료층으로 피복하고, 제1 트랜지스터를 구성하는 소스/ 드레인 영역을 형성할 반도체 기판의 영역을 노출시키는 공정으로 이루어지고,
상기 공정 (D)와 공정 (E) 사이에서, 오프셋막을 제거하는 공정을 포함하고,
상기 공정 (E)에 이어, 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부를 제거하고, 이어서, 제1 트랜지스터를 구성하는 게이트 전극에 형성된 실리사이드층 상, 및 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 정상부 상에 제1 캡층을 형성하고, 제2 트랜지스터를 구성하는 게이트 전극에 형성된 실리사이드층 상, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 정상부 상에 제2 캡층을 형성하는 공정을 포함하는 것이 바람직하다.
이 경우, 캡층의 에칭 비율은 제1 절연 재료층의 에칭 비율보다도 낮은 것이 바람직하고, 또는 제1 절연 재료층을 구성하는 재료의 비유전율은 캡층을 구성하는 재료의 비유전율보다도 낮은 것이 바람직하다. 제1 및 제2 절연 재료층을 구성하는 재료로서 산화실리콘(SiO2)을 예시할 수 있고, 캡층을 구성하는 재료로서 질화실 리콘(SiN)을 예시할 수 있다. 또한, 상기 제4 목적을 달성하기 위해, 상기 공정 (D)와 공정 (E) 사이에서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에, 소스/드레인 영역에 도입된 불순물과 동일한 도전형 불순물을 도입하는 공정을 포함하는 것이 바람직하다.
또한, 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 상기 공정 (E) 후, (F) 전체면에 층간 절연층을 형성하고, 상기 층간 절연층 및 제2 및 제1 절연 재료층을 관통하고, 제2 트랜지스터를 구성하는 소스/드레인 영역에 달하는 개구부를 형성한 후, 상기 개구부를 도전 재료에 의해 메우고, 이로써, 콘택트 플러그를 형성하는 공정을 추가로 구비하고 있는 것이 바람직하다.
상기의 제2 목적을 달성하기 위한 본 발명의 제3 양태에 관한 반도체 장치의 제조 방법은
(A) 반도체 기판 표면에 게이트 절연막을 형성하고, 이어서, 전체면에 폴리실리콘층, 오프셋막을 순차 형성한 후, 오프셋막 및 폴리실리콘층을 패터닝하고, 폴리실리콘층 및 오프셋막의 2층 구성의 게이트 전극을 형성하는 공정과,
(B) 게이트 전극의 측벽을 제1 절연 재료로 이루어지는 제1 절연 재료층으로 피복하고, 또한, 반도체 기판에 소스/드레인 영역을 형성하는 공정과,
(C) 인접하는 게이트 전극 사이를 제2 절연 재료층으로 메우고, 또한 오프셋막의 정상면을 노출시키는 공정과,
(D) 오프셋막을 제거하고, 동시에 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거하는 공정과,
(E) 게이트 전극의 정상면 상, 및 게이트 전극의 측벽을 피복한 제1 절연 재료층의 정상부 상에 캡층을 형성하는 공정을 구비하고 있다.
그리고, 공정 (B)에 있어서는, 게이트 전극의 측벽을 제1 절연 재료로 이루어지는 제1 절연 재료층으로 피복한 후, 반도체 기판에 소스/드레인 영역을 형성해도 되고, 반도체 기판에 소스/드레인 영역을 형성한 후, 게이트 전극의 측벽을 제1 절연 재료로 이루어지는 제1 절연 재료층으로 피복해도 된다.
본 발명의 제3 양태에 관한 반도체 장치의 제조 방법에 있어서는, 상기 공정 (D)에 있어서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층의 정상면에 실리사이드층을 형성하고, 이어서, 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거하는 것이 바람직하다. 이 경우, 또한 상기의 제4 목적을 달성하기 위해, 상기 공정 (D)에 있어서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에 불순물을 도입하고, 이어서, 상기 폴리실리콘층의 정상면에 실리사이드층을 형성하고, 그 후, 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거하는 것이 바람직하다.
또는, 본 발명의 제3 양태에 관한 반도체 장치의 제조 방법에 있어서는, 상기 공정 (D)에 있어서, 오프셋막 및 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층의 정상면에 실리사이드층을 형성하는 것이 바람직하다. 이 경우, 또한 상기의 제4 목적을 달성하기 위해, 상기 공정 (D)에 있어서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에 불순물을 도입하고, 이어서, 게이트 전극의 측벽을 피복 한 제1 절연 재료층의 상부를 제거한 후, 상기 폴리실리콘층의 정상면에 실리사이트층을 형성하는 것이 바람직하다. 또는, 상기 공정 (D)에 있어서, 오프셋막 및 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거한 후, 노출된 게이트 전극의 정상면에 실리사이드층을 형성하는 것이 바람직하다.
또는, 본 발명의 제3 양태에 관한 반도체 장치의 제조 방법에 있어서는, 상기 공정 (E) 후, (F) 전체면에 층간 절연층을 형성하고, 상기 층간 절연층 및 제2 절연 재료층을 관통하고, 소스/드레인 영역에 달하는 개구부를 형성한 후, 상기 개구부를 도전 재료에 의해 메우고, 이로써, 콘택트 플러그를 형성하는 공정을 추가로 구비하고 있는 것이 바람직하다. 이 경우, 층간 절연층 및 제2 절연 재료층을 선택적으로 에칭함으로써 개구부를 형성할 때, 캡층 아래의 제1 절연 재료층은 캡층에 의해 보호되어 에칭되지 않는 것이 바람직하다. 그리고, 소스/드레인 영역과 제2 절연 재료층 사이에 제1 절연 재료층이 존재하는 경우에는, 층간 절연층, 제2 절연 재료층 및 제1 절연 재료층을 관통하고, 소스/드레인 영역에 달하는 개구부를 형성한다.
본 발명의 제3 양태에 관한 반도체 장치의 제조 방법에 있어서는, 캡층의 에칭 비율은 제1 절연 재료층의 에칭 비율보다도 낮은 것이 바람직하고, 또는, 제1 절연 재료의 비유전율은 제2 절연 재료의 비유전율보다도 낮은 것이 바람직하다. 제1 절연 재료로서 산화실리콘(SiO2)을 예시할 수 있고, 제2 절연 재료로서 질화실리콘(SiN)을 예시할 수 있다.
본 발명의 반도체 장치 또는 그 제조 방법에 있어서, 반도체 기판으로서, 실리콘 반도체 기판, 첨정석 상에 실리콘이나 Si-Ge 혼정계를 에피택셜 성장시킨 기판, 사파이어 상에 실리콘이나 Si-Ge 혼정계를 에피택셜 성장시킨 기판, 절연막 상에 다결정 실리콘을 용융, 재결정시킨 기판을 예시할 수 있다. 실리콘 반도체 기판으로서는, n형 불순물이 도핑된 n형 실리콘 반도체 기판이나 p형 불순물이 도핑된 p형 실리콘 반도체 기판을 사용할 수 있다.
또는, 반도체 기판으로서, SOI(Semiconductor On Insulation) 기판을 사용할 수도 있다. SOI 기판의 제조 방법으로서,
(1) 반도체 기판과 지지 기판을 절연층을 통하여 붙인 후, 반도체 기판을 이면으로부터 연삭, 연마함으로써, 지지 기판으로 이루어지는 지지체와, 절연층과 연삭, 연마 후의 반도체 기판으로 이루어지는 반도체층을 얻는 기판 결합법,
(2) 반도체 기판 상에 절연층을 형성한 후, 반도체 기판에 수소 이온을 이온 주입하고, 박리층을 반도체 기판 내부에 형성한 후, 반도체 기판과 지지 기판을 절연층을 통하여 붙이고, 이어서, 열 처리를 행함으로써 박리층으로부터 반도체 기판을 박리(벽개)하고, 남겨진 반도체 기판을 이면으로부터 연삭, 연마함으로써, 지지 기판으로 이루어지는 지지체와, 절연층과, 연삭, 연마 후의 반도체 기판으로 이루어지는 반도체층을 얻는 스마트·커트(smart-cut)법,
(3) 반도체 기판의 내부에 산소 이온을 이온 주입한 후, 열 처리를 행함으로써, 반도체 기판의 내부에 절연층을 형성하고, 절연층 아래에 반도체 기판의 일부로 이루어지는 지지체를, 또, 절연층 위에 반도체 기판의 일부로 이루어지는 반도 체층을 각각 얻는 SIMOX(Seperation by IMplanted OXygen)법,
(4) 지지체에 상당하는 반도체 기판 상에 형성된 절연층 상에 기체 상태 또는 고체 상태에서 단결정 반도체층을 형성함으로써, 반도체 기판으로 이루어지는 지지체와, 절연층과, 단결정 반도체층으로 이루어지는 반도체층을 얻는 방법,
(5) 양극 산화에 의해 반도체 기판의 표면을 부분적으로 다공질화(多孔質化)하여 절연층을 형성함으로써, 절연층 아래에 반도체 기판의 일부로 이루어지는 지지체를, 또, 절연층 상에 반도체 기판의 일부로 이루어지는 반도체층을 각각 얻는 방법을 들 수 있다. 여기서, 반도체층의 반도체 장치를 형성한다.
그리고, SOI 기판을 사용한 경우, 소자 분리 영역은 다음의 방법으로 형성할 수 있다.
(a) 반도체층 상에 패드 산화막 및 실리콘 질화막을 형성하고, 실리콘 질화막 및 패드 산화막을 패터닝함으로써, 소자 분리 영역 형성용 마스크를 형성하고, 상기 소자 분리 영역 형성용 마스크를 사용하여 반도체층을 열 산화함으로써 소자 분리 영역을 형성하는 이른바 LOCOS법.
(b) 반도체층을 패터닝함으로써 홈을 반도체층에 형성한 후, 홈 내를 절연 재료로 메우는 이른바 STI(Shallow Trench Isolation)법.
(c) 상기의 (1) 또는 (2)의 방법에 따라 기판을 준비하는 경우, 미리 반도체 기판에 홈을 형성하고, 상기 홈 내를 절연층으로 메우고, 이어서 전체면에 층간막(예를 들면 SiO2막, SiO2막과 실리콘막의 적층 구조를 가지는 막)을 형성한 후, 상기 반도체 기판과 지지 기판을 상기 층간막을 통하여 붙이고, 반도체 기판을 이면으로부터 연삭, 연마함으로써, 지지 기판으로 이루어지는 지지체와, 절연층과, 반도체 기판으로 이루어지는 반도체층을 얻는, 기판 결합법과 STI법을 조합한 방법.
(d) 절연층 상의 반도체층을 제거하는 것에 의해 절연층을 노출시킴으로써, 소자 분리 영역을 형성하는 메사(Mesa)형 소자 분리 영역 형성법.
실리사이드층은 전체면에 금속층을 형성하고, 열 처리를 행함으로써, 금속층을 구성하는 원자와 반도체 기판 또는 게이트 전극을 구성하는 원자(구체적으로는, Si)를 반응시켜 실리사이트층을 형성하고, 그 후, 반응하지 않은 금속층을 제거하는 살리사이드 기술에 따라 형성할 수 있다. 여기서, 금속층은 예를 들면, 코발트(Co), 니켈(Ni), 백금(Pt), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 텅스텐(W), 팔라듐(Pd)으로 구성할 수 있다.
본 발명의 제1 양태에 관한 반도체 장치에 있어서는, 제2 트랜지스터를 구성하는 소스/드레인 영역에 실리사이드층이 형성되어 있지 않기 때문에, 전술한 [① DRAM 메모리 셀 특성]의 문제를 회피할 수 있다.
또, 본 발명의 제2 양태에 관한 반도체 장치 또는 그 제조 방법에 있어서는, 캡층은 게이트 전극으로부터 확장된 구성을 가지고, 상기 게이트 전극으로부터 확장된 캡층의 부분의 아래쪽에 절연 재료층 또는 제1 절연 재료층이 존재하는 구성으로 되어 있기 때문에, 캡층을 얇게 할 수 있고, 게이트 전극에 기인한 단차가 커져, 후의 공정에서 손실이 생긴다는 문제의 발생을 방지할 수 있다. 즉, 전술한 [② DRAM의 메모리 소자를 구성하는 트랜지스터의 SAC 기술]의 문제를 회피할 수 있 다. 또, 제1 절연 재료의 비유전율을 제2 절연 재료의 비유전율보다도 낮게 하면, 프린지 용량이 증가하는 것을 억제할 수 있고, 특히 논리 회로를 구성하는 트랜지스터의 고속 동작 특성에 대한 영향을 최소한으로 할 수 있다.
본 발명의 제1 양태 또는 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이가 절연 재료층으로 메워져 있기 때문에, 제2 트랜지스터의 소스/드레인 영역에 실리사이드층이 형성되지 않아, [① DRAM 메모리 셀 특성]의 문제를 회피할 수 있다. 또, 원래 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이가 절연 재료층으로 메워져 있기 때문에, [③ DRAM의 메모리 소자를 구성하는 트랜지스터의 게이트 전극간 공간]의 문제를 회피할 수 있다.
본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에 있어서는, 공정 (B)에 있어서 제1 트랜지스터를 구성하는 게이트 전극의 정상부 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면을 노출시킨 후, 공정 (C)에 있어서 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역에 소스/드레인 영역을 형성할 때, 동시에, 이들 게이트 전극에 불순물을 도입할 수 있기 때문에, 공정 (A)에 있어서는 불순물을 함유하고 있지 않은 폴리실리콘으로 이루어지는 게이트 전극을 형성하면 되고, 따라서, [④ 오프셋막]의 문제를 회피할 수 있다.
다음에, 도면을 참조하여 발명의 실시예(이하, 실시예라고 약칭함)에 따라 본 발명을 설명한다. 그리고, 실시예에 있어서, 적층 구조를 설명할 때, 「/」의 앞에 기술하는 층 구성이 상층에 위치한다.
(실시예 1)
실시예 1은 본 발명의 제1 양태에 관한 반도체 장치, 및 본 발명의 제1 양태에 관한 반도체 장치의 제조 방법에 관한 것이다.
실시예 1의 반도체 장치의 요부의 모식적인 일부 단면도를 도 9 (A) 및 9 (B)에 나타낸다. 상기 반도체 장치는 실리콘 반도체 기판으로 이루어지는 반도체 기판(10)의 제1 영역(논리 회로의 영역)에 형성된 복수의 제1 트랜지스터, 및 반도체 기판(10)의 제2 영역(DRAM의 영역)에 형성된 복수의 제2 트랜지스터로 구성되어 있다. 그리고, 제1 트랜지스터로 논리 회로가 구성되고, 제2 트랜지스터로 다이나믹·랜덤·액세스·메모리(DRAM)가 구성되어 있다.
제1 트랜지스터는 도 9 (B)에 나타낸 바와 같이, 게이트 전극(14B), 채널 형성 영역(17B), 및 소스/드레인 영역(16B)으로 이루어지고, 제1 트랜지스터를 구성하는 게이트 전극(14B)은 불순물을 함유한 폴리실리콘(13'), 및 그 위에 형성된 실리사이드층(30B2)으로 이루어지고, 제1 트랜지스터를 구성하는 소스/드레인 영역(16B)의 표면 영역에는 실리사이드층(30B1)이 형성되어 있다. 한편, 제2 트랜지스터는 도 9 (A)에 나타낸 바와 같이, 게이트 전극(14A), 채널 형성 영역(17A), 및 소스/드레인 영역(16A)으로 이루어지고, 제2 트랜지스터를 구성하는 게이트 전극(14A)은 불순물을 함유한 폴리실리콘층(13'), 및 그 위에 형성된 실리사이드층(30A)으로 이루어진다. 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)에는 실리사이드층이 형성되어 있지 않다.
이하, 반도체 기판 등의 모식적인 일부 단면도인 도 1 (A)∼도 16을 참조하여 실시예 1의 반도체 장치의 제조 방법을 설명하겠고, 도 1 (A)∼도 16 (A)는 DRAM의 영역에 관한 도면이며, 도 1 (B)∼도 16 (B)는 논리 회로의 영역에 관한 도면이다.
[공정-100]
먼저, p형 실리콘 반도체로 이루어지는 반도체 기판(10)의 소정의 영역에 소자 분리 영역(11)을 형성한다. 소자 분리 영역(11)의 구조는 도면에 나타낸 바와 같이 얕은 홈(shallow-trench) 구조를 가지고 있어도 되고, LOCOS 구조를 가지고 있어도 되고, 얕은 홈 구조와 LOCOS 구조의 조합이어도 된다. 그 후, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에 p형 웰을, p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에 n형 웰을 형성하다. 또, DRAM을 구성하는 n채널형 제2 트랜지스터를 형성할 반도체 기판(10)의 영역에 n형 웰을 형성하고, 상기 n형 웰 내에 p형 웰을 형성한다(즉, 트윈 웰 구조를 형성함). 논리 회로를 구성하는 제1 트랜지스터를 형성할 반도체 기판(10)의 영역과, DRAM을 구성하는 제2 트랜지스터를 형성할 반도체 기판(10)의 영역에 있어서의 불순물 프로필은 동일해도 되고, 상이해도 된다. 그리고, 웰의 형성은 예를 들면, 이온 주입법에 의해 행할 수 있다. 각 웰의 도시는 생략하였다.
[공정-110]
그 후, 반도체 기판(10)의 표면에, 열 산화법에 의해 절연막(12A, 12B)을 형성한다. 논리 회로를 형성할 반도체 기판(10)의 영역에 있어서의 게이트 절연막(12B)의 두께와, DRAM을 형성할 반도체 기판(10)의 영역에 있어서의 게이트 절연막(12A)의 두께는 동일해도 되고, 전자의 두께를 후자의 두께보다도 얇게 해도 된다. 이어서, 전체면에, CVD법으로 불순물을 함유하지 않은 두께 약 0.15㎛의 폴리실리콘층(13)을 형성한다(도 1 (A) 및 1 (B) 참조).
[공정-120]
다음에, 리소그래피 기술 및 드라이 에칭 기술에 따라, 폴리실리콘층(13)을 패터닝함으로써, 제1 트랜지스터를 구성하는 게이트 전극(14B), 제2 트랜지스터를 구성하는 게이트 전극(14A)을 형성한다. 그리고, 게이트 전극(14A, 14B)의 형성 후, 게이트 전극(14A, 14B)의 표면을 산화하고, 게이트 전극(14A, 14B)의 표면에 산화실리콘막을 형성해도 된다. 게이트 전극(14A, 14B)의 표면에 산화 실리콘막을 형성함으로써, 게이트 전극(14A, 14B)의 측벽 하단부 근방의 게이트 절연막(12A, 12B)의 두께가 약간 두꺼워지는 결과, 게이트 전극(14A, 14B)의 측벽 하단부에 있어서의 전계의 완화를 도모할 수 있어, DRAM의 리푸레시 특성의 향상을 도모할 수 있고, 게이트 절연막의 박막화에 따르는 리크 전류의 발생을 방지할 수 있다.
에칭할 폴리실리콘층(13)에는 불순물이 함유되어 있지 않기 때문에, 앞서 [④ 오프셋막]에서 설명한, n형 불순물을 함유한 폴리실리콘층과 p형 불순물을 함유한 폴리실리콘층의 에칭 비율이 상이한 것에 기인한 문제의 발생을 회피할 수 있다.
그 후, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층으로 덮고, 노출된 반도체 기판(10)의 영역에 n형 불순물을 이온 주입한 후, 마스크층을 제거한다. 이로써, 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)을 반도체 기판(10)에 형성할 수 있다. 제2 트랜지스터를 구성하는 한 쌍의 소스/드레인 영역(16A) 사이에는 채널 형성 영역(17A)이 형성된다. 동시에, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에, LDD 구조를 형성하기 위한 저농도의 불순물 함유 영역 또는 확장 영역(15B)을 형성할 수 있다. 이렇게 얻어진 구조를 도 2 (A) 및 2 (B)에 나타낸다.
이어서, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역, 및 DRAM을 구성하는 n채널형 제2 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층으로 덮고, 노출된 반도체 기판(10)의 영역에 p형 불순물을 이온 주입한 후, 마스크층을 제거한다. 이로써, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에, LDD 구조를 형성하기 위한 저농도의 불순물 함유 영역 또는 확장 영역(15B)을 형성할 수 있다.
그리고, 이온 주입의 완료 후, 증속 확산을 억제하기 위해, 열 처리를 행하는 것이 바람직하다.
[공정-130]
이어서, 인접하는 제2 트랜지스터를 구성하는 게이트 전극(14A) 사이를 절연 재료층으로 메우고, 또한 제1 트랜지스터를 구성하는 소스/드레인 영역(16B)을 형성할 반도체 기판(10)의 영역, 제1 트랜지스터를 구성하는 게이트 전극(14B)의 정 상면, 및 제2 트랜지스터를 구성하는 게이트 전극(14B)의 정상면을 노출시킨다. 그리고, 실시예 1에 있어서는, 절연 재료층은 질화실리콘(SiN)으로 이루어지는 제1 절연 재료층(18)과, 산화실리콘(SiO2)으로 이루어지는 제2 절연 재료층(19)으로 구성되어 있다.
구체적으로는, 먼저 두께 약 30nm의 질화실리콘(SiN)으로 이루어지는 제1 절연 재료층(18)을 CVD법에 의해 전체면에 형성한다(도 3 (A) 및 3 (B) 참조). 이어서, 제1 절연 재료층(18) 상에 산화실리콘(SiO2)으로 이루어지는 제2 절연 재료층(19)을 CVD법에 의해 형성한다. 제2 절연 재료층(19)의 두께는 인접하는 제2 트랜지스터를 구성하는 게이트 전극(14A) 사이를 확실하게 메우는 두께, 예를 들면, 약 0.3㎛로 하면 된다. 실시예 1에 있어서는, 제1 트랜지스터를 구성하는 게이트 전극(14B) 사이의 거리에 의존하여, 인접하는 제1 트랜지스터를 구성하는 게이트 전극(14B) 사이가 제2 절연 재료층(19)으로 메워지는 경우도 있고, 메워지지 않는 경우도 있다. 다음에, 제1 트랜지스터를 형성할 영역 상의 제2 절연 재료층(19)을 예를 들면, 고밀도 플라즈마 에칭 장치를 사용하고, C4F8/CO/Ar 가스에 의해 에칭한다. 제1 절연 재료층(18)과의 에칭 선택비를 확보하면서, 동시에, 인접하는 제2 트랜지스터를 구성하는 게이트 전극(14A) 사이를 제1 절연 재료층(18)으로 메운 상태로 할 수 있다. 에칭 백(etching back) 완료 시의 상태를 도 4 (A) 및 4 (B)에 나타낸다. 그 후, 제2 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층(도시하지 않음)으로 덮고, 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에 잔존한 제2 절연 재료층(19)을 불산을 사용하여 완전히 제거하고, 이어서 마스크층을 제거한다(도 5 (A) 및 5 (B) 참조). 이리하여, 인접하는 제2 트랜지스터를 구성하는 게이트 전극(14A) 사이를 제2 절연 재료층(19)으로 메우도록, 제1 절연 재료층(18) 상에 제2 절연 재료층(19)을 형성할 수 있다.
그 후, 제3 절연 재료층(20)을 전체면에 CVD법에 의해 형성한다(도 6 (A) 및 6 (B) 참조). 제3 절연 재료층(20)은 산화실리콘, SOG, PSG, BPSG, BSG, AsSG, PbSG, SbSG, NSG, LTO, SiN, SiON 등으로 구성할 수 있다. 제3 절연 재료층(20)의 두께 및 제1 절연 재료층(18)의 두께에 따라, 다음의 공정에서 형성되는 게이트 사이트 월(21B)의 두께(반도체 기판(10)과의 경계 영역에 있어서의 게이트 사이드월(21B)의 두께)가 규정된다.
이어서, 예를 들면, 평행 평판형 에칭 장치를 사용하고, CF4나 CHF3라는 에칭 가스를 사용하여, 제3 절연 재료층(20)을 에칭 백하고, 또한 제1 절연 재료층(18)을 에칭하여, 제1 트랜지스터를 구성하는 게이트 전극(14B)의 측벽에 게이트 사이트 월(21B)을 형성하고, 제1 트랜지스터를 형성할 반도체 기판(10)의 영역의 그 외의 영역에 있어서의 제3 절연 재료층(20) 및 제1 절연 재료층(18)을 제거한다(도 7 (A) 및 7 (B) 참조). 게이트 사이드월(21B)은 제3 절연 재료층(20) 및 제1 절연 재료층(18)으로 이루어진다. 동시에, 제2 트랜지스터를 형성할 영역 상의 제3 절연 재료층(20) 전부 및 제1 절연 재료층(18)의 일부를 에칭하고, 제거한다. 이리 하여, 제1 트랜지스터를 형성할 영역 상의 제1 절연 재료층(18), 및 제2 트랜지스터를 구성하는 게이트 전극(14A)의 정상면의 제1 절연 재료층(18)을 제거하고, 이로써, 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판(10)의 영역, 제1 트랜지스터를 구성하는 게이트 전극(14A)의 정상면, 및 제2 트랜지스터를 구성하는 게이트 전극(14B)의 정상면을 노출시킬 수 있다.
[공정-140]
그 후, 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판(10)의 영역에 소스/드레인 영역(16B)을 형성한다. 구체적으로는, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층으로 덮고, 노출된 반도체 기판(10)의 영역에 n형 불순물을 이온 주입한 후, 마스크층을 제거한다. 이로써, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에 소스/드레인 영역(16B)을 형성할 수 있다. 제1 트랜지스터를 구성하는 한 쌍의 소스/드레인 영역(16B) 사이에는 채널 형성 영역(17B)이 형성된다. 그리고, 동시에 제2 트랜지스터를 구성하는 게이트 전극(14A) 및 논리 회로를 구성하는 n채널형 제1 트랜지스터를 구성하는 게이트 전극(14B)에 n형 불순물이 도입된다. 도면에 있어서, 불순물이 도입된 폴리실리콘층을 참조 번호 13'로 나타낸다. 이리하여 얻어진 구조를 도 8 (A) 및 8 (B)에 나타낸다.
이어서, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역, 및 DRAM을 구성하는 n채널형 제2 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층으로 덮고, 노출된 반도체 기판(10)의 영역에 p형 불순물을 이온 주입한 후, 마스크층을 제거한다. 이로써, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에 소스/드레인 영역(16B)을 형성할 수 있다. 그리고, 동시에 논리 회로를 구성하는 p채널형 제1 트랜지스터를 구성하는 게이트 전극(14B)에 p형 불순물이 도입된다.
이온 주입 후, 도입된 불순물을 활성화하기 위해, RTP(Rapid Thermal Processing)법에 의해 열 처리를 행한다.
[공정-150]
그 후, 제1 트랜지스터를 구성하는 소스/드레인 영역(16B)의 표면 영역에 실리사이드층(30B1)을 형성하고, 또한 제1 트랜지스터를 구성하는 게이트 전극(14B)의 정상면에 실리사이드층(30B2)을 형성하고, 제2 트랜지스터를 구성하는 게이트 전극(14A)의 정상면에 실리사이드층(30A)을 형성한다(도 9 (A) 및 9 (B) 참조). 구체적으로는, 예를 들면, 코발트(Co)로 이루어지는 금속층을 스퍼터링법에 의해 전체면에 형성한 후, N2 100% 분위기 또는 N2/Ar 분위기(대기압) 내에서, 550℃, 30초의 조건의 RTA법에 따라 열 처리를 행한다. 이로써, Co 원자와 반도체 기판(10)이나 게이트 전극(14A, 14B)을 구성하는 Si 원자가 반응하여 코발트 실리사이드층이 형성된다. 게이트 사이드월(21B)이나 소자 분리 영역(11) 상, 제1 절연 재료층(18) 상, 제2 절연 재료층(19) 상의 금속층은 반응하지 않고 그대로 남는다. 이어서, 유산과 과산화수소수와 순수한 물의 혼합 용액 내에서 반응하지 않은 금속 층을 제거하고, 다시 N2 100% 분위기 또는 N2/Ar 분위기(대기압) 내에서, 700℃, 30초의 조건의 RTA법에 따라 열 처리를 행한다. 이로써, 코발트 실리사이드층의 저저항화를 도모할 수 있다.
제2 트랜지스터를 구성하는 소스/드레인 영역(16A)은 제2 절연 재료층(19)으로 덮여 있기 때문에, 상기 소스/드레인 영역(16A)에 실리사이드층이 형성되지 않는다.
[공정-160]
다음에, 반도체 기판(10)을 380℃∼650℃로 가열한 상태에서, 플라즈마 CVD법 또는 LP-CVD법에 따라, 두께 약 30nm의 질화실리콘으로 이루어지는 에칭 스톱층(40)을 전체면에 형성한다. 에칭 스톱층(40)은 이후에 개구부를 형성할 때의 에칭 스토퍼로서 기능한다. 그리고, 후에 형성하는 콘택트 플러그의 깊이를, 종래의 논리 회로와 DRAM이 함께 장치된 반도체 장치에 있어서의 콘택트 플러그의 깊이 보다도 얕게 할 수 있기 때문에, 에칭 스톱층(40)의 두께를, 논리 회로를 구성하는 반도체 장치에 있어서의 에칭 스톱층과 같은 정도의 두께로 할 수 있다.
그 후, 예를 들면, 산화실리콘(SiO2)으로 이루어지는 층간 절연층(41)을 CVD법에 의해 전체면에 형성하고, 화학적 기계적 연마법(CMP법) 등에 의해 층간 절연층(41)의 평탄화 처리를 행한다. 그리고, 상기 층간 절연층(41)을 편의상, 제1 층간 절연층(41)이라 부른다. 이어서, 전체면에, 폴리실리콘으로 이루어지는 하드 마스크층(42)을 CVD법에 의해 형성한다. 그 후, 리소그래피 기술 및 드라이 에칭 기술에 따라, 하드 마스크층(42) 및 제1 층간 절연층(41)에 개구부를 형성한다. 이어서, 개구부 내를 포함하는 하드 마스크층(42) 상에 폴리실리콘층을 형성하고, 상기 폴리실리콘층을 에칭 백함으로써, 개구부 내에 개구부 직경 축소용 마스크(43)를 형성한다(도 10 (A) 및 10 (B) 참조). 개구부 직경 축소용 마스크(43)에 의해 축소된 개구부의 직경을 약 80nm로 한다. 즉, 개구부의 저부의 직경은 약 80nm이다. 경우에 따라서는, 하드 마스크층(42)을 형성하지 않고, 레지스트 재료로 이루어지는 마스크층을 형성하고, 상기 마스크층을 에칭용 마스크로서 사용하여 제1 층간 절연층(41), 에칭 스톱층(40) 및 제2 절연 재료층(19)에 개구부를 형성해도 된다.
그리고, 하드 마스크층(42) 및 개구부 직경 축소 마스크(43)를 에칭용 마스크로서 사용하여, 드라이 에칭 기술에 따라, 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)에 달하는 개구부(44)를 에칭 스톱층(40), 제2 절연 재료층(19) 및 제1 절연 재료층(18)에 형성한다. 에칭 스톱층(40)이 형성되어 있기 때문에, 에칭 스톱층(40)의 아래쪽의 제2 절연 재료층(19)이 에칭되는 것을 방지할 수 있고, 다음에 형성하는 콘택트 플러그와 게이트 전극(14A) 사이의 단락 발생을 확실하게 방지할 수 있다. 그 후, 개구부(44)의 저부에 노출된 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)에 n형 불순물을 이온 주입하여(즉, 콘택트 보상 이온 주입을 실시하고), 개구부(44) 내에 형성되는 콘택트 플러그와 소스/드레인 영역(16A) 사이의 접촉 저항의 저감을 도모하는 것이 바람직하다(도 11 (A) 및 11 (B) 참조). 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)에 형성된 고농도의 불순물 함유 영역을 참조 번호 116A로 나타낸다.
그 후, 개구부(44) 내를 포함하는 전체면에, 폴리실리콘 또는 비결정질 실리콘으로 이루어지고, 불순물을 함유하는 실리콘층을 퇴적시키고, 에칭 백법 또는 CMP법에 의해, 상기 실리콘층, 하드 마스크층(42) 및 개구부 직경 축소용 마스크(43)를 제거하고, 도전 재료인 불순물을 함유하는 실리콘층에 의해 개구부(44) 내를 메우고, 콘택트 플러그(45)(비트선용 콘택트 플러그 및 노드용 콘택트 플러그)를 완성시킨다.
그 후, 불순물 함유 영역(116A) 내의 불순물의 활성화 및 콘택트 플러그(45) 내의 불순물의 활성화를 위해, RTP법에 의해 800∼850℃의 열 처리를 행한다. 상기 열 처리만이 논리 회로를 구성하는 제1 트랜지스터의 제조 공정에 불필요한 공정이지만, 트랜지스터의 특성에 대한 영역을 무시할 수 있을 정도의 단시간의 열 처리이다.
이어서, 콘택트 플러그(45)의 정상면 상을 포함하는 제1 층간 절연층(41) 상에 콘택트 플러그(45)와 비트선을 전기적으로 분리하기 위해, 두께 약 20nm의 산화실리콘으로 이루어지는 제1 절연막(46)을 형성한다. 이 상태를 도 12에 나타낸다.
[공정-170]
다음에, 비트선용 콘택트 플러그(45) 상을 포함하는 제1 절연막(46) 상에, 비트선(47)을 형성한다(도 13 (A) 및 13 (B) 참조). 구체적으로는, 비트선용 콘택트 플러그(45) 상의 제1 절연막(46)에 개구부를 형성하고, 이어서, 두께 10∼20nm의 티탄(Ti)층, 두께 약 20nm의 TiN층, 두께 약 100nm의 텅스텐층을 순차, 스퍼터 링법에 의해 형성하고, 텅스텐층, TiN층, 티탄층을 패터닝하면 된다. 그리고, 도면에 있어서는, 비트선(47)의 저저항화를 실현할 수 있고, 비트선 평형 속도의 향상을 도모할 수 있고, 고속 액세스를 실현할 수 있다. 그리고, 상기 비트선(47)의 형성 시, 동시에, 논리 회로를 구성하는 제1 트랜지스터에 있어서의 국소 배선도 형성할 수 있다. 비트선의 구성으로서, 그 외, 텅스텐층/TiN층의 적층 구성, 텅스텐층/WN층/폴리실리콘층의 적층 구성을 예시할 수 있다.
[공정-180]
그 후, 전체면에 제2 층간 절연층(50)을 형성하고, 노드용 콘택트 플러그(45)의 위쪽의 제2 층간 절연층(50)에 개구부를 형성하고, 상기 개구부 내를 텅스텐으로 메우고, 노드 콘택트 플러그(51)를 형성한다. 구체적으로는, 매우 높은 해상(super resolution) 기술이나, 앞서 설명한 하드 마스크층과 개구부 직경 축소용 마스크의 조합에 의해, 제2 층간 절연층(50)에 직경 100nm 정도의 개구부를 형성하고, 개구부 내를 포함하는 전체면에 CVD법에 의해 텅스텐층을 형성한다. 그리고, 제2 층간 절연층(50) 상의 텅스텐층, TiN층, 티탄층을 에칭 백법이나 CMP법에 따라 선택적으로 제거함으로써, 노드 콘택트 플러그(51)를 얻을 수 있다. 그리고, 도면에 있어서는 노드 콘택트 플러그(51)를 1층으로 나타냈다.
다음에, 노드 콘택트 플러그(51)의 정상면 상을 포함하는 제2 층간 절연층(50) 상에 두께 약 100nm의 제2 절연막(52)을 형성한 후, 제2 절연막(52), 제2 층간 절연층(50), 제1 절연막(46), 제1 층간 절연층(41)을 관통하고, 논리 회로를 구성하는 제1 트랜지스터의 소스/드레인 영역(16B) 및 게이트 전극(14B)에 달 하는 개구부(53)를 형성한다(도 14 (A) 및 14 (B) 참조). 그리고, 게이트 전극(14B)에 달하는 개구부의 도시는 생략하였다. 에칭 스톱층(40) 및 게이트 사이드월 (21B)이 형성되어 있기 때문에, 다음에 형성하는 콘택트 플러그와 게이트 전극(14B) 사이의 단락 발생을 확실하게 방지할 수 있다.
그 후, 제1 트랜지스터를 구성하는 소스/드레인 영역(16B)에 수소를 도입하는 소결(sintering) 처리를 행한다. 소결 처리는 약 400℃의 수소 가스 분위기에서의 열 처리로 할 수 있다.
DRAM을 구성하는 축전기를 형성할 때, 일반적으로 사용되고 있는 질화막계의 유전체 재료에는 700∼800℃ 정도의 고온 공정이 필요로 된다. 축전기로서, 600℃ 이하의 저온 공정에서 형성이 가능한 MIM(Metal-Insulator-Metal) 구조를 적용할 수도 있으나, 그 후, 논리 회로를 구성하는 제1 트랜지스터의 소스/드레인 영역에 콘택트 플러그를 형성할 때, 차단 금속이나 아교층의 특성 향상을 위해, 650℃ 정도의 열 처리가 필요로 된다. 또한, 상기와 같은 650℃ 정도의 열 처리를 행하면, MIM 구조를 갖는 축전기의 특성이 열화될 우려가 있다. 또, MIM 구조의 축전기를 구성하는 유전체막에는 일반적으로, 금속산화물이 사용되지만, 상기 유전체막은 산소 결함에 의해 리크가 발생되고, 특성이 열화되기 때문에, 고온의 환원성 분위기에 유전체막을 노출시키는 것은 바람직하지 않다. 즉, MIM 구조의 축전기를 형성한 후에, 논리 회로를 구성하는 제1 트랜지스터의 소스/드레인 영역에 수소를 도입하는 소결 처리는 가능한 한 피하고자 하는 처리이다.
실시예 1에 있어서는, 축전기의 형성 전에, 소결 처리나 논리 회로를 구성하 는 제1 트랜지스터의 소스/드레인 영역에 콘택트 플러그를 형성하기 때문에, 전술한 문제가 발생되는 경우가 없다.
그 후, 개구부(53) 내를 포함하는 절연막(52) 상에 TiN으로 이루어지는 밀착층(도시하지 않음)을 스퍼터링법으로 형성하고, 밀착층의 치밀화를 위해 650℃ 전후의 RTP 처리를 행한다. 이 때, 텅스텐으로 이루어지는 노드 콘택트 플러그(51)와, 실리콘으로 이루어지는 노드용 콘택트 플러그(45)의 접속 경계 영역에 있어서, 실리사이드화가 발생하는 결과, 노드 콘택트 플러그(51)와 노드용 콘택트 플러그(45)의 양호한 접속을 확보할 수 있다. 그리고, 개구부(53) 내를 포함하는 전체면에 CVD법으로 텅스텐층을 형성한 후, 제2 절연막(52) 상의 텅스텐층, TiN층을 에칭 백법이나 CMP법에 따라 선택적으로 제거함으로써, 콘택트 플러그(54)를 얻을 수 있다. 그리고, 도면에 있어서는 콘택트 플러그(54)를 1층으로 나타냈다.
다음에, TiN/Al-Cu/TiN/Ti(=50/400/20/20nm)의 적층 구성을 갖는 배선(55)을 스퍼터링법, 리소그래피 기술 및 드라이 에칭 기술에 따라 형성한다. DRAM을 구성하는 축전기의 형성에 의해 큰 단차가 생기기 전에 배선(55)을 형성하기 때문에, 용이하게, 또한 높은 신뢰성을 갖는 배선(55), 콘택트 플러그(54)를 얻을 수 있다. 그리고, 배선(55)을 1층으로 나타냈다. 그 후, 전체면에 제3 층간 절연층(56)을 형성한다(도 15 참조). 그리고, 축전기를 형성하기 전에, 배선(55)을 형성하기 때문에, 콘택트 플러그(54)의 깊이가 그다지 깊어지는 일이 없다.
이어서, 제3 층간 절연층(56)에 기억 노드 형상을 갖는 오목부(concave portion)를 그 저부에 노드 콘택트 플러그(51)가 노출되도록 형성한다. 그 후, WN 이나 TiN 등의 내산화성이 우수한 금속, 또는 Ru나 Ir 등의 산화물이 도전성을 가지는 금속 또는 금속산화물로 이루어지는 박막을 오목부 내를 포함하는 제3 층간 절연층(56) 상에 50nm 정도, 퇴적시킨다. 이어서, 레지스트 재료나 BPSG, SOG라는 제3 층간 절연층(56)에 대하여 선택적으로 제거할 수 있는 재료로 오복부 내를 메우고, 에칭 백법이나 CMP법에 따라, 제3 층간 절연층(56) 상의 박막을 제거한 후, 오목부 내를 메운 재료를 제거함으로써, 오목부 내에 기억 노드 전극(57)을 형성할 수 있다. 그 후, 오목부 내의 기억 노드 전극(57) 상을 포함하는 제3 층간 절연층(56) 상에, 두께 10nm 정도의 Ta2O5로 이루어지는 유전체 박막(58)을 형성하고, 400∼450℃로 가열한 상태에서 자외선을 유전체 박막(58)에 조사하고, 이어서, 오존 가스 분위기 내에서 10분 정도의 어닐링 처리를 행한다. 이로써, 유전체 박막(58)은 비정질 상태 그대로지만, 막 내의 산소 결함이 충분히 소실되고, 잔류 탄소도 제거되어 막의 질이 양호한 축전기 유전체 박막으로 된다. 그 후, 전체면에 두께 약 100nm의 TiN층 또는 텅스텐층을 스퍼터링법에 의해 형성하고, 리소그래피 기술 및 에칭 기술에 따라, TiN층 또는 텅스텐층 및 유전체 박막(58)을 패터닝한다. 이리하여, TiN층 또는 텅스텐층으로 이루어지는 셀 판(59)을 얻을 수 있다(도 16 참조). 이상의 축전기 형성 공정에 있어서 큰 단차가 생기는 경우는 없다. 그리고, 기억 노드 전극(57)은 각 제2 트랜지스터마다 설치되어 있고, 유전체 박막(58) 및 셀 판(59)은 복수(또는 전부)의 제2 트랜지스터에 공통이다.
그 후, 전체면에 제4 층간 절연층을 형성하고, 셀 판(59) 및 배선(55)의 위 쪽의 제4 층간 절연막 개구부를 형성하고, 상기 개구부 내를 도전 재료로 메우고, 접속공을 형성한다. 그 후, 접속공 상을 포함하는 제4 층간 절연층 상에 배선 재료층을 형성하고, 상기 배선 재료층을 패터닝함으로써, 제2 배선을 형성할 수 있다. 그리고, 배선(55)과 제2 배선을 형성하는 사이의 공정에 있어서 축전기 구조를 형성하기 때문에, 제2 배선을 위한 콘택트 플러그의 깊이는 종래의 논리 회로와 DRAM이 함께 장치된 반도체 장치에 있어서의 콘택트 플러그의 깊이보다도 얕게 할 수 있다.
(실시예 2)
실시예 2는 실시예 1의 반도체 장치의 제조 방법의 변형이다. 실시예 1의 [공정-120]에 있어서는, 두께 약 30nm의 질화실리콘(SiN)으로 이루어지는 제1 절연 재료층(18)을 CVD법에 의해 전체면에 형성한 후, 산화실리콘(SiO2)으로 이루어지는 제2 절연 재료층(19)을 CVD법에 의해 형성한다. 이 때, 실시예 2에 있어서는 고밀도 플라즈마 CVD법(HDP-CVD법)에 의해 제2 절연 재료층(19)을 형성한다.
통상의 등각의, 즉 등방적인 퇴적 상태를 얻을 수 있는 CVD법에 의해 제2 절연 재료층(19)을 형성한 경우, 인접하는 제2 트랜지스터를 구성하는 게이트 전극(14A) 사이를 절연 재료층으로 확실하게 메우지 않는 경우가 있다. 또는, 통상 폭이 넓은 게이트 전극간보다도 폭이 좁은 게이트간에 퇴적되는 제2 절연 재료층(19)이 두께가 두꺼워지는 경향에 있기 때문에, 제2 절연 재료층(19)의 평탄화 처리가 곤란해지는 경우가 있다.
한편, 고밀도 플라즈마 CVD법을 채용함으로써, 제2 절연 재료층(19)의 수평 방향의 스퍼터링 에칭 속도가 수평 방향의 퇴적 속도보다도 빨라진다. 즉, 제2 절연 재료층(19)은 수평 방향에는 층이 퇴적되지 않고 후퇴된다. 이로써, 게이트 전극 간의 거리의 광협에 그다지 의존하지 않고, 확실하게, 또한 두께가 균일한 제2 절연 재료층(19)을 형성할 수 있다. 고밀도 플라즈마 CVD법에 있어서의 플라즈마의 생성 방법으로서, 예를 들면, ECR법, ICP법, 헬리콘(helicon)법을 들 수 있다. 고밀도 플라즈마 CVD법에 있어서는, 반도체 기판(10)에 바이어스를 가하는 것이 바람직하다.
제2 절연 재료층(19)을 형성한 후, 예를 들면, CMP법에 의해 제2 절연 재료층(19)을 평탄화하고, 이어서, 불소를 사용하여 등방적인 에칭을 행하고, 게이트 전극(14A, 14B)의 정상면의 제1 절연 재료층(18)을 노출시킨다. 이 상태를 도 17 (A) 및 17 (B)에 나타낸다. 상기 공정을 제외하고, 실시예 2의 반도체 장치의 제조 방법에 있어서의 다른 공정은 실시예 1과 동일하게 할 수 있기 때문에, 상세한 설명은 생략한다.
(실시예 3)
실시예 3은 본 발명의 제1 및 제2 양태에 관한 반도체 장치, 및 본 발명의 제2 양태 및 제3 양태에 관한 반도체 장치의 제조 방법에 관한 것이다.
실시예 3의 반도체 장치의 요부의 모식적인 일부 단면도를 도 28 (A) 및 28 (B)에 나타낸다. 상기 반도체 장치는 반도체 기판(10)의 제1 영역(논리 회로의 영역)에 형성된 복수의 제1 트랜지스터, 및 반도체 기판(10)의 제2 영역(DRAM의 영 역)에 형성된 복수의 제2 트랜지스터로 구성되어 있다. 그리고, 제1 트랜지스터로 논리 회로가 구성되고, 제2 트랜지스터로 다이나믹·랜덤·액세스·메모리(DRAM)가 구성되어 있다.
제1 트랜지스터는 도 28 (B)에 나타낸 바와 같이, 게이트 전극(114B), 채널 형성 영역(17B), 및 소스/드레인 영역(16B)으로 이루어지고, 제1 트랜지스터를 구성하는 게이트 전극(114B)은 불순물을 함유한 폴리실리콘층(113A') 및 그 위에 형성된 실리사이드층(30B2)으로 이루어지고, 제1 트랜지스터를 구성하는 소스/드레인 영역(16B)의 표면 영역에는 실리사리드층(30B1)이 형성되어 있다. 한편, 제2 트랜지스터는 게이트 전극(114A), 채널 형성 영역(17A), 및 소스/드레인 영역(16A)으로이루어지고, 제2 트랜지스터를 구성하는 게이트 전극(114A)은 불순물을 함유한 폴리실리콘층(113A'), 및 그 위에 형성된 실리사이드층(30A)으로 이루어지고, 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)에는 실리사이드층이 형성되어 있지 않다.
또는, 제1 트랜지스터는 도전 재료로 이루어지는 게이트 전극(114B), 제1 절연 재료로 이루어지고, 게이트 전극(114B)의 측벽의 최소한 일부분(구체적으로는, 실시예 3에 있어서는, 게이트 전극(114B)을 구성하는 폴리실리콘층(113A')의 측벽 아래쪽 부분)을 피복하는 제1 절연 재료층(절연 재료층에 상당함)(118B), 및 제2 절연 재료로 이루어지고, 게이트 전극(114B)의 정상면 및 제1 절연 재료층(118B)의 정상부를 피복하는 (제1) 캡층(31B)을 갖는다. 한편, 제2 트랜지스터는 도전 재료 로 이루어지는 게이트 전극(114A), 제1 절연 재료로 이루어지고, 게이트 전극(114A)의 측벽의 최송한 일부분(구체적으로는, 실시예 3에 있어서는, 게이트 전극(114A)을 구성하는 폴리실리콘층(113A')의 측벽 아래쪽 부분)을 피복하는 제1 절연 재료층(절연 재료층에 상당함)(118A), 및 제2 절연 재료로 이루어지고, 게이트 전극(114A)의 정상면 및 제1 절연 재료층(118A)의 정상부를 피복하는 (제2) 캡층(31A)을 갖는다. 실시예 3에 있어서는, 제1 절연 재료를 산화실리콘(SiO2)으로 하고, 제2 절연 재료를 질화실리콘(SiN)으로 하였다. 또, 각 게이트 전극(114A, 114B)은 불순물을 함유한 폴리실리콘층(113A'), 및 그 위에 형성된 실리사이드층(30A, 30B2)으로 이루어진다.
이하, 반도체 기판 등의 모식적인 일부 단면도인 도 18 (A)∼도 31, 요부를 나타낸 도 32 (A)∼도 34 (B)를 참조하여, 실시예 3의 반도체 장치의 제조 방법을 설명하겠고, 도 18 (A)∼도 31 (B)에 있어서의 (A)는 DRAM의 영역에 관한 도면이며, 도 18 (A)∼도 31 (B)에 있어서의 (B)는 논리 회로의 영역에 관한 도면이다. 그리고, 도 32 (A)∼도 34 (B)에는 DRAM의 영역의 일부분, 논리 회로의 일부분, 및 게이트 전극의 접속 영역의 일부분의 모식적인 일부 단면도를 나타낸다.
[공정-300]
먼저, 실시예 1의 [공정-100]과 동일하게 하여, p형 실리콘 반도체 기판으로 이루어지는 반도체 기판(10)의 소정의 영역에 소자 분리 영역(11), 각종 웰을 형성한 후, 반도체 기판(10)의 표면에, 열 산화법에 의해 게이트 절연막(12A, 12B)을 형성한다. 논리 회로를 형성할 반도체 기판(10)의 영역에 있어서의 게이트 절연막(30B)의 두께와 DRAM을 형성할 반도체 기판(10)의 영역에 있어서의 게이트 절연막(30A)의 두께는 동일해도 되고, 전자의 두께를 후자의 두께보다도 얇게 해도 된다.
[공정-310]
이어서, 전체면에 CVD법에 의해, 불순물을 함유하고 있지 않은 두께 0.15㎛의 폴리실리콘층(113A)을 형성하고, 또한, 그 위헤 SiN으로 이루어지는 두께 약 0.1㎛의 오프셋막(113B)을 형성한다(도 18 (A) 및 18 (B) 참조).
이어서, 리소그래피 기술 및 드라이 에칭 기술에 따라, 오프셋막(113B) 및 폴리실리콘층(113A)을 패터닝함으로써, 저1 트랜지스터를 구성하는 게이트 전극(114B), 및 제2 트랜지스터를 구성하는 게이트 전극(114A)을 형성한다. 이리하여, 폴리실리콘층(113A) 및 오프셋막(113B)의 2층 구성의 게이트 전극(114A, 114B)을 형성할 수 있다. 그리고, 게이트 전극(114A, 114B)의 형성 후, 게이트 전극(114A, 114B)을 형성하는 폴리실리콘층(113A)의 측벽을 산화하고, 게이트 전극(114A, 114B)의 측벽에 산화실리콘막을 형성해도 된다.
에칭할 폴리실리콘층(113A)에는 불순물이 함유되어 있지 않기 때문에, 앞서 [④ 오프셋막]에서 설명한, n형 불순물을 함유한 폴리실리콘층과 p형 불순물을 함유한 폴리실리콘층의 에칭 비율이 상이한 것에 기인한 문제의 발생을 회피할 수 있다.
[공정-320]
그 후, 실시예 1의 [공정-100]과 동일하게 하여, 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)을 반도체 기판(10)에 형성한다. 제2 트랜지스터를 구성하는 한 쌍의 소스/드레인 영역(16A) 사이에는 채널 형성 영역(17A)이 형성된다. 동시에, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에, LDD 구조를 형성하기 위한 저농도의 불순물 함유 영역 또는 확장 영역(15B)을 형성한다. 이리하여 얻어진 구조를 도 19 (A) 및 19 (B)에 나타낸다. 그 후, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에, LDD 구조를 형성하기 위한 저농도의 불순물 함유 영역 또는 확장 영역(15B)을 형성한다. 그리고, 이온 주입의 완료 후, 증속 확산을 억제하기 위해, 열 처리를 행하는 것이 바람직하다.
[공정-330]
이어서, 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)을 제1 절연 재료층(118)으로 피복하고, 또한 제1 트랜지스터를 구성하는 소스/드레인 영역(16B)을 형성할 반도체 기판(10)의 영역을 노출시킨다. 구체적으로는, 두께 약 50nm의 산화실리콘(SiO2)으로 이루어지는 제1 절연 재료층(118)을 CVD법에 의해 전체면에 형성한다(도 20 (A) 및 20 (B) 참조). 그 후, DRAM을 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층으로 피복하고, 논리 회로를 형성할 반도체 기판(10)의 영역에 있어서의 제1 절연 재료층(118)을 예를 들면, 평행 평판형 에칭 장치를 사용하고, CF4나 CHF3라는 에칭 가스를 사용하여 에칭한 후, 마스크층 을 제거한다(도 21 (A) 및 21 (B) 참조). 이로써, 제2 트랜지스터를 구성하는 소스/드레인 영역(16A)은 제1 절연 재료층(118)으로 피복되고, 또한 제1 트랜지스터를 구성하는 게이트 전극(114B)의 측벽은 제1 절연 재료층(118B)으로 피복되고, 제1 트랜지스터를 구성하는 소스/드레인 영역(16B)을 형성할 반도체 기판(10)의 영역을 노출시킨다(도 21 (A) 및 21 (B) 참조). 제1 트랜지스터 및 제2 트랜지스터를 구성하는 게이트 전극(114B, 114A)의 측벽은 제1 절연 재료층으로 이루어지는 제1 절연 재료층(118B, 118A)으로 피복되어 있다. 또, 게이트 전극의 접속 영역에 있어서의 게이트 전극의 측벽은 제1 절연 재료층(118C)으로 피복되어 있다.
[공정-340]
그 후, 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판(10)의 영역에 소스/드레인 영역(16B)을 형성한다. 구체적으로는, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역, 및 DRAM을 구성하는 n채널형 제2 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층으로 덮고, 노출된 반도체 기판(10)의 영역에 n형 불순물을 이온 주입한 후, 마스크층을 제거한다. 이로써, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에 소스/드레인 영역(16B)을 형성할 수 있다.
이어서, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역, 및 DRAM을 구성하는 n채널형 제2 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층으로 덮고, 노출된 반도체 기판(10)의 영역에 p형 불순물을 이온 주입한 후, 마스크층을 제거한다. 이로써, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역에 소스/드레인 영역(16B)을 형성할 수 있다.
이온 주입 후, 도입된 불순물을 활성화하기 위해, RTP법에 의해 열 처리를 행한다.
[공정-350]
그 후, 제1 트랜지스터를 구성하는 소스/드레인 영역(16B)에 실리사이드층(30B1)을 형성한다(도 23 (A) 및 도 32 (A) 참조). 구체적으로는, 예를 들면 코발트(Co)로 이루어지는 금속층을 스퍼터링법에 의해 전체면에 형성한 후, N2 100% 분위기 또는 N2/Ar 분위기 (대기압) 내에서, 550℃, 30초의 조건의 RTA법에 따라 열 처리를 행한다. 이로써, Co 원자와 반도체 기판(10)을 구성하는 Si 원자가 반응하여 코발트 실리콘층이 형성된다. 제1 절연 재료층(118, 118A, 118B, 118C) 상이나 소자 분리 영역(11) 상, 오프셋막(113B) 상의 금속층은 반응하지 않고 그대로 남는다. 이어서, 유산과 과산화수소수와 순수한 물의 혼합 용액 내에서 반응하지 않은 금속층을 제거하고, 다시 N2 100% 분위기 또는 N2/Ar 분위기(대기압) 내에서, 700℃, 30초의 조건의 RTA법에 따라 열 처리를 행한다. 이로써, 코발트 실리사이드층의 저저항화를 도모할 수 있다.
제2 트랜지스터를 구성하는 소스/드레인 영역(16A)은 제1 절연 재료층(118)으로 덮여 있기 때문에, 상기 소스/드레인 영역(16A)에 실리사이드층이 형성되지 않는다.
[공정-360]
이어서, 인접하는 제1 트랜지스터를 구성하는 게이트 전극(116B) 사이를 제2 절연 재료층(119)으로 메우고, 인접하는 제2 트랜지스터를 구성하는 게이트 전극(116A) 사이를 제2 절연 재료층(119)으로 메우고, 또한 제1 트랜지스터를 구성하는 게이트 전극(116B)의 정상면 및 제2 트랜지스터를 구성하는 게이트 전극(116A)의 정상면을 노출시킨다(도 24 (A) 및 24 (B) 및 도 32 (B) 참조).
구체적으로는, 고밀도 플라즈마 CVD법에 의해, 전체면에 산화실리콘(SiO2)으로 이루어지는 제2 절연 재료층(119)을 형성한다. 제2 절연 재료층(119)의 두께는 인접하는 제1 트랜지스터를 구성하는 게이트 전극(114) 사이, 및 인접하는 제2 트랜지스터를 구성하는 게이트 전극(114A) 사이를 확실하게 메우는 두께, 예를 들면 0.3㎛로 한다. 이어서, CMP법 등에 의해 제2 절연 재료층(119)의 평탄화 처리를 행하고, 인접하는 게이트 전극(114A) 사이, 및 인접하는 게이트 전극(114B) 사이를 제2 절연 재료층(119)으로 메우고, 또한 오프셋막(113B)의 정상면을 노출시킨다.
그 후, 가열한 인산을 사용하여 오프셋막(113B)을 등방적으로 에칭함으로써, 오프셋막(113B)을 제거한다.
이어서, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크로 덮고, 노출된 반도체 기판(10)의 영역에 n형 불순물을 이온 주입한 후, 마스크층을 제거한다. 이로써, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 구성하는 게이트 전극(114B), 및 DRAM을 구성하는 n채널형 제2 트랜지스터를 구성하는 게이트 전극(114A)에 n형 불순물이 도입된다. 도면에 있어서, 불순물이 도입된 폴리실리콘층을 참조 번호 113A'로 나타낸다. 이리하여 얻어진 구조를 도 25 (A) 및 25 (B) 및 도 33 (A)에 나타낸다.
이어서, 논리 회로를 구성하는 n채널형 제1 트랜지스터를 형성할 반도체 기판(10)의 영역, 및 DRAM을 구성하는 n채널형 제2 트랜지스터를 형성할 반도체 기판(10)의 영역을 레지스트 재료로 이루어지는 마스크층으로 덮고, 노출된 반도체 기판(10)의 영역에 p형 불순물을 이온 주입한 후, 마스크층을 제거한다. 이로써, 논리 회로를 구성하는 p채널형 제1 트랜지스터를 구성하는 게이트 전극(114B)에 p형 불순물이 도입된다.
이온 주입 후, 도입된 불순물을 활성화하기 위해, RTP법에 의해 열 처리를 행한다.
그 후, 등방성 에칭에 의해, 제1 절연 재료층(118)의 상부를 제거한다(도 26 (A) 및 26 (B) 및 도 33 (B) 참조). 즉, 제1 트랜지스터를 구성하는 게이트 전극(114B)의 측벽의 제1 절연 재료층(118B)의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극(114A)의 측벽의 제1 절연 재료층(118A)의 상부를 제거한다. 이 때, 게이트 전극의 접속 영역에 있어서의 게이트 전극의 측벽의 제1 절연 재료층(118C)의 상부도 제거된다.
그리고, 게이트 전극으로의 이온 주입과 제1 절연 재료층(118)의 상부의 제 거 순서를 역으로 해도 된다. 즉, 오프셋막을 제거하고, 이어서, 제1 트랜지스터를 구성하는 게이트 전극(114B)의 측벽의 제1 절연 재료층(118B)의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극(114A)의 측벽의 제1 절연 재료층(118A)의 상부를 제거한 후, 노출된 게이트 전극(114A, 114B)을 구성하는 폴리실리콘층(113A')에 이온 주입을 행해도 된다. 또는, 제1 트랜지스터를 구성하는 게이트 전극(114B)의 측벽의 제1 절연 재료층(118B)의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극(114A)의 측벽의 제1 절연 재료층(118A)의 상부를 제거하고, 이어서, 오프셋막을 제거한 후, 노출된 게이트 전극(114A, 114B)을 구성하는 폴리실리콘층(113A')에 이온 주입을 행해도 된다.
그리고, 제1 트랜지스터를 구성하는 게이트 전극(114B)의 정상면(즉, 폴리실리콘층(113A')의 정상면) 및 제2 트랜지스터를 구성하는 게이트 전극(114A)의 정상면(즉, 폴리실리콘층(113A')의 정상면)에 실리사이드층(30A, 30B2)을 형성한다(도 27 (A) 및 27 (B) 및 도 34 (A) 참조). 구체적으로는, 실시예 1의 [공정-150]과 동일한 처리를 행하면 된다. 그리고, 게이트 전극(114A, 114B)의 노출된 측벽에는 스퍼터링법에 의해 금속층이 퇴적되지 않기 때문에, 게이트 전극(114A, 114B)의 노출된 측벽에는 실리사이드층이 형성되지 않는다. 이 때, 게이트 전극의 접속 영역에 있어서의 게이트 전극의 정상면(즉, 폴리실리콘층(113A')의 정상면)에도 실리사이드층(30C)이 형성된다.
그 후, 전체면에 예를 들면, 질화실리콘막을 플라즈마 CVD법 또는 LP-CVD법 에 따라 전체면에 퇴적시키고, 상기 질화실리콘막을 에칭 백함으로써, 제1 트랜지스터를 구성하는 게이트 전극(114B)에 형성된 실리사이드층(30B2) 상, 및 제1 트랜지스터를 구성하는 게이트 전극(114B)의 측벽의 제1 절연 재료층(118B)의 정상부 상에 제1 캡층(31B)을 형성한다. 동시에, 제2 트랜지스터를 구성하는 게이트 전극(114A)에 형성된 실리사이드층(30A) 상, 및 제2 트랜지스터를 구성하는 게이트 전극(114A)의 측벽의 제1 절연 재료층(118A)의 정상부 상에 제2 캡층(31A)을 형성한다(도 28 (A) 및 28 (B) 및 도 34 (B) 참조).
그리고, 예를 들면, 게이트 전극이나 그 연장부 또는 워드선에 있어서, 오프셋막(113B)의 제거, 이온 주입, 제1 절연 재료층(118C)의 상부의 제거를 행하고, 폴리실리콘층(113A') 상에 실리사이드층(30C)을 형성한 후, 캡층(31C)을 형성하면, 게이트 전극이나 그 연장부 또는 워드선이 폭넓은 경우, 실리사이드층(30C)의 다른 부분은 누출된 상태로 된다(도 34 (B) 참조). 따라서, 리소그래피 기술이나 에칭 기술을 적용하지 않고, 게이트 전극이나 그 연장부 또는 워드선에 대하여 콘택트 플러그를 형성하는 것이 가능해진다.
[공정-370]
그 후, 실시예 1의 [공정-160]의 산화실리콘(SiO2)으로 이루어지는 층간 절연층(41)의 형성 이후와 동일한 공정을 거침으로써, 콘택트 플러그(45)(비트선용 콘택트 플러그 및 노드용 콘택트 플러그)를 완성시키고(도 29 (A) 및 29 (B) 참조), 또한 [공정-170]과 동일한 공정을 거침으로써, 도 30 및 도 31에 나타낸 구 조를 얻을 수 있다. 그리고, 전체면에 제1 층간 절연층(41)을 형성하고, 제1 층간 절연층(41) 및 제2 절연 재료층(119), 제1 절연 재료층(118)을 관통하고, 소스/드레인 영역(16B)에 달하는 개구부(44)를 형성한 후, 개구부(44)를 도전 재료에 의해 메우고, 이로써, 콘택트 플러그(45)를 형성하지만, 제1 층간 절연층(41) 및 제2 절연 재료층(119), 제1 절연 재료층(118)을 선택적으로 에칭함으로써 개구부(44)를 형성할 때, 캡층(31A) 아래의 제1 절연 재료층(118A)은 캡층(31A)에 의해 보호되어, 에칭되지 않는다. 또, 소스/드레인 영역(16A)에 달하는 개구부를 형성한 후, 개구부를 도전 재료에 의해 메우고, 이로써, 콘택트 플러그(54)를 형성하지만, 제1 층간 절연층(41) 및 제2 절연 재료층(119), 제1 절연 재료층(118)을 선택적으로 에칭함으로써 개구부를 형성할 때, 캡층(31B) 아래의 제1 절연 재료층(118B)은 캡층(31B)에 의해 보호되어, 에칭되지 않는다.
도 35 (A) 및 35 (B) 및 도 36 (A) 및 36 (B)에 DRAM의 영역의 일부분, 논리 회로의 일부분, 및 게이트 전극의 접속 영역의 일부분을 도시하는 바와 같이, [공정-360]을 다음과 같이 변형할 수도 있다. 즉, 오프셋막(113B)을 제거한 후, 노출된 게이트 전극(114A, 114B)을 구성하는 폴리실리콘(113A)에, 소스/드레인 영역에 도입된 불순물과 동일한 도전형의 불순물을 도입한다. 이어서, 노출된 게이트 전극(114A, 114B)을 구성하는 폴리실리콘층(113A')의 정상면에 실리사이드층(30A, 30B2)을 형성한 후(도 35 (A) 참조), 제1 트랜지스터를 구성하는 게이트 전극(114B)의 측벽의 제1 절연 재료층(118A)의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극(114A)의 측벽의 제1 절연 재료층(118A)의 상부를 제거한다(도 35 (B) 참조). 그리고, 제1 트랜지스터를 구성하는 게이트 전극(114B)에 형성된 실리사이드층(30B2) 상, 및 제1 트랜지스터를 구성하는 게이트 전극(114B)의 측벽의 제1 절연 재료층(118B)의 정상부 상에 제1 캡층(31B)을 형성한다. 동시에, 제2 트랜지스터를 구성하는 게이트 전극(114A)에 형성된 실리사이드층(30A) 상, 및 제2 트랜지스터를 구성하는 게이트 전극(114A)의 측벽의 제1 절연 재료층(118A)의 정상부 상에 제2 캡층(31A)을 형성한다(도 36 참조).
또, 실시예 3에 있어서는 캡층(31A, 31B)이 게이트 전극(114A, 114B)으로부터 확장되고, 캡층(31A, 31B)의 단부가 게이트 전극(114A, 114B)을 구성하는 캡층(31A, 31B)의 측벽의 전부를 덮고, 또한 폴리실리콘층(113A')의 측벽의 상부를 덮고, 제1 절연 재료층(118A, 118B)이 게이트 전극(114A, 114B)의 측벽의 아래쪽 부분을 덮고 있는 구조로 하였으나(도 37 (A)의 확대도를 참조), 캡층(31A, 31B)의 단부 하면이 폴리실리콘층(113A')의 정면부와 대략 일치하는 구조로 해도 되고(도 37 (B)의 확대도를 참조), 캡층(31A, 31B)의 단부 하면이 실리사이드층(30A, 30B2)의 정상면과 대략 일치하는 구조로 해도 된다(도 38의 확대도를 참조). 상기와 같은 구조는 제1 트랜지스터를 구성하는 게이트 전극(114B)의 측벽의 제1 절연 재료층(118B)의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극(114A)의 측벽의 제1 절연 재료층(118A)의 상부를 제거하는 양을 제어함으로써, 얻을 수 있다.
이상, 본 발명을 발명의 실시예에 따라 설명하였으나, 본 발명은 이들에 한 정되는 것은 아니다. 발명의 실시예로 설명한 반도체 장치의 구조, 반도체 장치의 제조에 있어서 사용한 재료, 가공 조건 등은 예시이며, 적절하게 변경할 수 있다.
DRAM을 구성하는 축전기로서는 그 외, MIM 구조를 적용할 수도 있다. 본 발명의 반도체 장치의 제조 방법에 있어서는, MIM 구조를 갖는 축전기의 형성 전에, 소결 처리나 논리 회로를 구성하는 제1 트랜지스터의 소스/드레인 영역에 콘택트 플러그를 형성하거나, 소결 처리를 행하기 때문에, MIM 구조를 갖는 축전기의 특성이 열화될 우려가 없다.
본 발명의 제1 양태에 관한 반도체 장치에 있어서는, 제2 트랜지스터를 구성하는 소스/드레인 영역에 실리사이드층이 형성되어 있지 않기 때문에, DRAM 메모리 셀 특성의 열화라는 문제의 발생을 회피할 수 있다.
또, 본 발명의 제2 양태에 관한 반도체 장치 또는 본 발명의 제3 양태에 관한 반도체 장치의 제조 방법에 있어서는, 캡층을 얇게 할 수 있고, 게이트 전극에 기인한 단차가 커지고, 후의 공정에서 손실이 생긴다는 문제의 발생을 방지할 수 있다. 또, 제1 절연 재료의 비유전율을 제2 절연 재료의 비유전율보다도 낮게 하면, 프린지 용량이 증가하는 것을 억제할 수 있고, 특히 논리 회로를 구성하는 트랜지스터의 고속 동작 특성에 대한 영향을 최소한으로 할 수 있다.
본 발명의 제1 양태 또는 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이가 절연 재료층으로 메워져 있기 때문에, 제2 트랜지스터의 소스/드레인 영역에 실리사이드층이 형성되 지 않고, DRAM 메모리 셀 특성의 열화라는 문제의 발생을 회피할 수 있다. 또, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이가 절연 재료층으로 미리 메워져 있기 때문에, DRAM을 구성하는 제2 트랜지스터의 소스/드레인 영역에 콘택트 플러그를 SAC 기술에 따라 용이하고 확실하게 형성할 수 있다.
또, 본 발명의 제1 양태 또는 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 제2 트랜지스터를 구성하는 소스/드레인 영역이 절연 재료층 또는 제1 절연 재료층으로 피복된 상태로 제1 트랜지스터를 형성할 반도체 기판의 영역을 노출시키기 때문에, 이 때, 제2 트랜지스터를 형성할 반도체 기판의 영역이 에칭에 의해 파이거나, 에칭 손상(이른바, 반도체 기판에 있어서의 아산화물의 생성이나 탄소의 침투)이 생기지 않고, 제2 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
본 발명의 제2 양태에 관한 반도체 장치의 제조 방치에 있어서는, 제1 트랜지스터를 구성하는 소스/드레인 영역에 실리사이드층을 형성하는 공정과, 제1 트랜지스터를 구성하는 게이트 전극의 정상면 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면에 실리사이드층을 형성하는 공정이 별도의 공정이다. 그러므로, 소스/드레인 영역의 표면 영역에 형성할 실리사이드층의 두께와 게이트 전극의 정상면에 형성할 실리사이드층의 두께를 상이하게 할 수 있다. 통상, 소스/드레인 영역에 형성할 실리사이드층의 두께를 게이트 전극의 정상면에 형성할 실리사이드층의 두께보다도 얇게 하는 것이 바람직하다. 따라서, 본 발명의 제2 양태에 관한 반도체 장치의 제조 방법에 있어서는, 반도체 장치의 높은 설계 자유도를 얻을 수 있다.
실리사이드층의 형성 후, 700℃를 넘는 열 처리 공정에 있어서 실리사이드층에 응집이 발생하고, 실리사이드층의 저항이 상승된다는 문제가 있다. 또, 논리 회로를 구성하는 트랜지스터에 이중 게이트 기술을 적용하는 경우, p채널형 MOSFET의 게이트 전극을 구성하는 폴리실리콘층에 함유되어 있는 p형 불순물인 붕소는 용광로 장치를 사용한 700℃를 넘는 열 처리 공정에 의해, 게이트 절연막을 통하여 반도체 기판으로 용이하게 관통된다. 그 결과, p채널형 MOSFET의 스레스홀드 전압 Vth의 변동이나, 게이트 절연막의 특성 열화를 일으킨다는 문제가 있다. 또, n채널형 MOSFET의 게이트 전극을 구성하는 폴리실리콘층에 함유되어 있는 n형 불순물과 p채널형 MOSFET의 게이트 전극을 구성하는 폴리실리콘층에 함유되어 있는 p형 불순물 사이에, 상호 확산이 발생한다. 따라서, 실리사이드층 및 게이트 전극을 형성한 후에는, 용광로 장치를 사용한 700℃를 넘는 열 처리를 행하는 것은 바람직하지 않다. 본 발명의 반도체 장치의 제조 방법에 있어서는 실리사이드층의 형성 후, 용광로 장치를 사용한 700℃를 넘는 열 처리의 실행을 피할 수 있어, 이들의 문제의 발생을 피할 수 있다.
이상의 결과로서, 살리사이드 기술 및 이중 게이트 기술을 포함하는 고속 논리 회로 제조 공정과 범용의 DRAM 제조 공정 사이의 양호한 정합성을 달성할 수 있다. 즉, 표준적인 논리 회로 공정에 부가적인 DRAM 공정을 첨가함으로써, 논리 회로와 DRAM이 함께 장치된 반도체 장치를 용이하게 얻을 수 있다. 또, 향후 유통이 기대되는 IP의 라이브러리로서, DRAM 메모리 셀을 준비하는 것이 가능해진다. 나아가, 실리사이드층을 형성할 수 없는 반도체 기판의 영역을 용이하게 얻을 수 있기 때문에, 정전 파괴 강도가 높은 입출력 회로의 보호 소자나 고저항 소자를 동시에 형성할 수 있다.

Claims (37)

  1. 반도체 기판의 제1 영역에 형성된 복수의 제1 트랜지스터, 및 반도체 기판의 제2 영역에 형성된 복수의 제2 트랜지스터로 구성된 반도체 장치로서,
    제1 및 제2 트랜지스터의 각각은 게이트 전극, 채널 형성 영역, 및 소스/드레인 영역으로 이루어지고,
    제1 및 제2 트랜지스터를 구성하는 게이트 전극은 불순물을 함유한 폴리실리콘층, 및 그 위에 형성된 실리사이드층으로 이루어지고,
    제1 트랜지스터를 구성하는 소스/드레인 영역에는 실리사이드층이 형성되어 있고,
    제2 트랜지스터를 구성하는 소스/드레인 영역에는 실리사이드층이 형성되어 있지 않은 반도체 장치.
  2. 제1항에 있어서,
    제1 트랜지스터로 논리 회로가 구성되고, 제2 트랜지스터로 다이나믹·랜덤·액세스·메모리가 구성되어 있는 반도체 장치.
  3. 제1항에 있어서,
    제1 및 제2 트랜지스터는 제1 절연 재료로 이루어지고, 게이트 전극의 측벽의 최소한 일부분을 피복하는 절연 재료층, 및
    제2 절연 재료로 이루어지고, 게이트 전극의 정상면 및 절연 재료층의 정상부를 피복하는 캡층
    을 추가로 구비하고 있는 반도체 장치.
  4. 제3항에 있어서,
    제1의 절연 재료의 비유전율(比誘電率)은 제2 절연 재료의 비유전율보다도 낮은 반도체 장치.
  5. 제4항에 있어서,
    제1 절연 재료는 산화실리콘이며, 제2 절연 재료는 질화실리콘인 반도체 장치.
  6. (a) 도전 재료로 이루어지는 게이트 전극,
    (b) 제1 절연 재료로 이루어지고, 게이트 전극의 측벽의 최소한 일부분을 피복하는 절연 재료층, 및
    (c) 제2 절연 재료로 이루어지고, 게이트 전극의 정상면 및 절연 재료층의 정상부를 피복하는 캡층
    을 가지는 반도체 장치.
  7. 제6항에 있어서,
    제1의 절연 재료의 비유전율은 제2 절연 재료의 비유전율보다도 낮은 반도체 장치.
  8. 제7항에 있어서,
    제1 절연 재료는 산화실리콘이며, 제2 절연 재료는 질화실리콘인 반도체 장치.
  9. 제6항에 있어서,
    게이트 전극은 불순물을 함유한 폴리실리콘층, 및 그 위에 형성된 실리사이드층으로 이루어지는 반도체 장치.
  10. 반도체 기판의 제1 영역에 형성된 복수의 제1 트랜지스터, 및 반도체 기판의 제2 영역에 형성된 복수의 제2 트랜지스터로 구성된 반도체 장치의 제조 방법으로서,
    (A) 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위해, 반도체 기판 표면에 게이트 절연막을 형성한 후, 폴리실리콘으로 이루어지는 게이트 전극을 형성하고, 이어서, 제2 트랜지스터를 구성하는 소스/드레인 영역을 반도체 기판에 형성하는 공정과,
    (B) 인접하는 제2 트랜지스터를 구성하는 전극 사이를 절연 재료층으로 메우고, 또한 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영 역, 제1 트랜지스터를 구성하는 게이트 전극의 정상면, 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면을 노출시키는 공정과,
    (C) 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역에 소스/드레인 영역을 형성하는 공정과,
    (D) 제1 트랜지스터를 구성하는 소스/드레인 영역에 실리사이드층을 형성하고, 또한 제1 트랜지스터를 구성하는 게이트 전극의 정상면 및 제2 트랜지스터를 구성하는 전극의 정상면에 실리사이드층을 형성하고, 이로써, 폴리실리콘층, 및 그 위에 형성된 실리사이드층으로 이루어지는 게이트 전극을 얻는 공정을 구비하고 있는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    제1 트랜지스터로 논리 회로가 구성되고, 제2 트랜지스터로 다이나믹·랜덤·액세스·메모리가 구성되어 있는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    절연 재료층은 제1 절연 재료층 및 제2 절연 재료층으로 이루어지고,
    상기 공정 (B)는 전체면에 제1 절연 재료층을 형성한 후, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이를 제2 절연 재료층으로 메우도록 상기 제1 절연 재료층 상에 제2 절연 재료층을 형성하고, 이어서, 제1 트랜지스터를 형성할 영역 상의 제1 절연 재료층, 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면 상 의 제1 절연 재료층을 제거하는 공정으로 이루어지는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 공정 (B)는 전체면에 제1 절연 재료층을 형성한 후, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이를 제2 절연 재료층으로 메우도록 상기 제1 절연 재료층 상에 제2 절연 재료층을 형성하고, 이어서, 전체면에 제3 절연 재료층을 형성하고, 제2 트랜지스터를 구성하는 게이트 전극의 정상면 상의 제3 절연 재료층 및 제1 절연 재료층을 제거하고, 제1 트랜지스터를 형성할 영역 상의 제3 절연 재료층, 및 제1 절연 재료층을 선택적으로 제거함으로써, 제1 트랜지스터를 구성하는 게이트 전극의 측벽에 제3 절연 재료층 및 제1 절연 재료층으로 이루어지는 게이트 사이드월(sidewall)을 남기는 공정으로 이루어지는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 공정 (C)에 있어서, 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역에 소스/드레인 영역을 형성할 때, 상기 소스/드레인 영역에 도입하는 불순물과 동일한 불순물을 제1 트랜지스터를 구성하는 게이트 전극에 도입하고, 제2 트랜지스터를 구성하는 소스/드레인 영역에 도입된 불순물과 동일한 도전형 불순물을 제2 트랜지스터를 구성하는 게이트 전극에 도입하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    제1 절연 재료층은 질화실리콘으로 이루어지고, 제2 절연 재료층은 산화실리콘으로 이루어지는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 공정 (D) 후,
    (E) 전체면에 에칭 스톱층, 층간 절연층을 순차 형성하고, 상기 층간 절연측, 에칭 스톱층 및 절연 재료층을 관통하고, 제2 트랜지스터를 구성하는 소스/드레인 영역에 달하는 개구부를 형성한 후, 상기 개구부를 도전 재료에 의해 메우고, 이로써, 콘택트 플러그를 형성하는 공정을 추가로 구비하는 반도체 장치의 제조 방법.
  17. 반도체 기판의 제1 영역에 형성된 복수의 제1 트랜지스터, 및 반도체 기판의 제2 영역에 형성된 복수의 제2 트랜지스터로 구성된 반도체 장치의 제조 방법으로서,
    (A) 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위해, 반도체 기판 표면에 게이트 절연막을 형성한 후, 폴리실리콘으로 이루어지는 게이트 전극을 형성하고, 이어서, 제2 트랜지스터를 구성하는 소스/드레인 영역을 반도체 기판에 형성하는 공정과,
    (B) 인접하는 제2 트랜지스터를 구성하는 소스/드레인 영역을 제1 절연 재료 층으로 피복하고, 또한 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역을 노출시키는 공정과,
    (C) 제1 트랜지스터를 구성하는 소스/드레인 영역을 형성할 반도체 기판의 영역에 소스/드레인 영역을 형성한 후, 상기 소스/드레인 영역에 실리사이드층을 형성하는 공정과,
    (D) 인접하는 제1 트랜지스터를 구성하는 게이트 전극 사이를 제2 절연 재료층으로 메우고, 인접하는 제2 트랜지스터를 구성하는 게이트 전극 사이를 제2 절연 재료층으로 메우고, 또한 제1 트랜지스터를 구성하는 게이트 전극의 정상면 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면을 노출시키는 공정과,
    (E) 제1 트랜지스터를 구성하는 게이트 전극의 정상면 및 제2 트랜지스터를 구성하는 게이트 전극의 정상면에 실리사이드층을 형성하고, 이로써, 폴리실리콘층, 및 그 위에 형성된 실리사이드층으로 이루어지는 게이트 전극을 얻는 공정
    을 구비하고 있는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    제1 트랜지스터로 논리 회로가 구성되고, 제2 트랜지스터로 다이나믹·랜덤·액세스·메모리가 구성되는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    제1 및 제2 절연 재료층은 산화실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 공정 (A)는 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위해, 반도체 기판 표면에 게이트 절연막을 형성한 후, 전체면에 불순물을 함유하고 있지 않은 폴리실리콘층, 오프셋막을 순차 형성하고, 이어서, 오프셋막 및 폴리실리콘층을 패터닝하고, 폴리실리콘층 및 오프셋막의 2층 구성의 게이트 전극을 형성하고, 그 후, 제2 트랜지스터를 구성하는 소스/드레인 영역을 반도체 기판에 형성하는 공정으로 이루어지고,
    상기 (B)는 제2 트랜지스터를 구성하는 게이트 전극 및 소스/드레인 영역을 제1 절연 재료층으로 피복하고, 또한 제1 트랜지스터를 구성하는 게이트 전극의 측벽을 제1 절연 재료층으로 피복하고, 제1 트랜지스터를 구성하는 소스/ 드레인 영역을 형성할 반도체 기판의 영역을 노출시키는 공정으로 이루어지고,
    상기 공정 (D)와 공정 (E) 사이에서, 오프셋막 및 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부를 제거하는 공정을 포함하고,
    상기 공정 (E)에 이어, 제1 트랜지스터를 구성하는 게이트 전극에 형성된 실리사이드층 상, 및 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 정상부 상에 제1 캡층을 형성하고, 제2 트랜지스터를 구성하는 게이트 전극에 형성된 실리사이드층 상, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 정상부 상에 제2 캡층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    제1 및 제2 절연 재료층은 산화실리콘으로 이루어지고, 캡층은 질화실리콘으로 이루어지는 반도체 장치의 제조 방법.
  22. 제20항에 있어서,
    상기 공정 (D)와 공정 (E) 사이에서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에, 소스/드레인 영역에 도입된 불순물과 동일한 도전형 불순물을 도입하고, 이어서, 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부를 제거하는 반도체 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 공정 (D)와 공정 (E) 사이에서, 오프셋막, 및 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부를 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에, 소스/드레인 영역에 도입된 불순물과 동일한 도전형 불순물을 도입하는 공정을 포함하는 반도체 장치의 제조 방법.
  24. 제17항에 있어서,
    상기 공정 (A)는 제1 트랜지스터 및 제2 트랜지스터를 형성하기 위해, 반도체 기판 표면에 게이트 절연막을 형성한 후, 전체면에 불순물을 함유하고 있지 않은 폴리실리콘층, 오프셋막을 순차 형성하고, 이어서, 오프셋막 및 폴리실리콘층을 패터닝하고, 폴리실리콘층 및 오프셋막의 2층 구성의 게이트 전극을 형성하고, 그 후, 제2 트랜지스터를 구성하는 소스/드레인 영역을 반도체 기판에 형성하는 공정으로 이루어지고,
    상기 공정 (B)는 제2 트랜지스터를 구성하는 게이트 전극 및 소스/드레인 영역을 제1 절연 재료층으로 피복하고, 또한 제1 트랜지스터를 구성하는 게이트 전극의 측벽을 제1 절연 재료층으로 피복하고, 제1 트랜지스터를 구성하는 소스/ 드레인 영역을 형성할 반도체 기판의 영역을 노출시키는 공정으로 이루어지고,
    상기 공정 (D)와 공정 (E) 사이에서, 오프셋막을 제거하는 공정을 포함하고,
    상기 공정 (E)에 이어, 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 상부를 제거하고, 이어서, 제1 트랜지스터를 구성하는 게이트 전극에 형성된 실리사이드층 상, 및 제1 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 정상부 상에 제1 캡층을 형성하고, 제2 트랜지스터를 구성하는 게이트 전극에 형성된 실리사이드층 상, 및 제2 트랜지스터를 구성하는 게이트 전극의 측벽의 제1 절연 재료층의 정상부 상에 제2 캡층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    제1 및 제2 절연 재료층은 산화실리콘으로 이루어지고, 캡층은 질화실리콘으로 이루어지는 반도체 장치의 제조 방법.
  26. 제24항에 있어서,
    상기 공정 (D)와 공정 (E) 사이에서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에, 소스/드레인 영역에 도입된 불순물과 동일한 도전형 불순물을 도입하는 반도체 장치의 제조 방법.
  27. 제17항에 있어서,
    상기 공정 (E) 후,
    (F) 전체면에 층간 절연층을 형성하고, 상기 층간 절연층 및 제2 및 제1 절연 재료층을 관통하고, 제2 트랜지스터를 구성하는 소스/드레인 영역에 달하는 개구부를 형성한 후, 상기 개구부를 도전 재료에 의해 메우고, 이로써, 콘택트 플러그를 형성하는 공정을 추가로 구비하고 있는 반도체 장치의 제조 방법.
  28. (A) 반도체 기판 표면에 게이트 절연막을 형성하고, 이어서, 전체면에 폴리실리콘층, 오프셋막을 순차 형성한 후, 오프셋막 및 폴리실리콘층을 패터닝하고, 폴리실리콘층 및 오프셋막의 2층 구성의 게이트 전극을 형성하는 공정과,
    (B) 게이트 전극의 측벽을 제1 절연 재료로 이루어지는 제1 절연 재료층으로 피복하고, 또한 반도체 기판에 소스/드레인 영역을 형성하는 공정과,
    (C) 인접하는 게이트 전극 사이를 제2 절연 재료층으로 메우고, 또한 오프셋막의 정상면을 노출시키는 공정과,
    (D) 오프셋막을 제거하고, 동시에 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거하는 공정과,
    (E) 게이트 전극의 정상면 상, 및 게이트 전극의 측벽을 피복한 제1 절연 재료층의 정상부 상에 캡층을 형성하는 공정
    을 구비하고 있는 반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 공정 (D)에 있어서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층의 정상면에 실리사이드층을 형성하고, 이어서, 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 공정 (D)에 있어서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에 불순물을 도입하고, 이어서, 상기 폴리실리콘층의 정상면에 실리사이드층을 형성하고, 그 후, 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거하는 반도체 장치의 제조 방법.
  31. 제28항에 있어서,
    상기 공정 (D)에 있어서, 오프셋막 및 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층의 정상면에 실리사이드층을 형성하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 공정 (D)에 있어서, 오프셋막을 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에 불순물을 도입하고, 이어서, 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거한 후, 상기 폴리실리콘층의 정상면에 실리사이드층을 형성하는 반도체 장치의 제조 방법.
  33. 제31항에 있어서,
    상기 공정 (D)에 있어서, 오프셋막 및 게이트 전극의 측벽을 피복한 제1 절연 재료층의 상부를 제거한 후, 노출된 게이트 전극을 구성하는 폴리실리콘층에 불순물을 도입하고, 이어서, 상기 폴리실리콘의 정상면에 실리사이드층을 형성하는 반도체 장치의 제조 방법.
  34. 제28항에 있어서,
    상기 공정 (E) 후,
    (F) 전체면에 층간 절연층을 형성하고, 상기 층간 절연층 및 제2 절연 재료층을 관통하고, 소스/드레인 영역에 달하는 개구부를 형성한 후, 상기 개구부를 도전 재료에 의해 메우고, 이로써, 콘택트 플러그를 형성하는 공정을 추가로 구비하고 있는 반도체 장치의 제조 방법.
  35. 제34항에 있어서,
    층간 절연층 및 제2 절연 재료층을 선택적으로 에칭함으로써 개구부를 형성할 때, 캡층 아래의 제1 절연 재료층은 캡층에 의해 보호되어 에칭되지 않는 반도체 장치의 제조 방법.
  36. 제28항에 있어서,
    제1 절연 재료의 비유전율은 제2 절연 재료의 비유전율보다도 낮은 반도체 장치의 제조 방법.
  37. 제36항에 있어서,
    제1 절연 재료는 산화실리콘이며, 제2 절연 재료는 질화실리콘인 반도체 장치의 제조 방법.
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