KR100597097B1 - 반도체 소자의 엠아이엠 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 MIM 캐패시터 형성시 상부 금속과 상부 배선을 연결하는 콘택 형성시 발생하는 과도 식각을 방지하는 식각 정지층을 이용한 캐패시터 형성 방법에 관한 것이다.

본 발명의 반도체 소자의 엠아이엠 캐패시터 형성 방법은 소정의 소자가 형성된 기판상에 제1전도체, 제1절연막, 제2전도체 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 및 제2전도체를 식각하여 식각 정지층 및 상부 전극을 형성하는 단계; 상기 제1절연막 및 제1전도체를 식각하여 유전체막, 하부 전극 및 금속 배선을 형성하는 단계; 상기 기판상에 제3절연막을 형성하는 단계; 상기 제3절연막상에 콘택 홀 패턴을 형성하는 단계; 상기 제3절연막을 불화메탄 가스를 포함한 식각 가스로 1차 식각하는 단계; 및 상기 제2절연막을 질소 가스를 포함한 식각 가스로 2차 식각하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.

따라서, 본 발명의 반도체 소자의 엠아이엠 캐패시터 형성 방법은 질화막을 식각 정지층으로 식각을 진행하여 캐패시터의 상부 전극이 과도 식각되는 것을 방지함으로써, MIM 캐패시터 특성의 안정성 및 신뢰성을 확보할 수 있는 효과가 있다.

캐패시터, 식각 정지층, 과도 식각

Description

반도체 소자의 엠아이엠 캐패시터 형성 방법{Method for fabricating MIM capacitor of semiconductor device}

도 1a 내지 도 1f는 종래기술에 의한 MIM 캐패시터 제조 방법의 공정 단면도.

도 2a 내지 도 2f는 본 발명에 의한 MIM 캐패시터 제조 방법의 공정 단면도.

본 발명은 반도체 소자의 엠아이엠 캐패시터 형성 방법에 관한 것으로, 보다 자세하게는 상부 전극 상부의 식각 정지층인 질화막에 선택비가 우수한 식각 조건으로 1차 식각하고, 상기 식각 정지층을 제거하는 2차 식각으로 콘택 홀을 형성하는 MIM 캐패시터 제조 방법에 관한 것이다.

반도체 기억 소자의 집적도가 증가함에 따라 기억정보의 기본 단위인 1비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서 단위 셀당 일정 이상의 충전용량이 필요 하기 때문이다. 따라서 제한된 셀 면적 내에 메모리 캐패시터의 용량을 적정값 이상으로 유지시키기 위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다. 즉, 유전체의 두께 감소, 유전율이 높은 재료의 사용 및 캐패시터의 유효표면적의 증가 등이 고려되어 왔다.

MIM 캐패시터는 기존의 NO(Nitride-Oxide) 및 MIS(Metal-Insulator-Silicon) 캐패시터의 문제점이었던 유전체의 두께 문제를 금속을 하부 전극으로 사용함으로써 해결한 캐패시터이다.

도 1a 내지 도 1f는 종래 기술에 의한 캐패시터 제조 공정의 단면도이다.

먼저, 도 1a는 소정의 구조물이 형성된 기판(1)의 하부 금속층(2a, 2b) 상에 유전체층(3) 및 상부 금속층(4)을 증착하는 단계이다.

다음, 도 1b는 마스크(도시 안 함)를 사용하여 캐패시터가 형성될 영역의 유전체층과 상부 금속층을 동시에 식각하여 MIM 캐패시터(5)를 형성하는 단계이다.

다음, 도 1c는 상기 MIM 캐패시터가 형성된 기판 전면에 층간 절연층(6)을 형성하는 단계이다.

다음, 도 1d는 상기 형성된 MIM 캐패시터의 상부 금속층(4) 및 하부 금속층(2b)을 각각 최상부 금속층과 연결하기 위한 콘택 비아 홀을 형성하기 위해 층간 절연층을 식각하고, 베리어 금속(7)을 증착하는 단계이다.

다음, 도 1e는 비아 홀에 텅스텐(8)을 매립하고 평탄화하여 콘택 비아 홀을 완성하는 단계이다.

다음, 도 1f는 상기 텅스텐 상부에 금속층을 증착하고 패턴하여 최상부 금속 층(9)을 형성하여 MIM 캐패시터를 완성하는 단계이다.

그러나, 상기와 같은 종래의 MIM 캐패시터 제조 방법은 상부 전극에 콘택 홀을 형성할 때 상부 전극이 과도 식각되어 캐패시터 특성의 안정성 및 신뢰성을 해치는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 질화막을 식각 정지층으로 식각을 진행하여 캐패시터의 상부 전극이 과도 식각되는 것을 방지함으로써, MIM 캐패시터 특성의 안정성 및 신뢰성을 확보할 수 있는 MIM 캐패시터 제조 방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 제1전도체, 제1절연막, 제2전도체 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 및 제2전도체를 식각하여 식각 정지층 및 상부 전극을 형성하는 단계; 상기 제1절연막 및 제1전도체를 식각하여 유전체막, 하부 전극 및 금속 배선을 형성하는 단계; 상기 기판상에 제3절연막을 형성하는 단계; 상기 제3절연막상에 콘택 홀 패턴을 형성하는 단계; 상기 제3절연막을 불화메탄 가스를 포함한 식각 가스로 1차 식각하는 단계; 및 상기 제2절연막을 질소 가스를 포함한 식각 가스로 2차 식각하는 단계를 포함하여 이루어진 반도체 소자의 엠아이엠 캐패시터 형성 방법에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 2a 내지 도 2f는 본 발명에 의한 MIM 캐패시터 제조 방법의 공정 단면도이다.

먼저, 도 2a는 소정의 소자가 형성된 기판상에 제1전도체, 제1절연막, 제2전도체 및 제2절연막을 순차적으로 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(21)상에 제1전도체(22), 제1절연막(23), 제2전도체(24) 및 제2절연막(25)을 순차적으로 형성한다. 이때 상기 제1절연막 및 제2절연막은 PECVD(Plasma Enhanced Chemical Vapour Deposition, 이하 PECVD)로 질화막으로 형성한다. 또한 상기 제1전도체 및 제2전도체는 Ti/TiN으로 형성하는 것이 바람직하다. 그리고 이후 식각 공정에 의해서, 상기 제1전도체는 캐패시터의 하부 전극 및 금속 배선을 형성하고, 상기 제1절연막은 캐패시터의 유전막 및 금속 배선의 식각 정지층을 형성하고, 상기 제2전도체는 캐패시터의 상부 전극을 형성하고, 상기 제2절연막은 캐패시터의 식각 정지층을 형성한다.

다음, 도 2b는 상기 제2절연막 및 제2전도체를 식각하여 식각 정지층 및 상부 전극을 형성하는 단계이다. 도에서 보는 바와 같이 상기 제2절연막 및 제2전도체를 식각하여 이후 콘택 홀을 형성하기 위한 식각 공정시 식각 정지층으로 이용되는 캐패시터의 식각 정지층(26) 및 캐패시터의 상부 전극(27)을 형성한다.

다음, 도 2c는 상기 제1절연막 및 제1전도체를 식각하여 유전체막, 하부 전 극 및 금속 배선을 형성하는 단계이다. 도에서 보는 바와 같이 상기 제1절연막을 식각하여 캐패시터의 유전체막(28) 및 금속 배선의 식각 정지층(29)을 형성하고, 상기 제1전도체를 식각하여 캐패시터의 하부 전극(30) 및 금속 배선(31)을 형성한다.

다음, 도 2d는 상기 기판상에 제3절연막을 형성하고, 상기 제3절연막상에 콘택 홀 패턴을 형성하는 단계이다. 도에서 보는 바와 같이 상기 캐패시터와 금속 배선이 형성된 기판상에 층간 절연막인 제3절연막(32)을 형성한다. 이때 상기 제3절연막은 산화막으로 형성하는 것이 바람직하다. 이어서, 상기 캐패시터와 금속 배선을 다른 소자와 연결하기 위한 콘택 홀을 형성하기 위해 포토레지스트 패턴(33)을 형성한다.

다음, 도 2e는 상기 제3절연막을 불화메탄 가스를 포함한 식각 가스로 1차 식각하는 단계이다. 도에서 보는 바와 같이 상기 포토레지스트 패턴을 이용하여 제3절연막을 불화메탄(CH₃F)을 포함한 식각 가스로 1차 식각한다. 이때 상기 1차 식각은 상기 형성된 제2절연막 및 제1절연막의 질화물과 층간절연막인 산화막의 선택비가 우수하여 산화막인 제3절연막은 식각이 잘 되지만 캐패시터의 식각 정지층 및 금속 배선의 식각 정지층은 식각되지 않고 각각의 식각 정지층의 표면(34)을 노출시키고 1차 식각을 정지하게 된다. 이때 상기 1차 식각은 100 내지 140mTorr의 압력, 200 내지 400W의 상부 파워, 50 내지 150W의 하부 파워, 150 내지 300sccm의 Ar 가스, 5 내지 15sccm의 C₄F₈ 가스, 30 내지 50sccm의 불화메탄(CH₃F), 20 내지 40sccm의 산소 가스 및 5 내지 15초의 식각 시간의 공정 조건으로 식각한다.

다음, 도 2f는 상기 제2절연막을 질소 가스를 포함한 식각 가스로 2차 식각하는 단계이다. 도에서 보는 바와 같이 상기 1차 식각에서 식각되지 않고 노출된 제2절연막을 질소 가스를 포함하는 식각 가스로 2차 식각하여 상부 전극 및 금속 배선을 노출시켜 콘택 홀(35)을 완성시킨다. 이때 상기 2차 식각은 50 내지 150mTorr의 압력, 800 내지 1200W의 상부 파워, 800 내지 1200W의 하부 파워, 150 내지 300sccm의 Ar 가스, 50 내지 100sccm의 C₄F₈ 가스, 50 내지 100sccm의 산소 가스, 25 내지 50sccm의 질소 가스 및 5 내지 15초의 공정 시간의 공정 조건으로 식각한다.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.

따라서, 본 발명의 반도체 소자의 엠아이엠 캐패시터 형성 방법은 질화막을 식각 정지층으로 식각을 진행하여 캐패시터의 상부 전극이 과도 식각되는 것을 방지함으로써, MIM 캐패시터 특성의 안정성 및 신뢰성을 확보할 수 있는 효과가 있 다.

Claims (6)

1. 반도체 소자의 엠아이엠 캐패시터 형성 방법에 있어서,

   소정의 소자가 형성된 기판상에 제1전도체, 제1질화막, 제2전도체 및 제2질화막을 순차적으로 형성하는 단계;

   상기 제2질화막 및 제2전도체를 식각하여 식각 정지층 및 상부 전극을 형성하는 단계;

   상기 제1질화막 및 제1전도체를 식각하여 유전체막, 하부 전극 및 금속 배선을 형성하는 단계;

   상기 기판상에 제3절연막을 형성하는 단계;

   상기 제3절연막상에 콘택 홀 패턴을 형성하는 단계;

   상기 제3절연막을 불화메탄 가스를 포함한 식각 가스로 1차 식각하는 단계; 및

   상기 제2질화막을 질소 가스를 포함한 식각 가스로 2차 식각하는 단계

   를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성 방법.
2. 삭제
3. 제 1항에 있어서,

   상기 제3절연막은 산화막임을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성 방법.
4. 제 1항에 있어서,

   상기 제1전도체 및 제2전도체는 Ti/TiN임을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성 방법.
5. 제 1항에 있어서,

   상기 1차 식각은 100 내지 140mTorr의 압력, 200 내지 400W의 상부 파워, 50 내지 150W의 하부 파워, 150 내지 300sccm의 Ar 가스, 5 내지 15sccm의 C₄F₈ 가스, 30 내지 50sccm의 불화메탄, 20 내지 40sccm의 산소 가스 및 5 내지 15초의 식각 시간의 공정 조건임을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성 방법.
6. 제 1항에 있어서,

   상기 2차 식각은 50 내지 150mTorr의 압력, 800 내지 1200W의 상부 파워, 800 내지 1200W의 하부 파워, 150 내지 300sccm의 Ar 가스, 50 내지 100sccm의 C₄F₈ 가스, 50 내지 100sccm의 산소 가스, 25 내지 50sccm의 질소 가스 및 5 내지 15초의 식각 시간의 공정 조건임을 특징으로 하는 반도체 소자의 엠아이엠 캐패시터 형성 방법.

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