KR100842471B1 - 반도체 소자의 ｍｉｍ캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 장비 투자나 신규 공정을 셋업하지 않고 동일한 면적에서 캐패시터 값을 높일 수 있는 MIM 캐패시터 형성 방법을 제공하는데 있다. 위 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면 반도체 소자의 MIM 캐패시터 형성 방법으로서, 반도체 기판에 제 1 절연막 및 제 1 전도체를 순차적으로 형성하는 단계, 상기 제 1 전도체의 상부에 제 2 절연막 및 제 3 절연막과 제 1 마스크 패턴을 순차적으로 형성하는 단계, 상기 제 1 마스크 패턴을 이용하여 제 3 절연막을 부분 제거한 후 상기 제 1 마스크 패턴을 제거하는 단계, 상기 부분 제거된 곳에 희생 포토레지스트를 충진한 후 제 2 마스크 패턴을 형성하는 단계, 상기 제 2 마스크 패턴을 이용하여 상기 제 3 절연막을 부분 제거한 후 상기 제 2 마스크 패턴 및 상기 희생 포토레지스트를 제거하는 단계, 그 하부의 상기 제 2 절연막 일부를 제거한 다음 제 2 전도체를 증착한 후 CMP를 이용하여 평탄화하는 단계, 상기 평탄화 표면 상부에 제 4 절연막과 제 3 전도체 및 제 3 마스크 패턴을 순차적으로 형성하는 단계, 상기 제 3 마스크 패턴을 이용하여 상기 제 4 절연막과 제 3 전도체를 부분 제거하고 상기 제 3 마스크 패턴을 제거하는 단계와 상기 부분 제거 혹은 제거된 표면 상부에 제 5 절연막 및 제 4 전도체를 형성하여 캐패시터를 완성하는 단계를 포함하는 방법이 제공된다.
Description
도 1은 종래기술에 의한 MIM 캐패시터에서 캐패시터 면적(X)를 도시한 것이다.
도 2a 내지 2g는 본 발명에 의한 MIM 캐패시터 형성 방법을 단계별로 도시한 것이다.
* 도면의 주요부호에 대한 간단한 설명
1: 제 1 절연막 3: 제 1 전도체
5: 제 2 절연막 7: 제 3 절연막
9: 희생포토레지스트 11: 제 2 전도체
13: 제 4 절연막 15: 제 3 전도체
17: 제 5 절연막 19: 제 4 전도체
50: 제 1 마스크 패턴
60: 제 2 마스크 패턴
70: 제 3 마스크 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속-절연체-금속(Metal-Insulator-Metal; MIM) 캐패시터의 형성 방법에 관한 것이다.
셀 캐패시터로 종래에는 MIS(Metal-Insulator-Silicon) 구조가 적용되어 왔다. MIS 구조의 캐패시터는 하부전극인 스토리지 전극으로서 폴리실리콘 전극이 사용된다. 그리고, 상부전극인 플레이트 전극(plate electrode)으로서 금속 전극이 사용된다. 스토리지 전극과 플레이트 전극 사이에 유전막이 배치된다. 그러나 이러한 MIS 구조의 경우, 폴리실리콘 전그과 유전망ㄱ의계면에서 산화 반응이 일어나 전기적인 특성을 변화시키는 단점이 있어, 폴리실리콘 스토리지 노드 전극이 n형 불순물로 도핑되고 금속 플에이트 전극에 음의 전압이 인가되면, 폴리실리콘 스토리지 노드 전극의 표면에 정공들이 유기된다. 즉 하부 전극의 표면에 공핍층이 형성될 수 있으며, 이러한 공핍층의 폭은 음 전압의 크기에 따라 변화한다. 이로 인하여 캐패시터의 정전 용량이 일정하지 않고 전극들에 인가되는 전압의 크기에 따라 변화된다.
근자에는 상부전극 및 하부전극을 모두 금속층으로 형성하는 MIM구조가 적용되고 있다. 특히 전극을 타이타늄 질화막(TiN)으로 형성하는 기술이 MIM 캐패시터에 적용되고 있다. 타이타늄 질화막으로 형성된 전극은 비저항이 작고 공핍층에 의한 기 생 캐패시턴스 발생을 억제하기 때문에 전기적 신뢰성이 우수하다.
최근, 반도체 소자는 고성능화 및 고 집적화가 요구되고 있다. 이에 따라, 반도체소자를 구성하는 요소들 중 하나인 캐패시터는 제한된 면적 내에서 일정값보다 큰 용량을 갖도록 형성되어야 한다. 종래의 MIM 캐패시터의 공정에 있어서는 그러나 유효 면적 대비 캐패시터 값이 작은 문제가 있었다. 예를 들어 도 1은 종래의 MIM 캐패시터로서 하부전극과 상부전극 및 유전막에 의해 형성되는 캐패시터 면적을 보여주고 있다. 캐패시터 값을 높이기 위해서는 캐패시터 면적을 크게하는 방법과 고유전율을 갖는 유전막을 사용하는 방법이 있다. 그러나 캐패시터 면적을 크게하는 경우는 전체 칩의 면적이 커지는 단점이 있으며, 고유전막을 사용하는 경우는 예를 들어 새로운 장비를 투여하거나 새로운 공정을 셋업해야 하는 단점이 있었다.
따라서, 본 발명은 장비 투자나 신규 공정을 셋업하지 않고 동일한 면적에서 캐패시터 값을 높일 수 있는 MIM 캐패시터 형성 방법을 제공하는데 있다.
위 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면 반도체 소자의 MIM 캐패시터 형성 방법으로서, 반도체 기판에 제 1 절연막 및 제 1 전도체를 순차적으로 형성하는 단계, 상기 제 1 전도체의 상부에 제 2 절연막 및 제 3 절연막과 제 1 마 스크 패턴을 순차적으로 형성하는 단계, 상기 제 1 마스크 패턴을 이용하여 제 3 절연막을 부분 제거한 후 상기 제 1 마스크 패턴을 제거하는 단계, 상기 부분 제거된 곳에 희생 포토레지스트를 충진한 후 제 2 마스크 패턴을 형성하는 단계, 상기 제 2 마스크 패턴을 이용하여 상기 제 3 절연막을 부분 제거한 후 상기 제 2 마스크 패턴 및 상기 희생 포토레지스트를 제거하는 단계, 그 하부의 상기 제 2 절연막 일부를 제거한 다음 제 2 전도체를 증착한 후 CMP를 이용하여 평탄화하는 단계, 상기 평탄화 표면 상부에 제 4 절연막과 제 3 전도체 및 제 3 마스크 패턴을 순차적으로 형성하는 단계, 상기 제 3 마스크 패턴을 이용하여 상기 제 4 절연막과 제 3 전도체를 부분 제거하고 상기 제 3 마스크 패턴을 제거하는 단계와 상기 부분 제거 혹은 제거된 표면 상부에 제 5 절연막 및 제 4 전도체를 형성하여 캐패시터를 완성하는 단계를 포함하는 방법이 제공된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명은 그러나 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있음은 물론이다.
도 2a 내지 2g 는 본 발명의 일 실시예에 따른 MIM 캐패시터의 형성방법을 예시하고 있다.
도 2a를 참조하면, 도시되지 않은 반도체 기판위에 제 1 절연막(1)을 증착하고, 제 1 전도체가 형성될 제 1 절연막 내에 다마신 패턴을 형성하여 소정의 전도성 금속을 증착하고 CMP를 거쳐 평탄화한다. 이 평탄화 공정은 제 1 절연막의 상부면이 나타날 때까지 진행하여 제 1 전도체(3)를 형성한다. 이 제 1 절연막과 제 1 전도체의 상부면에 제 2 절연막(5)과 제 3 절연막(7)을 순차적으로 증착한다. 여기서 제 1 전도체(3)는 추후 형성되는 캐패시터 하부전극에 바이어스를 인가하기 위한 캐패시터 하부 금속배선의 역할을 한다. 또한 제 2 절연막(5)은 식각정지막의 역할을 하는 것으로, 질화막을 이용하여 형성하는 것이 바람직하다. 이후 제 3 절연막(7) 상부에 제 1 마스크 패턴(50)을 형성한다.
도 2b에서 도 2a의 제 1 마스크 패턴(50)을 식각마스크로 하여 건식식각을 진행하여 제 3 절연막(7)을 선택적으로 식각하여 비아홀(7a) 및 캐패시터 하부 금속이 형성될 부분(7b) 이후 제 1 마스크 패턴(50)을 제거한다. 이어서 포토레지스트를 도포하고 상기 제3절연막이 식각된 부분에 존재하는 포토레지스트를 외의 상기 제3절연막위에 도포된 포토레지스트는 모두 제거함으로써 희생 포토레지스트(9)를 형성한다. 다음, 그 상부에 제 2 마스크패턴(60)을 형성한다.
이어서 도 2c에서 보는 것과 같이, 도 2b의 제 2 마스크 패턴(60)을 식각마스크로 하여 제 3 절연막(7)을 식각하여 금속배선을 위한 트렌치(7c)를 형성하다. 이어서, 제 2 마스크 패턴(60) 및 희생포토레지스트(9)를 모두 제거한 후, 제3절연막을 마스크를 이용하여 제2절연막을 식각한다. 따라서 도2c에서 비아홀 및 캐패시터 하부 금속이 형성될 부분을 통해 노출되었던 제2절연막이 식각되면서 제2절연막으로 도포되어 있던 제1전도체가 노출되게 된다.
이어서 도2d에서와 같이 금속을 도포하여 비아홀, 트렌치 및 캐패시터 하부 금속이 형성될 부분을 모두 매립한 후 CMP로 평탄화 한다. 이때 도포되는 금속은 구리(Cu) 혹은 구리를 포함한 다층막으로 형성될 수 있다. 또한, 도 2d에서 A 부분은 캐패시터 영역을 나타낸 것으로서, 캐패시터 하부 금속의 면적이 넓기 때문에 CMP 시에 CMP 디싱(dishing)이 나타난 것을 보이고 있으며, 이에 따라 동일한 면적 내에 표면적의 증가를 가져오게 함으로써 캐패시터 값을 크게 하는 것이 가능하다.
도 2e를 참조하면, 도 2d의 상태에서 바람직하게는 질화막인 제 4 절연막 즉 캐패시터 절연막(13)과 바람직하게는 Ti 혹은 Ti 및 TiN의 이중막 혹은 Ti 및 Al 및 TiN의 다중막인 제 3 전도체(15) 즉 캐패시터 상부전극(15)를 차례로 증착한 다음 제 3 마스크 패턴(70)을 형성한다.
도 2f에서, 도 2e의 제 3 마스크 패턴(70)을 식각마스크로 하여 제 3 전도체(15) 및 제 4 절연막을 식각한 다음 제 3 마스크 패턴을 제거한다.
도 2g에서, 도 2f의 상태에서 그 상부에 제 5 절연막(17)과 제 4 전도체(19)를 차례로 형성하여 캐패시터를 완성한다.
이상 설명한 본 발명에 의하면 장비 투자나 신규 공정을 셋업하지 않고 동일한 면적에서 캐패시터 값을 높일 수 있는 MIM 캐패시터 형성 방법을 얻을 수 있다. 이에 따라 기존의 캐패시터 면적에 더 큰 캐패시터 값을 확보함으로써 칩 사이즈를 최소화하는 것이 가능하다.
Claims (6)
- 반도체 소자의 MIM 캐패시터 형성 방법에 있어서,(a) 반도체 기판에 제 1 절연막 및 제 1 전도체를 순차적으로 형성하는 단계;(b) 상기 제 1 전도체의 상부에 제 2 절연막 및 제 3 절연막과 제 1 마스크 패턴을 순차적으로 형성하는 단계;(c) 상기 제 1 마스크 패턴을 이용하여 제 3 절연막을 부분 제거한 후 상기 제 1 마스크 패턴을 제거하는 단계;(d) 상기 부분 제거된 곳에 희생 포토레지스트를 형성한 후 제 2 마스크 패턴을 형성하는 단계;(e) 상기 제 2 마스크 패턴을 이용하여 상기 제 3 절연막을 부분 제거한 후 상기 제 2 마스크 패턴을 제거하는 단계;(f) 상기 제 2 마스크 패턴을 이용하여 상기 제 3 절연막을 부분 제거한 후 상기 제 2 마스크 패턴 및 상기 희생 포토레지스트를 제거하는 단계;(g) 평탄화 표면 상부에 제 4 절연막과 제 3 전도체 및 제 3 마스크 패턴을 순차적으로 형성하는 단계;(h) 상기 제 3 마스크 패턴을 이용하여 상기 제 4 절연막과 제 3 전도체를 부분 제거하고 상기 제 3 마스크 패턴을 제거하는 단계; 및(i) 상기 부분 제거 혹은 제거된 표면 상부에 제 5 절연막 및 제 4 전도체를 형성하여 캐패시터를 완성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성 방법.
- 제 1 항에 있어서, CMP를 이용한 평탄화시에 디싱(dishing)을 발생시키는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성 방법.
- 제 1 항에 있어서, 상기 제 2 및 제 4 절연막은 질화막을 이용하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성 방법.
- 제 1 항에 있어서, 상기 제 2 전도체는 캐패시터 하부전극으로서 구리(Cu) 혹은 구리를 포함하는 다층막인 반도체 소자의 MIM 캐패시터 형성 방법.
- 제 1 항에 있어서, 상기 제 3 전도체는 캐패시터 상부전극으로서, 타이타늄(Ti) 혹은 타이타늄을 포함하는 다층막인 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성 방법.
- 제 1 항에 있어서, 상기 제 1 전도체는 하부 금속배선으로서 역할을 하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성 방법.
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| KR100505682B1 (ko) * | 2003-04-03 | 2005-08-03 | 삼성전자주식회사 | 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법 |
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