KR20030095094A - 복합 슬러리를 이용한 자기 평탄화 방법 - Google Patents
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Abstract
본 발명은 복합 슬러리를 이용한 자기 평탄화 방법에 관한 것으로, 실리콘 기판 상에 산화막을 증착한 후, 증착된 산화막 상에 배리어 메탈(barrier metal) 및 메탈 라인(metal line)을 형성한다. 이후, 형성된 배리어 메탈 및 메탈 라인 상에 층간 절연막을 형성한 후, 형성된 층간 절연막 상에 복합 슬러리를 사용하여 증착 및 식각을 동시에 형성시켜 평탄화 작업을 수행한다. 따라서, 디싱(dishing)을 완전히 방지할 수 있고, 필름에 종류에 관계없이 얇게 증착하고 적게 연마하므로, 생산성을 크게 향상시킬 수 있으며, 층간 절연막 CMP 시에도 엔드 포인트 검출을 사용할 수 있어 안정성 및 신뢰성을 향상시켜 소자의 수율 향상에 기여할 수 있는 효과가 있다.
Description
본 발명은 복합 슬러리를 이용한 자기 평탄화 방법에 관한 것으로, 특히 입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리와, 입자 크기가 1㎚이하로 매우 작은 슬러리를 복합하여 코팅 및 연마를 동시에 작업하여 평탄도가 뛰어난 층간 절연막을 형성할 수 있도록 하는 방법에 관한 것이다.
통상적으로, 반도체 소자에는 트랜지스터 및 커패시터 등의 단위소자로 된 셀(cell)들이 반도체 소자의 용량에 따라 제한된 면적 내에 다수개가 집적되어 있는데, 이 셀들은 서로 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)되어 있다.
이러한, 셀들 간의 전기적인 분리를 위해 트랜치를 식각하여 절연물질로 재매립하는 트랜치 분리(trench isolation) 공정작업을 수행한다. 또한 반도체 소자는 신호전달을 위해 배선이 필요하며 디바이스의 크기를 줄이기 위해 다층의 배선을 형성하는데, 다층배선은 층간 및 층내에서 배선간을 절연시키기 위해 층간 절연막을 사용한다.
즉, 배선간의 전기적인 분리를 위한 층간 절연막 형성 방법에는 배선 상에 상압화학기상증착(Atmospheric Pressure Chemical Vapor Deposition : APCVD) 또는 상압과 저압 사이의 화학 기상 증착(Sub Atmosphere CVD : SACVD) 방법으로 O3-티이오에스(TetraEthy Lorthosilicate : TEOS)를 USG 막을 사용하거나 SOG(Spin On Glass) 방법을 이용한 산화막, 또는 플라즈마 CVD 방법에 의한 PE-TEOS, PE-SiH4, HDP 산화막 등을 증착한다.
그러나, 트랜치 분리 방법이나 층간 절연막 형성 공정 방법 모두가 불필요한 막제거나 리풀로우 공정이나 에치백 공적으로 달성할 수 없는 넓은 영역의 글로벌 평탄화 및 저온 평탄화 실현을 위해 씨엠피(Chemical Mechanical Polishing : CMP) 공정이 필수적으로 요구되는 실정이다.
한편, 기존의 CMP 방법은 슬러리와 패드의 마찰력을 이용하여 물리 화학적으로 슬러리 내에 존재하는 웨이퍼의 표면을 가공할 때, 단일 패드 상에서 단일 슬러리를 이용하여 단순히 연마를 통해 평탄도를 향상시켰다.
그러나, 도 1a를 참조하면, 실리콘 기판(10) 상에 O3 TEOS Oxide, PE-TEOS, PE-SiH4, HDP CVD Oxide, FSG과 SiN의 절연 박막의 산화막(20)을 증착하며, 증착된 산화막(20) 상에 배리어 메탈(barrier metal)(30) 및 메탈 라인(metal line)(40)을 형성하고, 형성된 배리어 메탈(30) 및 메탈 라인(40) 상에 층간 절연막(50)을 형성한다.
다음으로, 도 1b를 참조하면, 형성된 층간 절연막(50) 상에 입자 크기가 크고 점도가 낮은 일반적인 Silica/Ceria/Alumina 등의 입자를 가진 슬러리를 이용할 경우, 패드의 변형 및 화학 연마에 의해 디싱(dishing)(70)이 발생하여 평탄화가 이루어지지 않으며, 일반적인 슬러리에 의한 화학 연마 웨이퍼의 패턴에 따른 패드의 변형 및 웨이퍼상 패턴 밀도(pattern density) 변환에 의해 마이크로 디싱(micro dishing) 및 에로션(erosion) 현상이 발생하게 되어 그 양을 조절할 수 없고, 이로 인하여 평탄도가 떨어져 두께 차이를 유발시킴과 동시에 각 소자간의 성능 차이를 유발시켜 후속 포토공정에서의 마진이 감소하게 되어 신뢰성 및 수율 감소가 되는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 그 목적은 입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리와, 입자 크기가 1㎚이하로 매우 작은 슬러리를 복합하여 코팅 및 연마를 동시에 일어나게 하여 평탄도와 균일도가 뛰어난 층간 절연막을 형성할 수 있도록 하는 복합 슬러리를 이용한 자기 평탄화 방법을 제공함에 있다.
상술한 목적을 달성하기 위하여 본 발명에서 복합 슬러리를 이용한 자기 평탄화 방법은 실리콘 기판 상에 산화막을 증착한 후, 증착된 산화막 상에 배리어 메탈(barrier metal) 및 메탈 라인(metal line)을 형성하는 단계; 형성된 배리어 메탈 및 메탈 라인 상에 층간 절연막을 형성한 후, 형성된 층간 절연막 상에 복합 슬러리를 사용하여 증착 및 식각을 동시에 형성시켜 평탄화 작업을 수행하는 단계를 포함하는 것을 특징으로 한다.
도 1은 종래 슬러리를 이용한 평탄화 공정 과정을 도시한 도면이며,
도 2는 본 발명에 따른 복합 슬러리를 이용한 자기 평탄화 공정 과정을 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 20 : 산화막
30 : 배리어 메탈(barrier metal) 40 : 메탈 라인(metal line)
50 : 층간 절연막 60 : CMP 후의 층간 절연막
70 : 디싱(dishing) 80 : 복합 슬러리
90 : 평탄화된 막
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다.
도 2는 본 발명에 따른 복합 슬러리를 이용한 자기 평탄화를 위한 공정과정을 도시한 도면으로서, 도 2a를 참조하면, 실리콘 기판(10) 상에 산화막(20)을 증착하는데, 산화막(20)은 O3 TEOS Oxide, PE-TEOS, PE-SiH4, HDP CVD Oxide, FSG과 SiN의 절연 박막을 이용하여 증착한다.
이후, 증착된 산화막(20) 상에 배리어 메탈(barrier metal)(30) 및 메탈 라인(metal line)(40)을 형성하고, 형성된 배리어 메탈(30) 및 메탈 라인(40) 상에 층간 절연막(50)을 형성한다.
다음으로, 도 2b를 참조하면, 형성된 층간 절연막(50) 상에 복합 슬러리(80)를 사용하여 증착 및 식각(etch)을 동시에 형성한다. 여기서, 복합 슬러리는 입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리와 입자 크기가 1㎚이하로 매우 작고 점도가 높은 슬러리를 혼합시켜 만드는데, 1㎚이하의 슬러리는 층간 절연막 상을 연마하지 않는 반면에 층간 절연막 상을 코팅하는 특징이 있다.
그리고, 1㎚이하의 슬러리는 Silica/Alumina/Titanium Oxide/Ceria의 입자로 되어 있고, 그 형태는 SiO2 Polymeric Sol이며, 1㎚이하의 슬러리는 층간 절연막 상에서 낮은 부분을 코팅하여 채움으로써, 웨이퍼의 낮은 부분이 입자가 큰 슬러리에 의해 연마되는 것을 방지하게 되며, 코팅 막은 표면의 단차를 없애 자기 평탄화를 이루면서 연마를 진행하는 것이다.
다음으로, 도 2c를 참조하면, CMP 후의 층간 절연막(60) 상에 디싱(dishing) 현상이 발생하지 않는 평탄화된 막(90)을 형성한다.
즉, 입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리에 의해 코팅된 부분이 연마되더라도 원래의 웨이퍼 표면이 완전히 평탄해질 때까지 계속적으로 코팅을 반복하여 디싱(dishing) 현상을 완전하게 방지할 수 있는 것이다.
그리고, 입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리와 입자 크기가 1㎚이하로 매우 작고 점도가 높은 슬러리의 비율을 조절하여 웨이퍼 표면의 필름 종류나 모양에 관계없이 평탄한 막을 형성하며, 상술한 바와 같이, 평탄한 막을 형성할 경우, 코팅막에 의해 연마 속도가 급격히 떨어져 엔드 포인트(End Point)를 쉽게 찾을 수 있다.
그러므로, 본 발명은 입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리와, 입자 크기가 1㎚이하로 매우 작은 슬러리를 복합하여 코팅 및 연마를 동시에 일어나게 하여 평탄도와 균일도가 뛰어난 층간 절연막을 형성함으로써, 디싱을 완전히 방지할 수 있고, 필름에 종류에 관계없이 얇게 증착하고 적게 연마하므로, 생산성을 크게 향상시킬 수 있으며, 층간 절연막 CMP 시에도 엔드 포인트 검출을 사용할 수 있어 안정성 및 신뢰성을 향상시켜 소자의 수율 향상에 기여할 수 있는 효과가 있다.
Claims (9)
- 반도체 소자의 섈로우 트랜치 분리막(shallow trench isolation) 및 층간 절연막 평탄화 형성방법에 있어서,실리콘 기판 상에 산화막을 증착한 후, 상기 증착된 산화막 상에 배리어 메탈(barrier metal) 및 메탈 라인(metal line)을 형성하는 단계;상기 형성된 배리어 메탈 및 메탈 라인 상에 층간 절연막을 형성한 후, 상기 형성된 층간 절연막 상에 복합 슬러리를 사용하여 증착 및 식각을 동시에 형성시켜 평탄화 작업을 수행하는 단계를 포함하는 것을 특징으로 하는 복합 슬러리를 이용한 자기 평탄화 방법.
- 제 1 항에 있어서, 상기 복합 슬러리는,입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리와 입자 크기가 1㎚이하로 매우 작고 점도가 높은 슬러리를 혼합시켜 만든 것을 특징으로 하는
- 제 2 항에 있어서,상기 1㎚이하의 슬러리는 Silica/Alumina/Titanium Oxide/Ceria의 입자로 되어 있으며, 상기 슬러리의 형태는 SiO2 Polymeric Sol인 것을 특징으로 하는
- 제 3 항에 있어서,상기 1㎚이하의 슬러리는 층간 절연막 상을 연마하지 않는 반면에 상기 층간 절연막 상을 코팅하는 것을 특징으로 하는
- 제 4 항에 있어서,상기 1㎚이하의 슬러리는 층간 절연막 상에서 낮은 부분을 코팅하여 채움으로써 상기 웨이퍼의 낮은 부분이 입자가 큰 슬러리에 의해 연마되는 것을 방지하는 것을 특징으로 하는
- 제 5 항에 있어서,상기 코팅 막은 표면의 단차를 없애 자기 평탄화를 이루면서 연마를 진행하는 것을 특징으로 하는
- 제 2 항에 있어서,상기 입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리에 의해 코팅된 부분이 연마되더라도 원래의 웨이퍼 표면이 완전히 평탄해질 때까지 계속적으로 코팅을 반복하여 디싱(dishing) 현상을 완전히 방지하는 것을 특징으로 하는
- 제 2 항에 있어서,상기 입자 크기가 30㎚∼200㎚ 정도의 크기를 갖는 슬러리와 입자 크기가 1㎚이하로 매우 작고 점도가 높은 슬러리의 비율을 조절하여 상기 웨이퍼 표면의 필름 종류나 모양에 관계없이 평탄한 막을 형성하는 것을 특징으로 하는
- 제 8 항에 있어서,상기 평탄한 막을 형성할 경우, 상기 코팅막에 의해 연마 속도가 급격히 떨어져 엔드 포인트(End Point)를 쉽게 찾을 수 있는 것을 특징으로 하는
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| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
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