KR100667914B1 - 수평구조의 엠아이엠 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 수평구조의 엠아이엠 캐패시터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 배선상에 캐패시터를 수평적 구조로 형성시켜 공정을 단순화함으로써 공정시간 및 비용을 감소시키고, 감광막을 이용한 다마신공정을 통해 고유전물질로 유전체막을 형성하여 캐패시터의 용량을 향상시키는 기술을 개시한다. 이를 위해, 본 발명의 실시예에 따른 수평구조의 엠아이엠 캐패시터는, 제 1 층간절연막 상에 금속물질로 소정 간격을 두고 형성된 제 1 및 제 2 금속배선과, 상기 제 1 금속배선의 상부에 형성된 제 1 전극, 상기 제 2 금속배선의 상부에 형성된 제 2 전극, 상기 제 1 및 제 2 금속배선 사이의 상기 제 1 층간절연막의 상부에 형성되되, 상기 제 1 및 제 2 전극의 사이에 수평적으로 형성되는 유전체막을 포함하는 캐패시터와, 상기 캐패시터의 양측에 제 2 층간절연막에 의해 소정 간격을 갖고 수평구조로 형성되되, 상기 제 1 및 제 2 전극과 동일물질로 상기 제 1 및 제 2 금속배선과 각각 연결되도록 형성된 제 3 및 제 4 금속배선을 포함하여 구성함을 특징으로 한다.
Description
도 1은 본 발명의 실시예에 따른 수평구조의 엠아이엠 캐패시터의 단면도.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 수평구조의 엠아이엠 캐패시터의 제조 방법을 도시한 공정도.
본 발명은 수평구조의 엠아이엠 캐패시터 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 배선상에 캐패시터를 수평적 구조로 형성시켜 공정을 단순화함으로써 공정시간 및 비용을 감소시키고, 감광막을 이용한 다마신공정을 통해 고유전물질로 유전체막을 형성하여 캐패시터의 용량을 향상시키는 기술이다.
일반적으로, 캐패시터는 전하를 저장하고, 반도체 소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체 소자가 고집적화 되어짐에 따라 단위셀(cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(capacitance)은 약간씩 증가하는 것이 일반적인 경향이다.
특히, 높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly -Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서 엠아이엠(이하, MIM) 구조는 직렬 저항(series resistance)이 낮아 높은 Q(Quality Factor) 값의 캐패시터를 구현할 수 있고, 특히, 낮은 써멀 버짓(Thermal Budget) 및 낮은 Vcc, 그리고, 작은 기생성분(Parastic Resista nce amp; Capacitance)을 갖고 있어, 아날로그 캐패시터의 대표적 구조로 이용되고 있다.
이러한 MIM 캐패시터의 용량을 향상시키기 위해서, 종래에는 상부전극 및 하부전극의 면적을 증가시키거나 고유전율 물질을 사용하여 유전체막을 형성한다.
그러나, 상부전극 및 하부전극의 면적을 증가시키는 경우 소자의 크기가 커지는 문제점이 있고, 알루미늄 옥사이드(Al2O3)와 탄탈륨 옥사이드(Ta2O
5) 등의 고유전율 물질을 사용하여 유전체막을 형성하는 경우, 300C가 넘는 고온 화학기상증착(chemical vapor deposition;CVD)방식을 통해 유전체막을 증착하므로 증착시 감광막이 변형되거나 제거되고 식각 공정이 어려워 패턴 형성이 어려운 문제점이 있다.
또한, 종래의 MIM 캐패시터는 상부전극, 유전체막, 및 하부전극이 배선상에 순차적으로 적층되어 상부전극과 하부전극을 연결하기 위한 배선이 많이 필요하여 배선을 형성하기 위한 공정이 추가되어 공정시간이 많이 소모되고 그 비용 소모도 큰 문제점이 있다. 특히, 캐패시터의 충전용량이 큰 경우, 금속배선과 MIM 캐패시터 간에 기생 캐패시턴스가 발생되어 배선층간에 MIM 캐패시터를 형성하는 것이 어렵다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 배선상에 MIM 캐패시터를 수평구조로 형성시킴으로써, 공정을 단순화하여 공정시간 및 비용을 감소시키는데 있다.
또한, 상온 화학기상증착방식을 통해 감광막을 증착시키고 고유전물질로 유전체막을 형성함으로써, 감광막의 변형없이 식각공정 및 패턴형성을 용이하게 하고 캐패시터의 용량을 향상시키는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 수평구조의 엠아이엠 캐패시터는, 제 1 층간절연막 상에 금속물질로 소정 간격을 두고 형성된 제 1 및 제 2 금속배선과, 상기 제 1 금속배선의 상부에 형성된 제 1 전극, 상기 제 2 금속배선의 상부에 형성된 제 2 전극, 상기 제 1 및 제 2 금속배선 사이의 상기 제 1 층간절연막의 상부에 형성되되, 상기 제 1 및 제 2 전극의 사이에 수평적으로 형성되는 유전체막을 포함하는 캐패시터와, 상기 캐패시터의 양측에 제 2 층간절연막에 의해 소정 간격을 갖고 수평구조로 형성되되, 상기 제 1 및 제 2 전극과 동일물질 로 상기 제 1 및 제 2 금속배선과 각각 연결되도록 형성된 제 3 및 제 4 금속배선을 포함하여 구성함을 특징으로 한다.
또한, 본 발명의 실시예에 따른 수평구조의 엠아이엠 캐패시터의 제조방법은, (a) 제 1 금속배선을 포함하는 층간절연막의 상부에 제 1 감광막을 도포하고 유전체막을 형성하기 위한 패터닝을 하여 유전체 영역을 형성하는 공정과, (b) 상온 화학기상증착(chemical vapor deposition;CVD) 방식으로 상기 유전체영역에 고유전물질을 증착하여 상기 유전체막을 형성하는 공정과, (c) 평탄화 식각 공정을 통해 상기 고유전물질을 평탄화하여 상기 제 1 감광막을 노출시킨 후, 상기 제 1 감광막을 제거하는 공정과, (d) 제 2 감광막을 도포하고 상기 제 2 감광막의 일부를 노광 및 현상하여 상부전극, 하부전극, 제 2 및 제 3 금속배선을 형성하기 위한 영역을 형성하는 공정과, (e) 소정의 금속물질로 상기 상부전극, 상기 하부전극, 상기 제 2 및 상기 제 3 금속배선을 형성하고, 상기 제 2 감광막을 모두 제거하는 공정을 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 수평구조의 엠아이엠 캐패시터의 단면도이다.
본 발명의 수평구조의 엠아이엠 캐패시터는 금속배선(102)을 포함하는 층간절연막(100)을 형성하고, 층간절연막(100)과 금속배선(102) 사이에 소정 두께의 금속 확산 방지막(101)을 형성한다.
금속배선(102)과 금속 확산 방지막(101)의 상부에 상하부전극(111, 112)과 유전체막(106), 및 전극배선(113)을 수평구조로 형성하되, 상하부전극(111, 112) 사이에 형성된 유전체막(106)은 층간절연막(100)에 연결되도록 형성되고, 상하부전극(111, 112)은 그 일부가 금속배선(102)의 일측에 접속되도록 형성된다.
전극배선(113)은 금속배선(102)의 다른측에 접속되도록 각각 형성되고, 상하부전극(111, 112)과 유전체막(106), 및 전극배선(113)의 상부에 소정 두께의 금속확산 방지막(114)이 형성되고 그 상부에 층간절연막(115)이 전면 증착되어 형성되는 구조를 갖는다.
상기와 같은 구조를 갖는 MIM 캐패시터는 이와같이, MIM 캐패시터의 상부전극(111), 유전체막(106), 및 하부전극(112)을 금속배선(113) 상에 수평적으로 형성함으로써 상부전극(111)과 하부전극(112)을 연결하기 위한 비아콘택 플러그(미도시)를 형성하지 않아도 되므로 공정이 단순화된다.
이하, 도 2a 내지 도 2k을 참조하여 본 발명의 실시예에 따른 수평구조의 엠아이엠 캐패시터의 제조 방법을 설명한다.
먼저, 도 2a에 도시한 바와 같이, 다마신(damascene)공정을 이용하여 층간절연막(100) 상에 금속배선(102)을 위한 영역을 형성하고, 그 상부에 금속확산 방지막(101)을 증착한 후, 금속확산 방지막(101)의 상부에 금속배선(102)을 형성하기 위한 구리(Cu) 및 알루미늄(Al) 등의 금속물질을 증착한다. 이어서, 평탄화식각공정(Chemical Mechanical Polishing;CMP)을 수행하여 금속물질을 평탄화하여 금속배선(102) 이외의 영역의 금속확산 방지막(101)이 노출되도록 한다.
여기서, 다마신 공정은 사진 식각(photo-lithography)기술을 이용하여, 하부 절연막질을 배선 모양으로 일정 깊이 식각하여 홈을 형성하고, 상기 홈에 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 도전 물질을 채워넣고, 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing;CMP) 등의 기술을 이용하여 제거함으로써 처음에 형성한 홈 모양으로 배선을 형성하는 기술이다.
특히, 듀얼 다마신 공정은 크게 비아 퍼스트(Via first)법과 트렌치 퍼스트(Trench first)법과 자기정렬(Self Aligned)법으로 구분되는데, 비아 퍼스트법은 절연막(Dielectric layer)을 사진 및 식각하여 비아홀(via hole)을 먼저 형성한 후, 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다. 그리고, 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이며, 자기정렬 듀얼다마신법은 트렌치 구조하부에 비아홀이 정렬되어 형성되면, 트렌치 식각시에 비아홀도 동시에 형성되는 방법이다.
이어서, 도 2b에 도시한 바와 같이, 도 2a의 상부에 MIM 캐패시터를 형성할 영역에 감광막(103)을 도포하고 노광과 현상을 진행하여 도 2d의 유전체막(106)이 형성될 유전체영역(104)을 형성한다. 이때, 유전체영역(104)은 층간절연막(100)이 노출되는 깊이까지 형성된다.
그 후, 도 2c에 도시한 바와 같이, 알루미늄 옥사이드(Al2O3) 등의 고유전물질(105)을 상온 화학기상증착(chemical vapor deposition;CVD)법을 사용하여 감광 막(103) 상부에 증착하여 유전체영역(104)을 매립함으로써 유전체막(106)을 형성한다. 이와같이, 상온에서 화학기상증착(CVD)법을 사용하여 고유전물질을 증착하면 감광막의 변형없이 증착이 가능하여 식각공정이 용이해지고 패턴 형성이 용이해진다.
이어서, 도 2d에 도시한 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing;CMP)를 통해 고유전물질(105)을 평탄화하여 감광막(103)이 노출되도록 알루미늄 옥사이드(Al2O3) 등의 고유전물질을 일부 제거한다.
그 후, 도 2e에 도시한 바와 같이, 감광막(103)을 현상하여 금속확산 확산막(101)과 금속배선(102)의 상부 및 유전체막(106) 측벽이 노출되도록 감광막(103)을 제거한다.
이어서, 도 2f에 도시한 바와 같이, 도 2e의 상부에 MIM 캐패시터의 상부전극 및 하부전극과 전극배선을 형성하기 위한 감광막(107)을 도포한다.
그 후, 도 2g에 도시한 바와 같이, 감광막(107)을 노광과 현상을 수행하여 상하부전극을 형성하기 위한 상하부전극영역(108, 109)과 전극배선을 형성하기 위한 전극배선영역(110)을 각각 형성한다.
이어서, 도 2h에 도시한 바와 같이, 전기도금법을 사용하여 상하부전극영역(108, 109)과 전극배선영역(110)에 구리(Cu) 및 알루미늄(Al) 등의 금속물질을 증착하여 상하부전극(111, 112) 및 전극배선(113)을 각각 형성한 후, 화학기계연마(CMP)를 행하여 층간절연막(107)이 노출되도록 평탄화 시킨다. 여기서, 전기도금법 은 전기적으로 기판 표면을 다른 금속으로 피복해서 표면의 광택을 증가시킬 뿐만아니라, 표면경도를 높이고 내식성을 증가시키는 표면처리법이다. 이와같이, 상하부전극(111, 112)과 전극배선(113)을 동일물질로 형성함으로써 공정을 단순화시킬 수 있다.
그 후, 도 2i에 도시한 바와 같이, 금속확산 방지막(101)과 금속배선(102)의 상부 및 상하부전극(111, 112)과 전극배선(113)의 측벽이 노출되도록 감광막(107)을 현상하여 제거한다.
이어서, 도 2j에 도시한 바와 같이, 실리콘 나이트라이드(Si3N4) 등의 물질을 도 2i의 상부에 소정 두께로 증착하여 금속확산 방지막(114)을 형성한다.
그 후, 도 2k에 도시한 바와 같이, 금속확산 방지막(114)의 상부에 층간절연막(115)을 전면 증착한다.
이상에서 살펴본 바와 같이, 본 발명은 배선상에 MIM 캐패시터의 상부전극, 유전체막, 하부전극을 금속배선상에 수평구조로 형성시키고, 금속배선과 상하부전극을 동일물질로 한번에 형성함으로써, 공정을 단순화하여 공정시간 및 비용을 감소시키는 효과가 있다.
또한, 상온 화학기상증착방식을 통해 감광막을 증착시키고 고유전물질로 유전체막을 형성함으로써, 감광막의 변형없이 식각공정 및 패턴형성을 용이하게 하여 캐패시터의 용량을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (13)
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- (a) 제 1 금속배선을 포함하는 층간절연막의 상부에 제 1 감광막을 도포하고 유전체막을 형성하기 위한 패터닝을 하여 유전체 영역을 형성하는 공정;(b) 상온 화학기상증착(chemical vapor deposition;CVD) 방식으로 상기 유전체영역에 고유전물질을 증착하여 상기 유전체막을 형성하는 공정;(c) 평탄화 식각 공정을 통해 상기 고유전물질을 평탄화하여 상기 제 1 감광막을 노출시킨 후, 상기 제 1 감광막을 제거하는 공정;(d) 제 2 감광막을 도포하고 상기 제 2 감광막의 일부를 노광 및 현상하여 상부전극, 하부전극, 제 2 및 제 3 금속배선을 형성하기 위한 영역을 형성하는 공정;(e) 소정의 금속물질로 상기 상부전극, 상기 하부전극, 상기 제 2 및 상기 제 3 금속배선을 형성하고, 상기 제 2 감광막을 모두 제거하는 공정을 포함하는 것을 특징으로 하는 수평구조의 엠아이엠 캐패시터의 제조방법.
- 제 6항에 있어서, 상기 (a)공정은,상기 층간절연막과 상기 제 1 금속배선 사이에 금속확산 방지막을 증착하는 공정을 더 포함하는 것을 특징으로 하는 수평구조의 엠아이엠 캐패시터의 제조방법.
- 제 7항에 있어서, 상기 금속확산 방지막은 실리콘 나이트라이드(Si3N4)를 이용하여 형성됨을 특징으로 하는 수평구조의 엠아이엠 캐패시터의 제조방법.
- 제 6항에 있어서, 상기 (e)공정은,상기 상부전극, 상기 유전체막, 상기 하부전극, 상기 제 2 및 제 3 금속배선의 상부에 금속확산 방지막을 소정 두께로 증착하는 공정; 및상기 금속확산 방지막의 상부에 층간절연막을 전면 증착하는 공정을 더 포함하는 것을 특징으로 하는 수평구조의 엠아이엠 캐패시터의 제조방법.
- 제 9항에 있어서, 상기 금속확산 방지막은 실리콘 나이트라이드(Si3N4)를 이용하여 형성됨을 특징으로 하는 수평구조의 엠아이엠 캐패시터의 제조방법.
- 제 6항에 있어서, 상기 (e)공정은,전기도금방식으로 상기 상부전극, 상기 하부전극, 상기 제 2 및 상기 제 3 금속배선을 형성함을 특징으로 하는 수평구조의 엠아이엠 캐패시터의 제조방법.
- 제 6항에 있어서, 상기 상부전극, 상기 하부전극, 상기 제 2 및 제 3 배선은, 구리(Cu), 알루미늄(Al) 중에서 어느 하나의 물질로 구성됨을 특징으로 하는 수평구조의 엠아이엠 캐패시터의 제조방법.
- 제 6항에 있어서, 상기 (a) 공정의 유전체막은 알루미늄 옥사이드(Al2O3), 탄탈륨 옥사이드(Ta2o5) 중에서 어느 하나의 물질을 이용하여 형성됨을 특징으로 하는 수평구조의 엠아이엠 캐패시터의 제조방법.
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