KR20090107293A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, DRAM 캐패시터 용량 확보를 위해 하부 전극 콘택의 식각 공정 추가와 산화막을 형성하여 하부 전극의 면적 확보가 가능하고, 하부 전극의 높이를 낮게 형성함으로써, 후속 공정 중 금속 배선 식각 공정의 낮은 종횡비를 가질 수 있는 반도체 소자를 형성하는 기술을 개시한다.
Description
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
100, 200: 반도체 기판 110, 210: PSG막
220: PETEOS막 130, 230: 하부 전극 영역
140, 240: 제 1 도전층 250: 산화막 스페이서
255: 산화막 스페이서 패턴 260: 제 2 도전층
145: 매립 절연막 150, 270: 하부 전극
본 발명은 반도체 소자의 형성 방법에 관한 것으로, DRAM 캐패시터 용량 확보를 위해 하부 전극 콘택의 식각 공정 추가와 산화막을 형성하여 하부 전극의 면적 확보가 가능하고, 하부 전극의 높이를 낮게 형성함으로써, 후속 공정 중 금속 배선 식각 공정의 낮은 종횡비를 가질 수 있는 반도체 소자를 형성하는 기술을 개시한다.
현재 반도체 소자의 메모리 소자 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다.
캐패시터는 저장 전극용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막이 개재된 구조를 가진다.
캐패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다.
따라서, 정전용량이 높은 캐패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 캐패시터를 제조하는 것이 더욱 어려워지고 있다.
이에, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 캐패시터가 개발되었다.
최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 캐패시터보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형 캐패시터를 더욱 선호하는 추세이다.
반도체 소자의 크기가 nm급 극미세소자까지 작아짐에 따라 소자의 개발 공정에서 커패시터의 용량 확보를 위해 커패시터 산화막(Capacitor Oxide)의 높이가 높아지는 추세이다. 그에 따라, 메탈 콘택(Metal Contact)의 단차가 점증적으로 높아진다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100) 상에 희생절연막(110)을 형성한 후, 희생절연막(110) 상에 감광막을 형성한다.
다음에는, 하부 전극용 노광마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(120)을 형성한다.
도 1c를 참조하면, 감광막 패턴(120)을 마스크로 희생절연막(110)을 식각하여 반도체 기판(100)을 노출시키는 하부 전극 영역(130)을 형성한다.
도 1d를 참조하면, 하부 전극 영역(130)을 포함한 전체 표면 상부에 도전층(140)을 전체 표면에 형성한다.
도 1e 및 도 1f를 참조하면, 하부 전극 영역(도 1d의 130)을 매립하는 매립 절연막(145)을 전체 표면 상부에 형성한다.
다음에는, 희생절연막(110)이 노출될 때까지 매립 절연막(145) 및 도전층(140)을 평탄화 식각하여 하부 전극(150)을 형성한다..
도 1g를 참조하면, 하부 전극 영역(130) 내부에 남은 매립 절연막(145) 잔존물을 건식 식각 또는 습식 식각으로 제거한다.
도 1h를 참조하면, 딥 아웃 공정을 실시하여 희생절연막(110)을 제거한다.
후속 공정으로, 하부 전극(150) 표면에 유전체막 및 플레이트 전극인 상부 전극을 형성하여 커패시터를 완성한다.
상기 종래 기술에 따른 반도체 소자의 형성 방법은, 하부 전극의 충분한 면적 확보를 위한 높이를 증가시킬 경우 메탈 콘택의 식각 공정에 있어서 큰 종횡비가 요구되는 문제점이 발생한다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, DRAM 캐패시터 용량 확보를 위해 하부 전극 콘택의 식각 공정 추가와 산화막을 형성하여 하부 전극의 면적 확보가 가능하고, 하부 전극의 높이를 낮게 형성함으로써, 후속 공정 중 금속 배선 식각 공정의 낮은 종횡비를 가질 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상에 절연막을 형성하는 단계와,
상기 절연막을 식각하여 하부 전극 영역을 형성하는 단계와,
상기 하부 전극 영역을 포함한 전체 표면상에 도전층을 형성하는 단계와,
상기 도전층을 포함한 전체 표면상에 산화막 스페이서를 형성하는 단계와,
상기 하부 전극 영역 하부의 상기 산화막 스페이서를 식각하여 상기 도전층의 하부를 노출시키는 단계와,
상기 하부 전극 영역을 포함한 전체 표면상에 상기 도전층을 형성하는 단계 및
상기 도전층 및 산화막 스페이서를 평탄화 식각하여 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 절연막은 PSG막 및 PETEOS막으로 형성하는 것과,
상기 도전층은 Ti/TiN으로 형성하는 것과,
상기 산화막 스페이서는 SiO2로 형성하는 것과,
상기 산화막 스페이서는 100 ~ 150Å 두께로 형성하는 것과,
상기 산화막 스페이서 식각은 40mT 압력과 650W 파워 조건하에서 CF4를 주 식각가스로 하고, Ar, O2 및 이들의 조합 중 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것과,
상기 도전층 및 산화막 스페이서를 평탄화 식각 후, 상기 절연막 및 산화막 스페이서를 딥 아웃(Dip out)하여 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2f는 본 발명에 따라 형성된 반도체 소자를 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 PSG막(210) 및 PETEOS막(220)을 형성한다.
다음으로, PETEOS막(220) 상에 감광막을 형성한 후, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
그 다음으로, 감광막 패턴을 마스크로 PETEOS막(220) 및 PSG막(210)을 식각하여 하부 전극 영역(230)을 형성한다.
다음으로, 감광막 패턴을 제거하고, 하부 전극 영역(230)을 포함한 전체 표면 상부에 도전층(240)을 형성한다.
이때, 도전층(240)은 Ti/TiN으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 도전층(240)을 포함한 전체 표면상에 산화막 스페이서(250)를 형성한다.
이때, 산화막 스페이서(250)는 SiO2로 형성하고, 100 ~ 150Å 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 산화막 스페이서(250)를 식각하여 하부 전극 영역(230)과 상기 산화막 스페이서(250) 하부와 맞닿는 영역이 노출되어 산화막 스페이서 패턴(255)을 형성한다.
즉, 산화막 스페이서 패턴(255)은 하부 전극 영역(230) 내의 측벽에만 형성된 모습이다.
여기서, 산화막 스페이서(250)의 하부와 도전층(240)의 맞닿는 영역이 일정 부분 식각되기 때문에 후속 공정 중, 도전층 다시 매립한 후, 이를 평탄화 식각하여 하부 전극을 형성할 수 있다.
이때, 산화막 스페이서(250) 식각은 40mT 압력과 650W 파워 조건하에서 CF4를 주 식각가스로 하고, Ar, O2 및 이들의 조합 중 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것이 바람직하다.
도 2d 및 도 2e를 참조하면, 하부 전극 영역(230)을 포함한 전체 표면상에 도전층(260)을 다시 매립한다.
다음으로, 도전층(260) 및 산화막 스페이서 패턴(255)을 평탄화 식각하여 PETEOS막(220)을 노출시키는 하부 전극(270)을 형성한다.
도 2f를 참조하면, 도전층(260) 및 산화막 스페이서 패턴(255)을 평탄화 식각한 후, 산화막 스페이서 패턴(255), PSG막(210) 및 PETEOS막(220)을 딥 아웃(Dip out)하여 제거한다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, DRAM 캐패시터 용량 확 보를 위해 하부 전극 콘택의 식각 공정 추가와 산화막을 형성하여 하부 전극의 면적 확보가 가능하고, 하부 전극의 높이(Height)를 낮게 형성함으로써, 후속 공정 중 금속 배선 식각 공정의 낮은 종횡비(Aspect Ratio)를 가질 수 있는 반도체 소자를 형성하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 반도체 기판상에 절연막을 형성하는 단계;상기 절연막을 식각하여 하부 전극 영역을 형성하는 단계;상기 하부 전극 영역을 포함한 전체 표면상에 도전층을 형성하는 단계;상기 도전층을 포함한 전체 표면상에 산화막 스페이서를 형성하는 단계;상기 하부 전극 영역 하부의 상기 산화막 스페이서를 식각하여 상기 도전층의 하부를 노출시키는 단계;상기 하부 전극 영역을 포함한 전체 표면상에 상기 도전층을 재형성하는 단계; 및상기 도전층 및 상기 산화막 스페이서를 평탄화 식각하여 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 절연막은 PSG막 및 PETEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 산화막 스페이서는 SiO2로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 산화막 스페이서는 100 ~ 150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 산화막 스페이서 식각은 40mT 압력과 650W 파워 조건하에서 CF4를 주 식각가스로 하고, Ar, O2 및 이들의 조합 중 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 도전층 및 산화막 스페이서를 평탄화 식각 후, 상기 절연막 및 산화막 스페이서를 딥 아웃(Dip out)하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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2008
- 2008-04-08 KR KR1020080032724A patent/KR20090107293A/ko not_active Application Discontinuation
Cited By (4)
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