KR20090070691A - 반도체 소자의 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자 형성 방법에 관한 것으로, 하부 전극 콘택 플러그 형성 후, 캐패시터 리키지(Capacitor Leakage)를 방지하기 위해 하부 전극 콘택 플러그 형성 후 평탄화 식각 시 하부 전극 콘택 플러그 상측을 식각하여 식각 방지막의 두께를 두껍게 형성함으로써, 스페이서 어택(Attack)을 방지하고, 캐패시터 리키지(Capacitor Leakage) 현상을 방지하는 기술을 개시한다.

Description

반도체 소자의 형성 방법{The Method for Manufacturing Semiconductor Device}

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.

<도면의 주요 부분에 대한 부호 설명>

100: 반도체 기판 110: 층간 절연막

120: 랜딩 플러그 130: 비트라인

140: 희생 절연막 150: 하부 전극 콘택홀

160: 하부 전극 스페이서 170: 하부 전극 콘택플러그

180: 식각 방지막

본 발명은 반도체 소자 형성 방법에 관한 것으로, 하부 전극 콘택 플러그 형성 후, 캐패시터 리키지(Capacitor Leakage)를 방지하기 위해 하부 전극 콘택 플러 그 형성 후 평탄화 식각 시 하부 전극 콘택 플러그 상측을 식각하여 식각 방지막의 두께를 두껍게 형성함으로써, 스페이서 어택(Attack)을 방지하고, 캐패시터 리키지(Capacitor Leakage) 현상을 방지하는 기술을 개시한다.

현재 반도체 소자의 메모리 소자의 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다.

커패시터는 하부 전극(Storage Node)용 하부전극과 플레이트 전극용 상부 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다.

따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다.

하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다.

이에, 하부 전극의 구조를 개선하는 연구가 꾸준히 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다.

최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 커패시터보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형 커패시터를 더욱 선호하는 추세이다.

상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 하부 전극 콘택 플러그의 스페이서 지역에서 마이크로 로딩(Micro Loading)에 의해 식각 비율이 증가하게 되어 어택(Attack)이 발생하고, 이러한 영역에 상부 전극이 채워지지 못하고 캐패시터 리키지(Capacitor Leakage)가 발생하여 디바이스 페일(Fail)이 발생하는 문제점이 있다.

본 발명은 반도체 소자 형성 방법에 관한 것으로, 하부 전극 콘택 플러그 형성 후, 캐패시터 리키지(Capacitor Leakage)를 방지하기 위해 하부 전극 콘택 플러그 형성 후 평탄화 식각 시 하부 전극 콘택 플러그 상측을 식각하여 식각 방지막의 두께를 두껍게 형성함으로써, 스페이서 어택(Attack)을 방지하고, 캐패시터 리키지(Capacitor Leakage) 현상을 방지하는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 형성 방법은,

반도체 기판상에 랜딩 플러그 및 비트라인을 형성하는 단계와,

상기 비트라인을 포함한 전체 표면상에 희생 절연막을 형성하는 단계와,

상기 희생 절연막을 식각하여 상기 랜딩플러그를 노출시키는 하부 전극 콘택 홀을 형성하는 단계와,

상기 하부 전극 콘택 홀 측벽에 하부전극 스페이서를 형성하는 단계와,

상기 하부 전극 콘택 홀에 콘택 물질을 매립하여 하부 전극 콘택 플러그를 형성하는 단계와,

상기 하부 전극 콘택 플러그를 평탄화 식각 후, 상기 하부 전극 콘택 플러그 상측을 식각하는 단계 및

상기 하부 전극 콘택플러그 상에 식각 방지막 및 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 비트라인을 형성하는 단계는,

상기 반도체 기판상에 층간 절연막을 형성하는 단계와,

상기 층간 절연막을 관통하여 상기 반도체 기판을 노출시키는 랜딩 플러그를 형성하는 단계와,

상기 랜딩 플러그 및 상기 층간 절연막 상에 배리어 메탈, 도전층 및 하드마스크층을 적층하여 형성하는 단계와,

상기 하드마스크층, 도전층 및 배리어 메탈을 식각하여 비트라인 패턴을 형성하는 단계 및

상기 비트라인 패턴 측벽에 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 배리어 메탈은 100 ~ 1000Å 두께로 형성하는 것과,

상기 도전층은 300 ~ 1000Å 두께로 형성하는 것과,

상기 도전층은 20 ~ 70mT 압력과 300 ~ 1000W의 파워 조건 하에서 SF₆, BCl₃ 및 Cl₂를 주 식각가스로 하고, Ar, N₂ 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것과,

상기 비트라인 하드마스크층은 2000 ~ 4000Å 두께로 형성하는 것과,

상기 비트라인 하드마스크층은 20 ~ 70mT 압력과 300 ~ 1000W의 파워 조건하에서 CF₄ 및 CHF₃를 주 식각가스로 하고, 0₂, Ar 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것과,

상기 비트라인 스페이서는 50 ~ 100Å 두께로 형성하는 것과,

상기 비트라인 스페이서는 20 ~ 70mT 압력과 300 ~ 1000W 파워 조건하에서 CF₄ 및 CHF₃를 주 식각가스로 하고, 0₂, Ar 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것과,

상기 제 2 층간 절연막은 5000 ~ 10000Å 두께로 형성하는 것과,

상기 하부 전극 콘택 홀은 15 ~ 50mT 압력과 1000 ~ 2000W 파워조건하에서 C₄F₈, C₅F₈, C₄F₆를 주 식각가스로 하고, Ar, O₂, CO, N₂ 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것과,

상기 하부 전극 스페이서는 50 ~ 200Å 두께의 질화막으로 형성하는 것과,

상기 하부 전극 스페이서는 15 ~ 50mT 압력과 300 ~ 1500W 파워 조건하에서 C₄F₈, C₅F₈, C₄F₆를 주 식각가스로 하고, Ar, O₂, CO, N₂ 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것과,

상기 콘택 물질은 2000 ~ 4000Å 두께의 폴리실리콘막으로 형성하는 것과,

상기 콘택 물질은 15 ~ 50mT 압력과 100 ~ 500W 파워 조건 하에서 C₂F₆, Cl₂, HBr, CHF₃ 및 이들의 조합 중에서 선택된 하나의 가스를 이용하여 식각하는 것과,

상기 하부 전극 콘택 플러그 식각은 400 ~ 1000Å 두께로 식각하는 것과,

상기 하부 전극 콘택 플러그 식각은 상기 하부 전극 콘택 플러그를 에치백하는 것과,

상기 하부 전극 콘택 플러그를 에치백하는 단계는 하부전극 콘택 플러그와 절연막의 식각 선택비를 3:1이 되도록 하여 식각하는 것과,

상기 식각 방지막은 300 ~ 1000Å 두께의 질화막으로 형성하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.

또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.

도 1a를 참조하면, 반도체 기판(100)상에 층간 절연막(110)을 형성한다.

층간 절연막(110) 상에 감광막을 형성하고, 랜딩 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 층간 절연막(110)을 식각하여 반도체 기판(100)을 노출시키는 랜딩플러그(120) 및 비트라인 콘택 플러그(미도시)를 형성한다.

상기 비트라인 콘택 플러그와 접속하는 배리어 메탈을 형성한 후, 비트라인 도전층인 텅스텐(W) 층을 형성한다.

이때, 배리어 메탈은 100 ~ 1000Å 두께로 형성하고, 도전층은 300 ~ 1000Å 두께로 형성하는 것이 바람직하다.

또한, 도전층은 20 ~ 70mT 압력과 300 ~ 1000W의 파워 조건 하에서 SF₆, Bcl₃ 및 Cl₂를 주 식각가스로 하고, Ar, N₂ 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것이 바람직하다.

다음에, 도전층 상부에 비트라인 하드마스크층을 형성한다.

이때, 비트라인 하드마스크층은 2000 ~ 4000Å 두께로 형성하는 것이 바람직하다.

다음에, 상기 비트라인 하드마스크층 및 도전층을 식각하여 비트라인(130)을 형성한다.

이때, 비트라인 하드마스크층은 20 ~ 70mT 압력과 300 ~ 1000W의 파워 조건하에서 CF₄ 및 CHF₃를 주 식각가스로 하고, 0₂, Ar 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것이 바람직하다.

다음에, 비트라인(130)을 포함한 전체 표면상에 질화막(미도시)을 형성하고, 비트라인 표면이 노출되도록 에치백(Etchback) 공정을 실시하여 비트라인 측벽에 비트라인 스페이서(미도시)를 형성한다.

이때, 비트 라인 스페이서는 50 ~ 100Å 두께로 질화막으로 형성하는 것과,

상기 비트라인 스페이서는 20 ~ 70mT 압력과 300 ~ 1000W 파워 조건하에서 CF₄ 및 CHF₃를 주 식각가스로 하고, 0₂, Ar 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것이 바람직하다.

상기 비트라인(130)을 포함한 전체 표면상에 제 2 층간 절연막(140)을 형성한다.

이때, 희생 절연막(140)은 5000 ~ 10000Å 두께로 형성하는 것이 바람직하다.

상기 희생 절연막(140) 상에 감광막을 형성하고, 하부 전극 콘택용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 희생 절연막(140)을 식각하여 랜딩 플러그(120)를 노출시키는 하부 전극 콘택홀(150)을 형성한다.

하부 전극 콘택홀(150)은 15 ~ 50mT 압력과 1000 ~ 2000W 파워조건하에서 C₄F₈, C₅F₈, C₄F₆를 주 식각가스로 하고, Ar, O₂, CO, N₂ 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것이 바람직하다.

다음으로, 감광막 패턴을 제거한다.

도 1b를 참조하면, 하부 전극 콘택홀(150) 측벽에 하부 전극 스페이서(160)를 형성한다.

이때, 하부 전극 스페이서(160)는 50 ~ 200Å 두께로 질화막으로 형성하고,

상기 하부 전극 스페이서(160)는 15 ~ 50mT 압력과 300 ~ 1500W 파워 조건하에서 C₄F₈, C₅F₈, C₄F₆를 주 식각가스로 하고, Ar, O₂, CO, N₂ 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것이 바람직하다.

도 1c를 참조하면, 하부 전극 콘택홀(150)을 매립하도록 반도체 기판 전체 표면상에 콘택 물질인 폴리실리콘막을 증착한다.

이때, 콘택 물질은 2000 ~ 4000Å 두께의 폴리실리콘막으로 형성한다.

또한, 콘택 물질은 15 ~ 50mT 압력과 100 ~ 500W 파워 조건 하에서 C₂F₆, Cl₂, HBr, CHF₃ 및 이들의 조합 중에서 선택된 하나의 가스를 이용하여 식각되는 것과,

다음으로, 폴리실리콘막 증착 후, 폴리실리콘막을 평탄화 식각하여 하부 전극 콘택 플러그(180)를 형성한다.

그 다음으로, 하부 전극 콘택 플러그(170)의 상측으로부터 부분 식각을 실시한다.

이때, 하부 전극 콘택 플러그(170)를 식각하는 단계는 400 ~ 1000Å 두께로 식각하는 것이 바람직하다.

도 1d를 참조하면, 하부 전극 콘택 플러그(170)를 포함한 전체 표면상에 식각 방지막(180) 및 희생 절연막(미도시)을 형성한다.

이때, 식각 방지막(180)은 300 ~ 1000Å 두께의 질화막으로 형성하는 것이 바람직하다.

후속 공정으로, 희생 절연막 상에 감광막을 형성하고, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.

감광막 패턴을 마스크로 희생절연막 및 식각 방지막(180)을 식각하여 하부 전극 콘택 플러그(170)을 노출시키는 하부 전극 영역(미도시)을 형성한다.

하부 전극 영역을 포함한 전체 표면 상부에 하부 전극용 도전층(미도시)을 형성한다.

다음으로, 하부 전극 영역을 매립하는 산화막을 전체 표면 상부에 형성하고, 하부 전극 영역이 노출될 때까지 도전층을 평탄화 식각하여 하부 전극(미도시)을 형성한다.

본 발명은 반도체 소자 형성 방법에 관한 것으로, 하부 전극 콘택 플러그 형성 후, 캐패시터 리키지(Capacitor Leakage)를 방지하기 위해 하부 전극 콘택 플러 그 형성 후 평탄화 식각 시 하부 전극 콘택 플러그 상측을 식각하여 식각 방지막의 두께를 두껍게 형성함으로써, 스페이서 어택(Attack)을 방지하고, 캐패시터 리키지(Capacitor Leakage) 현상을 방지하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (19)

1. 반도체 기판상에 랜딩 플러그 및 비트라인을 형성하는 단계;

   상기 비트라인을 포함한 전체 표면상에 희생 절연막을 형성하는 단계;

   상기 희생 절연막을 식각하여 상기 랜딩플러그를 노출시키는 하부 전극 콘택 홀을 형성하는 단계;

   상기 하부 전극 콘택 홀 측벽에 하부전극 스페이서를 형성하는 단계;

   상기 하부 전극 콘택 홀에 콘택 물질을 매립하여 하부 전극 콘택 플러그를 형성하는 단계;

   상기 하부 전극 콘택 플러그를 평탄화 식각 후, 상기 하부 전극 콘택 플러그 상측을 식각하는 단계; 및

   상기 하부 전극 콘택플러그 상에 식각 방지막 및 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
2. 제 1 항에 있어서,

   상기 비트라인을 형성하는 단계는,

   상기 반도체 기판상에 층간 절연막을 형성하는 단계;

   상기 층간 절연막을 관통하여 상기 반도체 기판을 노출시키는 랜딩 플러그를 형성하는 단계;

   상기 랜딩 플러그 및 상기 층간 절연막 상에 배리어 메탈, 도전층 및 하드마 스크층을 적층하여 형성하는 단계;

   상기 하드마스크층, 도전층 및 배리어 메탈을 식각하여 비트라인 패턴을 형성하는 단계; 및

   상기 비트라인 패턴 측벽에 비트라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
3. 제 2 항에 있어서,

   상기 배리어 메탈은 100 ~ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
4. 제 2 항에 있어서,

   상기 도전층은 300 ~ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
5. 제 2 항에 있어서,

   상기 도전층은 20 ~ 70mT 압력과 300 ~ 1000W의 파워 조건 하에서 SF₆, BCl₃ 및 Cl₂를 주 식각가스로 하고, Ar, N₂ 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
6. 제 2 항에 있어서,

   상기 비트라인 하드마스크층은 2000 ~ 4000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
7. 제 2 항에 있어서,

   상기 비트라인 하드마스크층은 20 ~ 70mT 압력과 300 ~ 1000W의 파워 조건하에서 CF₄ 및 CHF₃를 주 식각가스로 하고, 0₂, Ar 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
8. 제 2 항에 있어서,

   상기 비트라인 스페이서는 50 ~ 100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
9. 제 2 항에 있어서,

   상기 비트라인 스페이서는 20 ~ 70mT 압력과 300 ~ 1000W 파워 조건하에서 CF₄ 및 CHF₃를 주 식각가스로 하고, 0₂, Ar 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것을 특징으로 하는 반도 체 소자의 형성 방법.
10. 제 1 항에 있어서,

    상기 희생 절연막은 5000 ~ 10000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
11. 제 1 항에 있어서,

    상기 하부 전극 콘택 홀은 15 ~ 50mT 압력과 1000 ~ 2000W 파워조건하에서 C₄F₈, C₅F₈, C₄F₆를 주 식각가스로 하고, Ar, O₂, CO, N₂ 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
12. 제 1 항에 있어서,

    상기 하부 전극 스페이서는 50 ~ 200Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
13. 제 1 항에 있어서,

    상기 하부 전극 스페이서는 15 ~ 50mT 압력과 300 ~ 1500W 파워 조건하에서 C₄F₈, C₅F₈, C₄F₆를 주 식각가스로 하고, Ar, O₂, CO, N₂ 및 이들의 조합으로 이루어 진 일군으로부터 선택된 어느 하나를 첨가 가스로 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
14. 제 1 항에 있어서,

    상기 콘택 물질은 2000 ~ 4000Å 두께의 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
15. 제 1 항에 있어서,

    상기 콘택 물질은 15 ~ 50mT 압력과 100 ~ 500W 파워 조건 하에서 C₂F₆, Cl₂, HBr, CHF₃ 및 이들의 조합 중에서 선택된 하나의 가스를 이용하여 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법.
16. 제 1 항에 있어서,

    상기 하부 전극 콘택 플러그 식각은 400 ~ 1000Å 두께로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
17. 제 1 항에 있어서,

    상기 하부 전극 콘택 플러그 식각은 상기 하부 전극 콘택 플러그를 에치백하는 것을 특징으로 하는 반도체 소자의 형성 방법.
18. 제 17 항에 있어서,

    상기 하부 전극 콘택 플러그를 에치백하는 단계는 하부전극 콘택 플러그와 절연막의 식각 선택비를 3:1이 되도록 하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
19. 제 1 항에 있어서,

    상기 식각 방지막은 300 ~ 1000Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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