KR100623599B1 - 반도체 소자의 캐패시터 스토리지 노드 형성방법 - Google Patents

반도체 소자의 캐패시터 스토리지 노드 형성방법 Download PDF

Info

Publication number
KR100623599B1
KR100623599B1 KR1020040110083A KR20040110083A KR100623599B1 KR 100623599 B1 KR100623599 B1 KR 100623599B1 KR 1020040110083 A KR1020040110083 A KR 1020040110083A KR 20040110083 A KR20040110083 A KR 20040110083A KR 100623599 B1 KR100623599 B1 KR 100623599B1
Authority
KR
South Korea
Prior art keywords
storage node
forming
contact hole
spacer
layer
Prior art date
Application number
KR1020040110083A
Other languages
English (en)
Other versions
KR20060071487A (ko
Inventor
이성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040110083A priority Critical patent/KR100623599B1/ko
Priority to TW094119760A priority patent/TWI281231B/zh
Priority to JP2005175980A priority patent/JP5294182B2/ja
Priority to US11/204,660 priority patent/US7410866B2/en
Publication of KR20060071487A publication Critical patent/KR20060071487A/ko
Application granted granted Critical
Publication of KR100623599B1 publication Critical patent/KR100623599B1/ko
Priority to US12/168,823 priority patent/US7790546B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 캐패시터 형성시 캐패시터의 스토리지 노드용 전극물질의 매립특성을 개선시켜 반도체 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 캐패시터 스토리지 노드 형성방법에 관한 것으로, 스토리지 노드 콘택 플러그 측벽의 스페이서와 스토리지 노드 형성시 사용되는 절연막 간의 식각 선택비를 이용하여 스토리지 노드 형성을 위한 도전층의 매립 특성을 향상시킬 수 있다.
캐패시터, 스토리지 노드 콘택 플러그, 스페이서, 식각율, 스토리지 노드.

Description

반도체 소자의 캐패시터 스토리지 노드 형성방법{A METHOD FOR FORMING A STORAGE NODE OF CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 통상적인 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위하여 도시된 공정단면도.
도 2는 상기 도 1a 내지 도1e에 따라 형성된 스토리지 노드 콘택 플러그의 측벽 스페이서에 틈('A' 부위 참조)이 발생한 문제점을 도시한 도면.
도 3a 내지 도 3e는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위하여 도시된 공정단면도.
도 4a 내지 도 4g는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위하여 도시된 공정단면도.
도 5a 내지 도 5g는 본 발명의 바람직한 제3 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위하여 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110, 210, 310 : 반도체 기판
11, 111, 211, 311 : 제1 층간 절연막
112, 214, 314 : 제2 층간 절연막
12, 113, 212, 312 : 스페이서
13, 113, 213, 313 : 폴리실리콘 플러그
14, 114, 215, 315 : 식각 정지막
15,116, 216, 316 : 희생 산화막
115 : 제3 층간 절연막
16, 117, 217, 317 : 포토레지스트 패턴
17, 118, 218, 318 : 제2 콘택홀
17a, 118a, 218a, 318a : 제3 콘택홀
218b, 318b : 제4 콘택홀
본 발명은 반도체 소자의 캐패시터 스토리지 노드 형성방법에 관한 것으로, 특히 스토리지 노드 콘택 플러그 측벽의 스페이서와 스토리지 노드 형성시 사용되는 절연막 간의 식각 선택비를 이용한 반도체 소자의 캐패시터 스토리지 노드 형성방법에 관한 것이다.
반도체 소자의 셀 사이즈가 미세화됨에 따라, 필요한 전하의 저장용량을 확보하기 위하여 다양한 방법으로 기술 개발이 이루어지고 있다. 그 중의 한가지 방 법이 캐패시터의 형성을 3차원 구조로 형성하는 것으로, 이러한 3차원 형성의 캐패시터의 대표적인 예로 콘케이브(concave) 구조의 캐패시터가 있다.
도 1a 내지 도 1e는 이러한 콘케이브 구조의 캐패시터 스토리지 노드 형성방법을 설명하기 위한 단면도로서, 이를 참조하여 통상의 캐패시터 스토리지 노드 형성방법을 살펴본다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 하부절연층(11)을 형성한 후 하부절연층(11)에 콘택홀(미도시; 이하, 제1 콘택홀이라 함)을 형성한다. 여기서 하부절연층은 미도시된 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
이어서, 제1 콘택홀을 포함한 결과물의 상부 단차를 따라 질화막을 증착 및 식각하여 제1 콘택홀의 측벽에 질화막으로 이루어진 스페이서(12)를 형성하고, 제1 콘택홀에 폴리실리콘 플러그(13)를 매립시킨다. 이때, 폴리실리콘 플러그(13)는 스토리지 노드 콘택 플러그로 기능한다.
이어서, 도 1b에 도시된 바와 같이, 폴리실리콘 플러그(13) 및 하부절연층(11) 상부에 질화막으로 이루어지는 식각 정지막(14)을 증착한다.
이어서, 도 1c에 도시된 바와 같이, 식각 정지막(14) 상에 스토리지 노드의 높이를 결정짓는 희생 산화막(15)을 증착한다.
이어서, 도 1d에 도시된 바와 같이, 소정의 포토레지스트 패턴(16)을 식각 마스크로 희생 산화막(15)을 식각하여 식각 정지막(14) 상부에 콘택홀(17; 이하, 제2 콘택홀이라 함)을 형성함으로써 스토리지 노드가 형성될 영역을 오픈한다.
이어서, 도 1e에 도시된 바와 같이, 식각된 희생 산화막(15)을 식각 마스크로 식각 정지막(14)을 식각하여 폴리실리콘 플러그(13)가 노출되도록 콘택홀(17a;이하, 제3 콘택홀이라 함)을 형성한다.
그러나, 이와 같이 폴리실리콘 플러그(13)와 스토리지 노드의 연결을 위한 제3 콘택홀(17a) 형성시 제3 콘택홀(17a)과 폴리실리콘 플러그(13) 간에 발생되는 미스얼라인(mis_align)으로 인해 스페이서(12)가 노출되므로, 식각 정지막(14)을 식각할때 식각 정지막(14)과 동일한 질화막으로 이루어진 스페이서(12)가 동시에 식각된다. 따라서, 도 2에서와 같이, 스페이서(12)의 측벽을 따라 움푹 들어간 모양의 좁은 틈(crevasse; 'A' 부위 참조)이 형성된다.
이어서, 제3 콘택홀(17a)을 포함한 결과물의 상부 단차를 따라 스토리지 노드용 전극물질(미도시)을 증착한 후 식각하여 스토리지 노드를 형성하는데, 이때, 도 2의 스페이서(12)에 형성된 틈('A' 부위 참조)으로 인해 스토리지 노드용 전극물질 증착공정시 금속층의 매립 특성이 저하되어 반도체 소자의 전기적 특성을 악화시키는 문제점을 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 캐패시터 형성시 캐패시터의 스토리지 노드용 전극물질의 매립특성을 개선시켜 반도체 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공하는 것을 그 목적으로 한다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하부층이 형성된 기판 상에 서로 다른 식각율을 갖는 제1 및 제2 절연막을 순차적으로 증착하는 단계와, 상기 제1 및 제2 절연막의 소정 영역에 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀의 내측벽에 상기 제2 절연막과 동일한 식각율을 갖는 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 제1 콘택홀을 매립하는 스토리지 노드 콘택 플러그를 형성하는 단계와, 상기 스토리지 노드 콘택 플러그가 형성된 결과물 상에 상기 제2 절연막과 동일한 식각율을 갖는 식각 정지막을 증착하는 단계와, 상기 식각 정지막 상에 희생 산화막을 증착하는 단계와, 상기 희생 산화막과 식각 정지막을 순차로 식각하여 상기 스토리지 노드 콘택 플러그가 노출되도록 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택홀이 형성된 결과물의 상부 단차를 따라 스토리지 노드를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공한다.
상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 하부층이 형성된 기판 상에 제1 절연막을 증착한 후 상기 제1 절연막의 소정 영역에 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀의 내측벽에 상기 제1 절연막과 다른 식각율을 갖는 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 제1 콘택홀을 매립하는 스토리지 노드 콘택 플러그를 형성하는 단계와, 상기 스토리지 노드 콘택 플러그가 형성된 결과물 상에 상기 스페이서와 동일한 식각율을 갖는 식각 정지막 을 증착하는 단계와, 상기 식각 정지막 상에 희생 산화막을 증착하는 단계와, 산화막 식각조건에서 상기 희생 산화막과 식각 정지막을 순차로 식각하여 상기 스토리지 노드 콘택 플러그가 노출되도록 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택홀이 형성된 결과물의 상부 단차를 따라 스토리지 노드를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공한다.
상기에서 설명한 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 하부층이 형성된 기판 상에 제1 절연막을 증착한 후 상기 제1 절연막의 소정 영역에 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀의 내측벽에 상기 제1 절연막과 다른 식각율을 갖는 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 제1 콘택홀을 매립하고 그 상부가 상기 스페이서의 상부보다 돌출되도록 스토리지 노드 콘택 플러그를 형성하는 단계와, 상기 스토리지 노드 콘택 플러그가 형성된 결과물 상에 상기 제1 절연막과 동일한 식각율을 갖는 제2 절연막을 증착 및 평탄화하여 상기 스토리지 노드 콘택 플러그와 상기 제2 절연막의 표면단차를 없애는 단계와, 상기 제2 절연막 및 상기 스토리지 노드 콘택 플러그 상에 상기 스페이서와 동일한 식각율을 갖는 식각 정지막을 증착하는 단계와, 상기 식각 정지막 상에 희생 산화막을 증착하는 단계와, 상기 스토리지 노드 콘택 플러그 대비 상기 스페이서의 식각 선택비가 낮은 식각공정을 실시하여 상기 스토리지 노드 콘택 플러그가 노출되도록 제2 콘택홀을 형성하는 단계와, 상기 제2 콘택홀이 형성된 결과물의 상부 단차를 따라 스토리지 노드를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 다양한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제1 실시예
우선, 도 3a 내지 도 3e는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위해 도시된 공정단면도들이다. 여기서, 도 3a 내지 도 3e에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 하는 동일 요소이다.
먼저, 도 3a에 도시된 바와 같이, 하부층이 형성된 반도체 기판(110; 이하, 기판이라 함) 상에 서로 다른 식각율을 갖는 제1 층간 절연막(111) 및 제2 층간 절연막(112)을 순차적으로 증착한다. 이때, 제1 층간 절연막(111)은 산화막으로 형성하고, 제2 층간 절연막(112)은 질화막으로 형성한다. 이때, 하부층은 소자분리막(미도시), 워드라인(미도시) 및 비트라인(미도시)을 포함한다.
이어서, 제2 층간 절연막(112) 및 제1 층간 절연막(111)을 식각하여 기판의 소정 영역이 노출되도록 콘택홀(미도시; 이하, 제1 콘택홀이라 함)을 형성하고, 제1 콘택홀을 포함한 결과물의 상부 단차를 따라 제2 층간 절연막(112)과 동일한 식각율을 갖는 물질 예컨대, 질화막을 증착 및 식각하여, 제1 콘택홀의 내측벽에 질화막으로 이루어진 스페이서(113)를 형성한다.
이어서, 스페이서(113)가 형성된 제1 콘택홀을 포함한 결과물 전면에 폴리실 리콘 플러그(114)를 증착하여 제1 콘택홀을 매립한 후 평탄화한다. 여기서, 제1 콘택홀 내에 매립되어 잔류되는 폴리실리콘 플러그(114)는 스토리지 노드 콘택 플러그로 작용한다.
이어서, 도 3b에 도시된 바와 같이, 폴리실리콘 플러그(114)가 형성된 결과물 상부에 식각 정지막(115)을 증착한다. 여기서, 식각 정지막(115)은 후속공정을 통해 형성될 희생 산화막(116; 도 3c 참조)과의 식각 선택비를 조절하여 스토리지 노드 콘택홀 형성을 위한 식각공정시 효과적으로 식각을 멈추게 한다. 이때, 식각 정지막(115)은 플라즈마 화학기상증착(PECVD : Plasma Enhanced Chemical Vapor Deposition) 또는 저압화학기상증착(LPCVD : Low Pressuer Chemical Vapor Deposition) 방식을 통해 질화막을 증착하여 형성한다.
이어서, 도 3c에 도시된 바와 같이, 식각 정지막(115) 상에 스토리지 노드의 높이를 결정짓는 희생 산화막(116)을 순차적으로 증착한다. 이때, 희생 산화막(116)은 PSG(Phosphorus Silicate Glass)막과 TEOS(Tetra Ethyle Ortho Silicate)막의 적층구조로 형성할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 소정의 포토레지스트 패턴(117)을 식각 마스크로 희생 산화막(116)을 식각하여 식각 정지막(115) 상부에 스토리지 노드 콘택홀(118; 이하, 제2 콘택홀이라 함)을 형성함으로써 스토리지 노드가 형성될 영역을 오픈한다.
이어서, 도 3e에 도시된 바와 같이, 식각된 희생 산화막(116)을 식각 마스크로 식각 정지막(115)을 식각하여 폴리실리콘 플러그(114)가 노출되도록 콘택홀 (118a;이하, 제3 콘택홀이라 함)을 형성한다. 이때, 스페이서(113)와 동일한 식각율을 갖는 질화막으로 형성된 제2 층간 절연막(112)으로 인해 스페이서(113)가 과도 식각되는 것을 방지할 수 있다. 따라서, 제3 콘택홀(118a)을 안정적으로 형성할 수 있어 후속 공정을 통해 증착되는 스토리지 노드용 전극물질의 매립 특성을 개선시킬 수 있다.
즉, 본 발명의 바람직한 제1 실시예에 따르면, 기판 상에 스토리지 노드 콘택 플러그를 포함하여 형성되는 절연막을 식각율이 서로 다른 제1 층간 절연막과 제2 층간 절연막이 적층된 구조로 형성하고, 스토리지 노드 콘택 플러그 측벽의 스페이서를 제2 층간 절연막과 동일한 식각율을 갖는 물질로 형성함으로써, 후속공정을 통해 스토리지 노드 콘택홀을 형성할 때에 스페이서가 과도 식각되는 것을 방지할 수 있다. 따라서, 스페이서에 틈이 발생하는 것을 억제하여 스토리지 노드용 전극물질의 매립 특성을 개선시킬 수 있다.
제2 실시예
도 4a 내지 도 4g는 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위해 도시된 공정단면도들이다. 여기서, 도 4a 내지 도 4g에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 하는 동일 요소이다.
먼저, 도 4a에 도시된 바와 같이, 하부층이 형성된 반도체 기판(210; 이하, 기판이라 함) 상에 층간 절연막(211; 이하, 제1 층간 절연막이라 함)을 증착하고, 제1 층간 절연막(211)을 식각하여 기판(210)의 소정 영역이 노출되도록 콘택홀(미 도시; 이하, 제1 콘택홀이라 함)을 형성한다. 여기서, 하부층은 소자분리막(미도시), 워드라인(미도시) 및 비트라인(미도시)을 포함하고, 제1 층간 절연막(211)은 산화막이다.
이어서, 제1 콘택홀을 포함한 결과물의 상부 단차를 따라 제1 층간 절연막(211)과 식각율이 다른 물질, 예컨대 질화막을 증착 및 식각하여, 제1 콘택홀의 측벽에 질화막으로 이루어진 스페이서(212)를 형성한다.
이어서, 스페이서(212)가 형성된 제1 콘택홀을 포함한 결과물 전면에 폴리실리콘 플러그(213)를 증착하여 제1 콘택홀을 매립한 후 평탄화한다. 이때, 제1 콘택홀 내에 매립되어 잔류되는 폴리실리콘 플러그(213)는 스토리지 노드 콘택 플러그로 작용한다.
이어서, 도 4b에 도시된 바와 같이, 폴리실리콘 플러그(213)가 형성된 결과물 상부에 층간 절연막(214; 이하, 제2 층간 절연막이라 함)을 증착한다. 이때, 제2 층간 절연막(214)은 산화막으로 형성한다.
이어서, 도 4c에 도시된 바와 같이, 제2 층간 절연막(214) 상에 스페이서(212)와 동일한 식각율을 갖는 물질로 이루어진 식각 정지막(215)을 증착한다. 여기서, 식각 정지막(215)은 후속공정을 통해 형성될 희생 산화막(216; 도 4d 참조)과의 식각 선택비를 조절하여 스토리지 노드 콘택홀 형성을 위한 식각공정시 효과적으로 식각을 멈추게 한다. 이때, 식각 정지막(215)은 플라즈마 화학기상증착 또는 저압화학기상증착 방식을 통해 질화막을 증착하여 형성한다.
이어서, 도 4d에 도시된 바와 같이, 식각 정지막(215) 상에 스토리지 노드의 높이를 결정짓는 희생 산화막(216)을 증착한다. 이때, 희생 산화막(216)은 PSG막과 TEOS막의 적층구조로 형성할 수 있다.
이어서, 도 4e에 도시된 바와 같이, 소정의 포토레지스트 패턴(217)을 식각 마스크로 희생 산화막(216)을 식각하여 식각 정지막(215) 상부에 스토리지 노드 콘택홀(218; 이하, 제2 콘택홀이라 함)을 형성함으로써 스토리지 노드가 형성될 영역(이하, 스토리지 노드 영역이라 함)을 오픈한다.
이어서, 도 4f에 도시된 바와 같이, 식각된 희생 산화막(216)을 식각 마스크로 식각 정지막(215)을 식각하여 스토리지 노드 영역의 제2 층간 절연막(214) 상부가 노출되도록 콘택홀(218a;이하, 제3 콘택홀이라 함)을 형성한다.
이어서, 도 4g에 도시된 바와 같이, 스토리지 노드와 폴리실리콘 플러그(213) 간의 연결을 위해 폴리실리콘 플러그(213)가 노출되도록 제2 층간 절연막(214)을 식각하여 콘택홀(218b; 이하, 제4 콘택홀이라 함)을 형성한다. 제4 콘택홀(218b)을 형성하기 위한 식각공정은 산화막 식각 조건으로 하여 실시함으로써 질화막으로 형성된 스페이서(212)가 과도 식각되는 것을 방지할 수 있다. 따라서, 제4 콘택홀(218b)을 안정적으로 형성할 수 있어 후속 공정을 통해 증착되는 스토리지 노드용 전극물질의 매립 특성을 향상시킬 수 있다.
즉, 본 발명의 바람직한 제2 실시예에 따르면 스토리지 노드 콘택 플러그와 스토리지 노드 간의 연결을 위해 콘택홀을 형성할 때에 산화막 식각 조건으로 식각공정을 실시하여 질화막으로 형성된 스토리지 노드 콘택 플러그의 스페이서가 과도 식각되는 것을 방지할 수 있다. 따라서, 스페이서에 틈이 발생하는 것을 억제하여 스토리지 노드용 전극물질의 매립 특성을 개선시킬 수 있다.
제3 실시예
도 5a 내지 도 5g는 본 발명의 바람직한 제3 실시예에 따른 반도체 소자의 캐패시터 스토리지 노드 형성방법을 설명하기 위해 도시된 공정단면도들이다. 여기서, 도 5a 내지 도 5g에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 하는 동일 요소이다.
먼저, 도 5a에 도시된 바와 같이, 하부층이 형성된 반도체 기판(310; 이하, 기판이라 함) 상에 층간 절연막(311; 이하, 제1 층간 절연막이라 함)을 증착하고, 제1 층간 절연막(311)을 식각하여 기판(310)의 소정 영역이 노출되도록 콘택홀(미도시; 이하, 제1 콘택홀이라 함)을 형성한다. 이때, 하부층은 소자분리막(미도시), 워드라인(미도시) 및 비트라인(미도시)을 포함하고, 제1 층간 절연막(311)은 산화막이다.
이어서, 제1 콘택홀을 포함한 결과물의 상부 단차를 따라 제1 층간 절연막(311)과 식각율이 다른 예컨대, 질화막을 증착 및 식각하여 제1 콘택홀의 측벽에 질화막으로 이루어진 스페이서(312)를 형성한다.
이어서, 스페이서(312)가 형성된 제1 콘택홀을 포함한 결과물 전면에 폴리실리콘 플러그(313)를 증착하여 제1 콘택홀을 매립한 후 이를 식각하여 제1 콘택홀을 매립하는 폴리실리콘 플러그(313)가 제1 층간 절연막(311) 상부로 돌출되도록 한다. 이때, 제1 콘택홀을 매립하는 폴리실리콘 플러그(313)는 스토리지 노드 콘택 플러그로 작용한다.
이어서, 도 5b에 도시된 바와 같이, 폴리실리콘 플러그(313)가 형성된 결과물 상부에 층간 절연막(314; 이하, 제2 층간 절연막이라 함)을 증착한 후 CMP 공정을 실시하여 평탄화함으로써 폴리실리콘 플러그(313)와 제2 층간 절연막(314) 간의 표면 단차를 없앤다. 이때, 제2 층간 절연막(314)은 산화막으로 형성한다.
이어서, 도 5c에 도시된 바와 같이, 제2 층간 절연막(314) 상에 식각 정지막(315)을 증착한다. 여기서, 식각 정지막(315)은 후속공정을 통해 형성될 희생 산화막(316; 도 5d 참조)과의 식각 선택비를 조절하여 스토리지 노드 콘택홀(318; 도 5d 참조) 형성을 위한 식각공정시 효과적으로 식각을 멈추게 한다. 이때, 식각 정지막(315)은 플라즈마 화학기상증 또는 저압화학기상증착 방식을 통해 질화막을 증착하여 형성한다.
이어서, 도 5d에 도시된 바와 같이, 식각 정지막(315) 상에 스토리지 노드의 높이를 결정짓는 희생 산화막(316)을 증착한다. 이때, 희생 산화막(316)은 PSG막과 TEOS막의 적층구조로 형성할 수 있다.
이어서, 도 5e에 도시된 바와 같이, 소정의 포토레지스트 패턴(317)을 식각 마스크로 희생 산화막(316)을 식각하여 식각 정지막(315) 상부에 스토리지 노드 콘택홀(318; 이하, 제2 콘택홀이라 함)을 형성함으로써 스토리지 노드가 형성될 영역(이하, 스토리지 노드 영역이라 함)을 오픈한다.
이어서, 도 5f에 도시된 바와 같이, 식각된 희생 산화막(316)을 식각 마스크로 식각 정지막(315)을 식각하여 스토리지 노드 영역의 제2 층간 절연막(314)의 상부가 노출되도록 콘택홀(318a;이하, 제3 콘택홀이라 함)을 형성한다.
이어서, 도 5g에 도시된 바와 같이, 스토리지 노드와 폴리실리콘 플러그(313) 간의 연결을 위해 폴리실리콘 플러그(313)가 노출되도록 제2 층간 절연막(314)을 식각하여 콘택홀(318b; 이하, 제4 콘택홀이라 함)을 형성한다. 이때, 제4 콘택홀(318b)을 형성하기 위한 식각공정은 폴리실리콘 플러그(313) 대비 질화막의 식각 선택비를 낮추어 등방성(isotropic) 식각공정을 실시함으로써, 질화막으로 형성된 스페이서(312)가 과도 식각되는 것을 방지할 수 있다. 따라서, 제4 콘택홀(318b)을 안정적으로 형성할 수 있어 후속 공정을 통해 증착되는 스토리지 노드용 전극물질의 매립 특성을 향상시킬 수 있다.
즉, 본 발명의 바람직한 제3 실시예에 따르면, 스토리지 노드 콘택 플러그와 스토리지 노드 간의 연결을 위해 콘택홀을 형성할 때에 스토리지 노드 콘택 플러그 대비 질화막의 식각 선택비를 낮추어 등방성 식각공정을 실시함으로써, 질화막으로 형성된 스토리지 노드 콘택 플러그의 스페이서가 과도 식각되는 것을 방지할 수 있다. 따라서, 스페이서에 틈이 발생하는 것을 억제하여 스토리지 노드용 전극물질의 매립 특성을 개선시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 여러가지 효과를 얻을 수 있다.
첫째, 반도체 소자의 스토리지 노드 형성시 기판 상에 스토리지 노드 콘택 플러그를 포함하여 형성되는 절연막을 식각율이 서로 다른 제1 층간 절연막과 제2 층간 절연막이 적층된 구조로 형성하고, 스토리지 노드 콘택 플러그 측벽의 스페이서를 제2 층간 절연막과 동일한 식각율을 갖는 물질로 형성함으로써, 후속공정을 통해 스토리지 노드 콘택홀을 형성할 때에 스페이서가 과도 식각되는 것을 방지할 수 있다. 따라서, 스페이서에 틈이 발생하는 것을 억제하여 스토리지 노드용 전극물질의 매립 특성을 개선시킬 수 있다.
둘째, 반도체 소자의 스토리지 노드 형성시 스토리지 노드 콘택 플러그와 스토리지 노드 간의 연결을 위해 콘택홀을 형성할 때에 산화막 식각 조건으로 식각공정을 실시하여 질화막으로 형성된 스토리지 노드 콘택 플러그의 스페이서가 과도 식각되는 것을 방지할 수 있다.
셋째, 반도체 소자의 스토리지 노드 형성시 스토리지 노드 콘택 플러그와 스토리지 노드 간의 연결을 위해 콘택홀을 형성할 때에 스토리지 노드 콘택 플러그 대비 질화막의 식각 선택비를 낮추어 등방성 식각공정을 실시하여 질화막으로 형성된 스토리지 노드 콘택 플러그의 스페이서가 과도 식각되는 것을 방지할 수 있다.
따라서, 스페이서에 틈이 발생하는 것을 억제하여 스토리지 노드용 전극물질의 매립 특성을 개선시킬 수 있고 나아가서는, 반도체 소자의 전기적 특성을 개선시킬 수 있다.

Claims (7)

  1. 하부층이 형성된 기판 상에 서로 다른 식각율을 갖는 제1 및 제2 절연막을 순차적으로 증착하는 단계;
    상기 제1 및 제2 절연막의 소정 영역에 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀의 내측벽에 상기 제2 절연막과 동일한 식각율을 갖는 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 제1 콘택홀을 매립하는 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 스토리지 노드 콘택 플러그가 형성된 결과물 상에 상기 제2 절연막과 동일한 식각율을 갖는 식각 정지막을 증착하는 단계;
    상기 식각 정지막 상에 희생 산화막을 증착하는 단계;
    상기 희생 산화막과 식각 정지막을 순차로 식각하여 상기 스토리지 노드 콘택 플러그가 노출되도록 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀이 형성된 결과물의 상부 단차를 따라 스토리지 노드를 형성하는 단계;
    를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.
  2. 제 1 항에 있어서,
    상기 제2 절연막은 질화막인 반도체 소자의 캐패시터 스토리지 노드 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 절연막은 산화막인 반도체 소자의 캐패시터 스토리지 노드 형성방법.
  4. 하부층이 형성된 기판 상에 제1 절연막을 증착한 후 상기 제1 절연막의 소정 영역에 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀의 내측벽에 상기 제1 절연막과 다른 식각율을 갖는 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 제1 콘택홀을 매립하는 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 스토리지 노드 콘택 플러그가 형성된 결과물 상에 상기 스페이서와 동일한 식각율을 갖는 식각 정지막을 증착하는 단계;
    상기 식각 정지막 상에 희생 산화막을 증착하는 단계;
    산화막 식각조건에서 상기 희생 산화막과 식각 정지막을 순차로 식각하여 상기 스토리지 노드 콘택 플러그가 노출되도록 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀이 형성된 결과물의 상부 단차를 따라 스토리지 노드를 형성하는 단계;
    를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.
  5. 하부층이 형성된 기판 상에 제1 절연막을 증착한 후 상기 제1 절연막의 소정 영역에 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀의 내측벽에 상기 제1 절연막과 다른 식각율을 갖는 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 제1 콘택홀을 매립하고 그 상부가 상기 스페이서의 상부보다 돌출되도록 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 스토리지 노드 콘택 플러그가 형성된 결과물 상에 상기 제1 절연막과 동일한 식각율을 갖는 제2 절연막을 증착 및 평탄화하여 상기 스토리지 노드 콘택 플러그와 상기 제2 절연막의 표면단차를 없애는 단계;
    상기 제2 절연막 및 상기 스토리지 노드 콘택 플러그 상에 상기 스페이서와 동일한 식각율을 갖는 식각 정지막을 증착하는 단계;
    상기 식각 정지막 상에 희생 산화막을 증착하는 단계;
    상기 스토리지 노드 콘택 플러그 대비 상기 스페이서의 식각 선택비가 낮은 식각공정을 실시하여 상기 스토리지 노드 콘택 플러그가 노출되도록 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀이 형성된 결과물의 상부 단차를 따라 스토리지 노드를 형성하는 단계;
    를 포함하는 반도체 소자의 캐패시터 스토리지 노드 형성방법.
  6. 제 4 또는 제 5 항에 있어서,
    상기 제1 절연막은 산화막인 반도체 소자의 캐패시터 스토리지 노드 형성방법.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 스페이서는 질화막인 반도체 소자의 캐패시터 스토리지 노드 형성방법.
KR1020040110083A 2004-12-20 2004-12-22 반도체 소자의 캐패시터 스토리지 노드 형성방법 KR100623599B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040110083A KR100623599B1 (ko) 2004-12-22 2004-12-22 반도체 소자의 캐패시터 스토리지 노드 형성방법
TW094119760A TWI281231B (en) 2004-12-20 2005-06-15 Method for forming storage node of capacitor in semiconductor device
JP2005175980A JP5294182B2 (ja) 2004-12-20 2005-06-16 半導体素子のキャパシタストレージノードの形成方法
US11/204,660 US7410866B2 (en) 2004-12-20 2005-08-15 Method for forming storage node of capacitor in semiconductor device
US12/168,823 US7790546B2 (en) 2004-12-20 2008-07-07 Method for forming storage node of capacitor in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110083A KR100623599B1 (ko) 2004-12-22 2004-12-22 반도체 소자의 캐패시터 스토리지 노드 형성방법

Publications (2)

Publication Number Publication Date
KR20060071487A KR20060071487A (ko) 2006-06-27
KR100623599B1 true KR100623599B1 (ko) 2006-09-14

Family

ID=37164901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110083A KR100623599B1 (ko) 2004-12-20 2004-12-22 반도체 소자의 캐패시터 스토리지 노드 형성방법

Country Status (1)

Country Link
KR (1) KR100623599B1 (ko)

Also Published As

Publication number Publication date
KR20060071487A (ko) 2006-06-27

Similar Documents

Publication Publication Date Title
KR100431656B1 (ko) 반도체 장치의 제조 방법
US6759704B2 (en) Method for fabricating semiconductor device, and semiconductor device, having storage node contact plugs
JP5294182B2 (ja) 半導体素子のキャパシタストレージノードの形成方法
KR101116359B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
US6458692B1 (en) Method of forming contact plug of semiconductor device
US20110121377A1 (en) Reservoir capacitor of semiconductor device and method for fabricating the same
KR100650632B1 (ko) 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법
US6281073B1 (en) Method for fabricating dynamic random access memory cell
KR20030085784A (ko) 고집적화가 가능한 디램 셀 구조 및 제조 방법
KR100772687B1 (ko) 반도체 소자 제조방법
US6964898B1 (en) Method for fabricating deep trench capacitor
KR100507862B1 (ko) 반도체소자 제조 방법
KR100623599B1 (ko) 반도체 소자의 캐패시터 스토리지 노드 형성방법
KR100653983B1 (ko) 스토리지 노드 콘택 형성방법
KR100599091B1 (ko) 캐패시터 제조 방법
KR20090070691A (ko) 반도체 소자의 형성 방법
US20040082137A1 (en) Process for filling polysilicon seam
CN115700902A (zh) 一种接触结构的形成方法、接触结构及半导体装置
KR20130022957A (ko) 반도체 장치의 비트라인 및 그의 제조 방법
KR20040059822A (ko) 반도체 메모리 소자 및 그 제조방법
KR101161796B1 (ko) 반도체 소자의 제조방법
KR20070082674A (ko) 반도체 소자의 제조방법
KR20070114952A (ko) 커패시터 형성 방법
KR20060076377A (ko) 캐패시터의 스토리지 노드 전극 형성방법
KR20050010700A (ko) 반도체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120903

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee