CN103383935B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103383935B
CN103383935B CN201310159593.1A CN201310159593A CN103383935B CN 103383935 B CN103383935 B CN 103383935B CN 201310159593 A CN201310159593 A CN 201310159593A CN 103383935 B CN103383935 B CN 103383935B
Authority
CN
China
Prior art keywords
air gap
protective separation
line pattern
pattern
contact plunger
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310159593.1A
Other languages
English (en)
Other versions
CN103383935A (zh
Inventor
崔炳德
徐廷宇
韩相然
郑铉雨
金弘来
黄有商
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN201710930511.7A priority Critical patent/CN107833872B/zh
Publication of CN103383935A publication Critical patent/CN103383935A/zh
Application granted granted Critical
Publication of CN103383935B publication Critical patent/CN103383935B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体器件及其制造方法。半导体器件包括一对布置在衬底上的线路图案。接触插塞布置在所述一对线路图案之间，并且空气间隙布置在所述接触插塞与所述线路图案之间。接合焊盘从所述接触插塞的顶端延伸以覆盖所述空气间隙的第一部分，并且绝缘层布置在所述空气间隙未被所述接合焊盘覆盖的第二部分上。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2012年5月3日提交的韩国专利申请第10-2012-0047003号的优先权，其全部内容通过引用并入本文。
技术领域
本发明构思涉及半导体器件及其制造方法，更具体地涉及具有空气间隙的半导体器件及其制造方法。
背景技术
半导体器件因为其尺寸小、功能多和/或制造成本低而被广泛地用在电子工业中。半导体器件可以归类为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有半导体存储器件的功能和半导体逻辑器件的功能的混合半导体器件中的任何一种。
通常，半导体器件可以包括垂直堆叠的图案以及用于使各图案彼此电连接的接触插塞。随着半导体器件被高度地集成，各图案之间的间隔和/或图案与接触插塞之间的间隔越来越小。因此，各图案之间的寄生电容和/或图案与接触插塞之间的寄生电容增加。寄生电容可能引起半导体器件性能的退化，诸如操作速度的降低。
发明内容
本发明构思的实施例可以提供能够减小寄生电容的半导体器件及其制造方法。
本发明构思的实施例还可以提供高度集成的半导体器件及其制造方法。
在一个方面，一种半导体器件可以包括：一对线路图案，其布置在衬底上；接触插塞，其布置在所述一对线路图案之间；空气间隙，其布置在所述接触插塞与所述线路图案之间；接合焊盘，其从所述接触插塞的顶端延伸以覆盖所述空气间隙的第一部分；以及绝缘层，其布置在所述空气间隙的未被所述接合焊盘覆盖的第二部分上。
在一些实施例中，所述空气间隙被所述接合焊盘覆盖的第一部分的高度可以大于所述空气间隙未被所述接合焊盘覆盖的第二部分的高度。
在另一些实施例中，所述半导体器件还可以包括：第一保护隔离物，其布置在所述线路图案与所述接触插塞之间；以及第二保护隔离物，其布置在所述接触插塞与所述第一保护隔离物之间。所述空气间隙可以布置在所述第一保护隔离物与所述第二保护隔离物之间。
在另一些实施例中，所述空气间隙在平面图中可以具有围绕所述接触插塞的闭环形状。
在另一些实施例中，布置在所述接触插塞与每个所述线路图案之间的空气间隙可以沿着所述线路图案的纵向方向延伸。
在另一些实施例中，所述半导体器件还可以包括：一对绝缘围栏，其布置在所述一对线路图案之间。所述接触插塞可以布置在所述一对线路图案之间以及布置在所述一对绝缘围栏之间；并且所述接触插塞的底部表面在平面图中可具有四边形。
在另一个方面，一种半导体器件可以包括：一对线路图案，其布置在衬底上；接触插塞，其布置在所述一对线路图案之间；以及隔离物结构，其布置在所述接触插塞与每个所述线路图案之间。这里，所述隔离物结构可以包括：第一保护隔离物，其与每个所述线路图案相邻；第二保护隔离物，其与所述接触插塞的侧壁相邻；以及空气间隙，其布置在所述第一保护隔离物与所述第二保护隔离物之间。
在又一个方面，一种半导体器件可以包括：一对线路图案，其布置在衬底上；接触插塞，其布置在所述一对线路图案之间；空气间隙，其布置在所述接触插塞的下部与每个所述线路图案之间；以及封盖隔离物，其布置在所述空气间隙之上并且布置在所述接触插塞的上部与每个所述线路图案之间。这里，所述接触插塞的下部可以包括第一导电材料；并且所述接触插塞的上部可以包括与所述第一导电材料不同的第二导电材料。
在一些实施例中，一对空气间隙可以分别布置在所述一对线路图案与所述接触插塞的下部的两侧侧壁之间，并且所述一对空气间隙可以彼此隔离。所述空气间隙在平面图中可以具有在所述一对线路图案的纵向方向上延伸的线形。所述接触插塞可以在所述一对线路图案之间设置多个，并且所述空气间隙可以分别布置在每个所述接触插塞与每个所述线路图案之间。在此情况下，所述半导体器件还可以包括：绝缘围栏，其分别布置在所述接触插塞之间。
在另一些实施例中，在所述一对线路图案中的一个与彼此相邻的所述接触插塞之间分别布置的所述空气间隙的至少上部可以彼此隔开。
在另一些实施例中，在该一个线路图案与彼此相邻的所述接触插塞之间分别布置的所述空气间隙的下部可以在所述绝缘围栏之下沿着该一个线路图案的纵向方向延伸，以便彼此连接。
在另一些实施例中，在所述绝缘围栏的中心之下布置的空气间隙的高度可以小于在所述绝缘围栏的边缘之下布置的空气间隙的高度。
在另一些实施例中，在该一个线路图案与彼此相邻的所述接触插塞之间分别布置的所述空气间隙可以通过所述绝缘围栏彼此完全隔开。
在另一些实施例中，所述封盖隔离物可以包括具有第一密度的第一子隔离物以及具有比所述第一密度大的第二密度的第二子隔离物。
在再一个方面，一种制造半导体器件的方法可以包括步骤：在衬底上形成一对线路图案；在所述一对线路图案之间形成接触孔并且在所述接触孔与每个所述线路图案之间分别形成牺牲隔离物；在所述接触孔中形成接触插塞；以及去除所述牺牲隔离物以形成空气间隙。此时，形成所述接触孔的步骤可以包括：在所述一对线路图案之间形成填充线图案；形成封盖掩模图案，其定义了与所述一对线路图案和所述填充线图案交叉的线型开口；去除所述填充线图案通过所述线型开口暴露的部分，以在每个所述封盖掩模图案之下形成围栏凹面区域和填充柱图案；形成分别填充所述围栏凹面区域的绝缘围栏；以及去除所述封盖掩模图案和所述填充柱图案。
附图说明
考虑附图和随后的详细描述将使本发明构思更加清楚。
图1A是示出根据本发明构思的一些实施例的半导体器件的平面图。
图1B是沿着图1A的线Ⅰ-Ⅰ'截取的剖面图。
图1C是沿着图1A的线Ⅱ-Ⅱ'截取的剖面图。
图1D是沿着图1A的线Ⅲ-Ⅲ'截取的剖面图。
图1E是沿着图1A的线Ⅳ-Ⅳ'截取的剖面图。
图1F是图1A示出的包括空气间隙的隔离物结构的放大图。
图2是示出根据本发明构思的一些实施例的半导体器件的变型示例的剖面图。
图3A是示出根据本发明构思的实施例半导体器件的数据存储部的一个示例的剖面图。
图3B是示出根据本发明构思的实施例半导体器件的数据存储部的另一个示例的剖面图。
图4A至图13A是示出制造根据本发明构思的一些实施例的半导体器件的方法的平面图。
图4B至图13B是分别沿着图4A至图13A的线Ⅰ-Ⅰ'截取的剖面图。
图4C至图9C是分别沿着图4A至图9A的线Ⅱ-Ⅱ'截取的剖面图。
图10C至图13C是分别沿着图10A至图13A的线Ⅲ-Ⅲ'截取的剖面图。
图14至图18是示出制造根据本发明构思的一些实施例的半导体器件的方法的变型示例的剖面图。
图19是示出根据本发明构思的另一些实施例的半导体器件的剖面图。
图20至图24是示出制造根据本发明构思的另一些实施例的半导体器件的方法的剖面图。
图25A是示出根据本发明构思的又一些实施例的半导体器件的平面图。
图25B是沿着图25A的线Ⅴ-Ⅴ'截取的剖面图。
图25C是沿着图25A的线Ⅵ-Ⅵ'截取的剖面图。
图25D是图25A示出的包括空气间隙的隔离物结构的放大图。
图26A至图30A是示出制造根据本发明构思的又一些实施例的半导体器件的方法的平面图。
图26B至图30B是分别沿着图26A至图30A的线Ⅴ-Ⅴ'截取的剖面图。
图26C至图30C是分别沿着图26A至图30A的线Ⅵ-Ⅵ'截取的剖面图。
图31A是示出根据本发明构思的再一些实施例的半导体器件的平面图。
图31B是沿着图31A的线A-A'和B-B'截取的剖面图。
图31C是沿着图31A的线C-C'和D-D'截取的剖面图。
图31D是沿着图31A的空气间隙的纵向方向截取的剖面图。
图32A是示出根据本发明构思的再一些实施例的半导体器件的变型示例的沿着图31A的线A-A'和B-B'截取的剖面图。
图32B是用于示出图32A的变型示例的空气间隙的传导线路层的平面图。
图32C是用于示出图32A的变型示例的空气间隙的沿着该空气间隙的纵向方向截取的剖面图。
图33是示出根据本发明构思的再一些实施例的半导体器件的另一个变型示例的沿着图31A的线A-A'截取的剖面图。
图34A至图45A是示出制造根据本发明构思的再一些实施例的半导体器件的方法的平面图。
图34B至图45B是分别沿着图34A至图45A的线A-A'和B-B'截取的剖面图。
图34C至图45C是分别沿着图34A至图45A的线C-C'和D-D'截取的剖面图。
图38D是沿着图38A的牺牲隔离物的纵向方向截取的剖面图。
图39D是沿着图39A的牺牲隔离物的纵向方向截取的剖面图。
图46A是示出制造根据本发明构思的再一些实施例的半导体器件的方法的变型示例的平面图。
图46B是沿着图46A的线A-A'和B-B'截取的剖面图。
图46C是沿着图46A的牺牲隔离物的纵向方向截取的剖面图。
图47A和图47B是示出制造根据本发明构思的再一些实施例的半导体器件的方法的另一个变型示例的平面图。
图48是示出包括根据本发明构思的实施例的半导体器件的电子系统的示例的示意框图。
图49是示出包括根据本发明构思的实施例的半导体器件的存储卡的示例的示意框图。
具体实施方式
下文中将参考附图来更全面地描述本发明构思，其中示出了本发明构思的示例实施例。通过参照附图对下面实施例进行详细描述可以使本发明构思的优点和特征及其实现方法更加明显。然而需要注意的是，本发明构思不限于下面的示例实施例，而是可以按照各种形式实现。于是，提供示例实施例只是为了公开本发明构思并且为了让本领域技术人员知道本发明构思的类别。在附图中，本发明构思的实施例不限于本文中提供的特定示例并且为了清楚而进行了夸大。
本文中使用的术语仅仅是为了描述各特定实施例的目的，而不是要限制本发明构思。本文中使用的单数形式“一个”、“一种”“所述”旨在也包括复数形式，除非上下文清楚地指示。本文中使用的术语“和/或”包括一个或多个相关列出项的任意和所有组合。应当理解，当一个元件被称为“连接至”或“耦合至”另一个元件时，其可以直接连接或耦合至另一个元件或者可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称为在另一个元件“之上”时，其可以直接在另一个元件之上或者可以存在中间元件。相反，术语“直接地”是指不存在中间元件。还应当理解，当本文中使用术语“包括”和/或“包含”时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除附加的一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合的存在。
另外，将利用作为本发明构思的理想示例示图的局部示图来详细描述各实施例。于是，示例示图的形状可以根据制造技术和/或允许误差而改变。因此，本发明构思的实施例不限于示例示图中示出的特定形状，而是可以包括根据制造工艺产生的其他形状。在附图中例示的区域具有一般特性，并且用来示出各元件的特定形状。因此，其不应被理解为限于本发明构思的范围。
还应当理解，尽管本文中可能使用第一、第二、第三等术语来描述各种元件，但这些元件不受这些术语限制。这些术语仅用来将一个元件区分于另一个元件。因此，在不背离本发明的教导的情况下，一些实施例中的第一元件可以被称为另一实施例中的第二元件。本文中描述和示出的本发明构思的各方面的示例实施例包括其互补对应的事物。说明书中相同的参考标号或相同的参考标记自始自终指示相同的元件。
此外，参考作为理想化的示图的剖面图和/或平面图来描述示例实施例。由此，可以预期由于例如制造技术和/或公差造成的形状变化。因此，示例实施例不应被理解为限于本文中示出的各区域的形状，而包括由于例如制造而造成的形状方面的偏离。例如，作为矩形示出的刻蚀区域通常具有圆形的或弧形的特征。因此，附图中示出的各区域实质上是示意性的，它们的形状并不旨在描述区域的实际形状，而且也不旨在限制示例实施例的范围。
除非另外定义，否则本文中使用的所有术语（包括技术和科学术语）具有与本发明构思所属领域普通技术人员通常理解的含义相同的含义。还应当理解，诸如那些通常使用的字典里定义的术语应被解释为具有与在相关技术的上下文中的含义相一致的含义，并且不被解释为理想化的或过于正式的意义，除非本文中明确定义。
[第一实施例]
图1A是根据本发明构思的一些实施例的半导体器件的平面图。图1B、图1C、图1D、图1E是分别沿着图1A的线Ⅰ-Ⅰ'、Ⅱ-Ⅱ'、Ⅲ-Ⅲ'、Ⅳ-Ⅳ'截取的剖面图。图1F是图1A所示的包括空气间隙的隔离物结构的放大图。
参照图1A至图1E，器件隔离图案102可以布置在半导体衬底100（下文中称为“衬底”）上，以定义有源部分ACT。每一个有源部分ACT可以具有隔离的形状。在平面图中，有源部分ACT可以分别对应于由器件隔离图案102围绕的衬底100的各部分。衬底100可以包括半导体材料。例如，衬底100可以是硅衬底、锗衬底或者硅-锗衬底。器件隔离图案102可以包括氧化物（例如氧化硅）、氮化物（例如氮化硅）和/或氮氧化物（例如氮氧化硅）。
将参照图4A更详细描述平面图中有源部分ACT和栅极电极GE的布置。图4A是示出有源部分ACT和栅极电极GE的平面图。参照图1A至图1E以及图4A，在平面图中有源部分ACT可以沿着行和列排列。行可以平行于图1A的x轴方向，列可以平行于图1A的y轴方向。在一些实施例中，第一、第二、第三行可以彼此相邻。构成第一行的有源部分ACT的各部分可以分别布置在构成第二行的有源部分ACT之间。构成第三行的有源部分ACT的各部分也可以分别布置在构成第二行的有源部分ACT之间。这里，构成第一、第二、第三行的有源部分ACT彼此隔开。每一个有源部分ACT可以具有在平面图中沿着一个方向延伸的矩形形状。有源部分ACT的长轴可以不垂直于x轴方向也不平行于x轴方向。
栅极电极GE与有源部分ACT交叉。栅极电极GE可以分别布置于凹陷区域105中，凹陷区域105形成在器件隔离图案102和有源部分ACT中。一对凹陷区域105可以与每个有源部分ACT交叉。因此，一对栅极电极GE可以与每个有源部分ACT交叉。栅极电极GE可以沿着x轴方向延伸。因此，在平面图中每个有源部分ACT的长轴可以不垂直于栅极电极GE也不平行于栅极电极GE。栅极电极GE由导电材料形成。例如，栅极电极GE可以包括掺杂半导体材料（例如掺杂硅）、金属（例如钨、铝、钛和/或钽）、导电金属氮化物（例如氮化钛、氮化钽和/或氮化钨）以及金属-半导体化合物（例如金属硅化物）中的至少一个。
栅极介质层107可以布置在每个栅极电极GE与每个凹陷区域105的内表面之间。栅极介质层107可以包括热氧化物、氮化硅、氮氧化硅以及高k介质材料中的至少一个。
如图1E所示，凹陷区域105的底部表面可以包括由有源部分ACT的凹陷部分定义的第一底部部分以及由器件隔离图案102的凹陷部分定义的第二底部部分。这里，第二底部部分可以低于第一底部部分。因此，栅极电极GE可以覆盖有源部分ACT的凹陷部分的顶部表面和两个侧壁。也就是说，栅极电极GE之下的沟道区域可以定义在有源部分ACT的凹陷部分的顶部表面和两个侧壁处。因此，该沟道区域可以具有三维结构，使得该沟道区域的沟道宽度可以在有限区域中增加。
第一掺杂区域112a可以在一对栅极电极GE之间的每个有源部分ACT中布置，一对第二掺杂区域112b可以分别布置在每个有源部分ACT的两个边缘区域中。在平面图中一对栅极电极GE可以布置在一对第二掺杂区域112b之间。选择组件可以包括每个栅极电极GE、与其相邻的第一掺杂区域112a和第二掺杂区域112b。也就是说，选择组件可以是场效应晶体管。因此，在每个有源部分ACT中可以形成一对选择组件。一对选择组件可以共用第一掺杂区域112a。栅极电极GE布置在凹陷区域105中，使得栅极电极GE之下的沟道区域的沟道长度可以在有限区域中增加。因此，可以减小或最小化“短沟道效应”。
如图1C、图1D、图1E所示，每个栅极电极GE的顶部表面可以低于有源部分ACT的顶部表面。栅极封盖绝缘图案110可以布置在每个栅极电极GE上。栅极封盖绝缘图案110可以具有沿着栅极电极GE的纵向方向延伸的线形形状并且覆盖栅极电极GE的整个顶部表面。栅极封盖绝缘图案110可以填充栅极电极GE上的凹陷区域105。另外，栅极封盖绝缘图案110可以突出高于有源部分ACT的顶部表面。
基底导电焊盘120可以布置在每个第二掺杂区域112b上。基底导电焊盘120可以布置在彼此相邻的一对栅极封盖绝缘图案110的突出部分之间。基底导电焊盘120可以分别连接到第二掺杂区域112b。基底导电焊盘120可以包括掺杂半导体材料（例如掺杂硅）、导电金属氮化物（例如氮化钛、氮化钽和/或氮化钨）、金属（例如钨、钛和/或钽）以及金属-半导体化合物（例如金属硅化物）中的至少一个。如果基底导电焊盘120包括掺杂半导体材料，则基底导电焊盘120的掺杂半导体材料可以掺杂有与第二掺杂区域112b具有相同导电类型的掺杂剂。
下绝缘围栏117可以布置在彼此相邻的一对栅极封盖绝缘图案110的突出部分之间。一些基底导电焊盘120可以通过下绝缘围栏117彼此隔开。基底导电焊盘120的顶部表面可以实质性与下绝缘围栏117的顶部表面共形。第一层间绝缘层123可以布置在具有基底导电焊盘120和下绝缘围栏117的衬底110上。第一层间绝缘层123可以包括氧化物（例如氧化硅）。
线插塞130可以分别布置在穿透第一层间绝缘层123的线接触孔125中。线插塞130可以分别连接到第一掺杂区域112a。绝缘隔离物127可以布置在线插塞130与线接触孔125的内侧壁之间。在一些实施例中，线接触孔125的内侧壁部分可以由与线插塞130相邻的基底导电焊盘120的侧壁构成。因此绝缘隔离物127可以布置在线插塞130和与其相邻的基底导电焊盘120之间。线插塞130可以包括掺杂半导体材料（例如掺杂硅）、导电金属氮化物（例如氮化钛、氮化钽和/或氮化钨）、金属（例如钨、钛和/或钽）以及金属-半导体化合物（例如金属硅化物）中的至少一个。如果线插塞130包括掺杂半导体材料，则线插塞130的掺杂半导体材料可以掺杂有与第一掺杂区域112a具有相同导电类型的掺杂剂。
将参照图8A更详细描述平面图中下绝缘围栏117、基底导电焊盘120以及线插塞130的位置关系。图8A是示出下绝缘围栏117、基底导电焊盘120以及线插塞130的平面图。参照图1A至图1E以及图8A，在平面图中下绝缘围栏117、基导电焊盘120以及线插塞130可以布置在彼此相邻的一对栅极封盖绝缘图案110之间。下绝缘围栏117可以沿着x轴方向布置。一对基底导电焊盘120可以布置在一对栅极封盖绝缘图案110之间以及布置在彼此相邻的一对下绝缘围栏117之间。每个线插塞130可以布置在一对基底导电焊盘120之间。绝缘隔离物127可以布置在线插塞130和与线插塞130相邻的一对基底导电焊盘120之间。
参照图1A至图1F，线路图案140可以布置在第一层间绝缘层123上。线路图案140可以跨越栅极封盖绝缘图案110和栅极电极GE。如图1A所示，线路图案140可以沿着y轴方向延伸。每个线路图案140可以包括顺序层叠的导电线135和硬掩模图案137。每个导电线135可以连接到沿着y轴方向布置的线插塞130。导电线135可以通过线插塞130电连接到第一掺杂区域112a。在一些实施例中，导电线135的宽度可以小于线插塞130在x轴方向上的宽度。导电线135可以包括金属（例如钨、钛和/或钽）以及导电金属氮化物（例如氮化钛、氮化钽和/或氮化钨）中的至少一个。硬掩模图案137由绝缘材料形成。例如，硬掩模图案137可以包括氮化物（例如氮化硅）和/或氮氧化物（例如氮氧化硅）。
接触插塞160布置在彼此相邻的一对线路图案140之间。接触插塞160彼此隔离。包括空气间隙AG的隔离物结构170布置在每个接触插塞160与彼此相邻的一对线路图案140之间。在一些实施例中，接合焊盘LP可以从接触插塞160的顶端延伸以覆盖空气间隙AG的第一部分。这里，空气间隙AG的第二部分不被接合焊盘LP覆盖。
如图1B所示，空气间隙AG的第一部分的高度可以不同于空气间隙AG的第二部分的高度。也就是说，空气间隙AG的第一部分和第二部分可以相对于接触插塞160非对称。空气间隙AG被接合焊盘LP覆盖的第一部分的高度可以大于空气间隙AG不被接合焊盘LP覆盖的第二部分的高度。在一些实施例中，空气间隙AG的第一部分的顶端可以由接合焊盘LP闭合。也就是说，空气间隙AG的第一部分的顶端可以由接合焊盘LP形成。空气间隙AG的第二部分的顶端可以由第二层间绝缘层173闭合。也就是说，空气间隙AG的第二部分的顶端由第二层间绝缘层173形成。
隔离物结构170可以还包括第一保护隔离物143a和第二保护隔离物155。第一保护隔离物143a可以布置在接触插塞160与线路图案140的一个侧壁之间，第二保护隔离物155可以布置在接触插塞160与第一保护隔离物143a之间。这里，空气间隙AG可以布置在第一保护隔离物143a与第二保护隔离物155之间。第一保护隔离物143a可以保护线路图案140的侧壁，具体地，可以保护导电线135的侧壁。第二保护隔离物155可以保护接触插塞160的侧壁。
在一些实施例中，第一保护隔离物143a可以具有L形截面。第二保护隔离物155的底端可以在竖直方向上与横向突出的第一保护隔离物143a的底部隔开。因此，空气间隙AG可以具有L形截面。
如图1A和图1F所示，空气间隙AG可以具有在平面图中围绕接触插塞160的闭环形状。第二保护隔离物155也可以具有围绕接触插塞160的闭环形状。在一些实施例中，第一保护隔离物143a可以具有沿着线路图案140的侧壁延伸的线形。更具体地，沿着y轴方向布置的上绝缘围栏147可以布置在彼此相邻的一对线路图案140之间。引导孔150可以限定在一对上绝缘围栏147之间并且限定在彼此相邻的一对线路图案140之间。具有线形的第一保护隔离物143a可以布置在上绝缘围栏147与线路图案140之间。因此，引导孔150可以被一对上绝缘围栏147以及布置在一对线路图案140之间的一对第一保护隔离物143a所围绕。
在平面图中，接触插塞160可以布置在引导孔150中。第二保护隔离物155可以布置在接触插塞160与引导孔150的内侧壁之间。空气间隙AG可以布置在第二保护隔离物155与引导孔150的内侧壁之间。在平面图中引导孔150可以具有四边形。由于引导孔150的形状，接触插塞160的底部表面可以具有四边形。
如图1D和图1E所示，第一保护隔离物143a的延伸部分143r可以布置在上绝缘围栏147与第一层间绝缘层123之间。
在其他实施例中，第一保护隔离物143a可以具有围绕接触插塞160的侧壁的形状。在此情况下，第一保护隔离物143a可以布置在接触插塞160与引导孔150的内侧壁之间。
第一保护隔离物143a可以由防止导电线135被氧化的绝缘材料形成。另外，第一保护隔离物143a可以由防止导电线135中的金属原子扩散的绝缘材料形成。例如，第一保护隔离物143a可以包括氮化物（例如氮化硅）和/或氮氧化物（例如氮氧化硅）。第二保护隔离物155可以由防止接触插塞160被氧化的绝缘材料形成。例如，第二保护隔离物155可以包括氮化物（例如氮化硅）和/或氮氧化物（例如氮氧化硅）。
如图1A、图1B、图1F所示，在平面图中具有闭环形状的第二保护隔离物155可以限定一个接触孔157。接触插塞160可以布置在接触孔157中。接触孔157可以向下穿透第一层间绝缘层123延伸。因此，接触插塞160也可以向下延伸以连接到基底导电焊盘120。
接触插塞160可以布置在接触孔157中，接合焊盘LP可以布置在接触孔157外侧。在一些实施例中，接合焊盘LP可以延伸以覆盖与接触插塞160的一侧相邻的线路图案140的顶部表面（即，硬掩模图案137的顶部表面）的一部分。硬掩模图案137被接合焊盘LP覆盖的顶部表面的部分可以高于硬掩模图案137不被接合焊盘LP覆盖的顶部表面的部分。接合焊盘LP可以无分界面地连接到接触插塞160的顶部表面的部分。也就是说，接合焊盘LP和接触插塞160可以构成一体。然而，本发明构思不限于此。在其他实施例中，可以在接合焊盘LP与接触插塞160之间形成分界面。接触插塞160和接合焊盘LP可以由导电材料形成。例如，接触插塞160和接合焊盘LP可以包括掺杂半导体材料（例如掺杂硅）、金属（例如钨、钛和/或钽）、导电金属氮化物（例如氮化钛、氮化钽和/或氮化钨）以及金属-半导体化合物（例如金属硅化物）中的至少一种。
如上所述，第二层间绝缘层173可以布置在空气间隙AG不被接合焊盘LP覆盖的第二部分上。如图1B所示，第二层间绝缘层173可填充接合焊盘LP之间空隙并且覆盖接合焊盘LP的顶部表面。可替换地，第二层间绝缘层173可以填充接合焊盘LP之间的空隙并且具有与接合焊盘LP的顶部表面实质上共形的顶部表面。
数据存储部DSP可以布置在第二层间绝缘层173上。数据存储部DSP可以分别电连接到接合焊盘LP。每个数据存储部DSP可以通过穿透第二层间绝缘层173的通孔插塞175电连接到接合焊盘LP。因此，每个数据存储部DSP可以通过接合焊盘LP、接触插塞160以及基底导电焊盘120电连接到每个第二掺杂区域112b。也就是说，导电线135和数据存储部DSP可以分别电连接到每个选择组件的第一掺杂区域112a和第二掺杂区域112b。每个选择组件和与其连接的数据存储部DSP构成一个存储单元。因此，根据本发明构思的实施例的半导体器件可以实现为半导体存储器件。数据存储部DSP可以实现为存储逻辑数据的各种形式中的一个。
根据上述半导体器件，接触插塞160布置在彼此相邻的一对线路图案140之间，包括空气间隙AG的隔离物结构170布置在接触插塞160与线路图案140之间。空气间隙AG的介电常数低于氧化硅的介电常数。因此接触插塞160与线路图案140之间的寄生电容减小。结果，可以实现具有改进的可靠性的半导体器件。另外，由于寄生电容减小，可以实现高度集成的半导体器件。
此外，空气间隙AG的第一部分被接合焊盘LP覆盖，但空气间隙AG的第二部分不被接合焊盘LP覆盖。因此，可以容易形成空气间隙AG。
此外，空气间隙AG可以布置在第一保护隔离物143a与第二保护隔离物155之间。也就是说，第一保护隔离物143a保护线路图案140的侧壁（即，导电线135的侧壁），第二保护隔离物155保护接触插塞160。因此，可以容易形成空气间隙AG，而不破坏导电线135和接触插塞160。
图2是示出根据本发明构思的一些实施例的半导体器件的变型示例的剖面图。
参照图2，根据变型示例，布置在接合焊盘LP之下的第一保护隔离物143a'和第二保护隔离物155'可以彼此接触。因此，空气间隙AG位于接合焊盘LP之下的第一部分的顶端可以由彼此接触的第一保护隔离物143a'和第二保护隔离物155'的顶端闭合。在此情况下，第二保护隔离物155'的下部可以与第一保护隔离物143a'的底端接触。因此，空气间隙AG的底端可以由第一保护隔离物143a'和第二保护隔离物155'闭合。第二保护隔离物155'可以向下延伸以布置在接触插塞160与穿透第一层间绝缘层123的接触孔157'的一部分的侧壁之间。第一保护隔离物143a'和第二保护隔离物155'以及空气间隙AG可以构成隔离物结构170'。
如上所述，数据存储部DSP可以实现为各种形式的一种。将参照附图对其进行描述。
图3A是示出根据本发明构思的实施例的半导体器件的数据存储部的示例的剖面图。
参照图3A，数据存储部DSP可以包括下电极180、上电极184以及布置在下电极180与上电极184之间的电容器介质层182。也就是说，数据存储部DSP可以实现为电容器。下电极180可以通过每个通孔插塞175电连接到每个接合焊盘LP。下电极180可以具有圆柱形或者中空圆柱形。上电极184可以覆盖多个下电极180的表面。电容器介质层182可以布置在上电极184与下电极180之间。每个下电极180和上电极184可以包括掺杂半导体材料（例如掺杂硅）、导电金属氮化物（例如氮化钛、氮化钽和/或氮化钨）、金属（例如钌、铱、钛和/或钽）以及导电金属氧化物（例如氧化铱）中的至少一个。上电极184可以由与下电极180的材料相同的材料形成。可替换地，上电极184可以包括与下电极180的导电材料不同的导电材料。电容器介质层182可以包括氧化物（例如氧化硅）、氮化物（例如氮化硅）、氮氧化物（例如氮氧化硅）、高k介质材料和/或铁电材料中的至少一个。
如上所述，如果数据存储部DSP为电容器，则导电线135可以是位线。
图3B是示出根据本发明构思的实施例的半导体器件的数据存储部的另一个示例的剖面图。
参照图3B，根据本示例的数据存储部DSP'可以包括下电极190、可变电阻器192以及上电极194。可变电阻器192可以通过程序操作转换成分别具有彼此不同的电阻值的多个状态中的一个。下电极190和上电极194可以包括导电金属氮化物（例如氮化钛、氮化钽和/或氮化钨）。
在一些实施例中，可变电阻器192可以包括磁性隧道结图案。磁性隧道结图案可以包括参考磁性层、自由磁性层以及布置在参考磁性层与自由磁性层之间的隧道势垒。参考磁性层可以具有固定在一个方向的磁化方向。自由磁性层的磁化方向可以配置成可变为与参考磁性层的固定磁化方向平行或不平行的方向。参考磁性层和自由磁性层的每一个可以包括铁磁材料。隧道势垒可以包括氧化铝和/或氧化镁。
在其他实施例中，可变电阻器192可以包括相变材料。相变材料可以通过程序操作所提供的温度和/或持续加热的提供而转换成非晶态或晶态。处于非晶态的相变材料可以呈现的电阻率大于处于晶态的相变材料呈现的电阻率。例如，相变材料可以由包括硫族元素（例如，碲（Te）和硒（Se））中的至少一个的化合物形成。例如，相变材料可以包括Ge-Sb-Te、As-Sb-Te、As-Ge-Sb-Te、Sn-Sb-Te、Ag-In-Sb-Te、In-Sb-Te、5A族元素-Sb-Te、6A族元素-Sb-Te、5A族元素-Sb-Se以及6A族元素-Sb-Se。如果可变电阻器192包括相变材料，则下电极190可以省略，并且可变电阻器192可以连接到通孔插塞175。在此情况下，通孔插塞175可以用作加热器电极，并且通孔插塞175可以包括导电金属氮化物（例如氮化钛、氮化钽和/或氮化钨）。
在又一些实施例中，可变电阻器192可以包括过渡金属氧化物。可以通过程序操作在过渡金属氧化物中创建或丢失电通路。创建的电通路的两端可以分别连接到下电极190和上电极194。与不存在电通路相比，具有电通路的数据存储部DSP'可以呈现低电阻。例如，过渡金属氧化物可以包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物以及钡-锶-锆氧化物中的至少一种。如果可变电阻器192包括过渡金属氧化物，则下电极190和上电极194可以包括导电金属氮化物（例如氮化钛和/或氮化钽）、过渡金属（例如钛和/或钽）以及稀土金属（例如钌和/或铂）中的至少一个。
参照图3B，第三层间绝缘层196可以覆盖数据存储部DSP'，并且上通孔插塞197可以穿透第三层间绝缘层196以便分别连接到数据存储部DSP'。上部线198可以布置在第三层间绝缘层196上。上部线198可以平行于导电线135而延伸。上部线198可以通过上通孔插塞197电连接到数据存储部DSP'。如上所述，如果数据存储部DSP'包括可变电阻器192，则上部线198可以对应于位线，且导电线135可以对应于源极线。
图4A至图13A是示出制造根据本发明构思的一些实施例的半导体器件的方法的平面图。图4B至图13B是分别沿着图4A至图13A的线Ⅰ-Ⅰ'截取的剖面图。图4C至图9C是分别沿着图4A至图9A的线Ⅱ-Ⅱ'截取的剖面图。图10C至图13C是分别沿着图10A至图13A的线Ⅲ-Ⅲ'截取的剖面图。
参照图4A至图4C，器件隔离图案102可以形成在衬底100上以定义有源部分ACT。器件隔离槽可以形成在衬底100中然后器件隔离图案102可以填充器件隔离槽。在平面图中，有源部分ACT可以如上布置。
可以对有源部分ACT和器件隔离图案102进行图案化来形成凹陷区域105。凹陷区域105与有源部分ACT交叉。一对凹陷区域105可以与每个有源部分ACT交叉。如图4A所示，每个有源部分ACT可以被一对凹陷区域105分成第一源极/漏极区域SDR1和一对第二源极/漏极区域SDR2。第一源极/漏极区域SDR1可以限定在一对凹陷区域105之间。一对第二源极/漏极区域SDR2可以分别限定在每个有源部分ACT的两个边缘区域处。
栅极介质层107可以形成在每个凹陷区域105的内表面上。栅极介质层107可以通过热氧化工艺、化学气相沉积（CVD）工艺和/或原子层沉积（ALD）工艺来形成。栅极介质层107也可以形成在有源部分ACT的顶部表面上。
随后，可以形成栅极导电层以填充凹陷区域105。栅极导电层可以被刻蚀以在凹陷区域105中分别形成栅极电极GE。栅极电极GE的顶部表面可以凹陷而低于有源部分ACT的顶部表面。在一些实施例中，如图1E所示，凹陷区域105在器件隔离图案102中的一部分的底部表面可以低于凹陷区域105在有源部分ACT中的另一部分的底部表面。因此栅极电极GE可以覆盖有源部分ACT的凹陷部分的顶部表面和两个侧壁。
参照图5A至图5C，封盖绝缘层可以形成在衬底100上。封盖绝缘层可以填充栅极电极GE上的凹陷区域105。可以对封盖绝缘层进行图案化以分别在栅极电极GE上形成栅极封盖绝缘图案110。栅极封盖绝缘图案110可以填充栅极电极GE上的凹陷区域105并且具有比有源部分ACT的顶部表面更高的突出。栅极封盖绝缘图案110平行于栅极电极GE而延伸。
在一些实施例中，栅极封盖绝缘图案110的突出可以具有与凹陷区域105的宽度实质上相等的宽度。在其他一些实施例中，栅极封盖绝缘图案110的突出的宽度小于凹陷区域105的宽度。在又一些实施例中，栅极封盖绝缘图案110的突出的宽度大于凹陷区域105的宽度。
可以使用栅极封盖绝缘图案110作为掩模来将掺杂剂注入有源部分ACT，以形成第一掺杂区域112a和第二掺杂区域112b。第一掺杂区域112a和第二掺杂区域112b可以分别形成图4A的第一源极/漏极区域SDR1和第二源极/漏极区域SDR2。
第一填充层可以形成在衬底100的整个表面。然后对第一填充层进行平坦化直到露出栅极封盖绝缘图案110。因此，可以形成第一填充线图案。每个第一填充线图案可以布置在彼此相邻的栅极封盖绝缘图案110的突出之间。随后，可以对第一填充线图案进行图案化以形成第一凹面区域和第一填充图案115。第一填充图案115可以通过第一凹面区域彼此隔开。第一凹面区域可以形成在栅极封盖绝缘图案110的突出之间。填充第一凹面区域的第一围栏绝缘层可以形成在衬底100上。可以对第一围栏绝缘层进行平坦化直到露出第一填充图案115，以此形成了下绝缘围栏117。下绝缘围栏117可以分别填充第一凹面区域。
如图5A所示，在平面图中的下绝缘围栏117可以沿着行和列二维地布置。每个第一填充图案115可以布置在彼此相邻的一对栅极封盖绝缘图案110的突出之间以及布置在彼此在x轴方向上相邻的一对下绝缘围栏117之间。每个第一填充图案115可以布置在每个第二掺杂区域112b的至少一部分上。一些下绝缘围栏117可以分别布置在第一掺杂区域112a上，且其他下绝缘围栏117可以布置在器件隔离图案102上。
第一填充图案115可以由相对于下绝缘围栏117和栅极封盖绝缘图案110具有刻蚀选择性的材料来形成。例如，第一填充图案115可以由氧化硅形成，而下绝缘围栏117和栅极封盖绝缘图案110可以由氮化硅和/或氮氧化硅形成。
参照图6A至图6C，第一填充图案115可以被去除以形成分别暴露出各第二掺杂区域112b的开口118。在一些实施例中，每个开口118也可以暴露出与所暴露的第二掺杂区域112b相邻的有源部分ACT的第一掺杂区域112a的一部分。
第一导电层可以形成在衬底100上以填充开口118。可以对第一导电层进行平坦化直到露出下绝缘围栏117和栅极封盖绝缘图案110，以此形成基底导电焊盘120。各基底导电焊盘120可以分别连接到第二掺杂区域112b。在一些实施例中，基底导电焊盘120可以接触与该基底导电焊盘120所连接的第二掺杂区域112b相邻的第一掺杂区域112a的边缘。
参照图7A至图7C，第一层间绝缘层123可以形成在衬底100的整个表面上。可以对第一层间绝缘层123进行图案化以形成暴露出每个第一掺杂区域112a的线接触孔125。更具体地，可以将掩模图案（未示出）形成在第一层间绝缘层123上。掩模图案可以包括分别定义线接触孔125的掩模开口。掩模开口在x轴方向的宽度可以大于布置在第一掺杂区域112a上的下绝缘围栏117的x轴方向宽度。掩模开口在y轴方向的宽度可以大于彼此相邻的一对栅极封盖绝缘图案110之间的距离。可以使用掩模图案作为刻蚀掩模来对第一层间绝缘层123、第一掺杂区域112a上的下绝缘围栏117、第一掺杂区域112a上的基底导电焊盘120以及栅极封盖绝缘图案110的一部分进行刻蚀。因此，可以形成线接触孔125。在一些实施例中，基底导电焊盘120的一个侧壁可以通过线接触孔125的内侧壁暴露。由于形成了线接触孔125，所以第一掺杂区域112a可以与基底导电焊盘120隔开。
随后，绝缘隔离物层可以被共形地形成在衬底100上，然后可以对绝缘隔离物层进行各向异性内刻蚀。因此，绝缘隔离物127可以被形成在每个线接触孔125的内侧壁上。
参照图8A至图8C，随后，第二导电层可以形成在衬底上以填充线接触孔125。可以对第二导电层进行平坦化直到露出第一层间绝缘层123，从而形成填充每个线接触孔125的线插塞130。线插塞130连接到第一掺杂区域112a。线插塞130可以通过绝缘隔离物127与基底导电焊盘120电隔离。
参照图9A至图9C，第三导电层和硬掩模层可以被顺序形成在衬底100上，然后可以相继对硬掩模层和第三导电层进行图案化以形成线路图案140。每个线路图案140可以包括顺序层叠的导电线135和硬掩模图案137。每个导电线135可以连接到在y轴方向布置的线插塞130。
与沿着图9A的线Ⅱ-Ⅱ'截取的剖面图相对应的图10A至图13A的剖面图可以与图9C的剖面图相同。因此，为了避免相同附图的重复，图10C至图13C示出了分别沿着图10A至图13A的线Ⅲ-Ⅲ'截取的剖面图。参照图10A至图10C，在形成了线路图案140之后，第一保护隔离物层143可以被共形地形成在衬底100上，然后第二填充层可以形成在第一保护隔离物层143上。第二填充层可以填充线路图案140之间的空隙。可以对第二填充层进行平坦化以形成第二填充线图案。第二填充线图案可以分别填充线路图案140之间的空隙。当对第二填充层进行平坦化时，可以去除线路图案140的顶部表面上的第一保护隔离物层143。但是，保留了第二填充线图案之下的第一保护隔离物层143。第一保护隔离物层143可以在线路图案140的两个侧壁和位于线路图案140之间的第一层间绝缘层123上具有实质上均匀的厚度。第一保护隔离物层143保护线路图案140的侧壁（即，导电线135的侧壁）。
第一保护隔离物层143由绝缘材料形成。第二填充层可以由相对于硬掩模图案137和第一保护隔离物层143具有刻蚀选择性的材料而形成。例如，第二填充层可以由氧化硅形成，第一保护隔离物层143和硬掩模图案137可以由氮化硅和/或氮氧化硅形成。
可以对第二填充线图案进行图案化以在线路图案140之间形成第二凹面区域和第二填充图案145。第二填充图案145通过第二凹面区域彼此隔开。第二凹面区域可以暴露出第一保护隔离物层143。第二填充图案145可以分别布置在基底导电焊盘120上方。第二围栏绝缘层可以形成在衬底100上以填充第二凹面区域。然后，可以对第二围栏绝缘层进行平坦化直到露出第二填充图案145，从而形成上绝缘围栏147。
每个第二填充图案145布置在彼此在y轴方向上相邻的一对上绝缘围栏147之间。上绝缘围栏147可以由相对于第二填充图案145具有刻蚀选择性的绝缘材料形成。例如，上绝缘围栏147可以由氮化硅和/或氮氧化硅形成。
参照图11A至图11C，第二填充图案145可以被去除以形成引导孔150。引导孔可以分别布置在基底导电焊盘120上方。在平面图中每个引导孔150可以具有四边形。
牺牲隔离物层可以被共形地形成在包括引导孔150的衬底100上，然后第二保护隔离物层可以被共形地形成在牺牲隔离物层上。随后，可以相继对第二保护隔离物层、牺牲隔离物层以及第一保护隔离物层进行各向异性刻蚀，以形成接触孔157、第一保护隔离物143a、牺牲隔离物152以及第二保护隔离物155。第一保护隔离物143a可以具有沿着线路图案140的侧壁延伸的线形。牺牲隔离物152和第二保护隔离物155可以顺序层叠在引导孔150的内侧壁上。接触孔157可以被第二保护隔离物155和牺牲隔离物152围绕。可以对接触孔157底部之下的第一层间绝缘层123进行各向异性刻蚀以暴露出基底导电焊盘120。在一些实施例中，在形成第一保护隔离物143a、牺牲隔离物152以及第二保护隔离物155之后可以暴露牺牲隔离物152的顶端。
第二保护隔离物155、第一保护隔离物143a、硬掩模图案137以及上绝缘围栏147可以由相对于牺牲隔离物152具有刻蚀选择性的绝缘材料形成。例如，第二保护隔离物155、第一保护隔离物143a、硬掩模图案137以及上绝缘围栏147可以由氮化硅和/或氮氧化硅形成，而牺牲隔离物152可以由氧化硅形成。
参照图12A至图12C，可以将第三导电层形成在衬底100上以填充接触孔157。可以对第三导电层进行图案化以形成接触插塞160和接合焊盘LP。每个接触插塞160分别填充每个接触孔157。每个接合焊盘LP可以从每个接触插塞160的顶端延伸以布置在接触孔157外侧。
接合焊盘LP可以覆盖围绕接触插塞160的牺牲隔离物152的第一部分。这里牺牲隔离物152具有不被接合焊盘LP覆盖的第二部分。牺牲隔离物152的第二部分被暴露。接合焊盘LP还可以覆盖分别布置在牺牲隔离物152的第一部分两侧的第一保护隔离物143a和第二保护隔离物155的部分。在一些实施例中，接合焊盘LP还可以覆盖与牺牲隔离物152的第一部分相邻的线路图案140的顶部表面的一部分。
在接合焊盘LP之间的刻蚀区域ER的底部表面可以低于牺牲隔离物152被接合焊盘LP覆盖的第一部分的顶端。也就是说，牺牲隔离物152不被接合焊盘LP覆盖的第二部分的顶端可以低于牺牲隔离物152被接合焊盘LP覆盖的第一部分的顶端。同样，第一保护隔离物143a和第二保护隔离物155不被接合焊盘LP覆盖的一个部分的顶端可以低于第一保护隔离物143a和第二保护隔离物155被接合焊盘LP覆盖的另一个部分的顶端。牺牲隔离物152的第一部分和第二部分彼此相连。
参照图13A至图13C，利用各向同性刻蚀工艺通过牺牲隔离物152的暴露的第二部分来去除牺牲隔离物152。此时，牺牲隔离物152的第一部分也被去除。因此，空气间隙AG形成在接触插塞160和与接触插塞160相邻的线路图案140之间。也就是说，包括空气间隙AG的隔离物结构170可以形成在接触插塞160和与接触插塞160相邻的线路图案140之间。空气间隙AG在接触插塞160与线路图案140之间的一部分布置在第一保护隔离物143a与第二保护隔离物155之间。空气间隙AG在接触插塞160与上绝缘围栏147之间的另一部分布置在第二保护隔离物155与上绝缘围栏147之间。可以通过湿法刻蚀工艺去除牺牲隔离物152。
空气间隙AG的被接合焊盘LP覆盖的第一部分的顶端可以由接合焊盘LP闭合。接着，可以形成图1A至图1E所示的第二层间绝缘层173。空气间隙AG不被接合焊盘LP覆盖的第二部分的顶端可以由第二层间绝缘层173闭合。第二层间绝缘层173可以具有较差的阶梯覆盖特性。因此，空气间隙AG的第二部分的顶端可以被闭合。由于牺牲隔离物152的第一部分的顶端高于牺牲隔离物152的第二部分的顶端，所以空气间隙AG被接合焊盘LP覆盖的第一部分的高度大于空气间隙AG不被接合焊盘LP覆盖的第二部分的高度。
随后，可以形成图1A和图1B所示的通孔插塞175和数据存储部DSP。数据存储部DSP可以实现为图3A所示的数据存储部DSP或者图3B所示的数据存储部DSP'。因此，可以实现图1A至图1F所示的半导体器件。
根据上述的制造半导体器件的方法，在形成接合焊盘LP以部分覆盖牺牲隔离物152之后，可以利用各向同性刻蚀工艺通过牺牲隔离物152的暴露部分来去除牺牲隔离物152。因此，可以在接触插塞160与线路图案140之间容易地形成空气间隙AG。从而，可以减小寄生电容以实现具有极佳可靠性的半导体器件。另外，由于容易地形成空气间隙AG，所以可以提高半导体器件的生产率。
另外，在去除牺牲隔离物152期间，第一保护隔离物143a保护导电线135的侧壁，第二保护隔离物155保护接触插塞160。因此，可以防止或减小由去除牺牲隔离物152的工艺所引起的对导电线135和接触插塞160的破坏。从而，可以实现具有改进可靠性的半导体器件。
接下来，将参照图14至图18来描述制造图2的半导体器件的方法。图14至图18是示出制造根据本发明构思的半导体器件的方法的变型示例的剖面图。该制造方法可以包括上述的形成引导孔150的方法。
参照图14，牺牲隔离物层151可以被共形地形成在具有引导孔150的衬底100上。如上所述，第一保护隔离物层143和硬掩模图案137由相对于牺牲隔离物层151具有刻蚀选择性的绝缘材料形成。
参照图15，可以对牺牲隔离物层151、第一保护隔离物层143以及第一层间绝缘层123进行各向异性刻蚀，以形成第一保护隔离物143a'、牺牲隔离物152'以及接触孔157'。第一保护隔离物143a'可以具有沿着线路图案140的侧壁延伸的线形。牺牲隔离物152'可以形成在引导孔150的内侧壁上。接触孔157'可以暴露基底导电焊盘120。在刻蚀第一层间绝缘层123的同时可以刻蚀牺牲隔离物152'的顶端。因此，牺牲隔离物152'的顶端可以低于第一保护隔离物143a'的顶端。
参照图16，第二保护隔离物层可以被共形地形成在具有接触孔157'的衬底100上，然后可以对第二保护隔离物层进行各向异性刻蚀直到暴露出基底导电焊盘120。因此，第二保护隔离物155'可以形成在接触孔157'的内侧壁上。此时，第二保护隔离物155'的顶端可以与第一保护隔离物143a'的顶端接触。因此，牺牲隔离物152'的顶端不被暴露。也就是说，牺牲隔离物152'可以被第一保护隔离物143a'和第二保护隔离物155'围绕，使得牺牲隔离物152'不被暴露。如上所述，第二保护隔离物155'由相对于牺牲隔离物152'具有刻蚀选择性的绝缘材料形成。
参照图17，接着，导电层可以形成在衬底100上。导电层填充具有第二保护隔离物155'的接触孔157'。可以对导电层进行图案化以形成填充接触孔157'的接触插塞160以及从接触插塞160的顶端延伸的接合焊盘LP。接合焊盘LP可以覆盖牺牲隔离物152'的第一部分，牺牲隔离物152'可以包括不被接合焊盘LP覆盖的第二部分。
牺牲隔离物152'的第一部分的顶端可以被布置在接合焊盘LP之下的彼此接触的第一保护隔离物143a'和第二保护隔离物155'的顶端围绕。覆盖牺牲隔离物152'的第二部分的顶端的第一保护隔离物143a'和第二保护隔离物155'可以在用于形成接合焊盘LP的工艺期间被去除。另外，牺牲隔离物152'的第二部分的顶端可以部分被刻蚀。因此，可以暴露牺牲隔离物152'的第二部分。牺牲隔离物152'的暴露的第二部分的顶端可以低于牺牲隔离物152'的第一部分的顶端。
参照图18，可以利用各向同性刻蚀工艺通过牺牲隔离物152'的暴露的第二部分来去除牺牲隔离物152'。因此，可以形成包括空气间隙AG的隔离物结构170'。接着，可以形成图2的第二层间绝缘层173、通孔插塞175以及数据存储部DSP来实现图2的半导体器件。
[第二实施例]
在本实施例中，与第一实施例中描述的元件相同的元件将由相同的参考标号或参考标记来指示。为了解释的简单和方便的目的，对与第一实施例中的元件相同的元件的描述将被省略或简单提及。即，此后将主要描述本实施例与第一实施例之间的差异。
图19是示出根据本发明的另一些实施例的半导体器件的剖面图。
参照图19，彼此相邻的线路图案140之间的接触插塞250可以包括顺序层叠的下插塞210a和上插塞240c。下插塞210a可以由第一导电材料形成，上插塞240c可以包括不同于第一导电材料的第二导电材料。
包括空气间隙AG的隔离物结构220布置在接触插塞250的下部（即下插塞210a）与线路图案140之间。封盖隔离物230可以布置在接触插塞250的上部（即上插塞240c）与线路图案140之间。封盖隔离物230可以布置在空气间隙AG上。封盖隔离物230可以闭合空气间隙AG的顶端。封盖隔离物230由绝缘材料形成。例如，封盖隔离物230可以由氮化硅和/或氮氧化硅形成。
线路图案140可以包括顺序层叠的导电线135和硬掩模图案137。包括空气间隙AG的隔离物结构220可以布置在下插塞210a与导电线135之间。封盖隔离物230可以布置在上插塞240c与硬掩模图案137之间。也就是说，空气间隙AG可以被限制地布置在下插塞210a与导电线135之间。
隔离物结构220还可以包括第一保护隔离物143a和第二保护隔离物155a。第一保护隔离物143a与线路图案140的侧壁相邻，第二保护隔离物155a与接触插塞250相邻。此时，空气间隙AG可以布置在第一保护隔离物143a与第二保护隔离物155a之间。在一些实施例中，第二保护隔离物155a的顶端低于线路图案140的顶部表面。因此，封盖隔离物230可以覆盖空气间隙AG和第二隔离物155a的顶端。第一保护隔离物143a可以在线路图案140与封盖隔离物230之间向上延伸。第一保护隔离物143a和第二保护隔离物155a可以包括氮化硅和/或氮氧化硅。
空气间隙AG和第二保护隔离物155a的平面形状可以与第一实施例中描述的形状实质上相同。也就是说，在平面图中第二保护隔离物155a和空气间隙AG的每一个可以具有围绕下插塞210a的闭环形状。然而，本发明构思不限于此。空气间隙AG可以具有其他各种形状的一种。在另外的实施例中，可以去除第一保护隔离物143a和第二保护隔离物155a。在又一些实施例中，可以保留第一保护隔离物143a的至少一部分，并且可以去除第二保护隔离物155a。因此，空气间隙AG的尺寸可以增加。
接触插塞250的下插塞210a可以向下延伸以连接到基底导电焊盘120。在一些实施例中，下插塞210a可以由掺杂半导体材料（例如掺杂硅）形成，而上插塞240c可以包括金属。更具体地，上插塞240c可以包括顺序层叠的阻挡图案235c和金属图案237c。例如，阻挡图案235c可以包括过渡金属（例如钛、钽）和/或导电金属氮化物（例如氮化钛、氮化钽、氮化钨）。金属图案237c可以包括钨或铝。在此情况下，接触插塞250还可以包括欧姆层242。例如，欧姆层242可以由金属-半导体化合物（例如，诸如硅化钛之类的金属硅化物）形成。
接合焊盘240L可以从接触插塞250的顶端延伸以覆盖空气间隙AG的一部分和封盖隔离物230的一部分。接合焊盘240L可以由与上插塞240c的材料相同的材料形成。例如，接合焊盘240L可以包括顺序层叠的阻挡图案235L和金属图案237L。接合焊盘240L的阻挡图案235L和金属图案237L可以分别连接到上插塞240c的阻挡图案235c和金属图案237c。接合焊盘240L的阻挡图案235L和金属图案237L可以分别由与上插塞240c的阻挡图案235c和金属图案237c的材料相同的材料形成。
在本实施例中，空气间隙AG可以布置在接触插塞250的下插塞210a与线路图案140的导电线135之间。因此，可以减小或最小化寄生电容从而实现具有改进的可靠性的半导体器件。另外，空气间隙AG布置在第一保护隔离物143a和第二保护隔离物155a之间。因此，线路图案140和接触插塞250可以通过第一保护隔离物143a和第二保护隔离物155a而得到保护。
图19的数据存储部DSP可以实现为图3A的数据存储部DSP或者图3B的数据存储部DSP'。
图20至图24是示出制造根据本发明构思的另一些实施例的半导体器件的方法的剖面图。制造根据本实施例的半导体器件的方法可以包括在上述第一实施例中参照图4A至图11A、图4B至图11B、图4C至图11C描述的各工艺。
参照图20，填充接触孔157的导电层可以形成在衬底100上，然后对导电层进行平坦化以形成填充每个接触孔157的初步接触插塞210。初步接触插塞210可以由第一导电材料形成。例如，初步接触插塞210可以由掺杂半导体材料（例如掺杂硅）形成。
参照图21，使初步接触插塞210凹陷以形成填充接触孔157的下部的下插塞210a。
参照图22，随后，通过各向同性刻蚀工艺去除牺牲隔离物152。因此，空气间隙AG可以形成在下插塞210a与线路图案140之间。当去除牺牲隔离物152时，可以去除第二保护隔离物155的上部。因此，如图22所示，去除了上部的第二保护隔离物155a的顶端可以低于线路图案140的顶部表面。此外，接触孔157a的上部的宽度可以变宽。在另一些实施例中，当去除牺牲隔离物152时，可以去除与下插塞210a接触的第二保护隔离物155a，并且可以保留第一保护隔离物143a的至少一部分。在又一些实施例中，当去除牺牲隔离物152时可以去除第一保护隔离物143a和第二保护隔离物155a。
参照图23，接着，可以将封盖隔离物层形成在衬底100上，然后可以对封盖隔离物层进行各向异性刻蚀直到露出下插塞210a的顶部表面。因此，封盖隔离物230可以被形成在接触孔157a的上部的内侧壁上。封盖隔离物层的阶梯覆盖特性可以较差。因此，封盖隔离物230可以不填充空气间隙AG而是闭合空气间隙AG的顶端。封盖隔离物230可以覆盖第二保护隔离物155a。
隔离物结构220可以包括第一保护隔离物143a、空气间隙AG以及第二保护隔离物155a，它们都布置在下插塞210a与线路图案140之间。被封盖隔离物230围绕的接触孔157b可以暴露出下插塞210a。
参照图24，可以将导电层240形成在具有接触孔157b和封盖隔离物230的衬底100上。导电层240可以填充接触孔157b。导电层240可以包括顺序层叠的阻挡导电层235和金属层237。例如，阻挡导电层235可以包括过渡金属。阻挡导电层235的过渡金属可以与下插塞210a的半导体材料反应，从而形成欧姆层242。欧姆层242可以通过热能量形成。用于形成欧姆层242的热能量可以通过阻挡导电层235的沉积工艺的工艺温度或者额外的热处理来提供。
接着，可以对导电层240进行图案化以形成图19的上插塞240c和接合焊盘240L。因此，可以形成图19的接触插塞250。随后，可以形成图19的第二层间绝缘层173、通孔插塞175以及数据存储部DSP来实现图19的半导体器件。
[第三实施例]
在本实施例中，与第一实施例中描述的元件相同的元件将由相同的参考标号或参考标记来指示。为了解释的简单和方便的目的，对与第一实施例中的元件相同的元件的描述将被省略或简单提及。即，此后将主要描述本实施例与第一实施例之间的差异。
图25A是示出根据本发明构思的又一些实施例的半导体器件的平面图。图25B和图25C是沿着图25A的线Ⅴ-Ⅴ'和Ⅵ-Ⅵ'截取的剖面图。图25D是图25A示出的包括空气间隙的隔离物结构的放大图。
参照图25A至图25D，接触插塞330可以布置在彼此相邻的一对线路图案140之间。接触插塞330彼此隔开。每个接触插塞330可以连接到每个基底导电焊盘120。包括空气间隙AGL隔离物结构350可以布置在接触插塞330与每个线路图案140之间。在平面图中，隔离物结构350可以具有沿着线路图案140的侧壁延伸的线形。因此，在平面图中空气间隙AGL也可以沿着线路图案140的侧壁延伸。
隔离物结构350还可以包括覆盖线路图案140的侧壁的第一保护隔离物300a和与接触插塞330相邻的第二保护隔离物310a。第一保护隔离物300a和第二保护隔离物310a也可以具有沿着线路图案140的侧壁延伸的线形。第一保护隔离物300a和第二保护隔离物310a可以由绝缘材料形成。例如，第一保护隔离物300a和第二保护隔离物310a可以包括氮化硅和/或氮氧化硅。
接触插塞330可以布置于在彼此相邻的一对线路图案140之间限定的接触孔325中。在一些实施例中，上绝缘围栏320可以布置在一对隔离物结构350之间，该一对隔离物结构350布置在彼此相邻的线路图案140之间。接触孔325可以由一对上绝缘围栏320和一对隔离物结构350来定义，该一对上绝缘围栏320和该一对隔离物结构350布置在彼此相邻的线路图案140之间。因此，接触孔325和接触插塞330的每个底部表面可以具有四边形。在一些实施例中，如图25C所示，上绝缘围栏320与接触插塞330之间不存在空气间隙。上绝缘围栏320可以包括氮化硅和/或氮氧化硅。在一些实施例中，如图25C所示，第一保护隔离物300a的延伸部分300r可以布置在上绝缘围栏320的底部表面与第一层间绝缘层123之间。此外，第二保护隔离物310a的延伸部分310r可以布置在上绝缘围栏320的底部表面与第一保护隔离物300a的延伸部分300r之间。
如图25A和图25D所示，接合焊盘LP可以从接触插塞330的顶端延伸以覆盖空气间隙AGL的第一部分。空气间隙AGL可以包括不被接合焊盘LP覆盖的第二部分。如图25B所示，空气间隙AGL的第一部分的高度可以大于空气间隙AGL的第二部分的高度。
在接合焊盘LP之下的第一保护隔离物300a和第二保护隔离物310a的顶端可以彼此接触。因此，空气间隙AGL的第一部分的顶端可以被在接合焊盘LP之下的彼此接触的第一保护隔离物300a和第二保护隔离物310a的顶端覆盖。本发明构思不限于此。在另一些实施例中，如参照图1B的描述，在接合焊盘LP之下的第一保护隔离物300a和第二保护隔离物310a的顶端可以彼此隔开，且空气间隙AGL的第一部分的顶端可以被接合焊盘LP闭合。
空气间隙AGL的第二部分的顶端可以被第二层间绝缘层173闭合。与空气间隙AGL的第二部分相邻的第一保护隔离物300a和第二保护隔离物310a的顶端可以低于在接合焊盘LP之下的第一保护隔离物300a和第二保护隔离物310a的顶端。
接触插塞330和接合焊盘LP可以分别由与上述第一实施例中的接触插塞160和接合焊盘LP的材料相同的材料形成。可替换地，接触插塞330和接合焊盘LP可以由图19的接触插塞250和接合焊盘240L取代。在一些实施例中，图19的空气间隙AG也可以像空气间隙AGL那样沿着线路图案140的侧壁延伸。
图25B所示的数据存储部DSP可以实现为图3A的数据存储部DSP或者图3B所示的数据存储部DSP'。
图26A至图30A是示出制造根据本发明构思的又一些实施例的半导体器件的方法的平面图。图26B至图30B是分别沿着图26A至图30A的线Ⅴ-Ⅴ'截取的剖面图。图26C至图30C是分别沿着图26A至图30A的线Ⅵ-Ⅵ'截取的剖面图。制造根据本实施例的半导体器件的方法可以包括参照图4A至图9A、图4B至图9B、图4C至图9C描述的各工艺。
参照图26A至图26C，第一保护隔离物层300可以被共形地形成在具有线路图案140的衬底100上。牺牲隔离物层可以被共形地形成在第一保护隔离物层300上，然后对牺牲隔离物层进行各向异性刻蚀以形成牺牲隔离物305。牺牲隔离物305可以具有沿着线路图案140的一个侧壁延伸的线形。由于过刻蚀可以使牺牲隔离物305的顶端低于线路图案140的顶部表面。
第二保护隔离物层310可以被共形地形成在具有牺牲隔离物305的衬底100上。第二保护隔离物层310覆盖牺牲隔离物305。第一保护隔离物层300和第二保护隔离物层310可以由相对于牺牲隔离物305具有刻蚀选择性的绝缘材料形成。例如，牺牲隔离物305可以由氧化硅形成，第一保护隔离物层300和第二保护隔离物层310可以包括氮化硅和/或氮氧化硅。
填充层可以形成在具有第二保护隔离物层310的衬底100上，然后对填充层进行平坦化以形成填充线图案315。每个填充线图案315可以形成在一对彼此相邻的线路图案140之间。填充线图案315可以由相对于第二保护隔离物层310具有刻蚀选择性的材料形成。例如，填充线图案315可以由氧化硅形成。
参照图27A至图27C，可以对填充线图案315进行图案化以形成凹面区域和填充图案315a。可以将围栏绝缘层形成在衬底100上以填充凹面区域，然后可以对围栏绝缘层进行平坦化以形成上绝缘围栏320。上绝缘围栏320的底部表面和两个侧壁可以被布置在彼此相邻的一对线路图案140之间的第二保护隔离物层310覆盖。上绝缘围栏320可以由相对于填充图案315a具有刻蚀选择性的绝缘材料形成。例如，上绝缘围栏320可以由氮化硅和/或氮氧化硅形成。各填充图案315a可以分别形成在基底导电焊盘120之上。
参照图28A至图28C，填充图案315a可以被去除以形成初步接触孔。每个初步接触孔可以暴露出布置在线路图案140之间的第二保护隔离物层310。
随后，可以相继地对第二保护隔离物层310、第一保护隔离物层300以及第一层间绝缘层123进行各向异性刻蚀，以形成接触孔325、第一保护隔离物300a以及第二保护隔离物310a。每个接触孔325可以暴露出基底导电焊盘120。布置在线路图案140的一个侧壁上的第一保护隔离物300a和第二保护隔离物310a可以围绕牺牲隔离物305。可以保留上绝缘围栏320之下的第二保护隔离物层的部分310r和第一保护隔离物层的部分300r。
参照图29A至图29C，导电层可以形成在衬底100上以填充接触孔325，然后对导电层进行图案化以形成填充每个接触孔325的接触插塞330以及从接触插塞330的顶端延伸的接合焊盘LP。牺牲隔离物305可以包括第一部分和第二部分。牺牲隔离物305的第一部分被接合焊盘LP覆盖，牺牲隔离物305的第二部分不被接合焊盘LP覆盖。第一保护隔离物300a和第二保护隔离物310a与牺牲隔离物305的第二部分相邻的顶端可以在对导电层进行图案化时被刻蚀。因此，可以暴露出牺牲隔离物305的第二部分。
参照图30A至图30C，利用各向同性刻蚀工艺通过牺牲隔离物305的暴露的第二部分来去除牺牲隔离物305。此时，牺牲隔离物305的第一部分也与牺牲隔离物305的第二部分一起被去除。从而，可以形成包括空气间隙AGL的隔离物结构350。空气间隙AGL可以形成在第一保护隔离物300a与第二保护隔离物310a之间。
接着，可以形成图25B和图25C的第二层间绝缘层173。因此，空气间隙AGL不被接合焊盘LP覆盖的部分可以由第二层间绝缘层173闭合。随后，可以形成图25A至图25C的通孔插塞175和数据存储部DSP来实现图25A至图25C所示的半导体器件。
[第四实施例]
在本实施例中，与第一实施例中描述的元件相同的元件将由相同的参考标号或参考标记来指示。为了解释的简单和方便的目的，对与第一实施例中的元件相同的元件的描述将被省略或简单提及。即，此后将主要描述本实施例与第一实施例之间的差异。
图31A是示出根据本发明构思的再一些实施例的半导体器件的平面图。图31B是沿着图31A的线A-A'和B-B'截取的剖面图，图31C是沿着图31A的线C-C'和D-D'截取的剖面图。图31D是沿着图31A的空气间隙的纵向方向截取的剖面图。
参照图31A至图31D，在本实施例中可以省略掉上述第一至第三实施例中的下绝缘围栏117和基底导电焊盘120。在此情况下，在每个栅极电极GE上的栅极封盖绝缘图案110a的顶部表面可以布置在与衬底100的顶部表面实质相同的水平。栅极电极GE和栅极封盖绝缘图案110a可以沿图31A的x轴方向延伸。
线路图案430可以与栅极电极GE交叉。例如，线路图案430可以沿着图31A的y轴方向延伸。每个线路图案430可以布置在沿着线路图案430的纵向方向布置的多个第一掺杂区域112a之上。每个线路图案430可以包括顺序层叠的导电线420和硬掩模图案425。如图31C所示，导电线420可以包括基底导电图案405a以及线接触部410a。线接触部410a的顶部表面可以与基底导电图案405a的顶部表面实质上共面。线接触部410a可以与基底导电图案405a接触。线接触部410a的两个侧壁可以与基底导电图案405a沿着线路图案430的纵向方向延伸的两个侧壁对准。线接触部410a可以连接到第一掺杂区域112a。绝缘图案402a可以布置在基底导电图案405a与衬底100之间。特别地，绝缘图案402a可以布置在基底导电图案405a与第二掺杂区域112b之间。
导电线420还可以包括顺序层叠在基底导电图案405a和线接触部410a之上的阻挡导电图案412a和金属图案415a。阻挡导电图案412a和金属图案415a每个的两个侧壁可以与基底导电图案405a的两个侧壁和线接触部410a的两个侧壁对准。基底导电图案405a和线接触部410a可以由掺杂半导体材料（例如掺杂硅）形成。阻挡导电图案412a可以包括过渡金属（例如钛、钽）和/或导电金属氮化物（例如氮化钛、氮化钽）。金属图案415a可以包括钨或铝。在一些实施例中，导电线420还可以包括欧姆层，欧姆层布置在阻挡导电图案412a与基底导电图案405a之间以及布置在阻挡导电图案412a与线接触部410a之间。导电线420的欧姆层可以包括金属-半导体化合物（例如金属硅化物）。
线路图案430的硬掩模图案425可以由与上述第一实施例的硬掩模图案137的材料实质相同的材料形成。
绝缘围栏465可以与线路图案430交叉。绝缘围栏465可以彼此平行。例如，绝缘围栏465可以沿着x轴方向延伸。绝缘围栏可以向下延伸以填充其下的线路图案430之间的空隙。绝缘围栏465可以在y轴方向上彼此隔开。硬掩模图案425在绝缘围栏465之下的顶部表面可以凹陷而低于硬掩模图案425在绝缘围栏465旁边的顶部表面。因此，绝缘围栏465的顶部表面可以与硬掩模图案425在绝缘围栏465旁边的顶部表面实质上共面。
接触插塞可以被布置于在彼此相邻的一对线路图案430之间以及在彼此相邻的一对绝缘围栏465之间限定的接触孔470a中。如图31A所示，多个接触插塞可以被布置在一对线路图案430之间，绝缘围栏465可以分别布置在该多个接触插塞之间。
接触插塞可以包括顺序层叠的下插塞475和上插塞490c。下插塞475可以连接到第二掺杂区域112b。下插塞475可以包括第一导电材料，上插塞490c可以包括与第一导电材料不同的第二导电材料。具体地，上插塞490c的第二导电材料的电阻率可以低于下插塞475的第一导电材料的电阻率。例如，下插塞475可以包括掺杂半导体材料（例如掺杂硅），上插塞490c可以包括顺序层叠的阻挡图案485c和金属图案487c。上插塞490c的阻挡图案485c可以包括导电金属氮化物（例如氮化钛和/或氮化钽）和/或过渡金属（例如钛和/或钽）。上插塞490c的金属图案487c可以包括钨和/或铝。此外，接触插塞可以还包括布置在下插塞475与上插塞490c之间的欧姆层483。欧姆层483可以包括金属-半导体化合物（例如金属硅化物）。
空气间隙AGa可以布置在下插塞475与每个线路图案430之间。在平面图中，空气间隙AGa可以具有沿着每个线路图案430的侧壁延伸的线形。也就是说，一对空气间隙AGa可以分别在下插塞475的一侧处布置于下插塞475与线路图案430之间以及在下插塞475的另一侧处布置于下插塞475与线路图案430之间。不同于上述第二实施例，一对空气间隙AGa可以彼此隔开。也就是说，空气间隙AGa可以不存在于下插塞475和绝缘围栏465之间。例如，下插塞475可以与绝缘围栏465接触。
封盖隔离物480可以布置于上插塞490c与在上插塞490c的两侧处布置的一对线路图案430之间。封盖隔离物480可以闭合一对空气间隙AGa的顶端。封盖隔离物480可以围绕上插塞490c的侧壁。也就是说，在平面图中封盖隔离物480可以具有闭环形状。封盖隔离物480可以布置在接触孔470a的内侧壁的上部与上插塞490c之间。在一些实施例中，封盖隔离物480可以覆盖下插塞475的顶部表面的边缘部分。在此情况下，上插塞490c可以通过下插塞475的顶部表面的中心部分连接到下插塞475。封盖隔离物480由绝缘材料形成。例如，封盖隔离物480可以包括氮化硅和/或氮氧化硅。
如上所述，在本实施例中可以省略掉第一至第三实施例的基底导电焊盘120。在此情况下，如图31B所示，空气间隙AGa的底端可以向下延伸而也布置于导电线420的线接触部410a的一侧处。
在一些实施例中，如图31A、图31B、图31C所示，空气间隙AGa可以沿着在线路图案430的纵向方向上的线路图案430的侧壁延伸，使得空气间隙AGa也可以布置在绝缘围栏465之下。因此，分别在一对线路图案430中的一个与线路图案430的纵向方向（即，y轴方向）上的相邻下插塞475之间布置的空气间隙AGa可以通过空气间隙AGa在绝缘围栏465之下的一个延伸部分而彼此连接。同样地，分别在一对线路图案430中的另一个与线路图案430的纵向方向（即，y轴方向）上的相邻下插塞475之间布置的空气间隙AGa可以通过空气间隙AGa在绝缘围栏465之下的另一个延伸部分而彼此连接。
在一些实施例中，如图31A和图31D所示，在下插塞475与线路图案430之间的空气间隙AGa可以具有第一高度H1，在绝缘围栏465之下的空气间隙AGa可以具有第二高度H2。这里，第一高度H1可以不同于第二高度H2。在一些实施例中，第一高度H1可以大于第二高度H2。因此，在线路图案430与y轴方向上的相邻下插塞475之间的空气间隙AGa的上部区域可以通过绝缘围栏465彼此隔开，而空气间隙AGa的下部区域可以彼此连接。如图31D所示，在绝缘围栏465之下的空气间隙AGa的高度可以取决于空气间隙AGa的位置而发生变化。例如，在绝缘围栏465的边缘之下的空气间隙AGa的高度可以大于在绝缘围栏465的中心之下的空气间隙AGa的高度。在绝缘围栏465的中心之下的空气间隙AGa可以具有实质上最小的高度。
参照图31A至图31D，第一保护隔离物435a可以布置在接触插塞与每个线路图案430之间，第二保护隔离物445a可以布置在第一保护隔离物435a与接触插塞之间。在一些实施例中，第二保护隔离物445a可以布置在第一保护隔离物435a与下插塞475之间。也就是说，第二保护隔离物445a的顶端可以低于线路图案430的顶部表面。空气间隙AGa可以布置在第一保护隔离物435a与第二保护隔离物445a之间。第一保护隔离物435a的底端可以横向延伸以闭合空气间隙AGa的底端。在另一些实施例中，空气间隙AGa可以被第一保护隔离物435a、第二保护隔离物445a、封盖隔离物480围绕。
类似于空气间隙AGa，第一保护隔离物435a和第二保护隔离物445a可以沿着线路图案430的纵向方向延伸，以便也布置在绝缘围栏465之下。在一些实施例中，绝缘围栏465之下的第二保护隔离物445a的高度可以小于在接触插塞475的一侧处布置的第二保护隔离物的445a的高度。第一保护隔离物435a和第二保护隔离物445a由绝缘材料形成。例如，第一保护隔离物435a和第二保护隔离物445a可以包括氮化硅和/或氮氧化硅。
接合焊盘490L可以从上插塞490c的顶端朝向接触孔470a的外侧延伸。在本实施例中，接合焊盘490L可以具有关于接触插塞对称的结构。然而，本发明构思不限于此。在其他实施例中，接合焊盘490L可以具有如第一实施例中描述的关于接触插塞非对称的结构。接合焊盘490L可以包括顺序层叠的阻挡图案485L和金属图案487L。接合焊盘490L的阻挡图案485L和金属图案487L可以分别由与上插塞490c的阻挡图案485c和金属图案487c的材料相同的材料而形成。此外，接合焊盘490L的阻挡图案485L和金属图案487L可以分别从上插塞490c的阻挡图案485c和金属图案487c延伸。
可以将层间绝缘层173布置在包括接合焊盘490L的衬底100上，通孔插塞175可以穿透层间绝缘层173以便分别连接到接合焊盘490L。数据存储部DSP可以布置在层间绝缘层173上并且分别连接到通孔插塞175。数据存储部DSP可以是参照图3A描述的数据存储部DSP和参照图3B描述的数据存储部DSP'中的一个。
在根据本实施例的半导体器件中，空气间隙AGa布置在下插塞475与线路图案430（例如，导电线420）之间。因此，可以减小下插塞475与导电线420之间的寄生电容，以实现具有改进可靠性的半导体器件。此外，由于减小了寄生电容，可以减小接触插塞与线路图案430之间的距离。因此，可以实现高度集成的半导体器件。
另一方面，根据本实施例的绝缘围栏465的技术特征可以应用于上述第一至第三实施例的上绝缘围栏147和320。例如，第一至第三实施例的上绝缘围栏147和320可以由根据本实施例的绝缘围栏465而替代。
图32A是示出根据本发明构思的再一些实施例的半导体器件的变型示例的沿着图31A的线A-A'和B-B'截取的剖面图。图32B是示出图32A的变型示例的空气间隙的传导线路层的平面图。图32C是示出图32A的变型示例的空气间隙的沿着该空气间隙的纵向方向截取的剖面图。
参照图32A至图32C，多个接触插塞布置在彼此相邻的一对线路图案430之间。一对空气间隙AGb可以分别布置在每个接触插塞与一对线路图案430之间。每个空气间隙AGb可以布置在接触插塞的下插塞475与线路图案430之间。分别布置在每个接触插塞与一对线路图案430之间的一对空气间隙AGb被彼此隔开。此外，在本变型实施例中，一个下插塞475和一对线路图案中的一个线路图案430之间的空气间隙AGb可以与相邻于该下插塞475的另一下插塞475和该对线路图案中的该个线路图案430之间的空气间隙AGb完全隔开。
更具体地，分别布置在一个线路图案430与两个下插塞475之间的空气间隙AGb可以沿着该线路图案430的纵向方向布置并且彼此完全隔开。如图32B和图32C所示，分别布置在一个线路图案430与两个下插塞475之间的空气间隙AGb可以通过绝缘围栏465'彼此完全隔开。也就是说，空气间隙AGb可以有限地布置在下插塞475与一个线路图案430之间以及彼此相邻的绝缘围栏465'之间。
同样地，如图32A和图32B所示，分别布置在一个线路图案430与两个下插塞475之间的第二保护隔离物445b也可以通过绝缘围栏465'彼此完全隔开。第二保护隔离物445b可以与下插塞475的一个侧壁相邻。空气间隙AGb可以布置在第二保护隔离物445b与相邻于线路图案430的第一保护隔离物435a之间。
图33是示出根据本发明构思的再一些实施例的半导体器件的另一个变型示例的沿着图31A的线A-A'截取的剖面图。
参照图33，在本变型实施例中，封盖隔离物480a可以包括顺序层叠的第一子隔离物478a和第二子隔离物479a。第一子隔离物478a和第二子隔离物479a的每一个由绝缘材料形成。此处的第一子隔离物478a的密度可以不同于第二子隔离物479a的密度。在一些实施例中，第一子隔离物478a的密度可以小于第二子隔离物479a的密度。因此，第一子隔离物478a的阶梯覆盖特性可以劣于第二子隔离物479a的阶梯覆盖特性。例如，第一子隔离物478a可以由多孔氮化硅形成，第二子隔离物479a可以由密度比第一子隔离物478a（例如多孔氮化硅）的密度大的氮化硅形成。
接下来，将参照附图描述制造根据本实施例的半导体器件的方法。
图34A至图45A是示出制造根据本发明构思的再一些实施例的半导体器件的方法的平面图。图34B至图45B是分别沿着图34A至图45A的线A-A'和B-B'截取的剖面图。图34C至图45C是分别沿着图34A至图45A的线C-C'和D-D'截取的剖面图。图38D是沿着图38A的牺牲隔离物的纵向方向截取的剖面图。图39D是沿着图39A的牺牲隔离物的纵向方向截取的剖面图。
参照图34A至图34C，可以将绝缘层402形成在包括有源部分ACT、栅极电极GE、栅极封盖绝缘图案110a以及掺杂区域112a和112b的衬底100上。栅极封盖绝缘图案110a的顶部表面可以与衬底100的顶部表面实质上共面。绝缘层402可以包括氧化硅、氮化硅和/或氮氧化硅。在一些实施例中，绝缘层402可以对应于外围电路区域（未示出）中的晶体管的栅极绝缘层。然而，本发明不限于此。
基底导电层405可以形成在绝缘层402上。例如，基导电层405可以由掺杂有掺杂剂的半导体材料（例如掺杂硅）形成。在一些实施例中，刻蚀停止层（未示出）可以形成在基底导电层405上。刻蚀停止层可以包括氧化物、氮化物和/或氮氧化物。可以相继地对刻蚀停止层、基底导电层405以及绝缘层402进行图案化，以分别形成暴露各第一掺杂区域112a的孔407。每个孔407的底部表面可以凹陷而低于衬底100的顶部表面（例如，未被孔407暴露的有源部分ACT的顶部表面）。
随后，可以将接触导电层形成在衬底100上以填充孔407，可以对接触导电层进行平坦化直到露出刻蚀停止层。因此，可以形成接触导电图案410以分别填充孔407。接着，去除刻蚀停止层以暴露基底导电层405。每个接触导电图案410可以连接到通过每个孔407暴露出的第一掺杂区域112a。
如图34B和图34C所示，接触导电图案410的顶部表面可以布置在与基底导电层405的顶部表面相同的水平处。接触导电图案410的侧壁可以与形成孔407的内侧壁的基底导电层405接触。接触导电图案410可以由掺杂有掺杂剂的半导体材料（例如掺杂硅）形成。
参照图35A至图35C，阻挡导电层和金属层可以被顺序形成在具有基底导电层405和接触导电图案410的衬底100上。阻挡导电层可以与基底导电层405和接触导电图案410接触。硬掩模层可以形成在金属层上。
可以相继地对硬掩模图案、金属层、阻挡导电层、基底导电层405、接触导电图案410以及绝缘层402进行图案化，以形成沿着y轴方向彼此平行延伸的线路图案430。绝缘图案402可以形成在每个线路图案430之下。
每个线路图案430可以包括顺序层叠的导电线420和硬掩模图案425。导电线420可以包括基底导电图案405a和线接触部410a。基底导电图案405a是基底导电层405的一部分，线接触部410a是接触导电图案410的一部分。基底导电图案405a布置在绝缘图案402上，线接触部410a连接到第一掺杂区域112a。基底导电图案405a可以与线接触部410a横向接触。线接触部410a的两个侧壁可以与沿着y轴方向的基底导电图案405a的两个侧壁对准。导电线420还可以包括顺序层叠在基底导电图案405a和线接触部410a上的阻挡导电图案412a和金属图案415a。
参照图36A至图36C，第一保护隔离物层435可以被共形地形成在具有线路图案430的衬底100上。因此，第一保护隔离物层435可以覆盖每个线路图案430的两个侧壁和顶部表面。牺牲隔离物层可以被共形地形成在具有第一保护隔离物层435的衬底100上，然后对牺牲隔离物层执行内刻蚀工艺以分别在每个线路图案430的两个侧壁处形成牺牲隔离物440。随后，第二保护隔离物层445可以被共形地形成在具有牺牲隔离物440的衬底100上。牺牲隔离物440可以由相对于第一保护隔离物层435和第二保护隔离物层445具有刻蚀选择性的材料而形成。例如，第一保护隔离物层435和第二保护隔离物层445可以由氮化硅和/或氮氧化硅形成，牺牲隔离物440可以由氧化硅形成。
参照图37A至图37C，接着可以将填充层形成在衬底100的整个表面上，以填充线路图案430之间的空隙。可以对填充层进行平坦化以形成填充线图案450。每个填充线图案450填充彼此相邻的一对线路图案430之间的空隙。各填充线图案450可被彼此隔开。因此，填充线图案450可以平行于线路图案430而延伸。填充线图案450由氧化硅形成。
随后，封盖掩模层可以被形成在具有填充线图案450的衬底100上，然后可以对封盖掩模层进行图案化以形成封盖掩模图案455。封盖掩模图案455可以与填充线图案450和线路图案430交叉。例如，封盖掩模图案455可以沿着x轴方向延伸。封盖掩模图案455可以在y轴方向彼此隔开。因此，线型开口457可以被限定在封盖掩模图案455之间。每个线型开口457可以被限定在彼此相邻的一对封盖掩模图案455之间并且可以暴露出填充线图案450的部分和布置在线路图案430的顶部表面上的第二保护隔离物层445的部分。每个封盖掩模图案455可以与每个栅极电极GE和每个栅极封盖绝缘图案110a重叠。
封盖掩模图案455可以由相对于第一保护隔离物435和第二保护隔离物445、线路图案430的硬掩模图案425以及填充线图案450具有刻蚀选择性的材料而形成。
在一些实施例中，封盖掩模层的一部分可以保留在外围电路区域（未示出）中。外围电路区域中的封盖掩模层可以保护布置在外围电路区域中的由与填充线图案450的材料相同的材料形成的结构。
参照图38A至图38D，使用封盖掩模图案455作为刻蚀掩模来刻蚀暴露的填充线图案450，直到露出填充线图案450之下的第二保护隔离物层445。因此，可以形成围栏凹面区域460和填充柱图案450a。
填充柱图案450a布置在封盖掩模图案455之下并且彼此隔开。每个填充柱图案450a可以与每个第二掺杂区域112b的至少一部分重叠。
当形成围栏凹面区域460时，第二保护隔离物层445、第一保护隔离物层435、硬掩模图案425以及牺牲隔离物440在每个线型开口457之下的部分可以被凹陷。此时，硬掩模图案425之下的导电线420不被暴露。因此，形成在每个线型开口457之下的围栏凹面区域460可以包括槽区域和孔区域。围栏凹面区域460的槽区域可以布置在凹陷的硬掩模图案425上，并且平行于封盖掩模图案455延伸从而与线路图案430交叉。围栏凹面区域460的孔区域可以被限定在每个线型开口457之下的线路图案430之间。围栏凹面区域460的每个孔区域可以被限定在彼此相邻的一对线路图案430之间以及彼此相邻的且布置在该对线路图案430之间的一对填充柱图案450a之间。
用于形成围栏凹面区域460和填充柱图案450a的刻蚀工艺可以具有实质上垂直于衬底100的主要的各向异性刻蚀特性。此外，该刻蚀工艺也可以具有横向刻蚀特性。覆盖牺牲隔离物440的侧壁的第二保护隔离物层445可以进一步被横向刻蚀特性而凹陷。因此，线路图案430的侧壁上的牺牲隔离物440和第二保护隔离物层445可以凹陷而低于硬掩模图案425的凹陷部分的顶部表面。图38D示出了沿着牺牲隔离物440的纵向方向截取的牺牲隔离物440的剖面图。如图38D所示，牺牲隔离物440在线型开口457的中心区域之下的部分可以凹陷得低于牺牲隔离物440在线型开口457的边缘区域之下的另一部分。在一些实施例中，如图38B所示，围栏凹面区域460之下的牺牲隔离物440可以凹陷得低于线路图案430中的导电线420的顶部表面。
参照图39A至图39D，围栏绝缘层可以形成在衬底100上以覆盖围栏凹面区域460。可以对围栏绝缘层进行平坦化直到露出封盖掩模图案455，从而分别形成填充各围栏凹面区域460的绝缘围栏465。封盖掩模图案455可以由相对于绝缘围栏465具有刻蚀选择性的材料而形成。绝缘围栏465可以由相对于填充柱图案450a具有刻蚀选择性的材料形成。例如，封盖掩模图案455可以由半导体材料（例如多晶硅）形成，绝缘围栏465可以由氮化硅和/或氮氧化硅形成。在一些实施例中，绝缘围栏465的顶部表面可以低于封盖掩模图案455的顶部表面。此时绝缘围栏465的顶部表面可以高于填充柱图案450a的顶部表面。
绝缘围栏465可以覆盖牺牲隔离物440被围栏凹面区域460暴露的凹陷部分。
同时，使用封盖掩模图案455来形成围栏凹面区域460和绝缘围栏465的方法可以应用于上述第一至第三实施例。也就是说，形成第一至第三实施例的上绝缘围栏147和320的方法可以由使用封盖掩模图案455形成围栏凹面区域460和绝缘围栏465的方法来代替。
参照图40A至图40C，去除封盖掩模图案455以暴露填充柱图案450a。在此情况下，在一些实施例中可以保留覆盖外围电路区域（未示出）的封盖掩模层。
参照图41A至图41C，可以去除暴露的填充柱图案450a以形成初步接触孔470。可以通过各向同性刻蚀工艺（例如湿法刻蚀工艺）去除填充柱图案450a。初步接触孔470可以被彼此相邻的一对线路图案430和彼此相邻的一对绝缘围栏围绕。初步接触孔470的底部表面可以由第二保护隔离物层445形成。
在一些实施例中，在形成初步接触孔470之后，可以去除保留在外围电路区域（未示出）中的封盖掩模层。在形成初步接触孔470期间，保留的封盖掩模层可以保护外围电路区域中的由与填充柱图案450a的材料相同的材料形成的结构。
参照图42A至图42C，在形成初步接触孔470之后，相继地对第二保护隔离物层445和第一保护隔离物层435进行各向异性刻蚀。因此，在初步接触孔470的底部表面之下的第二保护隔离物层445和第一保护隔离物层435可以被刻蚀，以分别形成暴露第二掺杂区域112b的接触孔470a。此外，第一保护隔离物435a和第二保护隔离物445a可以被形成在线路图案430的两个侧壁中的每一个上。也就是说，第一保护隔离物435a、牺牲隔离物440以及第二保护隔离物445a可以顺序层叠在线路图案430的每个侧壁上。此时，牺牲隔离物440在绝缘围栏465之间的顶端被暴露。
参照图43A至图43C，随后可以形成第一导电层以填充接触孔470a，然后对第一导电层执行内刻蚀工艺，以形成填充每个接触孔470a的下区域的下插塞475。下插塞475可以与接触孔470a之下的第二掺杂区域112b接触。下插塞475可以包括第一导电材料。例如，下插塞475可以由掺杂有掺杂剂的半导体材料（例如掺杂硅）形成。
在用于形成下插塞475的内刻蚀工艺期间，第二保护隔离物445a布置在接触孔470a的上区域的两侧处的上部分可以凹陷。也就是说，内刻蚀工艺不仅可以包括主要的各向异性刻蚀特性，还可以包括横向刻蚀特性。由于通过内刻蚀工艺刻蚀第二保护隔离物445a的上部，所以接触孔470a的上区域的宽度可以变宽。
在一些实施例中，如图43B所示，下插塞475的顶部表面可以高于在绝缘围栏465之下的凹陷的牺牲隔离物440的顶端。此外，凹陷的第二保护隔离物445a的顶端也可以高于绝缘围栏465之下的凹陷的牺牲隔离物440的顶端。
参照图44A至图44C，可以去除暴露的牺牲隔离物440以形成空气间隙AGa。可以通过各向同性刻蚀工艺（例如湿法刻蚀工艺）去除暴露的牺牲隔离物440。因此可以去除绝缘围栏465之下凹陷的牺牲隔离物440。从而，可以形成参照图31A至图31D描述的空气间隙AGa。下插塞475与绝缘围栏465接触。因此，在去除牺牲隔离物440的工艺期间，下插塞475可以被绝缘围栏465支持。
参照图45A至图45C，封盖隔离物层可以被形成在具有空气间隙AGa的衬底100上。封盖隔离物层可以具有差的阶梯覆盖特性。因此，封盖隔离物层可以不填充空气间隙AGa。封盖隔离物层可以闭合空气间隙AGa的顶端。封盖隔离物层可以由绝缘材料（例如氮化硅和/或氮氧化硅）形成。随后，可以对封盖隔离物层执行内刻蚀工艺，以在接触孔470a的上区域的侧壁上形成封盖隔离物480。封盖隔离物480可以覆盖下插塞475的顶部表面的边缘部分。也就是说，下插塞475的顶部表面的中心区域可以被暴露。
再参照图31A至图31D，可以形成第二导电层以填充接触孔470a的上区域。第二导电层可以包括与下插塞475的第一导电材料不同的第二导电材料。例如，第二导电材料可以包括顺序层叠的阻挡层（例如过渡金属（例如钛、钽）和/或导电金属氮化物（例如氮化钛、氮化钽））以及金属层（例如钨和/或铝）。在一些实施例中，阻挡层中的过渡金属可以与下插塞475反应以形成欧姆层483。可以对第二导电层进行图案化以形成上插塞490c和接合焊盘490L。
随后，可以形成层间绝缘层173、通孔插塞175以及数据存储部DSP来实现图31A至图31D所示的半导体器件。
接下来，将围绕显著特征对制造图32A至图32C所示的半导体器件的方法进行描述。
图46A是示出制造根据本发明构思的再一些实施例的半导体器件的方法的变型示例的平面图。图46B是沿着图46A的线A-A'和B-B'截取的剖面图。图46C是沿着图46A的牺牲隔离物的纵向方向截取的剖面图。根据本变型示例的方法可以包括参照图34A至图37A、图34B至图37B、图34C至图37C描述的各工艺。
参照图37A至图37C以及图46A至图46C，可以使用封盖掩模图案455作为刻蚀掩模来对填充线图案450进行刻蚀，以形成围栏凹面区域460'。此时，可以去除线型开口457之下的牺牲隔离物440，使得牺牲隔离物分别布置在封盖掩模图案455之下的各部分440c彼此完全隔开。此外，可以去除线型开口457之下的第二保护隔离物层445，使得第二保护隔离物层445分别布置在封盖掩模图案455之下的部分可以彼此隔开。
随后，可以在各围栏凹面区域460'中分别形成图32A至图32C所示的绝缘围栏465'。此后，可以执行参照图40A至图45A、图40B至图45B、图40C至图45C描述的随后工艺。接着，可以形成图32A至图32C的上插塞490c、接合焊盘490L、层间绝缘层173、通孔插塞175以及数据存储部DSP来实现图32A至图32C所示的半导体器件。
接下来，将描述制造图33的半导体器件的方法。
图47A和图47B是示出制造根据本发明构思的再一些实施例的半导体器件的方法的另一个变型示例的平面图。
参照图47A，在形成了参照图44A至图44C描述的空气间隙AGa之后，可以将第一子隔离物层478布置在衬底100上。然后第二子隔离物层479可以被形成在第一子隔离物层478上。第一子隔离物层478的阶梯覆盖特性可以劣于第二子隔离物层479的阶梯覆盖特性。因此，空气间隙AGa的顶端可以实质上被具有差的阶梯覆盖特性的第一子隔离物层478闭合。然后可以通过具有相对较好的阶梯覆盖特性的第二子隔离物层479来提高空气间隙AGa的顶端的覆盖效果。例如，第一子隔离物层478可以由多孔氮化硅形成，第二子隔离物层479可以由密度比多孔氮化硅的密度更大的氮化硅而形成。
参照图47B，对第二子隔离物层479和第一子隔离物层478执行内刻蚀工艺，以在接触孔470a的侧壁的上部形成封盖隔离物480a。封盖隔离物480a可以包括顺序层叠的第一子隔离物478a和第二子隔离物479a。如图47B所示，第一子隔离物478a可以具有L形截面。随后，可以形成图33的上插塞490c、接合焊盘490L、层间绝缘层173、通孔插塞175以及数据存储部DSP来实现图33所示的半导体器件。
根据本发明构思的上述实施例的半导体器件可以实现为半导体存储器件。然而，本发明构思不限于此。与上述实施例中的半导体器件的线路图案、接触插塞以及空气间隙相关的技术特征可以应用于诸如逻辑器件之类的非存储器件。
可以使用各种封装技术来对上述实施例中示出的半导体器件进行封装。例如，可以使用下面任一种技术对根据上述实施例的半导体器件进行封装：叠层封装（PoP）技术、球栅阵列（BGAs）技术、芯片级封装（CSPs）技术、塑料引线芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、晶圆中芯片封装（Die in Waffle Pack）技术、晶圆中芯片形式（Die inWafer Form）技术、板上芯片（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料度量方型扁平式封装（PMQFP）技术、塑料方型扁平封装（PQFP）技术、小外形封装（SOIC）技术、收缩型小外形封装（SSOP）技术、薄型小外形封装（TSOP）技术、薄型方型扁平封装（TQFP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶圆级制造封装（WFP，Wafer-level FabricatedPackage）技术、晶圆级处理堆叠封装（WSP，Wafer-Level Processed Stack Package）技术等。
图48是示出包括根据本发明构思的实施例的半导体器件的电子系统的示例的示意框图。
参照图48，根据本发明构思的实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储装置1130、接口单元1140以及数据总线1150。控制器1110、I/O单元1120、存储装置1130以及接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以对应于传输电信号的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器或其他逻辑装置中的至少一个。其他逻辑装置可以具有与微处理器、数字信号处理器、微控制器的任何一个的功能类似的功能。I/O单元1120可以包括键区、键盘和/或显示单元。存储装置1130可以存储数据和/或命令。存储装置1130可以包括根据上述实施例的半导体器件中的至少一个。接口单元1140可以无线地或有线地进行操作。例如，接口单元1140可以包括用于无线通信的天线或者用于有线通信的收发器。尽管附图中并未示出，但电子系统1100还可以包括高速DRAM装置和/或高速SRAM装置，其用作用于提高控制器1110的操作的缓存存储器。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、网络平板电脑、无线手机、移动电话、数字音乐播放器、存储卡或其他电子产品。其他电子产品可以通过无线通信接收或发送信息数据。
图49是示出包括根据本发明构思的实施例的半导体器件的存储卡的示例的示意框图。
参照图49，根据本发明构思的实施例的存储卡1200可以包括存储装置1210。存储装置1210可以包括根据上述实施例的半导体器件的至少一个。存储卡1200可以包括存储控制器1220，其对在主机与存储装置1210之间的数据通信进行控制。
存储控制器1220可以包括控制存储卡1200的总体操作的中央处理单元（CPU）1222。另外，存储控制器1220可以包括用作CPU1222的操作存储器的SRAM装置1221。此外，存储控制器1220还可以包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以配置成包括存储卡1200与主机之间的数据通信协议。存储器接口单元1225可以将存储控制器1220连接到存储装置1210。存储控制器1220还可以包括错误检查和校正（ECC）块1224。ECC块1224可以检测并校正从存储装置1210读出的数据的错误。尽管在附图中未示出，存储卡1200可以还包括存储代码数据以与主机交互的只读存储器（ROM）装置。存储卡1200可以用作便携式数据存储卡。可替换地，存储卡1200可以实现为用作计算机系统的硬盘的固态盘（SSD）。
根据本发明构思的上述实施例，空气间隙布置在接触插塞与线路图案之间。因此，可以减小寄生电容从而实现具有改进可靠性的高度集成的半导体器件。
另外，接合焊盘可以覆盖空气间隙的第一部分，而空气间隙的第二部分不被接合焊盘覆盖。因此，可以容易地形成空气间隙从而提高半导体器件的生产率。
此外，第一保护隔离物和第二保护隔离物可以布置在接触插塞与线路图案之间，并且空气间隙可以布置在第一保护隔离物与第二保护隔离之间。由于存在第一保护隔离物和第二保护隔离物，能够防止或减小对接触插塞和线路图案造成的破坏。因此，可以实现具有改进可靠性的半导体器件。
尽管参照示例实施例已对本发明构思进行了描述，但在不背离本发明构思的精神和范围的情况下各种改变和变型对本领域技术人员来说是显而易见的。因此，应该理解上述实施例并非是限制性的，而是示例性的。因此，本发明构思的范围要通过所附权利要求及其等同物的广泛允许的解释来确定，而不应受上述描述限制。

Claims (36)

1.一种半导体器件，包括：
一对线路图案，其布置在衬底上；
接触插塞，其布置在所述一对线路图案之间；
空气间隙，其布置在所述接触插塞与每个所述线路图案之间；
接合焊盘，其从所述接触插塞的顶端延伸以覆盖所述空气间隙的第一部分；
绝缘层，其布置在所述空气间隙未被所述接合焊盘覆盖的第二部分上；以及
一对绝缘围栏，其布置在所述一对线路图案之间，
其中所述接触插塞布置在所述一对线路图案之间并布置在所述一对绝缘围栏之间；并且
其中所述接触插塞的底部表面在平面图中具有四边形。
2.根据权利要求1所述的半导体器件，其中所述空气间隙被所述接合焊盘覆盖的第一部分的高度大于所述空气间隙未被所述接合焊盘覆盖的第二部分的高度。
3.根据权利要求1所述的半导体器件，还包括：
第一保护隔离物，其布置在每个所述线路图案与所述接触插塞之间；以及
第二保护隔离物，其布置在所述接触插塞与所述第一保护隔离物之间，
其中所述空气间隙布置在所述第一保护隔离物与所述第二保护隔离物之间。
4.根据权利要求3所述的半导体器件，其中所述第一保护隔离物和所述第二保护隔离物在所述接合焊盘之下的顶端彼此接触，使得所述空气间隙的第一部分的顶端被所述第一保护隔离物和所述第二保护隔离物在所述接合焊盘之下的顶端闭合。
5.根据权利要求3所述的半导体器件，其中所述空气间隙的第一部分的顶端被所述接合焊盘闭合。
6.根据权利要求1所述的半导体器件，其中所述空气间隙在平面图中具有围绕所述接触插塞的闭环形状。
7.根据权利要求1所述的半导体器件，其中布置在所述接触插塞与每个所述线路图案之间的空气间隙沿着每个所述线路图案的纵向方向延伸。
8.根据权利要求1所述的半导体器件，还包括：
选择组件，其在所述衬底上位于所述一对线路图案之下；以及
数据存储部，其电连接到所述接合焊盘的顶部表面，
其中每个所述线路图案包括导电线；
其中所述一对线路图案之一的导电线电连接到所述选择组件的第一端；并且
其中所述数据存储部通过所述接合焊盘和所述接触插塞电连接到所述选择组件的第二端。
9.一种半导体器件，包括：
一对线路图案，其布置在衬底上；
接触插塞，其布置在所述一对线路图案之间；以及
隔离物结构，其布置在所述接触插塞与每个所述线路图案之间，
其中所述隔离物结构包括：
第一保护隔离物，其与每个所述线路图案相邻；
第二保护隔离物，其与所述接触插塞的侧壁相邻；以及
空气间隙，其布置在所述第一保护隔离物与所述第二保护隔离物之间，
其中所述第二保护隔离物延伸以围绕所述接触插塞的侧壁并且在平面图中具有闭环形状；并且
其中所述空气间隙延伸以围绕所述接触插塞的侧壁并且在平面图中具有闭环形状。
10.根据权利要求9所述的半导体器件，其中所述第一保护隔离物具有沿着每个所述线路图案的侧壁延伸的线形。
11.根据权利要求9所述的半导体器件，还包括：
一对绝缘围栏，其布置在所述一对线路图案之间，
其中所述接触插塞布置在所述一对线路图案之间并布置在所述一对绝缘围栏之间；并且
其中所述空气间隙的延伸部分布置在所述第二保护隔离物的延伸部分与每个所述绝缘围栏之间。
12.一种半导体器件，包括：
一对线路图案，其布置在衬底上；
接触插塞，其布置在所述一对线路图案之间；以及
隔离物结构，其布置在所述接触插塞与每个所述线路图案之间，
其中所述隔离物结构包括：
第一保护隔离物，其与每个所述线路图案相邻；
第二保护隔离物，其与所述接触插塞的侧壁相邻；以及
空气间隙，其布置在所述第一保护隔离物与所述第二保护隔离物之间，
其中所述隔离物结构的所述第一保护隔离物、所述空气间隙以及所述第二保护隔离物在平面图中具有沿着每个所述线路图案的侧壁延伸的线形，并且
所述半导体器件还包括：
一对绝缘围栏，其布置在所述一对线路图案之间，
其中所述接触插塞布置在所述一对线路图案之间并布置在所述一对绝缘围栏之间；并且
其中所述隔离物结构的延伸部分布置在每个所述绝缘围栏与每个所述线路图案之间。
13.一种半导体器件，包括：
一对线路图案，其布置在衬底上；
接触插塞，其布置在所述一对线路图案之间；以及
隔离物结构，其布置在所述接触插塞与每个所述线路图案之间，
其中所述隔离物结构包括：
第一保护隔离物，其与每个所述线路图案相邻；
第二保护隔离物，其与所述接触插塞的侧壁相邻；以及
空气间隙，其布置在所述第一保护隔离物与所述第二保护隔离物之间，
其中所述隔离物结构的所述第一保护隔离物、所述空气间隙以及所述第二保护隔离物在平面图中具有沿着每个所述线路图案的侧壁延伸的线形，并且
所述半导体器件还包括：
接合焊盘，其从所述接触插塞的顶端延伸，
其中所述接合焊盘部分地覆盖布置在所述接触插塞一侧的具有线形的所述空气间隙。
14.根据权利要求13所述的半导体器件，还包括：
数据存储部，其电连接到所述接合焊盘。
15.一种半导体器件，包括：
一对线路图案，其布置在衬底上；
接触插塞，其布置在所述一对线路图案之间；
空气间隙，其布置在所述接触插塞的下部与每个所述线路图案之间；以及
封盖隔离物，其布置在所述空气间隙之上并且布置在所述接触插塞的上部与每个所述线路图案之间，
其中所述接触插塞的下部包括第一导电材料；并且
其中所述接触插塞的上部包括不同于所述第一导电材料的第二导电材料。
16.根据权利要求15所述的半导体器件，还包括：
第一保护隔离物，其布置在所述接触插塞与每个所述线路图案之间；以及
第二保护隔离物，其布置在所述接触插塞与所述第一保护隔离物之间，
其中所述空气间隙布置在所述第一保护隔离物与所述第二保护隔离物之间；并且
其中所述封盖隔离物闭合所述空气间隙在所述第一保护隔离物与所述第二保护隔离物之间的顶端。
17.根据权利要求15所述的半导体器件，其中所述空气间隙包括分别布置在所述一对线路图案与所述接触插塞的下部的两个侧壁之间的一对空气间隙；
其中所述一对空气间隙彼此隔开；并且
其中所述一对空气间隙在平面图中具有沿着所述一对线路图案的纵向方向延伸的线形。
18.根据权利要求17所述的半导体器件，其中所述接触插塞包括位于所述一对线路图案之间的多个接触插塞；并且
其中所述空气间隙分别布置在每个所述接触插塞与每个所述线路图案之间，
所述半导体器件还包括：
绝缘围栏，其分别布置在所述多个接触插塞之间。
19.根据权利要求18所述的半导体器件，其中分别布置在所述一对线路图案中的一个线路图案与彼此相邻的所述接触插塞之间的所述空气间隙至少在上部是彼此隔开的。
20.根据权利要求19所述的半导体器件，其中分别布置在所述一个线路图案与彼此相邻的所述接触插塞之间的所述空气间隙的下部在所述绝缘围栏之下沿着所述一个线路图案的纵向方向延伸，以便彼此连接。
21.根据权利要求20所述的半导体器件，其中在所述绝缘围栏的中心之下布置的空气间隙的高度小于在所述绝缘围栏的边缘之下布置的空气间隙的高度。
22.根据权利要求19所述的半导体器件，其中分别布置在所述一个线路图案与彼此相邻的所述接触插塞之间的所述空气间隙通过所述绝缘围栏彼此完全隔开。
23.根据权利要求15所述的半导体器件，其中所述接触插塞包括顺序层叠的下插塞和上插塞，
其中所述接触插塞的所述下插塞和所述上插塞分别对应于所述接触插塞的所述下部和所述上部；并且
其中所述封盖隔离物覆盖所述下插塞的顶部表面的边缘。
24.根据权利要求15所述的半导体器件，其中所述封盖隔离物包括具有第一密度的第一子隔离物以及具有比所述第一密度大的第二密度的第二子隔离物。
25.根据权利要求15所述的半导体器件，其中所述接触插塞的下部由掺杂有掺杂剂的半导体材料形成；
其中所述接触插塞的上部包括金属；并且
其中所述接触插塞还包括欧姆层，该欧姆层布置在所述接触插塞的下部与上部之间。
26.根据权利要求15所述的半导体器件，还包括：
数据存储部，其电连接到所述接触插塞。
27.一种制造半导体器件的方法，包括步骤：
在衬底上形成一对线路图案；
形成牺牲隔离物和接触孔，使得所述牺牲隔离物分别位于所述接触孔与每个所述线路图案之间，并且使得所述接触孔位于所述一对线路图案之间；
在所述接触孔中形成接触插塞；以及
去除所述牺牲隔离物以形成空气间隙，
其中形成所述接触孔的步骤包括：
在所述一对线路图案之间形成填充线图案；
形成封盖掩模图案以定义与所述一对线路图案和所述填充线图案交叉的线型开口；
去除所述填充线图案被所述线型开口暴露出的部分，以在每个所述封盖掩模图案之下形成围栏凹面区域和填充柱图案；
形成分别填充所述围栏凹面区域的绝缘围栏；以及
去除所述封盖掩模图案和所述填充柱图案。
28.根据权利要求27所述的方法，其中所述封盖掩模图案由相对于所述填充线图案和所述绝缘围栏具有刻蚀选择性的材料形成；并且
其中所述绝缘围栏由相对于所述填充线图案具有刻蚀选择性的材料形成。
29.根据权利要求28所述的方法，其中所述填充线图案由氧化硅形成；
其中所述绝缘围栏由氮化硅形成；并且
其中所述封盖掩模图案由多晶硅形成。
30.根据权利要求28所述的方法，其中形成所述绝缘围栏的步骤包括：
形成填充所述衬底上的所述围栏凹面区域的围栏绝缘层；以及
对所述围栏绝缘层进行平坦化直到露出所述封盖掩模图案。
31.根据权利要求27所述的方法，还包括步骤：
在形成所述牺牲隔离物之前，在具有所述一对线路图案的衬底上共形地形成第一保护隔离物层，使得所述第一保护隔离物层位于每个所述线路图案的侧壁与形成在所述线路图案的侧壁上的所述牺牲隔离物之间；以及
在形成所述牺牲隔离物之后以及在形成所述填充线图案之前，在所述衬底上共形地形成第二保护隔离物层，
其中所述第一保护隔离物层和所述第二保护隔离物层的每一个由相对于所述牺牲隔离物具有刻蚀选择性的绝缘材料而形成。
32.根据权利要求31所述的方法，其中当形成所述围栏凹面区域时，至少对所述第二保护隔离物层和所述牺牲隔离物在所述线型开口之下的部分进行凹陷。
33.根据权利要求32所述的方法，其中在形成所述围栏凹面区域之后，在所述线型开口之下的凹陷的牺牲隔离物具有预定高度。
34.根据权利要求32所述的方法，其中，当形成所述围栏凹面区域时，在所述线型开口之下的牺牲隔离物被刻蚀直到露出牺牲隔离物之下的第一保护隔离物层，使得所述牺牲隔离物分别布置在所述封盖掩模图案之下的各部分彼此完全隔开。
35.根据权利要求31所述的方法，其中形成所述空气间隙、所述接触孔以及所述接触插塞的步骤包括：
在去除所述填充柱图案之后对所述填充柱图案之下的第二保护隔离物层和第一保护隔离物层进行各向异性刻蚀以形成所述接触孔，其中所述牺牲隔离物在所述绝缘围栏之间的顶端被暴露；
形成填充所述接触孔的下区域的下插塞；
去除暴露出的牺牲隔离物以形成空气间隙；
在所述接触孔中形成闭合所述空气间隙的顶端的封盖隔离物；以及
形成填充所述接触孔的上区域的上插塞。
36.根据权利要求35所述的方法，其中形成所述封盖隔离物的步骤包括：
在具有所述空气间隙和所述下插塞的衬底上形成第一子隔离物层；
在所述第一子隔离物层上形成第二子隔离物层；以及
对所述第二子隔离物层和所述第一子隔离物层进行内刻蚀工艺，
其中所述第一子隔离物层的阶梯覆盖特性比所述第二子隔离物层的阶梯覆盖特性差。
CN201310159593.1A 2012-05-03 2013-05-03 半导体器件及其制造方法 Active CN103383935B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710930511.7A CN107833872B (zh) 2012-05-03 2013-05-03 半导体器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0047003 2012-05-03
KR1020120047003A KR101979752B1 (ko) 2012-05-03 2012-05-03 반도체 소자 및 그 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201710930511.7A Division CN107833872B (zh) 2012-05-03 2013-05-03 半导体器件

Publications (2)

Publication Number Publication Date
CN103383935A CN103383935A (zh) 2013-11-06
CN103383935B true CN103383935B (zh) 2017-10-27

Family

ID=49491691

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710930511.7A Active CN107833872B (zh) 2012-05-03 2013-05-03 半导体器件
CN201310159593.1A Active CN103383935B (zh) 2012-05-03 2013-05-03 半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710930511.7A Active CN107833872B (zh) 2012-05-03 2013-05-03 半导体器件

Country Status (3)

Country Link
US (4) US9520348B2 (zh)
KR (1) KR101979752B1 (zh)
CN (2) CN107833872B (zh)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102036345B1 (ko) * 2012-12-10 2019-10-24 삼성전자 주식회사 반도체 소자
KR102150965B1 (ko) * 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102055299B1 (ko) * 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR101978969B1 (ko) * 2013-06-17 2019-05-17 삼성전자주식회사 반도체 소자
KR102033496B1 (ko) * 2013-07-12 2019-10-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102044275B1 (ko) * 2013-07-31 2019-11-14 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102046987B1 (ko) * 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
KR102059863B1 (ko) * 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102226159B1 (ko) * 2013-11-07 2021-03-11 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102242963B1 (ko) * 2014-05-28 2021-04-23 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9425200B2 (en) * 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
JP2015122471A (ja) * 2013-11-20 2015-07-02 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
KR102198857B1 (ko) * 2014-01-24 2021-01-05 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102251816B1 (ko) * 2014-01-28 2021-05-13 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자
KR102171267B1 (ko) * 2014-01-28 2020-10-28 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102152798B1 (ko) * 2014-03-05 2020-09-07 에스케이하이닉스 주식회사 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102088402B1 (ko) * 2014-04-29 2020-03-12 삼성전자 주식회사 자기 정렬된 콘택 패드를 갖는 반도체 소자 및 그 제조 방법
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102214506B1 (ko) 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US9698342B2 (en) * 2014-09-11 2017-07-04 Kabushiki Kaisha Toshiba Contact layer for magnetic tunnel junction element and manufacturing method thereof
KR102283813B1 (ko) * 2014-12-04 2021-08-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102289376B1 (ko) 2015-01-19 2021-08-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체 장치 및 그 제조방법
KR102235120B1 (ko) 2015-06-30 2021-04-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
CN106469725B (zh) * 2015-08-18 2020-10-16 华邦电子股份有限公司 存储元件及其制造方法
KR102403604B1 (ko) * 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR102421592B1 (ko) 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102395192B1 (ko) 2015-11-27 2022-05-06 삼성전자주식회사 에어 스페이서를 포함하는 반도체 소자
KR102519608B1 (ko) * 2016-07-12 2023-04-10 삼성전자주식회사 반도체 장치
US9881865B1 (en) * 2016-07-27 2018-01-30 Samsung Electronics Co., Ltd. Semiconductor devices including electrically isolated patterns and method of fabricating the same
CN115172453A (zh) * 2016-08-08 2022-10-11 联华电子股份有限公司 半导体元件
US10468350B2 (en) 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
KR20180071463A (ko) * 2016-12-19 2018-06-28 삼성전자주식회사 반도체 메모리 장치
CN106847754B (zh) * 2017-03-08 2018-04-03 睿力集成电路有限公司 半导体存储器件及其制作方法
CN108573926B (zh) 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
CN106992175B (zh) * 2017-03-29 2018-03-06 睿力集成电路有限公司 半导体存储器件及其制作方法
CN106783855B (zh) * 2017-03-29 2018-03-02 睿力集成电路有限公司 半导体存储器件及其制作方法
KR102321868B1 (ko) * 2017-04-03 2021-11-08 삼성전자주식회사 반도체 메모리 장치
KR102290382B1 (ko) * 2017-04-13 2021-08-19 삼성전자주식회사 반도체 메모리 장치의 제조 방법
KR102371892B1 (ko) * 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
US10522392B2 (en) * 2017-05-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
KR102630510B1 (ko) * 2017-09-19 2024-01-30 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20190034023A (ko) 2017-09-22 2019-04-01 삼성전자주식회사 집적회로 소자
KR102490277B1 (ko) 2017-09-26 2023-01-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102509322B1 (ko) * 2017-09-29 2023-03-14 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102410013B1 (ko) * 2017-10-20 2022-06-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102528111B1 (ko) * 2017-11-17 2023-05-03 삼성전자주식회사 반도체 소자
KR102407069B1 (ko) 2018-01-02 2022-06-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110061001B (zh) * 2018-01-18 2020-09-22 联华电子股份有限公司 半导体元件及其制作方法
CN115581112A (zh) * 2018-01-26 2023-01-06 联华电子股份有限公司 磁阻式随机存取存储器及其制作方法
US10971533B2 (en) * 2018-01-29 2021-04-06 Stmicroelectronics (Crolles 2) Sas Vertical transfer gate with charge transfer and charge storage capabilities
CN110299324B (zh) * 2018-03-22 2024-03-26 长鑫存储技术有限公司 半导体储存器的晶体管结构及其制造方法
KR102444707B1 (ko) * 2018-03-26 2022-09-19 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
US10290534B1 (en) 2018-06-13 2019-05-14 Micron Technology, Inc. Methods of sealing openings, and methods of forming integrated assemblies
KR102606784B1 (ko) * 2018-07-13 2023-11-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102574450B1 (ko) 2018-07-27 2023-09-04 삼성전자 주식회사 소자 특성을 향상시킬 수 있는 반도체 소자
KR102650525B1 (ko) * 2018-08-03 2024-03-25 삼성전자주식회사 반도체 메모리 소자
US10607996B1 (en) * 2018-12-26 2020-03-31 Micron Technology, Inc. Construction of integrated circuitry, DRAM circuitry, a method of forming a conductive line construction, a method of forming memory circuitry, and a method of forming DRAM circuitry
KR20200130945A (ko) * 2019-05-13 2020-11-23 삼성전자주식회사 랜딩 패드를 갖는 반도체 소자
FR3098075A1 (fr) 2019-06-28 2021-01-01 Stmicroelectronics (Crolles 2) Sas Pixel et son procédé de commande
CN111640746A (zh) * 2019-09-17 2020-09-08 福建省晋华集成电路有限公司 半导体器件及其形成方法、存储器
US11063050B2 (en) * 2019-09-25 2021-07-13 Nanya Technology Corporation Semiconductor device with air gaps and method for fabricating the same
CN112563208A (zh) * 2019-09-26 2021-03-26 长鑫存储技术有限公司 半导体存储器及其制备方法
US11502163B2 (en) * 2019-10-23 2022-11-15 Nanya Technology Corporation Semiconductor structure and fabrication method thereof
KR20210049231A (ko) * 2019-10-24 2021-05-06 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN112885782B (zh) * 2019-11-30 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
US11264419B2 (en) * 2019-12-30 2022-03-01 Omnivision Technologies, Inc. Image sensor with fully depleted silicon on insulator substrate
US11152372B2 (en) 2020-02-25 2021-10-19 Micron Technology, Inc. Method used in forming integrated circuitry, and method used in forming memory circuitry
KR20210116837A (ko) 2020-03-17 2021-09-28 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN111463208B (zh) * 2020-04-29 2021-10-26 福建省晋华集成电路有限公司 存储器及其形成方法
CN113707611B (zh) * 2020-05-22 2023-09-22 长鑫存储技术有限公司 存储器的形成方法及存储器
KR20220003870A (ko) * 2020-07-02 2022-01-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN113937058B (zh) * 2020-07-14 2023-01-31 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
KR20220014387A (ko) 2020-07-24 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR20220019175A (ko) * 2020-08-07 2022-02-16 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US11574870B2 (en) 2020-08-11 2023-02-07 Micron Technology, Inc. Microelectronic devices including conductive structures, and related methods
US11715692B2 (en) 2020-08-11 2023-08-01 Micron Technology, Inc. Microelectronic devices including conductive rails, and related methods
US11456208B2 (en) 2020-08-11 2022-09-27 Micron Technology, Inc. Methods of forming apparatuses including air gaps between conductive lines and related apparatuses, memory devices, and electronic systems
CN114121778A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器及其制造方法
KR20220032738A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR20220034498A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 장치
KR20220052413A (ko) * 2020-10-20 2022-04-28 삼성전자주식회사 반도체 장치 제조 방법
US11521974B2 (en) * 2020-11-16 2022-12-06 Nanya Technology Corporation Memory device with different types of capacitors and method for forming the same
US11978661B2 (en) 2020-12-11 2024-05-07 Globalfoundries U.S. Inc. Ultralow-K dielectric-gap wrapped contacts and method
US11605589B2 (en) 2021-01-28 2023-03-14 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN112951769B (zh) * 2021-03-19 2023-04-07 长鑫存储技术有限公司 半导体存储器及其形成方法
CN113078114B (zh) * 2021-03-25 2023-08-22 长鑫存储技术有限公司 半导体结构制作方法及半导体结构
US11569228B2 (en) * 2021-06-01 2023-01-31 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
KR20230006736A (ko) * 2021-07-02 2023-01-11 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US11991876B2 (en) 2021-07-07 2024-05-21 Changxin Memory Technologies, Inc. Method for forming a semiconductor structure having second isolation structures located between adjacent active areas
US11930631B2 (en) 2021-11-10 2024-03-12 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device and method of fabricating the same
US11823951B2 (en) * 2022-01-12 2023-11-21 Nanya Technology Corporation Method of manufacturing semiconductor structure having air gap
KR20230153691A (ko) * 2022-04-29 2023-11-07 삼성전자주식회사 반도체 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472266B1 (en) * 2001-06-18 2002-10-29 Taiwan Semiconductor Manufacturing Company Method to reduce bit line capacitance in cub drams
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
KR20090070691A (ko) * 2007-12-27 2009-07-01 주식회사 하이닉스반도체 반도체 소자의 형성 방법
CN102760683A (zh) * 2011-04-27 2012-10-31 海力士半导体有限公司 具有包括空气间隙的间隔体的半导体器件的制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847428A (en) * 1996-12-06 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit gate conductor which uses layered spacers to produce a graded junction
JP2000124454A (ja) 1998-10-20 2000-04-28 Nec Corp 半導体装置及びその製造方法
KR20010004008A (ko) 1999-06-28 2001-01-15 김영환 에어-갭을 갖는 반도체 소자의 금속배선 형성방법
KR20010011638A (ko) * 1999-07-29 2001-02-15 김영환 반도체장치의 구조 및 그 제조방법
US6329279B1 (en) 2000-03-20 2001-12-11 United Microelectronics Corp. Method of fabricating metal interconnect structure having outer air spacer
KR100549576B1 (ko) 2003-07-29 2006-02-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100672823B1 (ko) 2005-07-18 2007-01-22 삼성전자주식회사 반도체 장치에서 배선의 형성 방법
TWI293198B (en) * 2006-03-10 2008-02-01 Promos Technologies Inc Method of fabricating semiconductor device
KR20080061038A (ko) * 2006-12-28 2008-07-02 삼성전자주식회사 반도체 장치의 폴리실리콘 콘택 형성 방법
US7871923B2 (en) 2007-01-26 2011-01-18 Taiwan Semiconductor Maufacturing Company, Ltd. Self-aligned air-gap in interconnect structures
KR100855571B1 (ko) * 2007-06-12 2008-09-03 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20080109281A (ko) 2007-06-12 2008-12-17 삼성전자주식회사 반도체 장치 및 그 형성 방법
JPWO2009101757A1 (ja) * 2008-02-14 2011-06-09 パナソニック株式会社 コンデンサマイクロホン及びｍｅｍｓデバイス
KR101520380B1 (ko) 2008-12-09 2015-05-14 삼성전자주식회사 비트라인 솔더 어택이 없는 매립형 게이트 전극 구조를 갖는 반도체 장치 및 그 제조 방법
US8298911B2 (en) 2009-03-26 2012-10-30 Samsung Electronics Co., Ltd. Methods of forming wiring structures
KR101564052B1 (ko) * 2009-05-11 2015-10-28 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR20100122700A (ko) 2009-05-13 2010-11-23 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101602251B1 (ko) 2009-10-16 2016-03-11 삼성전자주식회사 배선 구조물 및 이의 형성 방법
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
JP2012212752A (ja) * 2011-03-31 2012-11-01 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472266B1 (en) * 2001-06-18 2002-10-29 Taiwan Semiconductor Manufacturing Company Method to reduce bit line capacitance in cub drams
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
KR20090070691A (ko) * 2007-12-27 2009-07-01 주식회사 하이닉스반도체 반도체 소자의 형성 방법
CN102760683A (zh) * 2011-04-27 2012-10-31 海力士半导体有限公司 具有包括空气间隙的间隔体的半导体器件的制造方法

Also Published As

Publication number Publication date
CN107833872A (zh) 2018-03-23
US11764107B2 (en) 2023-09-19
CN103383935A (zh) 2013-11-06
US20210159113A1 (en) 2021-05-27
US10910261B2 (en) 2021-02-02
US20200013668A1 (en) 2020-01-09
KR101979752B1 (ko) 2019-05-17
US20170076974A1 (en) 2017-03-16
US10490444B2 (en) 2019-11-26
US20130292847A1 (en) 2013-11-07
US9520348B2 (en) 2016-12-13
KR20130123687A (ko) 2013-11-13
CN107833872B (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
CN103383935B (zh) 半导体器件及其制造方法
US8822971B2 (en) Semiconductor memory device having three-dimensionally arranged resistive memory cells
CN105244351B (zh) 半导体器件以及制造该半导体器件的方法
CN103811554B (zh) 半导体器件及其制造方法
CN104900648B (zh) 三维半导体器件
CN103633093B (zh) 包括金属-硅-氮化物图案的半导体器件及其形成方法
KR101835114B1 (ko) 3차원 반도체 장치 및 그 제조 방법
US8592912B2 (en) Semiconductor device and method of fabricating the same
CN103165608B (zh) 数据存储器件及其制造方法
KR101569466B1 (ko) 반도체 기억 소자 및 그 형성 방법
US8735860B2 (en) Variable resistance memory device and method of fabricating the same
CN103972066B (zh) 半导体器件及其制造方法
US9287160B2 (en) Semiconductor devices and methods of fabricating the same
CN106663682B (zh) 制造半导体装置的方法
US8883596B2 (en) Semiconductor device with vertical channel transistor and method of fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant