CN103811554B - 半导体器件及其制造方法 - Google Patents

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CN103811554B CN201310572089.4A CN201310572089A CN103811554B CN 103811554 B CN103811554 B CN 103811554B CN 201310572089 A CN201310572089 A CN 201310572089A CN 103811554 B CN103811554 B CN 103811554B
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Abstract

本发明提供了半导体器件及其制造方法。该半导体器件包括：衬底，包括单元区和外围区；单元栅电极，埋入在与单元区的单元有源部分交叉的凹槽中；单元线图案，横跨单元栅电极，单元线图案连接到在单元有源部分中处于单元栅电极的一侧的第一源/漏区；外围栅极图案，横跨外围区的外围有源部分；平坦化的层间绝缘层，在衬底上处于外围栅极图案周围；以及覆盖绝缘层，在平坦化的层间绝缘层和外围栅极图案的顶表面上，覆盖绝缘层包括相对于平坦化的层间绝缘层具有蚀刻选择性的绝缘材料。

Description

半导体器件及其制造方法
技术领域
示例实施例涉及半导体器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能和/或低制造成本而在电子工业中引人关注。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的运算的半导体逻辑器件、以及具有半导体存储器件的功能和半导体逻辑器件的功能两者的芯片上系统（SoC）中的任一个。半导体器件已经随着电子工业的发展而高度地集成。
发明内容
实施例提供具有优良可靠性的半导体器件及其制造方法。
实施例还提供能够简化制造工艺的半导体器件及其制造方法。
在一个方面中，一种半导体器件可以包括：衬底，包括单元区和外围区；单元栅电极，埋入在与单元区的单元有源部分交叉的凹槽中；单元线图案，横跨单元栅电极，单元线图案连接到在单元有源部分中处于单元栅电极的一侧的第一源/漏区；外围栅极图案，横跨外围区的外围有源部分；平坦化的层间绝缘层，设置在衬底上处于外围栅极图案周围；以及覆盖绝缘层，设置在平坦化的层间绝缘层和外围栅极图案的顶表面上，覆盖绝缘层包括相对于平坦化的层间绝缘层具有蚀刻选择性的绝缘材料。
在实施例中，半导体器件还可以包括：覆盖线图案，设置在单元线图案的顶表面上。覆盖线图案的底表面的宽度可以基本上等于单元线图案的顶表面的宽度，覆盖线图案可以由与外围区的覆盖绝缘层相同的材料形成。
在实施例中，覆盖线图案的底表面可以设置在与外围区中的覆盖绝缘层的底表面基本上相同的水平处或设置在比其高的水平处。
在实施例中，平坦化的层间绝缘层可以不覆盖外围栅极图案的顶表面，覆盖绝缘层可以与平坦化的层间绝缘层接触。
在实施例中，半导体器件还可以包括：外围栅极间隔物，设置在外围栅极图案的侧壁和平坦化的层间绝缘层之间；最外单元线图案，设置在衬底上处于单元线图案的一侧，最外单元线图案，包括彼此相对的内侧壁和外侧壁；以及间隔物，设置在最外单元线图案的外侧壁上，间隔物由与外围栅极间隔物相同的材料形成。
在实施例中，平坦化的层间绝缘层可以横向地延伸以邻近于间隔物，覆盖绝缘层可以横向地延伸以覆盖最外单元线图案的顶表面，覆盖绝缘层的延伸部分可以具有与最外单元线图案的内侧壁对准的侧壁。
在实施例中，单元线图案可以包括顺序地堆叠的单元导线和单元硬掩模线，外围栅极图案可以包括顺序地堆叠的外围栅电极和外围硬掩模图案。单元导线可以包括与外围栅电极相同的导电材料，单元硬掩模线可以包括与外围硬掩模图案相同的绝缘材料，单元导线的顶表面可以设置在与外围栅电极的顶表面基本上相同的水平处。
在实施例中，单元导线可以包括：下导电图案，布置在单元线图案的纵向方向上；接触部分，设置在下导电图案之间并连接到第一源/漏区；以及上导电图案，设置在下导电图案和接触部分上并在单元线图案的纵向方向上延伸，外围栅电极可以包括顺序地堆叠的下栅极和上栅极。下导电图案可以由与下栅极相同的材料形成，上导电图案可以由与上栅极相同的材料形成。
在实施例中，半导体器件还可以包括：单元绝缘衬层，设置在单元线图案的在单元线图案的纵向方向上延伸的两个侧壁上。单元绝缘衬层可以不形成在单元线图案的在不同于单元线图案的纵向方向的方向上延伸的端部侧壁上。
在实施例中，半导体器件还可以包括：绝缘围栏，彼此平行地与单元线图案交叉；单元接触柱，设置在绝缘围栏之间和单元线图案的一侧，单元接触柱连接到形成在单元有源部分中处于单元栅电极的另一侧的第二源/漏区；以及数据存储部件，电连接到单元接触柱。单元绝缘衬层可以设置在单元接触柱和单元线图案之间。
在实施例中，半导体器件还可以包括：最外绝缘围栏，设置在绝缘围栏的一侧并平行于绝缘围栏延伸；互连插塞，电连接到在平面图中设置在最外绝缘围栏和邻近于该最外绝缘围栏的绝缘围栏之间的单元线图案的端部；以及互连，连接到互连插塞。
在另一个方面中，一种半导体器件可以包括：衬底，包括单元区、外围区以及设置在单元区和外围区之间的边界区；单元线图案，设置在单元区的衬底上；单元绝缘衬层，覆盖单元线图案的两个侧壁并延伸到边界区的衬底上；外围栅极图案，横跨外围区的外围有源部分；外围绝缘衬层，覆盖外围栅极图案的侧壁并延伸到单元绝缘衬层的在边界区中的衬底上的延伸部分上；以及剩余绝缘层，设置在边界区中的外围绝缘衬层的延伸部分和单元绝缘衬层的延伸部分之间。单元绝缘衬层和外围绝缘衬层的每个可以由相对于剩余绝缘层具有蚀刻选择性的绝缘材料形成。
在另一个方面中，一种制造半导体器件的方法可以包括：制备包括单元区和外围区的衬底；限定单元区中的单元有源部分以及外围区中的外围有源部分；形成分别埋入在与单元有源部分交叉的凹槽中的单元栅电极；在单元有源部分和外围有源部分上形成绝缘层；在具有绝缘层的衬底的整个表面上形成导电层；在导电层上形成硬掩模层；通过对单元区中的硬掩模层和导电层进行单元图案化工艺而形成单元线图案；以及通过对外围区中的硬掩模层和导电层进行外围图案化工艺而形成外围栅极图案。在进行单元图案化工艺和外围图案化工艺中的一个之后，可以进行单元图案化工艺和外围图案化工艺中的另一个。
在实施例中，形成导电层可以包括：在具有绝缘层的衬底的整个表面上形成下导电层；在单元区中形成依次贯穿下导电层和绝缘层的接触插塞，接触插塞连接到形成在每个单元有源部分中处于单元栅电极的一侧的第一源/漏区；以及在接触插塞和下导电层上形成上导电层。
在实施例中，在进行外围图案化工艺之后，可以进行单元图案化工艺。
在实施例中，在进行单元图案化工艺之前，该方法还可以包括：在具有外围栅极图案的衬底的整个表面上形成层间绝缘层；以及平坦化层间绝缘层以除去在单元区中的硬掩模层上的层间绝缘层，并留下外围区中的平坦化的层间绝缘层。
在实施例中，在进行单元图案化工艺之前，该方法还可以包括：在具有平坦化的层间绝缘层的衬底的整个表面上形成覆盖绝缘层。
在实施例中，进行单元图案化工艺可以包括：依次图案化单元区中的覆盖绝缘层、硬掩模层和导电层以形成单元线图案和覆盖线图案。覆盖线图案可以分别设置在单元线图案的顶表面上，在进行单元图案化工艺之后，外围区中的覆盖绝缘层可以保留。
在实施例中，当进行外围图案化工艺时，单元区中的硬掩模层和导电层可以被依次图案化以形成覆盖所有的单元有源部分的板状图案，可以对包括在板状图案中的硬掩模层和导电层进行单元图案化工艺。
在实施例中，在进行单元图案化工艺之后，可以进行外围图案化工艺。
在另一个方面中，一种制造半导体器件的方法可以包括：在包括第一区和第二区的衬底上顺序地形成导电层和硬掩模层；图案化第一区中的硬掩模层和导电层以形成第一图案；在衬底的整个表面上形成覆盖第一图案的第一绝缘层；平坦化第一绝缘层以在第一图案周围留下平坦化的第一绝缘层并除去第二区中的硬掩模层上的第一绝缘层；以及在平坦化第一绝缘层之后，图案化第二区中的硬掩模层和导电层以形成第二图案。
在另一个方面中，一种制造半导体器件的方法可以包括∶限定衬底的单元区中的单元有源部分以及衬底的外围区中的外围有源部分；在与单元有源部分相交的凹槽中形成单元栅电极；在单元有源部分和外围有源部分上形成绝缘层；在绝缘层上形成导电层；在导电层上形成硬掩模层；图案化单元区中的硬掩模层和导电层，使得单元线图案形成在单元区中；以及图案化外围区中的硬掩模层和导电层，使得外围栅极图案形成在外围区中，其中单元区中的图案化期间的工艺条件独立于外围区中的图案化期间的工艺条件。
单元区的图案化和外围区的图案化可以不是同时的。
单元区和外围区中的一个的图案化可以仅在单元区和外围区中的另一个的图案化完成之后开始。
单元区和外围区的图案化可以包括图案化硬掩模层和导电层，在单元区和外围区的每个中的硬掩模层和导电层的结合轮廓彼此不同。
单元区的图案化可以在时间上不交叠外围区的图案化。
附图说明
通过参照附图详细描述示范性实施例，特征对于本领域普通技术人员将变得明显，附图中：
图1A至图9A示出根据一些实施例的制造半导体器件的方法的平面图；
图1B至图9B示出分别沿着图1A至图9A的线I-I'、II-II'和III-III'截取的截面图；
图10示出根据一些实施例的制造半导体器件的方法的修改示例的截面图；
图11A示出根据一些实施例的半导体器件的平面图；
图11B示出分别沿着图11A的线I-I'、II-II'和III-III'截取的截面图；
图11C示出沿着图11A的线IV-IV'截取的截面图和电连接到单元导线的第二外围晶体管的截面图的合并视图；
图12示出根据一些实施例的半导体器件的修改示例的截面图；
图13A示出包括在根据实施例的半导体器件中的数据存储部件的一示例的截面图；
图13B示出包括在根据实施例的半导体器件中的数据存储部件的另一示例的截面图；
图14A至图19A示出根据其他实施例的制造半导体器件的方法的平面图；
图14B至图19B示出分别沿着图14A至图19A的线V-V'截取的截面图；
图20A示出根据其他实施例的半导体器件的平面图；
图20B是沿着图20A的线V-V'截取的截面图；
图21示出包括根据实施例的半导体器件的电子系统的示例的示意方框图；以及
图22示出包括根据实施例的半导体器件的示例存储卡的示意方框图。
具体实施方式
在下文将参照附图更充分地描述示例实施例，附图中示出了示范性实施例。示例实施例的优点和特征以及实现它们的方法将从以下的示范性实施例变得明显，这些示范性实施例将参照附图更详细地描述。然而，应当指出，实施例不限于以下的示范性实施例，而是可以以各种形式实施。因此，示范性实施例仅被提供来让本领域技术人员知晓其分类。在附图中，实施例不限于这里提供的具体示例并且为了清晰可以被夸大。
这里所用的术语仅是为了描述特定实施例的目的，而不是意欲进行限制。如这里所使用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。如这里所使用的，术语“和/或”包括一个或多个相关列举项目的任何及所有组合。将理解，当称一元件“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在中间元件。
类似地，将理解，当一元件诸如层、区域或衬底被称为在另一元件“上”时，它可以直接在另一元件上或可以存在中间元件。相反，术语“直接”表示没有中间元件。还将理解，术语“包括”和/或“包含”，当在这里使用时，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
还将理解，虽然这里可以使用术语第一、第二、第三等描述各种元件，但这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，一些实施例中的第一元件可以在其他实施例中被称为第二元件，而不脱离示例实施例的教导。这里说明和图示的示范性实施例包括它们的互补对应物。相同的附图标记或相同的参考标记在说明书始终指代相同的元件。
而且，这里参照截面图和/或平面图描述示范性实施例，这些图是理想化的示范性图示。因此，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，示范性实施例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差。例如，图示为矩形的蚀刻区域将通常具有圆化或弯曲的特征。因此，附图所示的区域本质上是示意性的，它们的形状并非要示出器件的区域的真实形状，也并非要限制示例实施例的范围。
[第一实施例]
图1A至图9A示出根据一些实施例的制造半导体器件的方法的平面图，图1B至图9B是分别沿着图1A至图9A的线I-I'、II-II'和III-III'截取的截面图。
参照图1A和图1B，制备半导体衬底100（在下文，称为“衬底”）。衬底100可以包括单元区50和外围区60。多个半导体存储器单元可以形成在单元区50中，构成外围电路的外围晶体管可以形成在外围区60中。衬底100可以例如为硅衬底、锗衬底或硅-锗衬底。
器件隔离图案102可以形成在衬底100上或形成在衬底100中以限定单元区50中的单元有源部分CA和限定外围区60中的外围有源部分PA。每个单元有源部分CA可以在平面图中具有岛形状。每个单元有源部分CA可以在平面图中对应于衬底100的被器件隔离图案102围绕的部分。器件隔离图案102可以通过沟槽隔离技术形成。器件隔离图案102可以包括例如氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。
在实施例中，单元有源部分CA可以在平面图中沿着行和列布置。行可以平行于图1A的第一方向D1。列可以平行于图1B的第二方向D2。在实施例中，行可以包括彼此相邻的第一、第二和第三行。第一行中的单元有源部分CA的部分可以分别设置在第二行中的单元有源部分CA之间。第三行中的单元有源部分CA的部分可以分别设置在第二行中的单元有源部分CA之间。构成第一、第二和第三行的单元有源部分CA可以彼此间隔开。在平面图中，每个单元有源部分CA可以具有在一个方向上延伸的矩形形状。单元有源部分CA的长轴可以在平面图中不垂直于且不平行于第一方向D1。
单元有源部分CA可以掺杂有第一导电类型的掺杂剂。外围有源部分PA可以掺杂有第一导电类型的掺杂剂或不同于第一导电类型的第二导电类型的掺杂剂。第一和第二导电类型中的一个可以是N型，另一个可以是P型。
另外，当外围有源部分PA被限定时，第二外围有源部分PA2可以被限定在外围区60中，如图11C所示。第二外围有源部分PA2可以与外围有源部分PA横向地间隔开。构成外围电路的外围晶体管中的一个可以形成在外围有源部分PA上，电连接到随后描述的单元导线的第二外围晶体管PTR2可以形成在第二外围有源部分PA2上。为了易于和便于说明的目的，第二外围有源部分PA2没有在图1A中示出。
单元栅电极GE可以形成为与单元区50中的单元有源部分CA相交（例如，交叉）。在实施例中，凹槽105可以形成为与单元区50中的器件隔离图案102和单元有源部分CA交叉，单元栅电极GE可以形成为分别埋入在凹槽105中。更详细地，在形成凹槽105之后，单元栅极绝缘层107可以形成在凹槽105的内表面上。单元栅极绝缘层107可以包括例如热氧化物层、硅氮化物层、硅氮氧化物层和高k电介质层中的至少一个。单元栅极导电层可以形成在单元栅极绝缘层107上，从而填充凹槽105。单元栅极导电层可以被平坦化以分别在凹槽105中形成单元栅电极GE。单元栅电极GE的顶表面可以凹陷以低于在凹槽105的两侧的单元有源部分CA的顶表面。
一对凹槽105可以与每个单元有源部分CA相交（例如，交叉）。因此，一对单元栅电极GE可以与每个单元有源部分CA相交（例如，交叉）。单元栅电极GE可以沿着第一方向D1彼此平行地延伸。因此，每个单元有源部分CA的长轴可以在平面图中不垂直于且不平行于单元栅电极GE的纵向方向。单元栅电极GE可以由导电材料形成。例如，单元栅电极GE可以包括掺杂的半导体材料（例如，掺杂的硅）、金属（例如，钨、铝、钛和/或钽）、导电的金属氮化物（例如，氮化钛、氮化钽和/或氮化钨）和金属-半导体化合物（例如，金属硅化物）中的至少一种。
栅极覆盖层可以形成在单元栅电极GE上以填充凹槽105，然后栅极覆盖层可以被平坦化以分别在单元栅电极GE上形成单元栅极覆盖图案108。单元栅极覆盖图案108可以形成在凹槽105中。单元栅极覆盖图案108的顶表面可以与在凹槽105的两侧的单元有源部分CA的顶表面基本上共面。单元栅极覆盖图案108可以由绝缘材料（例如，硅氧化物、硅氮化物和/或硅氮氧化物）形成。
第二导电类型的掺杂剂可以利用单元栅极覆盖图案108作为掩模而被提供到单元有源部分CA中。因此，第一和第二源/漏区SD1和SD2可以形成在单元有源部分CA中。第一源/漏区SD1可以形成在成对的单元栅电极GE之间的每个单元有源部分CA中。一对第二源/漏区SD2可以分别形成在每个单元有源部分CA的两个边缘区中。在平面图中，成对的单元栅电极GE可以设置在成对的第二源/漏区SD2之间。
每个单元栅电极GE以及与其相邻的第一和第二源/漏区SD1和SD2可以构成单元选择元件。换句话说，单元选择元件可以是场效应晶体管。因此，一对单元选择元件可以形成在每个单元有源部分CA中。这里，成对的单元选择元件可以共享每个单元有源部分CA中的第一源/漏区SD1。由于单元栅电极GE埋入在凹槽105中，所以单元栅电极GE下面的沟道区可以具有三维结构。因此，沟道区的沟道长度可以在有限的平面面积中增大。结果，可以减少或最小化短沟道效应。
参照图2A和图2B，绝缘层110可以形成在单元有源部分CA和外围有源部分PA上。外围有源部分PA上的绝缘层110可以用作形成在外围有源部分PA上的外围晶体管的栅极绝缘层。绝缘层110可以包括例如硅氧化物、硅氮化物、硅氮氧化物和/或高k电介质（绝缘金属氧化物诸如氧化铪和/或氧化铝）。绝缘层110可以例如通过氧化工艺、氮化工艺和/或沉积工艺形成。
导电层可以形成在具有绝缘层110的衬底100上。在实施例中，单元区50中的导电层的部分可以贯穿绝缘层110从而分别连接到第一源/漏区SD1。导电层可以包括下导电层112、接触插塞115和上导电层120。
更详细地，下导电层112可以形成在具有绝缘层110的衬底100的整个表面上。例如，下导电层112可以由掺杂有掺杂剂的半导体材料（例如，掺杂的硅）形成。外围区60中的下导电层112可以具有外围晶体管的栅电极的功函数。在实施例中，单元区50中的下导电层112可以掺杂有与外围区60中的下导电层112相同的导电类型的掺杂剂。在另一个实施例中，通过选择性的掺杂剂注入工艺，单元区50中的下导电层112可以掺杂有与外围区60中的下导电层112中的掺杂剂不同的导电类型的掺杂剂。然而，实施例不限于此。在另一个实施例中，下导电层112可以由另一种导电材料（例如，包含金属的材料）形成。
单元区50中的下导电层112和绝缘层110可以被依次图案化以形成分别暴露第一源/漏区SD1的接触孔。接着，接触导电层可以形成为填充接触孔，然后该导电层可以被平坦化以形成接触插塞115。接触插塞115分别连接到第一源/漏区SD1。接触插塞115的侧壁可以与构成接触孔的侧壁的下导电层112接触。
当形成接触孔时，接触孔之下的第一源/漏区SD1可以凹陷。因此，接触插塞115的底表面可以低于绝缘层110的底表面，如图2B所示。换句话说，接触插塞115的高度可以大于下导电层112的厚度。
在实施例中，接触导电层可以被平坦化直到下导电层112被暴露。因此接触插塞115的顶表面可以与下导电层112的顶表面基本上共面。例如，接触插塞115可以由掺杂有掺杂剂的半导体材料（例如，掺杂的硅）形成。备选地，接触插塞115可以包括包含金属的材料。
接着，上导电层120可以形成在下导电层112和接触插塞115上。上导电层120连接到下导电层112和接触插塞115。上导电层120可以包括具有比下导电层112的电阻率低的电阻率的导电材料。例如，上导电层120可以包括具有低电阻率的金属层119。例如，金属层119可以包括钨和/或铝。另外，上导电层120还可以包括设置在金属层119和下导电层112之间以及在金属层119和接触插塞115之间的导电阻挡层117。导电阻挡层117可以包括导电的金属氮化物（例如，氮化钛、氮化钽和/或氮化钨）。另外，导电阻挡层117还可以包括过渡金属（例如，钛或钽）。
硬掩模层125可以形成在导电层（即，上导电层120）上。硬掩模层125可以包括相对于导电层（即，上导电层120、下导电层112和接触插塞115）具有蚀刻选择性的绝缘材料。例如，硬掩模层125可以包括硅氮化物和/或硅氮氧化物。
限定外围栅极图案的外围栅极掩模图案130p可以形成在外围区60中的硬掩模层125上。外围栅极掩模图案130p可以横跨外围有源部分PA。外围栅极掩模图案130p可以通过光刻工艺形成。外围栅极掩模图案130p可以由光致抗蚀剂形成。当形成外围栅极掩模图案130p时，板状掩模图案130c可以形成在单元区50中的硬掩模层125上。板状掩模图案130c可以覆盖单元区50中的全部单元有源部分CA。此时，单元区50的边缘区中的硬掩模层125可以被暴露。在实施例中，板状掩模图案130c可以不覆盖单元栅电极GE的端部，如图2A所示。备选地，当形成外围栅极掩模图案130p时，掩模图案可以形成为覆盖设置在单元区50中的硬掩模层125的整个表面。在下文，图2A的板状掩模图案130c将作为示例来描述。板状掩模图案130c可以由与外围栅极掩模图案130p相同的材料（例如，光致抗蚀剂）形成。
另外，当形成外围栅极掩模图案130p时，第二外围栅极掩模图案还可以形成为限定图11C的第二外围晶体管PTR2的栅极图案。
参照图3A和图3B，可以对硬掩模层125和导电层进行利用外围栅极掩模图案130p的外围图案化工艺。因此，外围栅极图案127p可以形成在外围区60中。外围栅极图案127p可以包括顺序地堆叠的外围栅电极和外围硬掩模图案125p。外围栅电极可以包括顺序地堆叠的下栅极112p和上栅极120p。上栅极120p可以包括顺序地堆叠的外围阻挡图案117p和外围金属图案119p。当在外围有源部分PA上形成外围栅极图案127p时，可以形成图11C中的第二外围晶体管PTR2的外围栅极图案127p。第二外围晶体管PTR2的外围栅极图案127p可以设置在第二外围有源部分PA2上的绝缘层110上。第二外围晶体管PTR2的外围栅极图案127p的堆叠结构可以与设置在外围有源部分PA上的外围栅极图案127p的堆叠结构相同。
当进行外围图案化工艺时，板状图案可以由于板状掩模图案130c而形成在单元区50中。板状图案可以包括顺序地堆叠的导电板状图案和硬掩模板状图案125a。导电板状图案可以包括下导电板状图案112a、接触插塞115和上导电板状图案120a。上导电板状图案120a可以包括顺序地堆叠的导电阻挡板状图案117a和金属板状图案119a。
在下文将更详细地描述外围图案化工艺。硬掩模层125可以利用外围栅极掩模图案130p和板状掩模图案130c作为蚀刻掩模来蚀刻，从而形成外围硬掩模图案125p和硬掩模板状图案125a。导电层120和112可以利用外围硬掩模图案125p和硬掩模板状图案125a作为蚀刻掩模来蚀刻，从而形成外围栅电极112p和120p以及导电板状图案112a、120a和115。在实施例中，在蚀刻导电层120和112之前，掩模图案130p和130c可以被除去。在这种情况下，当蚀刻导电层120和112时，外围硬掩模图案125p的顶端部和硬掩模板状图案125a的顶端部可以凹陷。
在另一个实施例中，当蚀刻导电层120和112时，掩模图案130p和130c可以部分地保留。在这种情况下，在蚀刻导电层120和112之后，可以进行灰化工艺。
在形成外围栅极图案127p之后，掺杂剂可以被注入到外围栅极图案127p的两侧的外围有源部分PA中以形成外围源/漏区PSD。图11C的第二外围晶体管PTR2的外围源/漏区PSD可以与外围有源部分PA中的外围源/漏区PSD同时形成。
外围栅极间隔物层可以共形地形成在衬底100上，然后可以对外围栅极间隔物层进行回蚀刻工艺以在外围栅极图案127p的侧壁上形成外围栅极间隔物135p。此时，间隔物135a还可以形成在单元区50中的板状图案的侧壁上。单元区50中的间隔物135a可以由与外围栅极间隔物135p相同的材料形成。间隔物135a和外围栅极间隔物135p可以同时形成。外围栅极间隔物135p可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
如图3B所示，通过利用外围栅极间隔物135p，外围源/漏区PSD可以形成为具有轻掺杂漏极（LDD）结构或延伸结构。
外围绝缘衬层137可以共形地形成在衬底100上。外围绝缘衬层137可以由相对于在随后的工艺中形成的平坦化的层间绝缘层140具有蚀刻选择性的绝缘材料形成。外围区60中的外围绝缘衬层137将在随后的用于形成外围接触孔的工艺中被用作蚀刻停止层。如图3B所示，在形成外围栅极间隔物135p之后，可以形成外围绝缘衬层137。备选地，在形成外围栅极间隔物135p之前，可以形成外围绝缘衬层137。
参照图4A和图4B，接着，层间绝缘层可以形成在衬底100的整个表面上，然后层间绝缘层可以被平坦化以形成平坦化的层间绝缘层140。平坦化的层间绝缘层140不覆盖外围栅极图案127p的顶表面和硬掩模板状图案125a的顶表面。平坦化的层间绝缘层140可以设置在外围区60中的外围栅极图案127p周围的衬底100上。另外，平坦化的层间绝缘层140还可以设置在单元区50的边缘区中的衬底100上，从而邻近于板状图案的侧壁。
具体地，如图4B所示，层间绝缘层可以被平坦化直到外围栅极图案127p的顶表面被暴露。此时，硬掩模板状图案125a的顶表面可以在单元区50中被暴露。备选地，层间绝缘层可以被平坦化直到设置在外围栅极图案127p的顶表面上的外围绝缘衬层137被暴露。如果层间绝缘层包括硅氧化物，外围绝缘衬层137可以包括硅氮化物和/或硅氮氧化物。
接着，覆盖绝缘层145可以形成在衬底100上。覆盖绝缘层145可以由相对于平坦化的层间绝缘层140具有蚀刻选择性的绝缘材料形成。例如，覆盖绝缘层145可以包括硅氮化物和/或硅氮氧化物。
单元线掩模图案147可以形成在单元区50中的覆盖绝缘层145上。如图4A所示，单元线掩模图案147可以在第二方向D2上彼此平行地延伸，从而横跨板状图案。在实施例中，单元线掩模图案147可以通过双图案化技术形成。
在下文将更详细地描述双图案化技术。牺牲掩模图案（未示出）可以彼此平行地形成在单元区50中的板状图案上。牺牲掩模图案可以在第二方向D2上延伸并且可以彼此间隔开。牺牲掩模图案利用光刻工艺形成。牺牲掩模图案的端部可以在平面图中设置在单元区50中的硬掩模板状图案125a的顶表面之外，从而设置在邻近于硬掩模板状图案125a的平坦化的层间绝缘层140上。换句话说，每个牺牲掩模图案的长度可以大于板状图案在第二方向D2上的宽度以在第二方向D2上延伸到板状图案之外。牺牲掩模图案的端部指的是牺牲图案在牺牲掩模图案的纵向方向上的端部。
接着，单元线掩模层可以共形地形成在衬底100上。单元线掩模层可以由相对于牺牲掩模图案具有蚀刻选择性的材料形成。另外，单元线掩模层可以由相对于覆盖绝缘层145和硬掩模板状图案125a具有蚀刻选择性的材料形成。例如，牺牲掩模图案可以由多晶硅或光致抗蚀剂形成，单元线掩模层可以由非晶碳层形成。单元线掩模层可以被各向异性地蚀刻直到牺牲掩模图案被暴露。因此，单元线掩模图案147可以形成在牺牲掩模图案的在第二方向D2上延伸的侧壁上。此时，连接部分147r还可以形成为在平面图中围绕每个牺牲掩模图案的端部的侧壁。连接部分147r是单元线掩模层的一部分。如图4A所示，连接部分147r的两端分别连接到形成在每个牺牲掩模图案的两个侧壁上的一对单元线掩模图案147的端部。这里，单元线掩模图案147的端部指的是单元线掩模图案147在单元线掩模图案147的纵向方向（即，第二方向D2）上的端部。在形成单元线掩模图案147和连接部分147r之后，暴露的牺牲掩模图案被除去。
如图4A所示，每个单元线掩模图案147可以在布置于第二方向D2上的接触插塞115上延伸以构成列。在平面图中，连接部分147r可以例如仅形成在每个单元线掩模图案147的边缘处，即在硬掩模板状图案125a的顶表面的外侧。换句话说，例如，连接部分147r可以设置在与单元区50中的硬掩模板状图案125a相邻的平坦化的层间绝缘层140上，所以连接部分147r可以不交叠硬掩模板状图案125a。
参照图5A和图5B，可以对单元区50中的覆盖绝缘层145和板状图案进行利用单元线掩模图案147的单元图案化工艺以形成单元线图案127c和127e。单元线图案127c和127e中的最外单元线图案127e可以对应于虚设线图案。覆盖线图案145c可以分别形成在单元线图案127c上，除了最外单元线图案127e之外。在进行单元图案化工艺之后，外围区60中的覆盖绝缘层145可以保留。另外，覆盖绝缘层145还可以保留在最外单元线图案127e和与其相邻的平坦化的层间绝缘层140上。
在下文将更详细地描述单元图案化工艺。单元区50中的覆盖绝缘层145和硬掩模板状图案125a可以利用单元线掩模图案147作为蚀刻掩模而被依次蚀刻以形成顺序地堆叠的单元硬掩模线125c和覆盖线图案145c。此时，蚀刻配方的蚀刻速率可以取决于蚀刻面积而变化。换句话说，具有大面积的覆盖绝缘层145的蚀刻速率可以小于具有小面积的覆盖绝缘层145的蚀刻速率。因此，在单元线掩模图案147之间具有小面积的覆盖绝缘层145可以被依次蚀刻，然后其下的硬掩模板状图案125a可以被蚀刻。相反地，外围区60中具有大面积的覆盖绝缘层145可以保留。另外，单元区50的边缘区（其中不形成单元线掩模图案147）中的覆盖绝缘层145也可以保留。此时，最外单元硬掩模线125e可以形成在单元线掩模图案147中的最外面一个和与其相邻的保留的覆盖绝缘层145下面。
导电板状图案120a、112a和115可以利用保留的覆盖绝缘层145、覆盖线图案145c和单元硬掩模线125c和125e作为蚀刻掩模来蚀刻。因此，单元导线可以形成在每个单元硬掩模线125c下面，最外单元导线可以形成在最外单元硬掩模线125e下面。在实施例中，在形成单元硬掩模线125c和125e之后且在蚀刻导电板状图案120a、112a和115之前，可以除去单元线掩模图案147和连接部分147r。
单元导线包括布置在第二方向D2上的下导电图案112c和分别在下导电图案112c之间的接触部分115a。换句话说，单元导线中的下导电图案112c和接触部分115a可以交替地且重复地布置在第二方向D2上。下导电图案112c可以对应于下导电层112的一部分，接触部分115a可以对应于接触插塞115的一部分。接触部分115a可以连接到第一源/漏区SD1，绝缘层110可以设置在下导电图案112c和衬底100之间。单元导线还包括设置在下导电图案112c和接触部分115a上的上导电图案120c。上导电图案120c在第二方向D2上延伸。上导电图案120c可以包括顺序地堆叠的单元阻挡图案117c和单元金属图案119c。
最外单元导线可以包括顺序地堆叠的最外下导电图案112e和最外上导电图案120e。另外，最外单元导线还可以包括接触插塞115的部分。最外上导电图案120e可以包括顺序地堆叠的最外单元阻挡图案117e和最外单元金属图案119e。
单元线图案127c包括顺序地堆叠的单元导线和单元硬掩模线125c。最外单元线图案127e包括最外单元导线和最外单元硬掩模线125e。在实施例中，最外单元线图案127e的宽度可以大于单元线图案127c的宽度。
最外单元线图案127e具有在第二方向D2上延伸的内侧壁和外侧壁。最外单元线图案127e的外侧壁对应于板状图案的一个侧壁，最外单元线图案127e的内侧壁邻近于单元线图案127c。在最外单元线图案127e上保留的覆盖绝缘层145具有与最外单元线图案127e的内侧壁对准的侧壁。间隔物135a由于保留的覆盖绝缘层145而保留在最外单元线图案127e的外侧壁上。
如图4A所示，单元线掩模图案147的连接部分147r在平面图中设置在硬掩模板状图案125a的顶表面之外。因此，单元线图案127c和127e通过单元图案化工艺而彼此分离。更详细地，单元线图案127c和127e可以通过利用单元线掩模图案147的一个单元图案化工艺而彼此完全地分离。单元线图案127c的端部侧壁上的间隔物135a可以保留。单元线图案127c的端部侧壁可以基本上垂直于单元线图案127c的在第二方向D2上延伸的两个侧壁。在实施例中，由于连接部分147r位于硬掩模板状图案125a的顶表面之外，所以在单元线掩模图案147的端部之间的覆盖绝缘层145和间隔物135a也可以被蚀刻。
上述单元图案化工艺可以使用具有取决于蚀刻面积而变化的蚀刻速率的蚀刻配方。备选地，单元图案化工艺还可以使用附加掩模图案。例如，如图10所示，附加掩模图案149可以在形成单元线掩模图案147之后形成。附加掩模图案149可以覆盖设置在外围区60中的覆盖绝缘层145。另外，附加掩模图案149也可以覆盖设置在单元区50的边缘区中的覆盖绝缘层145。附加掩模图案149可以由相对于覆盖绝缘层145和硬掩模板状图案125a具有蚀刻选择性的材料形成。例如，附加掩模图案149可以包括光致抗蚀剂。接着，覆盖绝缘层145和板状图案可以利用单元线掩模图案147和附加掩模图案149作为蚀刻掩模而被依次蚀刻，从而形成图5A和5B中示出的结构。当单元图案化工艺使用单元线掩模图案147和附加掩模图案149时，单元图案化工艺的蚀刻工艺可以使用与蚀刻面积无关的蚀刻配方。
参照图6A和图6B，接下来，单元绝缘衬层150可以共形地形成在衬底100的整个表面上。填充绝缘层可以形成在具有单元绝缘衬层150的衬底100的整个表面上。填充绝缘层可以填充单元线图案127c和127e之间的空间。填充绝缘层可以被平坦化以形成填充绝缘图案153。此时，外围区60中的填充绝缘层被除去。填充绝缘图案153可以分别填充单元线图案127c和127e之间的空间。填充绝缘图案153可以在第二方向D2上彼此平行地延伸，如图6A所示。
单元绝缘衬层150由相对于填充绝缘图案153具有蚀刻选择性的绝缘材料形成。例如，单元绝缘衬层150可以由硅氮化物和/或硅氮氧化物形成，填充绝缘图案153可以由硅氧化物形成。
如图6B所示，填充绝缘层可以被平坦化直到覆盖绝缘层145和覆盖线图案145c被暴露。备选地，填充绝缘层可以被平坦化直到在覆盖绝缘层145和覆盖线图案145c的顶表面上的单元绝缘衬层150被暴露。因此，单元绝缘衬层150可以保留在覆盖绝缘层145和覆盖线图案145c的顶表面上。
参照图7A和图7B，绝缘围栏155和最外绝缘围栏155e可以形成在单元区50中。绝缘围栏155和最外绝缘围栏155e将每个填充绝缘图案153分为多个填充绝缘柱153a和153e。填充绝缘柱153a和153e彼此完全地分离。绝缘围栏155和最外绝缘围栏155e可以在第一方向D1上彼此平行地延伸。绝缘围栏155可以分别交叠单元栅电极GE。
更详细地，掩模图案（未示出）可以形成在衬底上。掩模图案（未示出）具有设置在单元区50中的开口。开口可以在第一方向D1上彼此平行地延伸以与填充绝缘图案153交叉。开口可以暴露其下的填充绝缘图案153的部分。掩模图案（未示出）可以覆盖设置在外围区60和单元区50的边缘区中的覆盖绝缘层145。填充绝缘图案153可以利用掩模图案（未示出）作为蚀刻掩模来蚀刻，直到单元线图案127c和127e之间的单元绝缘衬层150被暴露。因此，每个填充绝缘图案153被分成多个填充绝缘柱153a。当填充绝缘图案153被蚀刻时，开口下的覆盖绝缘层145可以凹陷，或者开口下的单元硬掩模线125c和125e的上部和覆盖绝缘层145可以凹陷，如图11C所示。图11C示出沿着单元线图案127c的纵向方向截取的截面图。结果，围栏-凹槽可以形成在每个开口之下。围栏-凹槽的底表面可以包括由单元硬掩模线125c的凹陷部分限定的第一部分和由单元线图案127c之间的单元绝缘衬层150限定的第二部分。围栏-凹槽的底表面的第一部分高于围栏-凹槽的底表面的第二部分。
掩模图案（未示出）可以被除去，然后绝缘围栏层可以形成在衬底100上以填充围栏-凹槽。绝缘围栏层可以被平坦化直到填充绝缘柱153a被暴露，从而形成绝缘围栏155和最外绝缘围栏155e。绝缘围栏155和最外绝缘围栏155e可以由相对于填充绝缘柱153a和153e具有蚀刻选择性的绝缘材料（例如，硅氮化物和/或硅氮氧化物）形成。
如图7A所示，最外绝缘围栏155e可以与填充绝缘图案153的端部交叉。换句话说，最外绝缘围栏155e可以设置在单元线掩模图案147的连接部分147r所在的区域中。因此，设置在单元线图案127c的端部之间的最外填充绝缘柱153e可以彼此完全地分离。如果具有取决于蚀刻面积而变化的蚀刻速率的蚀刻配方被用于单元图案化工艺中，则在连接部分147r周围的覆盖绝缘层145的顶表面可以凹陷得低于覆盖线图案145c的顶表面。因此，最外填充绝缘柱153e可以沿着较低的覆盖绝缘层145的顶表面而彼此连接。然而，由于形成最外绝缘围栏155e，所以最外填充绝缘柱153e能够彼此完全地分离。
参照图8A和图8B，填充绝缘柱153a和153e可以被除去以形成孔160和160e。如上所述，绝缘围栏155和155e以及覆盖绝缘层145相对于填充绝缘柱153a和153e具有蚀刻选择性。因此，在形成孔160和106e之后，绝缘围栏155和155e以及覆盖绝缘层145保留。孔160和160e之下的单元绝缘衬层150和绝缘层110可以被依次蚀刻以暴露第二源/漏区SD2。
由于最外绝缘围栏155e，通过除去最外填充绝缘柱153e形成的最外孔160e可以彼此完全地分离。
当填充绝缘柱153a和153e被除去时，外围区60中的平坦化的层间绝缘层140被覆盖绝缘层145保护。因此，当填充绝缘柱153a和153e被除去时，不需要用于覆盖外围区60的掩模工艺。结果，可以简化半导体器件的制造工艺以提高生产率。
参照图9A和图9B，单元接触柱165可以分别形成在孔160中。另外，最外接触柱165e可以分别形成在最外孔160e中。单元接触柱165可以分别连接到第二源/漏区SD2。最外接触柱165e对应于虚设图案。最外接触柱165e可以通过最外绝缘围栏155e彼此完全地分离。在实施例中，每个接触柱165和165e可以包括在每个孔160和160e的外部延伸的焊盘部分。
外围孔161可以形成为依次贯穿外围区60中的覆盖绝缘层145、平坦化的层间绝缘层140、外围绝缘衬层137和绝缘层110。外围孔161可以在形成接触柱165和165e之前形成。外围互连167可以形成在外围区60中的覆盖绝缘层145上。外围互连167可以通过外围孔161连接到外围源/漏区PSD。
在实施例中，外围互连167和接触柱165和165e可以同时形成。在实施例中，第二导电层可以形成为填充孔160和160e以及外围孔161，然后第二导电层可以被图案化以形成接触柱165和165e以及外围互连167。接触柱165和165e的焊盘部分可以通过图案化第二导电层而彼此分离。备选地，第二导电层可以被平坦化直到覆盖绝缘层145被暴露，从而接触柱165和165e可以被限制地形成在孔160和160e中（例如，完全填充孔160和160e），导电柱可以形成为填充外围孔161。接着，额外的导电层可以形成，然后被图案化以在外围区60中的覆盖绝缘层145上形成外围互连167。
另外，当形成外围孔161时，第二外围孔162可以形成为暴露图11C的第二外围有源部分PA2中的外围源/漏区PSD。当形成外围互连167时，可以形成外围接触部分168c和外围焊盘部分168L，如图11C所示。外围接触部分168c填充第二外围孔162，外围焊盘部分168L设置在外围接触部分168c上。外围接触部分168c和外围焊盘部分168L可以由与外围互连167相同的导电材料形成。
此后的后续工艺将参照图11A至图11C来描述。上层间绝缘层170可以形成在衬底100的整个表面上。存储插塞175可以形成为贯穿上层间绝缘层170。存储插塞175可以分别连接到单元接触柱165。如图11A和图11C所示，互连-插塞173可以形成为依次贯穿上层间绝缘层170、覆盖线图案145c和单元硬掩模线125c。互连-插塞173可以连接到设置在最外绝缘围栏155e和邻近于最外绝缘围栏155e的绝缘围栏155之间的单元导线的端部。
互连-插塞173可以分别对应于单元导线而提供。在实施例中，每个单元导线包括彼此相对的第一端部和第二端部。单元导线的第一端部可以布置在第一方向D1上，单元导线的第二端部可以布置在第二方向D1上。连接到偶数编号的单元导线的互连-插塞173可以分别连接到偶数编号的单元导线的第一端部。连接到奇数编号的单元导线的互连-插塞173可以分别连接到奇数编号的单元导线的第二端部。
在实施例中，互连-插塞173可能由于未对准而连接到设置在单元线图案127c的一侧的最外接触柱165e。然而，如以上所示，每个最外接触柱165e由于最外绝缘围栏155e而与相邻的最外接触柱165e完全地分离。因此，半导体器件可以正常地操作。
如图11C所示，外围互连-插塞174可以形成为贯穿设置在外围区60中的第二外围有源部分PA2上的上层间绝缘层170。外围互连-插塞174可以连接到外围焊盘部分168L。换句话说，外围互连-插塞174可以通过外围焊盘部分168L和外围接触部分168c而电连接到第二外围有源部分PA2中的外围源/漏区PSD。
互连180可以形成在上层间绝缘层170上。互连180连接到互连-插塞173。如图11C所示，互连180可以横向地延伸到外围区60中，从而连接到外围互连-插塞174。因此，单元导线可以通过互连180而电连接到第二外围晶体管PTR2的外围源/漏区PSD。编程电压或检测电压可以通过第二外围晶体管PTR2施加到单元导线。
存储插塞175和互连-插塞173可以同时形成。另外，存储插塞175和外围互连-插塞174可以同时形成。然而，实施例不限于此。例如，互连-插塞173和互连180可以形成在与存储插塞175不同的水平处。因此，存储插塞175和互连-插塞174可以顺序地形成而与次序无关。
数据存储部件DSP可以形成为分别连接到存储插塞175。数据存储部件DSP可以通过存储插塞175和单元接触柱165而电连接到第二源/漏区SD2。数据存储部件DSP可以存储逻辑数据。数据存储部件DSP可以实现为各种形状中的一种。这将在后面更详细地提及。
根据如上所述的制造半导体器件的方法，对外围区60中的硬掩模层125和导电层112和120进行的外围图案化工艺可以与对单元区50中的硬掩模层125和导电层进行的单元图案化工艺独立地进行。因此，单元图案化工艺的蚀刻工艺的条件可以被控制以对于单元线图案127c的轮廓例如形状而优化。另外，外围图案化工艺的蚀刻工艺的条件可以被控制以对于外围栅极图案127p的轮廓例如形状而优化。结果，可以实现优化的单元线图案127c和优化的外围栅极图案127p以提高半导体器件的可靠性。
例如，在单元图案化工艺期间接触插塞115被蚀刻。此时，接触插塞115的高度可以大于下导电层112的厚度。因此，在单元图案化工艺期间单元区50中的导电层的被蚀刻厚度可以大于在外围图案化工艺期间外围区60中的导电层的被蚀刻厚度。因此，如果单元图案化工艺和外围图案化工艺同时进行，则会过蚀刻外围栅极图案127p周围的外围有源部分PA而使外围晶体管的工作特性恶化。然而，根据实施例，由于外围图案化工艺与单元图案化工艺独立地进行，所以单元线图案127c和外围栅极图案127p可以一起被优化。
在本实施例中，在进行外围图案化工艺之后，进行单元图案化工艺，使得覆盖绝缘层145保留在外围区60中。如上所述，当填充绝缘柱153a和153e被除去时，保留的覆盖绝缘层145保护外围区60中的平坦化的层间绝缘层140。因此，当除去填充绝缘柱153a和153e时，不需要用于保护外围区60的掩模层。结果，可以简化半导体器件的制造工艺以提高半导体器件的生产率。
另外，外围孔161可以贯穿外围区60中的覆盖绝缘层145和平坦化的层间绝缘层140。换句话说，外围孔161可以包括贯穿平坦化的层间绝缘层140的下部区域和贯穿覆盖绝缘层145的上部区域。覆盖绝缘层145相对于平坦化的层间绝缘层140具有蚀刻选择性。因此，即使弯曲现象（bowing phenomenon）可能发生在外围孔161的下部区域中，但是外围孔161的上部区域的宽度不会增加。结果，可以防止由外围孔161的顶端的增大引起的各种问题（例如，电短路）。
此外，板状图案可以通过外围图案化工艺而形成在单元区50中，通过双图案化技术形成的单元线掩模图案147的连接部分147r可以在平面图中设置在板状图案的顶表面的外侧（或之外）。因此，单元线图案127c可以仅通过单元图案化工艺而彼此完全地分离。换句话说，不需要用于使单元线图案127c的端部彼此分离的附加图案化工艺。结果，可以更加简化半导体器件的制造工艺以提高半导体器件的生产率。
接下来，将参照图11A至图11C描述根据本实施例的半导体器件。在下文，为了易于和便于说明，上述制造方法中的重复描述将被省略或简要地提及。
图11A示出根据一些实施例的半导体器件的平面图。图11B是沿着图11A的线I-I'、II-II'和III-III'截取的截面图。图11C是沿着图11A的线IV-IV'截取的截面图和示出电连接到单元导线的第二外围晶体管的截面图的合并视图。
如图11A、11B和11C所示，衬底100可以包括单元区50和外围区60。器件隔离图案102可以设置在衬底100上或设置在衬底100中以限定单元区50中的单元有源部分CA和外围区60中的外围有源部分PA。单元有源部分CA的形状和布置可以与参照图1A和图1B描述的相同。
单元栅电极GE可以分别埋入在凹槽105中。凹槽105可以在第一方向D1上彼此平行地延伸，以与单元有源部分CA和器件隔离图案102交叉。如上所述，一对凹槽105可以与每个单元有源部分CA交叉。单元栅极绝缘层107可以设置在单元栅电极GE和凹槽105的内表面之间，单元栅极覆盖图案108可以设置在单元栅电极GE的顶表面上。单元栅极覆盖图案108可以具有与单元有源部分CA的顶表面基本上共面的顶表面。
第一源/漏区SD1可以设置在一对凹槽105之间的每个单元有源部分CA中，一对第二源/漏区SD2可以分别设置在每个单元有源部分CA的两个边缘部分中。
单元线图案127c设置在单元区50中的衬底100上。单元线图案127c可以在垂直于第一方向D1的第二方向D2上延伸，从而横跨单元栅电极GE。每个单元线图案127c可以包括顺序地堆叠的单元导线和单元硬掩模线125c。
单元导线可以包括布置在第二方向D2上的下导电图案112c以及在下导电图案112c之间的接触部分115a。单元导线的下导电图案112c和接触部分115a可以沿着第二方向D2交替地且重复地布置。接触部分115a分别连接到第一源/漏区SD1。绝缘层110可以设置在下导电图案112c和衬底100之间。接触部分115a的底表面可以低于下导电图案112c的底表面。接触部分115a的顶表面可以与下导电图案112c的顶表面基本上共面。
单元导线还包括设置在下导电图案112c和接触部分115a上的上导电图案120c。上导电图案120c在第二方向D2上延伸。上导电图案120c可以包括具有比下导电图案112c的电阻率低的电阻率的导电材料。例如，上导电图案120c可以包括单元金属图案119c。另外，上导电图案120c还可以包括设置在单元金属图案119c和下导电图案112c之间以及在单元金属图案119c和接触部分115a之间的单元阻挡图案117c。
最外单元线图案127e可以设置在单元线图案127c的一侧。最外单元线图案127e可以包括顺序地堆叠的最外单元导线和最外单元硬掩模线125e。最外单元导线可以包括顺序地堆叠的最外下导电图案112e和最外上导电图案120e。另外，最外导线还可以包括参照图2A和图2B描述的接触插塞115的部分。在实施例中，最外单元线图案127e的宽度可以大于单元线图案127c的宽度。
外围栅极图案127p横跨外围有源部分PA。外围区60中的绝缘层110可以设置在外围栅极图案127p和外围有源部分PA的顶表面之间。外围栅极图案127p可以包括顺序地堆叠的外围栅电极和外围硬掩模图案125p。外围栅电极可以包括顺序地堆叠的下栅极112p和上栅极120p。上栅极120p可以包括顺序地堆叠的外围阻挡图案117p和外围金属图案119p。
外围栅电极的顶表面（即，上栅极120p的顶表面）可以设置在与单元导线的顶表面（即，上导电图案120c的顶表面）基本上相同的水平（或相同的高度）处。
在实施例中，外围硬掩模图案125p的顶表面可以设置在与单元硬掩模线125c的顶表面基本上相同的水平（或相同的高度）处。然而，实施例不限于此。
外围栅极间隔物135p可以设置在外围栅极图案127p的侧壁上。外围源/漏区PSD可以分别设置在外围栅极图案127p的两侧的外围有源部分PA中。
如图11C所示，第二外围晶体管PTR2可以形成在外围区60中的第二外围有源部分PA2上。第二外围晶体管PTR2的外围栅极图案127p的堆叠结构可以与外围有源部分PA上的外围栅极图案127p的堆叠结构相同。第二外围晶体管PTR2的外围源/漏区PSD可以分别设置在第二外围晶体管PTR2的外围栅极图案127p的两侧的第二外围有源部分PA2中。外围栅极间隔物135p也可以设置在第二晶体管PTR2的外围栅极图案127p的侧壁上。
参照图11A、图11B和图11C，层间绝缘层140可以设置在外围区60中的外围栅极图案127p周围的衬底100上。层间绝缘层140具有平坦化的顶表面。因此，层间绝缘层140不覆盖外围栅极图案127p的顶表面。在实施例中，层间绝缘层140的顶表面可以与外围栅极图案127p的顶表面基本上共面。外围绝缘衬层137可以设置在层间绝缘层140和外围栅极间隔物135p之间以及在层间绝缘层140和衬底100之间。
覆盖绝缘层145可以设置在外围区60中的层间绝缘层140和外围栅极图案127p上。在实施例中，覆盖绝缘层145可以与层间绝缘层145的顶表面接触。
最外单元线图案127e可以包括在第二方向D2上彼此平行地延伸并且彼此相反的内侧壁和外侧壁。最外单元线图案127e的内侧壁可以邻近于单元线图案127c。间隔物135a可以设置在最外单元线图案127e的外侧壁上。间隔物135a由与外围栅极间隔物135p相同的材料形成。外围区60中的层间绝缘层140可以横向地延伸到单元区50的边缘区中。外围绝缘衬层137还可以延伸为设置在间隔物135a和层间绝缘层140的延伸部分之间。
外围区60中的覆盖绝缘层145可以横向地延伸以覆盖最外单元线图案127e的顶表面。覆盖绝缘层145的延伸部分（其覆盖最外单元线图案127e的顶表面）可以具有与最外单元线图案127e的内侧壁对准的侧壁。
覆盖线图案145c设置在每个单元线图案127c的顶表面上。覆盖线图案145c由与覆盖绝缘层145相同的材料形成。覆盖线图案145c的底表面的宽度基本上等于单元线图案127c的顶表面的宽度。覆盖线图案145c具有分别与单元线图案127c的侧壁对准的侧壁。在实施例中，覆盖线图案145c的底表面可以设置在与外围区60中的覆盖绝缘层145的底表面基本上相同的水平（或相同的高度）处。然而，实施例不限于此。
单元绝缘衬层150覆盖每个单元线图案127c的两个侧壁，该两个侧壁在第二方向D2上彼此平行地延伸。此时，单元绝缘衬层150不覆盖单元线图案127c的端部侧壁。单元线图案127c的端部侧壁对应于单元线图案127c的端部的侧壁。单元线图案127c的端部侧壁在不同于第二方向D2的方向上延伸。例如，单元线图案127c的端部侧壁可以在第一方向D1上延伸。间隔物135a也可以设置在单元线图案127c的端部侧壁上。
绝缘围栏155可以与单元线图案127c和覆盖线图案145c交叉。绝缘围栏155可以在第一方向D1上彼此平行地延伸并且可以分别交叠单元栅电极GE。每个绝缘围栏155可以包括设置在单元线图案127c上的第一部分和在单元线图案127c之间的第二部分。绝缘围栏155的第一部分可以填充形成在覆盖线图案145c和单元硬掩模线125c中的凹陷区。绝缘围栏155的第二部分的底端可以向下延伸到设置在单元线图案127c之间的单元绝缘衬层150。因此，绝缘围栏155的第二部分的底表面低于绝缘围栏155的第一部分的底表面。绝缘围栏155的顶表面可以与覆盖线图案145c的顶表面基本上共面。
最外绝缘围栏155e可以设置在绝缘围栏155的一侧并且在单元线图案127c的端部的一侧。最外绝缘围栏155e可以平行于绝缘围栏155延伸。
孔160可以由彼此相邻的一对单元线图案127c和彼此相邻的一对绝缘围栏155限定。孔160暴露第二源/漏区SD2。单元接触柱165设置在孔160中并且连接到第二源/漏区SD2。多个单元接触柱165可以沿着行和列二维地布置在单元区50中的衬底100上。单元绝缘衬层150设置在单元接触柱165和单元线图案127c之间，从而使单元接触柱165与单元导线绝缘。
最外接触柱165e可以设置在最外绝缘围栏155e和邻近于最外绝缘围栏155e的绝缘围栏155之间。最外接触柱165e可以分别设置在单元线图案127c的端部之间。
外围互连167可以通过依次贯穿外围区60中的覆盖绝缘层145和层间绝缘层140的外围孔161而连接到外围源/漏区PSD。上层间绝缘层170可以覆盖衬底100的整个表面，数据存储部件DSP可以设置在单元区50中的上层间绝缘层170上。数据存储部件DSP可以通过分别贯穿上层间绝缘层170的存储插塞175而电连接到单元接触柱165。
如图11C所示，互连插塞173可以依次贯穿上层间绝缘层170、覆盖线图案145c和单元硬掩模图案125c（其设置在最外绝缘围栏155e和邻近于最外绝缘围栏155e的绝缘围栏155之间）。互连插塞173可以连接到单元导线。外围接触部分168c可以设置在第二外围孔162中，第二外围孔162依次贯穿外围区60中的覆盖绝缘层145、层间绝缘层140、外围绝缘衬层137和绝缘层110。外围接触部分168c可以连接到第二外围晶体管PTR2的外围源/漏区PSD。外围焊盘部分168L可以设置在覆盖绝缘层140上并且可以连接到外围接触部分168c。在实施例中，外围焊盘部分168L可以连接到外围接触部分168c而在两者之间没有界面。备选地，界面可以存在于外围焊盘部分168L和外围接触部分168c之间。外围互连插塞174可以贯穿外围区60中的上层间绝缘层170并且可以连接到外围焊盘部分168L。互连180可以设置在上层间绝缘层170上。互连180可以连接到互连插塞173，互连插塞173连接到单元导线。互连180可以横向地延伸到外围区60中，从而连接到外围互连插塞174。结果，单元线图案127c的单元导线120c、112c和115c可以通过互连180而电连接到第二外围晶体管PTR2的外围源/漏区PSD。
在另一个实施例中，互连180可以设置在与图11C中示出的水平不同的水平处。例如，互连180可以设置在与图11B的外围互连167和图11C的外围焊盘部分168L基本上相同的水平处。然而，实施例不限于此。
在另一个实施例中，设置在图11B和图11C的覆盖绝缘层145上的外围互连167和外围焊盘部分168L可以向上延伸。向上延伸的外围互连167和外围焊盘部分168L的顶表面可以设置在与上层间绝缘层170的顶表面基本上相同的水平处。换句话说，向上延伸的外围互连167和外围焊盘部分168L的顶表面可以设置在与图11B的存储插塞175的顶表面基本上相同的水平处。在这种情况下，外围互连插塞174可以被省略，互连180可以连接到延伸的外围焊盘部分168L。
图12示出根据一些实施例的半导体器件的修改示例的截面图。
参照图12，根据本修改示例，外围栅极图案127p'的外围硬掩模图案125p'可以具有比单元硬掩模线145c的顶表面低的顶表面。因此，外围栅极间隔物135p'的顶端也可以比单元硬掩模线145c的顶表面低。另外，层间绝缘层140的平坦化的顶表面也可以比单元硬掩模线145c的顶表面低。结果，外围区60中的覆盖绝缘层145的底表面可以比单元区50的覆盖线图案145c的底表面低。此外，设置在最外单元线图案127e的外侧壁上的间隔物135a'的顶端也可以比单元硬掩模线145c的顶表面低。
在本修改示例中，单元线图案127c的单元导线的顶表面（即，上导电图案120c的顶表面）可以与外围栅极图案127p'的外围栅电极的顶表面（即，上栅极120p的顶表面）基本上共面。
在参照图3A和图3B描述的工艺中，外围硬掩模图案125p的宽度可以比硬掩模板状图案125a的宽度小很多。因此，当利用硬掩模板状图案125a和外围硬掩模图案125p作为蚀刻掩模来蚀刻导电层120和112时，外围硬掩模图案125p可以比硬掩模板状图案125a更加凹陷。结果，可以实现根据本修改示例的半导体器件。
接下来，将参照附图更详细地描述数据存储部件DSP的示例。
图13A示出截面图，其示出包括在根据实施例的半导体器件中的数据存储部件的一示例。
参照图13A，根据本示例的数据存储部件DSP可以实现为电容器。换句话说，数据存储部件DSP可以包括存储电极185、上电极190以及设置在存储电极185和上电极190之间的电容器电介质层187。存储电极185可以连接到存储插塞175。在实施例中，存储电极185可以具有空心圆筒形状。
在本示例中，单元线图案127c的单元导线可以对应于位线。
图13B示出截面图，其示出包括在根据实施例的半导体器件中的数据存储部件的另一个示例。
参照图13B，根据本示例的数据存储部件DSPa可以包括可变电阻器。可变电阻器的电阻状态能够通过编程操作而改变成具有彼此不同的电阻值的多个电阻状态中的一个。
在实施例中，可变电阻器可以为利用磁化方向的磁隧道结（MTJ）图案。MTJ图案可以包括参考磁性图案、自由磁性图案以及设置在参考磁性图案和自由磁性图案之间的隧道阻挡层，参考磁性图案具有固定在一个方向上的磁化方向，自由磁性图案具有能够转变为与参考磁性图案的磁化方向平行或反平行的方向的磁化方向。参考磁性图案和自由磁性图案的磁化方向可以垂直或平行于自由磁性图案的接触隧道阻挡层的一个表面。
在另一个实施例中，可变电阻器可以包括相变材料。相变材料的相位能够根据通过编程操作供应的热的温度和/或热的供应时间而转变为非晶态或结晶态。非晶态的相变材料可以具有比结晶态的相变材料的电阻率高的电阻率。例如，相变材料可以是包括硫族化物元素（例如，碲（Te）和硒（Se））中的至少一种的化合物。
在另一个实施例中，可变电阻器可以包括过渡金属氧化物。由于编程操作，电路径（electrical path）可以产生在过渡金属氧化物中或者过渡金属氧化物中的电路径可以被切断或消失。如果电路径产生在过渡金属氧化物中，则过渡金属氧化物具有低电阻值。如果电路径被切断或消失，则过渡金属氧化物具有高电阻值。
第二上层间绝缘层193可以覆盖包括可变电阻器的数据存储部件DSPa。上互连197可以设置在第二上层间绝缘层193上。上互连197可以通过贯穿第二上层间绝缘层193的上插塞195而电连接到数据存储部件DSPa。上互连197可以横跨单元栅电极GE。上互连197可以对应于位线。在本示例中，单元线图案127c的单元导线可以对应于源极线。
[第二实施例]
在本实施例中，与第一实施例中描述的相同的元件通过相同的附图标记或相同的参考指示符来指示。为了易于和便于说明，与第一实施例中描述的相同的元件的描述可以被省略或简要地提及。
图14A至图19A示出平面图，示出根据其他实施例的制造半导体器件的方法。图14B至图19B是分别沿着图14A至图19A的线V-V'截取的截面图。
参照图14A和图14B，衬底100可以包括单元区50、外围区60以及设置在单元区50和外围区60之间的边界区70。器件隔离图案102可以形成在衬底100上或形成在衬底100中以限定单元区50中的单元有源部分CA以及外围区60中的外围有源部分PA。此时，器件隔离图案102可以形成在边界区70中的衬底100各处。
如参照图1A和图1B所述，凹槽105、单元栅极绝缘层107、单元栅电极GE、单元栅极覆盖图案108以及源/漏区SD1和SD2可以形成在单元区50中。接着，如参照图2A和图2B所述，绝缘层110、下导电层112、接触插塞115、上导电层120和硬掩模层125可以形成在衬底100上。
接下来，单元线掩模图案147可以形成在单元区50中的硬掩模层125上。单元线掩模图案147可以利用参照图4A和图4B描述的双图案化技术形成。因此，单元线掩模图案147可以分为多对，构成一对的单元线掩模图案147的端部可以通过连接部分147r而彼此连接。
掩模图案148可以形成为覆盖设置在外围区60中的硬掩模层125。此时，边界区70中的硬掩模层125可以被暴露。在实施例中，在形成单元线掩模图案147之后，可以形成掩模图案148。
参照图15A和图15B，可以对单元区50中的硬掩模层125、导电层120和112、以及接触插塞115进行利用单元线掩模图案147的单元图案化工艺。此时，外围区60中的硬掩模层125可以被掩模图案148保护。相反地，边界区70中的硬掩模层125以及导电层112和120可以被蚀刻。
更详细地，硬掩模层125可以利用单元线掩模图案147和掩模图案148作为蚀刻掩模来蚀刻，从而形成单元硬掩模线125c。此时，外围区60中的硬掩模层125可以由于掩模图案148而保留，但是边界区70中的暴露的硬掩模层125可以被除去。
上导电层120、下导电层112和接触插塞115可以利用外围区60的硬掩模层125和单元硬掩模线125c作为蚀刻掩模来蚀刻，从而形成单元区50中的单元线图案127c。此时，边界区70中的上导电层120和下导电层112可以被蚀刻然后被除去。单元线图案127c的堆叠结构可以与参照图5A和图5B描述的相同。
线-连接部分127r可以形成在单元线掩模图案147的连接部分147r下，线-连接部分127r的两端可以分别连接到构成一对的单元线图案127c的端部。
接着，单元绝缘衬层150可以共形地形成在衬底100的整个表面上。单元绝缘衬层150可以共形地覆盖单元线图案127c和线-连接部分127r的表面。另外，单元绝缘衬层150也可以形成在边界区70中的绝缘层110和外围区60中的硬掩模层125上。
参照图16A和图16B，接下来，线-连接部分127r被除去以使单元线图案127c彼此分离。此时，设置在线-连接部分127r的表面上的单元绝缘衬层150也可以被除去。结果，单元绝缘衬层150没有设置在单元线图案127c的端部侧壁（其通过除去线-连接部分127r而形成）上。
接下来，填充绝缘层可以形成在衬底上以填充单元线图案127c之间的空间。填充绝缘层可以被平坦化以除去设置在单元线图案127c的顶表面上以及在外围区60中的硬掩模层125的顶表面上的填充绝缘层。此时，单元区50中的平坦化的填充绝缘层154可以填充单元线图案127c之间的空间并且可以设置在单元区50的边缘区中的衬底100上。平坦化的填充绝缘层154还可以形成在边界区70中的单元绝缘衬层150上。如图16B所示，填充绝缘层可以被平坦化直到设置在单元线图案127c和外围区60的硬掩模层125的顶表面上的单元绝缘衬层150被暴露。备选地，填充绝缘层可以被平坦化直到单元线图案127c和外围区60的硬掩模层125的顶表面被暴露。
平坦化的填充绝缘层154可以由相对于单元绝缘衬层150具有蚀刻选择性的绝缘材料形成。例如，单元绝缘衬层150可以由硅氮化物和/或硅氮氧化物形成，填充绝缘层154可以由硅氧化物形成。
参照图17A和图17B，覆盖绝缘层145可以形成在衬底100的整个表面上。外围栅极掩模图案130p可以形成在外围区60中的覆盖绝缘层145上。外围栅极掩模图案130p可以横跨外围有源部分PA。此时，掩模图案131可以形成为覆盖单元区50中的覆盖绝缘层145。相反地，边界区70中的覆盖绝缘层145可以被暴露。覆盖绝缘层145可以由相对于填充绝缘层154具有蚀刻选择性的绝缘材料形成。例如，覆盖绝缘层145可以由硅氮化物和/或硅氮氧化物形成。
参照图18A和图18B，可以对外围区60中的覆盖绝缘层145、单元绝缘衬层150、硬掩模层125和导电层120和112进行利用外围栅极掩模图案130p的外围图案化工艺，从而形成外围栅极图案127pa。
更详细地，外围区60中的覆盖绝缘层145、单元绝缘衬层150和硬掩模层125可以利用外围栅极掩模图案130p作为蚀刻掩模而被依次蚀刻，以形成顺序地堆叠的外围硬掩模图案125p、衬层图案150p和覆盖绝缘图案。此时，单元区50中的覆盖绝缘层145可以通过掩模图案131而保留。相反地，边界区70中的覆盖绝缘层145可以被除去。另外，边界区70中的平坦化的填充绝缘层154的上部可以凹陷。接着，外围栅极掩模图案130p和掩模图案131可以被除去。
导电层120和112可以利用外围区60中的覆盖绝缘图案、衬层图案150p和外围硬掩模图案125p作为蚀刻掩模来蚀刻，从而形成外围栅电极。如以上在第一实施例中所述，外围栅电极可以包括顺序地堆叠的下栅极112p和上栅极120p。当外围区60的导电层120和112被蚀刻时，边界区70中的填充绝缘层154可以更加凹陷。最后，在形成外围栅电极之后，平坦化的填充绝缘层的一部分154r可以保留在边界区70中。边界区70中的填充绝缘层的保留部分154r被定义为剩余绝缘层154r。
在实施例中，当外围区60中的导电层120和112被蚀刻时，外围区60的覆盖绝缘图案可以被除去。此时，单元区50中的覆盖绝缘层145也可以被除去。因此，单元区50中的平坦化的填充绝缘层154可以被暴露。如图18B所示，在外围区60的覆盖绝缘图案和单元区50的覆盖绝缘层145被除去之后，衬层图案150p可以保留在外围硬掩模图案125p上。因此，外围栅极图案127pa可以包括顺序地堆叠的外围栅电极、外围硬掩模图案125p和衬层图案150p。备选地，当覆盖绝缘图案和覆盖绝缘层被除去时，单元线图案127c的顶表面上的单元绝缘衬层150和衬层图案150p也可以被除去。
外围源/漏区PSD可以分别形成在外围栅极图案127pa的两侧的外围有源部分PA中。
接着，外围绝缘衬层233可以共形地形成在衬底100的整个表面上。外围绝缘衬层233可以沿着外围区60中的轮廓共形地形成。另外，外围绝缘衬层233可以覆盖边界区70中的剩余绝缘层154r以及单元区50中的单元线图案127c和平坦化的填充绝缘层154。外围绝缘衬层233由相对于剩余绝缘层154r具有蚀刻选择性的绝缘材料形成。例如，外围绝缘衬层233可以由硅氮化物和/或硅氮氧化物形成。
外围栅极间隔物235可以形成在外围栅极图案127c的侧壁上。在实施例中，外围栅极间隔物235可以由相对于外围绝缘衬层233具有蚀刻选择性的绝缘材料形成。例如，外围栅极间隔物235可以由硅氧化物形成。
在另一个实施例中，在形成外围栅极间隔物235之后，可以形成外围绝缘衬层233。
接着，层间绝缘层可以形成在衬底100上。层间绝缘层可以被平坦化直到单元区50中的外围绝缘衬层233和在外围栅极图案127pa的顶表面上的外围绝缘衬层233被暴露。因此，平坦化的层间绝缘层140可以形成在外围区60中的外围栅极图案127pa周围的衬底100上。另外，平坦化的层间绝缘层140还可以形成在边界区70中的外围绝缘衬层233上。平坦化的层间绝缘层140可以由相对于外围绝缘衬层233具有蚀刻选择性的绝缘材料形成。例如，平坦化的层间绝缘层140可以由硅氧化物形成。
接下来，单元区50中的外围绝缘衬层233可以被除去以暴露单元区50中的平坦化的填充绝缘层154。此时，外围栅极图案127pa的顶表面上的外围绝缘衬层233也可以被除去。
在另一个实施例中，在形成外围栅极图案127pa之后，覆盖绝缘图案可以保留在外围栅极图案127pa上并且覆盖绝缘层145可以保留在单元区50中。在这种情况下，在形成平坦化的层间绝缘层140之后，单元区50中的覆盖绝缘层145和外围绝缘衬层233可以被除去以暴露设置在单元区50中的平坦化的填充绝缘层154。此时，在外围栅极图案127pa的顶表面上的外围绝缘衬层233和覆盖绝缘图案也可以被除去。
参照图19A和图19B，绝缘围栏155可以形成为与单元线图案127c交叉。绝缘围栏155可以沿着第一方向D1彼此平行地延伸。单元线图案127c之间的平坦化的填充绝缘层154可以通过绝缘围栏155分成多个填充绝缘柱。绝缘围栏155可以分别交叠单元栅电极GE。绝缘围栏155可以通过与如上所述的第一实施例相同的方法形成。然而，在本实施例中可以不需要第一实施例的最外绝缘围栏。
填充绝缘柱可以通过选择性蚀刻工艺除去以形成孔160。此时，单元区50的边缘区中的平坦化的填充绝缘层154以及边界区70和外围区60中的平坦化的层间绝缘层140可以被选择性蚀刻工艺中使用的掩模图案（未示出）保护。孔160下的单元绝缘衬层150和绝缘层110可以被除去以暴露第二源/漏区SD2，然后单元接触柱165可以分别形成在孔160中。
此后的后续工艺将参照图20A和图20B来描述。第一上层间绝缘层270可以形成在衬底100上。第一互连-插塞275可以形成为贯穿外围区60中的第一上层间绝缘层270、外围绝缘衬层233和绝缘层110。第一互连-插塞275可以连接到外围源/漏区PSD。第二互连-插塞276可以形成为贯穿单元区50中的第一上层间绝缘层270和单元硬掩模线125c。第二互连-插塞276可以连接到单元线图案127c的端部的单元导线。外围互连280可以形成在外围区60中的第一上层间绝缘层270上，从而连接到第一互连-插塞275。单元互连281可以形成在第一上层间绝缘层270上，从而连接到第二互连-插塞276。
第二上层间绝缘层285可以形成在衬底100的整个表面上。存储插塞290可以形成为依次贯穿单元区50中的第二上层间绝缘层285和第一上层间绝缘层270。存储插塞290可以分别连接到单元接触柱165。数据存储部件DSP可以形成在单元区50中的第二上层间绝缘层285上。数据存储部件DSP可以分别连接到存储插塞290。数据存储部件DSP可以实现为图13A的数据存储部件DSP或图13B的数据存储部件DSPa。
根据如上所述的制造半导体器件的方法，在进行单元图案化工艺之后，进行外围图案化工艺。因此，单元图案化工艺与外围图案化工艺独立地进行。结果，可以实现优化的单元线图案127c和优化的外围栅极图案127pa以提高半导体器件的可靠性。
接下来，将描述根据本实施例的半导体器件。在下文，为了易于和便于说明，在上述制造方法和第一实施例中的重复描述将被省略或简要地提及。
图20A示出平面图，其示出根据其他实施例的半导体器件。图20B是沿着图20A的线V-V'截取的截面图。
参照图20A和图20B，衬底100的单元区60可以包括埋入在凹槽中的单元栅电极GE和设置在衬底100上的单元线图案127c。衬底100的外围区60可以包括外围栅极图案127pa，外围栅极图案127pa横跨外围有源部分PA。
单元绝缘衬层150可以设置在单元线图案127c的两个侧壁（其在单元线图案127c的纵向方向上延伸）上。单元绝缘衬层150可以延伸到边界区70的衬底100上。外围绝缘衬层233可以设置在外围栅极图案127pa的侧壁上。外围绝缘衬层233可以延伸到边界区70中的单元绝缘衬层150的延伸部分上。剩余绝缘层154r可以设置在边界区70中的外围绝缘衬层233的延伸部分和单元绝缘衬层150的延伸部分之间。单元绝缘衬层150和外围绝缘衬层233的每个相对于剩余绝缘层154r具有蚀刻选择性。
如上所述，单元区50中的单元绝缘衬层150覆盖单元线图案127c的两个侧壁（其在第二方向D2上延伸）。相反地，单元区50中的单元绝缘衬层150不覆盖单元线图案127c的端部侧壁（其在不同于第二方向D2的方向上延伸）。
单元线图案127c的单元导线的顶表面（即，上导电图案120c的顶表面）可以设置在与外围栅极图案127pa的外围栅电极的顶表面（即，上栅极120p的顶表面）基本上相同的水平（或相同的高度）处。
上述实施例中的半导体器件可以利用各种封装技术来封装。例如，根据上述实施例的半导体器件可以利用层叠封装（POP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、华夫管芯封装（die in waffle pack）技术、晶片式管芯（die in wafer form）技术、板上芯片（COB）技术、陶瓷双列直插封装（CERDIP）技术、塑料度量四方扁平封装（PMQFP）技术、塑料四方扁平封装（PQFP）技术、小外型封装（SOIC）技术、收缩型小外形封装（SSOP）技术、薄小外型封装（TSOP）技术、薄四方扁平封装（TQFP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶片级制造封装（WFP）技术和晶片级处理堆叠封装（WSP）技术中的任一种来封装。
图21示出示意方框图，示出包括根据实施例的半导体器件的电子系统的示例。
参照图21，根据实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以对应于电信号通过其传输的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器或其他逻辑装置之一中的至少一种。其他逻辑装置可以具有与微处理器、数字信号处理器和微控制器中的任一种相似的功能。I/O单元1120可以包括键板、键盘和/或显示单元。存储器件1130可以储存数据和/或命令。存储器件1130可以包括根据上述实施例的半导体器件中的至少一种。接口单元1140可以发送电数据到通信网络或可以从通信网络接收电数据。接口单元1140可以被无线地或通过电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。尽管在附图中没有示出，但是电子系统1100还可以包括快速DRAM器件和/或快速SRAM器件，其用作改善控制器1110的操作的高速缓冲存储器。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或其他电子产品。其他电子产品可以无线地接收或发送信息数据。
图22示出示意方框图，其示出包括根据实施例的半导体器件的存储卡的示例。
参照图22，根据实施例的存储卡1200可以包括存储器件1210。存储器件1210可以包括根据上述实施例的半导体器件中的至少一种。存储卡1200可以包括控制主机和存储器件1210之间的数据通信的存储控制器1220。
存储控制器1220可以包括控制存储卡1200的总体操作的中央处理器（CPU）1222。此外，存储控制器1220可以包括用作CPU1222的运算存储器的SRAM器件1221。此外，存储控制器1220还可以包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以配置为包括存储卡1200和主机之间的数据通信协议。存储器接口装置1225可以将存储控制器1220连接到存储器件1210。存储控制器1220还可以包括错误检查和校正（ECC）块1224。ECC块1224可以检测并校正从存储器件1210读出的数据的错误。尽管没有在附图中示出，但是存储卡1200还可以包括存储代码数据以与主机进行接口的只读存储器（ROM）器件。存储卡1200可以被用作便携式数据存储卡。备选地，存储卡1200可以实现为被用作计算机系统的硬盘的固态盘（SSD）。
如上所述，对外围区中的硬掩模层和导电层进行的外围图案化工艺与对单元区中的硬掩模层和导电层进行的单元图案化工艺独立地进行。因此，单元图案化工艺的蚀刻工艺的条件可以被控制以优化单元线图案的轮廓，外围图案化工艺的蚀刻工艺的条件可以被控制以优化外围栅极图案的轮廓。结果，可以实现优化的单元线图案和优化的外围栅极图案以提高半导体器件的可靠性。
这里公开了示例实施例，尽管采用了特定术语，但是它们仅以一般性和描述性的含义来使用和被解释，而不是为了限制的目的。在某些情况下，如对本申请的申请所属领域的普通技术人员将是明显的，这里结合特定实施例描述的特征、特性和/或元件可以单独地使用，或者与结合其他实施例描述的特征、特性和/或元件结合地使用，除非另外具体地指出。因此，本领域技术人员将理解，可以在形式和细节上进行各种变化，而不背离如权利要求所阐述的本发明的精神和范围。
本申请要求于2012年11月13日在韩国知识产权局提交且题目为“半导体器件及其制造方法”的韩国专利申请No.10-2012-0128224的优先权，其通过引用整体结合于此。

Claims (15)

1.一种半导体器件，包括：
衬底，包括单元区和外围区；
单元栅电极，埋入在与所述单元区的单元有源部分交叉的凹槽中；
单元线图案，横跨所述单元栅电极，所述单元线图案连接到在所述单元有源部分中处于所述单元栅电极的一侧的第一源/漏区；
外围栅极图案，横跨所述外围区的外围有源部分；
平坦化的层间绝缘层，在所述衬底上处于所述外围栅极图案周围；
覆盖绝缘层，在所述平坦化的层间绝缘层和所述外围栅极图案的顶表面上，所述覆盖绝缘层包括相对于所述平坦化的层间绝缘层具有蚀刻选择性的绝缘材料；以及
覆盖线图案，在所述单元线图案的顶表面上，所述覆盖线图案的底表面的宽度等于所述单元线图案的顶表面的宽度，以及所述覆盖线图案包括与所述外围区的所述覆盖绝缘层相同的材料，
其中所述单元线图案包括顺序地堆叠的单元导线和单元硬掩模线，所述覆盖线图案的所述底表面的所述宽度等于所述单元硬掩模线的顶表面的宽度。
2.如权利要求1所述的半导体器件，其中所述覆盖线图案的底表面设置在与所述外围区中的所述覆盖绝缘层的底表面相同的水平处或者设置在比所述外围区中的所述覆盖绝缘层的底表面高的水平处。
3.如权利要求1所述的半导体器件，其中所述平坦化的层间绝缘层不覆盖所述外围栅极图案的顶表面，所述覆盖绝缘层与所述平坦化的层间绝缘层接触。
4.如权利要求1所述的半导体器件，还包括：
外围栅极间隔物，设置在所述外围栅极图案的侧壁和所述平坦化的层间绝缘层之间；
最外单元线图案，设置在所述衬底上处于所述单元线图案的一侧，所述最外单元线图案包括彼此相对的内侧壁和外侧壁；以及
间隔物，设置在所述最外单元线图案的所述外侧壁上，所述间隔物包括与所述外围栅极间隔物相同的材料。
5.如权利要求4所述的半导体器件，其中所述平坦化的层间绝缘层横向地延伸以邻近于所述间隔物，
其中所述覆盖绝缘层横向地延伸以覆盖所述最外单元线图案的顶表面，以及
其中所述覆盖绝缘层的延伸部分具有与所述最外单元线图案的所述内侧壁对准的侧壁。
6.如权利要求1所述的半导体器件，
其中所述外围栅极图案包括顺序地堆叠的外围栅电极和外围硬掩模图案，
其中所述单元导线包括与所述外围栅电极相同的导电材料，
其中所述单元硬掩模线包括与所述外围硬掩模图案相同的绝缘材料，以及
其中所述单元导线的顶表面设置在与所述外围栅电极的顶表面相同的水平处。
7.如权利要求6所述的半导体器件，其中所述外围硬掩模图案的顶表面设置在与所述单元硬掩模线的顶表面相同的水平处或者设置在比所述单元硬掩模线的顶表面低的水平处。
8.如权利要求6所述的半导体器件，其中所述单元导线包括:
下导电图案，布置在所述单元线图案的纵向方向上；
接触部分，设置在所述下导电图案之间并连接到所述第一源/漏区；以及
上导电图案，设置在所述下导电图案和所述接触部分上并在所述单元线图案的所述纵向方向上延伸，
其中所述外围栅电极包括顺序地堆叠的下栅极和上栅极，
其中所述下导电图案包括与所述下栅极相同的材料，以及
其中所述上导电图案包括与所述上栅极相同的材料。
9.如权利要求1所述的半导体器件，还包括：
单元绝缘衬层，设置在所述单元线图案的在所述单元线图案的纵向方向上延伸的两个侧壁上，
其中所述单元绝缘衬层不在所述单元线图案的在不同于所述单元线图案的所述纵向方向的方向上延伸的端部侧壁上。
10.如权利要求9所述的半导体器件，还包括：
绝缘围栏，彼此平行地与所述单元线图案交叉；
单元接触柱，设置在所述绝缘围栏之间以及所述单元线图案的一侧，所述单元接触柱连接到在所述单元有源部分中处于所述单元栅电极的另一侧的第二源/漏区；以及
数据存储部件，电连接到所述单元接触柱，
其中所述单元绝缘衬层设置在所述单元接触柱和所述单元线图案之间。
11.如权利要求10所述的半导体器件，还包括：
最外绝缘围栏，设置在所述绝缘围栏的一侧并平行于所述绝缘围栏延伸；
互连插塞，电连接到在平面图中设置在所述最外绝缘围栏和邻近于所述最外绝缘围栏的所述绝缘围栏之间的所述单元线图案的端部；以及
互连，连接到所述互连插塞。
12.一种半导体器件，包括：
衬底，包括单元区、外围区以及设置在所述单元区和所述外围区之间的边界区；
单元线图案，设置在所述单元区的所述衬底上；
单元绝缘衬层，覆盖所述单元线图案的两个侧壁并延伸到所述边界区的所述衬底上；
外围栅极图案，横跨所述外围区的外围有源部分；
外围绝缘衬层，覆盖所述外围栅极图案的侧壁并延伸到所述单元绝缘衬层的在所述边界区中的所述衬底上的延伸部分上；以及
剩余绝缘层，设置在所述边界区中的所述外围绝缘衬层的延伸部分和所述单元绝缘衬层的延伸部分之间，
其中所述单元绝缘衬层和所述外围绝缘衬层的每个包括相对于所述剩余绝缘层具有蚀刻选择性的绝缘材料。
13.如权利要求12所述的半导体器件，还包括：
单元栅电极，埋入在与所述单元区的单元有源部分交叉的凹槽中；以及
第一源/漏区和第二源/漏区，在所述单元有源部分中分别处于所述单元栅电极的两侧，
其中所述单元线图案连接到所述第一源/漏区。
14.如权利要求12所述的半导体器件，其中所述单元线图案的被所述单元绝缘衬层覆盖的两个侧壁沿着所述单元线图案的纵向方向彼此平行地延伸，以及
其中所述单元绝缘衬层不覆盖所述单元线图案的在不同于所述单元线图案的所述纵向方向的方向上延伸的端部侧壁。
15.如权利要求12所述的半导体器件，其中所述单元线图案包括顺序地堆叠的单元导线和单元硬掩模线，
其中所述外围栅极图案包括顺序地堆叠的外围栅电极和外围硬掩模图案，
其中所述单元导线包括与所述外围栅电极相同的导电材料，
其中所述单元硬掩模线包括与所述外围硬掩模图案相同的绝缘材料，以及
其中所述单元导线的顶表面设置在与所述外围栅电极的顶表面相同的水平处。
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