KR20140062601A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법을 제공한다. 이 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 기판, 상기 셀 영역의 셀 활성부를 가로지르는 그루브 내에 매몰된 셀 게이트 전극, 상기 셀 게이트 전극 상부를 가로지르고, 상기 셀 게이트 전극 일측의 상기 셀 활성부내에 형성된 제1 소오스/드레인 영역에 접속된 셀 라인 패턴, 상기 주변 영역의 주변 활성부 상부를 가로지르는 주변 게이트 패턴, 상기 주변 게이트 패턴 주변의 기판 상에 배치된 평탄화된 층간 절연막, 및 상기 평탄화된 층간 절연막 및 상기 주변 게이트 패턴의 상부면 상에 배치된 캡핑 절연막을 포함할 수 있다. 상기 캡핑 절연막은 상기 평탄화된 층간 절연막에 대하여 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩(system on chip)등으로 구분될 수 있다. 전자 산업이 발전함과 함께 반도체 소자들은 고집적화 되고 있다. 이로 인하여, 반도체 소자들의 신뢰성이 저하될 수 있다.
본 발명의 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는 제조 공정을 단순화시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 측면에 따른 반도체 소자는 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역의 셀 활성부를 가로지르는 그루브 내에 매몰된 셀 게이트 전극; 상기 셀 게이트 전극 상부를 가로지르고, 상기 셀 게이트 전극 일측의 상기 셀 활성부내에 형성된 제1 소오스/드레인 영역에 접속된 셀 라인 패턴; 상기 주변 영역의 주변 활성부 상부를 가로지르는 주변 게이트 패턴; 상기 주변 게이트 패턴 주변의 기판 상에 배치된 평탄화된 층간 절연막; 및 상기 평탄화된 층간 절연막 및 상기 주변 게이트 패턴의 상부면 상에 배치되고, 상기 평탄화된 층간 절연막에 대하여 식각 선택성을 갖는 절연 물질을 포함하는 캡핑 절연막을 포함할 수 있다.
일 실시예에서, 상기 반도체 소자는 상기 셀 라인 패턴의 상부면 상에 배치된 캡핑 라인 패턴을 더 포함할 수 있다. 상기 캡핑 라인 패턴의 하부면의 폭은 상기 셀 라인 패턴의 상기 상부면의 폭과 실질적으로 동일할 수 있으며, 상기 캡핑 라인 패턴은 상기 주변 영역의 상기 캡핑 절연막과 동일한 물질로 형성될 수 있다.
일 실시예에서, 상기 캡핑 라인 패턴의 하부면은, 상기 주변 영역의 상기 캡핑 절연막의 하부면과 실질적으로 동일하거나 높은 레벨에 위치할 수 있다.
일 실시예에서, 상기 평탄화된 층간 절연막은 상기 주변 게이트 패턴의 상부면을 덮지 않을 수 있으며, 상기 캡핑 절연막은 상기 평탄화된 층간 절연막과 접촉될 수 있다.
일 실시예에서, 상기 반도체 소자는 상기 주변 게이트 패턴의 측벽과 상기 층간 절연막 사이에 개재된 주변 게이트 스페이서; 상기 셀 라인 패턴 일 측의 기판 상에 배치되고, 서로 대향된 내측벽 및 외측벽을 포함하는 최외곽 셀 라인 패턴; 및 상기 최외곽 셀 라인 패턴의 상기 외측벽 상에 배치되고, 상기 주변 게이트 스페이서와 동일한 물질로 형성된 스페이서를 더 포함할 수 있다.
일 실시예에서, 상기 평탄화된 층간 절연막은 옆으로 연장되어 상기 스페이서에 인접할 수 있으며, 상기 캡핑 절연막은 옆으로 연장되어 상기 최외곽 셀 라인 패턴의 상부면을 덮을 수 있다. 상기 캡핑 절연막의 상기 연장부는 상기 최외곽 셀 라인 패턴의 상기 내측벽에 정렬된 측벽을 가질 수 있다.
일 실시예에서, 상기 셀 라인 패턴은 차례로 적층된 셀 도전 라인 및 셀 하드마스크 라인을 포함할 수 있으며, 상기 주변 게이트 패턴은 차례로 적층된 주변 게이트 전극 및 주변 하드마스크 패턴을 포함할 수 있다. 상기 셀 도전 라인은 상기 주변 게이트 전극과 동일한 도전 물질을 포함할 수 있으며, 상기 셀 하드마스크 라인은 상기 주변 하드마스크 패턴과 동일한 절연 물질을 포함할 수 있다. 상기 셀 도전 라인의 상부면은 상기 주변 게이트 전극의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에서, 상기 셀 도전 라인은, 상기 셀 라인 패턴의 길이 방향을 따라 배열된 하부 도전 패턴들; 상기 하부 도전 패턴들 사이에 배치되고 상기 제1 소오스/드레인 영역과 접속된 콘택부; 및 상기 하부 도전 패턴들 및 상기 콘택부 상에 배치되고 상기 셀 라인 패턴의 길이 방향으로 연장된 상부 도전 패턴을 포함할 수 있다. 상기 주변 게이트 전극은 차례로 적층된 하부 게이트; 및 상부 게이트를 포함할 수 있다. 이때, 상기 하부 도전 패턴들은 상기 하부 게이트와 동일한 물질로 형성될 수 있으며, 상기 상부 도전 패턴은 상기 상부 게이트와 동일한 물질로 형성될 수 있다.
일 실시예에서, 상기 반도체 소자는 상기 셀 라인 패턴의 길이 방향으로 연장된 상기 셀 라인 패턴의 양 측벽들 상에 배치된 셀 절연 라이너를 더 포함할 수 있다. 상기 셀 절연 라이너는 상기 셀 라인 패턴의 길이 방향과 다른 방향으로 연장된 상기 셀 라인 패턴의 끝측벽(end-sidewall) 상에는 형성되지 않을 수 있다.
일 실시예에서, 상기 반도체 소자는 상기 셀 라인 패턴을 나란히 가로지르는 절연 펜스들; 절연 펜스들 사이 및 상기 셀 라인 패턴 일측에 배치되고, 상기 셀 활성부 내에 형성된 제2 소오스/드레인 영역과 접속된 셀 콘택 필라; 및 상기 셀 콘택 필라에 전기적으로 접속된 정보 저장부를 더 포함할 수 있다. 상기 셀 절연 라이너는 상기 셀 콘택 필라와 셀 라인 패턴 사이에 배치된다.
일 실시예에서, 상기 반도체 소자는 상기 절연 펜스들 일 측에 배치되고, 상기 절연 펜스들과 평행하게 연장된 최외곽 절연 펜스; 상기 최외곽 절연 펜스와 상기 최외곽 절연 펜스에 인접한 절연 펜스 사이에 위치한 상기 셀 라인 패턴의 끝부분에 전기적으로 접속된 배선 플러그; 및 상기 배선 플러그에 접속된 배선을 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 소자는 셀 영역, 주변 영역, 및 이들 사이에 배치된 경계 영역을 포함하는 기판; 상기 셀 영역의 기판 상에 배치된 셀 라인 패턴; 상기 셀 라인 패턴의 양 측벽들을 덮고, 상기 경계 영역의 기판 상으로 연장된 셀 절연 라이너; 상기 주변 영역의 주변 활성부 상부를 가로지르는 주변 게이트 패턴; 상기 주변 게이트 패턴의 측벽을 덮고, 상기 경계 영역의 기판 상의 상기 셀 절연 라이너의 연장부 상으로 연장된 주변 절연 라이너; 및 상기 경계 영역 내에서 상기 셀 절연 라이너의 연장부 및 상기 주변 절연 라이너의 연장부 사이에 개재된 잔여 절연막을 포함할 수 있다. 여기서, 상기 셀 절연 라이너 및 상기 주변 절연 라이너의 각각은 상기 잔여 절연막에 대하여 식각 선택성을 갖는 절연물질로 형성될 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 소자의 제조 방법은 셀 영역 및 주변 영역을 포함하는 기판을 준비하는 것; 상기 셀 영역내 셀 활성부들 및 상기 주변 영역내 주변 활성부를 정의하는 것; 상기 셀 활성부들을 가로지르는 그루브들 내에 각각 매몰된 셀 게이트 전극들을 형성하는 것; 상기 셀 활성부들 및 상기 주변 활성부 상에 절연막을 형성하는 것; 상기 절연막을 갖는 기판의 전면 상에 도전막을 형성하는 것; 상기 도전막 상에 하드마스크막을 형성하는 것; 상기 셀 영역 내 상기 하드마스크막 및 상기 도전막에 셀 패터닝 공정을 수행하여 셀 라인 패턴들을 형성하는 것; 및 상기 주변 영역 내 상기 하드마스크막 및 상기 도전막에 주변 패터닝 공정을 수행하여 주변 게이트 패턴을 형성하는 것을 포함할 수 있다. 여기서, 상기 셀 및 주변 패터닝 공정들 중에 하나를 수행한 후에, 다른 하나를 수행한다.
일 실시예에서, 상기 도전막을 형성하는 것은, 상기 절연막을 포함하는 상기 기판 전면 상에 하부 도전막을 형성하는 것; 상기 셀 영역 내 상기 하부 도전막 및 상기 절연막을 연속적으로 관통하고, 상기 셀 게이트 전극 일측의 상기 셀 활성부 내에 형성된 제1 소오스/드레인 영역에 접속되는 콘택 플러그를 형성하는 것; 및 상기 콘택 플러그 및 상기 하부 도전막 상에 상부 도전막을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 주변 패터닝 공정을 수행한 후에, 상기 셀 패터닝 공정을 수행할 수 있다.
일 실시예에서, 상기 방법은 상기 셀 패터닝 공정을 수행하기 전에, 상기 주변 게이트 패턴을 갖는 기판 전면 상에 층간 절연막을 형성하는 것; 및 상기 층간 절연막을 평탄화시키어, 상기 셀 영역의 하드마스크막 상의 상기 층간 절연막을 제거하고 상기 주변 영역 내에 상기 평탄화된 층간 절연막을 잔존시키는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 셀 패터닝 공정을 수행하기 전에, 상기 평탄화된 층간 절연막을 갖는 기판 전면 상에 캡핑 절연막을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 셀 패터닝 공정을 수행하는 것은, 상기 셀 영역 내 상기 캡핑 절연막, 상기 하드마스크막, 및 상기 도전막을 연속적으로 패터닝하여 상기 셀 라인 패턴들 및 상기 셀 라인 패턴들의 상부면들 상에 각각 배치된 캡핑 라인 패턴들을 형성하는 것을 포함할 수 있다. 이때, 상기 셀 패터닝 공정을 수행한 후에, 상기 주변 영역 내의 상기 캡핑 절연막은 잔존될 수 있다.
일 실시예에서, 상기 주변 패터닝 공정을 수행할 때, 상기 셀 영역 내 상기 하드마스크막 및 상기 도전막이 연속적으로 패터닝되어 상기 셀 활성부들 모두를 덮는 평판 패턴이 형성될 수 있다. 상기 셀 패터닝 공정은 상기 평판 패턴에 포함된 하드마스크막 및 도전막에 수행될 수 있다.
일 실시예에서, 상기 셀 패터닝 공정을 수행한 후에, 상기 주변 패터닝 공정을 수행할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 소자의 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판의 전면 상에 도전막 및 하드마스크막을 형성하는 것; 상기 제1 영역 내 상기 하드마스크막 및 상기 도전막을 패터닝하여 제1 패턴을 형성하는 것; 상기 제1 패턴을 덮는 제1 절연막을 기판 전면 상에 형성하는 것; 상기 제1 절연막을 평탄화시키어, 상기 제1 패턴 주변에 평탄화된 제1 절연막을 잔존시키고 상기 제2 영역의 상기 하드마스크막 상의 상기 제1 절연막을 제거하는 것; 및 상기 제1 절연막을 평탄화한 후에, 상기 제2 영역의 상기 하드마스크막 및 도전막을 패터닝하여 제2 패턴을 형성하는 것을 포함할 수 있다.
상술된 바와 같이, 상기 주변 영역 내의 하드마스크막 및 도전막에 수행되는 상기 주변 패터닝 공정은 상기 셀 영역 내의 하드마스크막 및 도전막에 수행되는 셀 패터닝 공정으로부터 독립적으로 수행된다. 이로 인하여, 상기 셀 패터닝 공정의 식각 공정 조건은 상기 셀 라인 패턴의 프로파일에 최적화되도록 조절될 수 있으며, 또한, 상기 주변 패터닝 공정의 식각 공정 조건은 상기 주변 게이트 패턴의 프로파일에 최적화되도록 조절될 수 있다. 그 결과, 최적화된 셀 라인 패턴 및 최적화된 주변 게이트 패턴이 구현되어, 우수한 신뢰성의 반도체 소자를 구현할 수 있다.
도 1a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 1b 내지 도 9b는 각각 도 1a 내지 도 9a의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위한 단면도이다.
도 11a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 11b는 도 11a의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도이다.
도 11c는 도 11a의 선 IV-IV'취해진 단면도 및 셀 도전 라인에 전기적으로 접속된 제2 주변 트랜지스터의 단면도의 병합도 이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 일 예를 나타내는 단면도이다.
도 13b는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 다른 예를 나타내는 단면도이다.
도 14a 내지 도 19a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 14b 내지 도 19b는 각각 도 14a 내지 도 19a의 선 V-V'을 따라 취해진 단면도들이다.
도 20a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 20b는 도 20a의 선 V-V'을 따라 취해진 단면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 1b 내지 도 9b는 각각 도 1a 내지 도 9a의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 변형예를 설명하기 위한 단면도이다.
도 11a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 11b는 도 11a의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도이다.
도 11c는 도 11a의 선 IV-IV'취해진 단면도 및 셀 도전 라인에 전기적으로 접속된 제2 주변 트랜지스터의 단면도의 병합도 이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 일 예를 나타내는 단면도이다.
도 13b는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 다른 예를 나타내는 단면도이다.
도 14a 내지 도 19a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 14b 내지 도 19b는 각각 도 14a 내지 도 19a의 선 V-V'을 따라 취해진 단면도들이다.
도 20a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 20b는 도 20a의 선 V-V'을 따라 취해진 단면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
(제1 실시예)
도 1a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이고, 도 1b 내지 도 9b는 각각 도 1a 내지 도 9a의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100, 이하 기판이라 함)이 준비된다. 상기 기판(100)은 셀 영역(50) 및 주변 영역(60)을 포함할 수 있다. 상기 셀 영역(50)에는 복수의 반도체 기억 셀들이 형성될 수 있으며, 상기 주변 영역(60)에는 주변 회로를 구성하는 주변 트랜지스터가 형성될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 기판(100)에 소자분리 패턴(102)을 형성하여 상기 셀 영역(50) 내에 셀 활성부들(CA)를 정의하고 상기 주변 영역(60) 내에 주변 활성부(PA)를 정의할 수 있다. 상기 각 셀 활성부(CA)는 고립된 형상을 가질 수 있다. 평면적 관점에서, 상기 셀 활성부들(CA)은 상기 소자분리 패턴(102)에 의해 둘러싸인 상기 기판(100)의 일부분들에 각각 해당할 수 있다. 상기 소자분리 패턴(102)은 트렌치 격리 기술에 의해 형성될 수 있다. 상기 소자분리 패턴(102)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
일 실시예에서, 평면적으로 상기 셀 활성부들(CA)은 행들 및 열들을 따라 배열될 수 있다. 상기 행들은 도 1a의 제1 방향(D1)과 평행할 수 있으며, 상기 열들은 도 1a의 제2 방향(D2)과 평행할 수 있다. 일 실시예에서, 상기 행들은 서로 인접한 제1, 제2, 및 재3 행들을 포함할 수 있다. 상기 제1 행을 구성하는 셀 활성부들(CA)의 일부분들은 상기 제2 행들을 구성하는 셀 활성부들(CA) 사이에 각각 배치될 수 있다. 상기 제3 행을 구성하는 셀 활성부들(CA)의 일부분들도 상기 제2 행을 구성하는 활성부들(CA) 사이에 각각 배치될 수 있다. 상기 제1 내지 제3 행들을 구성하는 셀 활성부들(CA)은 서로 이격 된다. 평면적 관점에서 상기 각 셀 활성부(CA)는 일 방향으로 연장된 장방형의 형상을 가질 수 있다. 상기 각 셀 활성부(CA)의 장축은 상기 제1 방향(D1)에 비수직(non-perpendicular) 및 비평행(non-parallel)할 수 있다.
상기 셀 활성부들(CA)은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 주변 활성부(PA)는 상기 제1 도전형의 도펀트들 또는 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형 및 상기 제2 도전형의 하나는 n형일 수 있으며, 다른 하나는 p형일 수 있다.
한편, 상기 주변 활성부(PA)가 정의될 때, 도 11c에 개시된 바와 같이 상기 주변 영역(60) 내에 제2 주변 활성부(PA2)가 정의될 수 있다. 상기 제2 주변 활성부(PA2)는 상기 주변 활성부(PA)로부터 옆으로 이격될 수 있다. 상기 주변 활성부(PA)에는 상기 주변 회로들을 구성하는 주변 트랜지스터들 중에 하나가 형성될 수 있으며, 상기 제2 주변 활성부(PA2)에는 상기 주변 트랜지스터들 중에서 후속에 설명되는 셀 도전 라인과 전기적으로 접속되는 제2 주변 트랜지스터(PTR2)가 형성될 수 있다. 편의상 도 1a는 상기 제2 주변 활성부(PA2)을 개시하지 않는다.
상기 셀 영역(50) 내에서, 상기 셀 활성부들(CA)을 가로지르는 셀 게이트 전극들(GE)을 형성할 수 있다. 일 실시예에서, 그루브들(105)이 상기 셀 영역(50) 내 상기 소자분리 패턴(102) 및 상기 셀 활성부들(CA)을 가로지르도록 형성될 수 있으며, 상기 셀 게이트 전극들(GE)은 상기 그루브들(105) 내에 각각 매몰되도록 형성될 수 있다. 구체적으로, 상기 그루브들(105)을 형성한 후에, 셀 게이트 절연막(107)이 상기 그루브들(105)의 내면들 상에 형성될 수 있다. 상기 셀 게이트 절연막(107)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 셀 게이트 도전막이 상기 셀 게이트 절연막(107) 상에 형성되어 상기 그루브들(105)을 채울 수 있다. 상기 셀 게이트 도전막을 평탄화시키어, 상기 셀 그루브들(105) 내에 각각 배치된 상기 셀 게이트 전극들(GE)을 형성할 수 있다. 상기 셀 게이트 전극들(GE)의 상부면들은 상기 그루브들(105) 양측의 상기 셀 활성부들(CA)의 상부면들 보다 낮도록 리세스될 수 있다.
한 쌍의 상기 그루브들(105)이 상기 각 셀 활성부(CA)를 가로지를 수 있다. 따라서, 한 쌍의 상기 셀 게이트 전극들(GE)이 상기 각 셀 활성부(CA)를 가로지를 수 있다. 상기 셀 게이트 전극들(GE)은 상기 제1 방향(D1)을 따라 나란히 연장될 수 있다. 따라서, 평면적 관점에서 상기 각 셀 활성부(CA)의 상기 장축은 상기 셀 게이트 전극(GE)의 길이 방향에 비수직 및 비평행 할 수 있다. 상기 셀 게이트 전극(GE)은 도전 물질로 형성된다. 예컨대, 상기 셀 게이트 전극(GE)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 알루미늄, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
게이트-캡핑막이 상기 셀 게이트 전극들(GE) 위의 상기 그루브들(105)을 채우도록 형성되고, 상기 게이트-캡핑막을 평탄화시키어 셀 게이트-캡핑 패턴들(108)을 상기 셀 게이트 전극들(GE) 상에 각각 형성할 수 있다. 상기 셀 게이트-캡핑 패턴(108)은 상기 그루브(105) 내에 형성될 수 있다. 상기 셀 게이트-캡핑 패턴(108)의 상부면은 상기 그루브(105) 양측의 상기 셀 활성부(CA)의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 셀 게이트-캡핑 패턴(108)은 절연 물질(ex, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물)로 형성될 수 있다.
상기 셀 게이트-캡핑 패턴들(108)을 마스크로 사용하여 상기 셀 활성부들(CA) 내에 상기 제2 도전형의 도펀트들을 제공하여 제1 및 제2 소오스/드레인 영역들(SD1, SD2)을 형성할 수 있다. 상기 제1 소오스/드레인 영역(SD1)이 상기 한 쌍의 셀 게이트 전극들(GE) 사이의 상기 각 셀 활성부(CA) 내에 형성될 수 있다. 한 쌍의 제2 소오스/드레인 영역들(SD2)이 상기 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 형성될 수 있다. 평면적 관점에서 상기 한 쌍의 셀 게이트 전극들(GE)은 상기 한 쌍의 제2 소오스/드레인 영역들(SD2) 사이에 배치될 수 있다.
상기 각 셀 게이트 전극(GE) 및 이에 인접한 제1 및 제2 소오스/드레인 영역들(SD1, SD2)은 셀 선택 요소를 구성할 수 있다. 즉, 상기 셀 선택 요소는 전계 효과 트랜지스터일 수 있다. 따라서, 한 쌍의 상기 셀 선택 요소들이 상기 각 셀 활성부(CA) 내에 형성될 수 있다. 여기서, 상기 한 쌍의 셀 선택 요소들은 상기 제1 소오스/드레인 영역(SD1)을 공유할 수 있다. 상기 셀 게이트 전극(GE)은 상기 그루브(105) 내에 매몰됨으로써, 상기 셀 게이트 전극(GE) 아래의 채널 영역은 3차원 구조를 가질 수 있다. 이로써, 상기 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 그 결과, 단채널 효과 등을 최소화할 수 있다.
도 2a 및 도 2b를 참조하면, 절연막(110)이 상기 셀 활성부들(CA) 및 상기 주변 활성부(PA) 상에 형성될 수 있다. 상기 주변 활성부(PA) 상의 상기 절연막(110)은 상기 주변 활성부(PA)에 형성되는 주변 트랜지스터의 게이트 절연막으로서 기능할 수 있다. 상기 절연막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 절연막(110)은 산화 공정, 질화 공정, 및/또는 증착 공정에 의해 형성될 수 있다.
도전막을 상기 절연막(110)을 갖는 기판(100) 상에 형성할 수 있다. 일 실시예에서, 상기 셀 영역(50) 내 상기 도전막의 일부분들은 상기 절연막(110)을 관통하여 상기 제1 소오스/드레인 영역들(S/D1)에 각각 연결될 수 있다. 상기 도전막은 하부 도전막(112), 콘택 플러그들(115), 및 상부 도전막(120)을 포함할 수 있다.
상기 하부 도전막(112)이 상기 절연막(110)을 갖는 상기 기판(100) 전면 상에 형성될 수 있다. 예컨대, 상기 하부 도전막(112)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘)로 형성될 수 있다. 상기 주변 영역(60) 내 상기 하부 도전막(112)은 상기 주변 트랜지스터의 게이트 전극이 요구하는 일함수를 가질 수 있다. 일 실시예에서, 상기 셀 영역(50) 내 상기 하부 도전막(112)은 상기 주변 영역(60) 내 상기 하부 도전막(112)과 동일한 도전형의 도펀트로 도핑될 수 있다. 다른 실시예에서, 선택적 도펀트 주입 공정에 의하여 상기 셀 영역(50) 내 상기 하부 도전막(112)은 상기 주변 영역(60) 내 상기 하부 도전막(112)의 도펀트의 도전형과 다른 도전형의 도펀트로 도핑될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 하부 도전막(112)은 다른 도전 물질(ex, 금속 함유 물질)로 형성될 수도 있다.
상기 셀 영역(50) 내에 상기 하부 도전막(112) 및 상기 절연막(110)을 연속적으로 패터닝하여 상기 제1 소오스/드레인 영역들(SD1)을 각각 노출시키는 콘택홀들을 형성할 수 있다. 이어서, 상기 콘택홀들을 채우는 콘택 도전막을 기판(100) 상에 형성하고, 상기 콘택 도전막을 평탄화시키어 상기 콘택 플러그들(115)을 형성할 수 있다. 상기 콘택 플러그들(115)은 상기 제1 소오스/드레인 영역들(SD1)에 각각 연결된다. 상기 콘택 플러그(115)의 측벽은 상기 콘택홀의 측벽을 이루는 상기 하부 도전막(112)과 접촉될 수 있다.
상기 콘택홀의 형성 시에, 상기 콘택홀 아래의 상기 제1 소오스/드레인 영역(SD1)이 리세스될 수 있다. 이로써, 도 2b에 개시된 바와 같이, 상기 콘택 플러그(115)의 하부면은 상기 절연막(110)의 하부면 보다 낮을 수 있다. 즉, 상기 콘택 플러그(115)의 높이는 상기 하부 도전막(112)의 두께 보다 클 수 있다.
일 실시예에서, 상기 콘택 도전막은 상기 하부 도전막(112)이 노출될 때까지 평탄화되어, 상기 콘택 플러그(115)의 상부면은 상기 하부 도전막(112)의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 콘택 플러그(115)는 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘)로 형성될 수 있다. 다른 실시예에서, 상기 콘택 플러그(115)는 금속 함유 물질을 포함할 수 있다.
이어서, 상기 상부 도전막(120)이 상기 하부 도전막(112) 및 상기 콘택 플러그들(115) 상에 형성될 수 있다. 상기 상부 도전막(120)은 상기 하부 도전막(112) 및 상기 콘택 플러그들(115)에 접속된다. 상기 상부 도전막(120)은 상기 하부 도전막(112) 보다 낮은 비저항을 갖는 도전 물질을 포함할 수 있다. 예컨대, 상기 상부 도전막(120)은 낮은 비저항을 갖는 금속막(119)을 포함할 수 있다. 예컨대, 상기 금속막(119)은 텅스텐 및/또는 알루미늄 등을 포함할 수 있다. 이에 더하여, 상기 상부 도전막(120)은 상기 금속막(119)과 상기 하부 도전막(112) 사이 및 상기 금속막(119)과 상기 콘택 플러그들(115) 사이에 개재된 도전 배리어막(117)을 더 포함할 수 있다. 상기 도전 배리어막(117)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다. 이에 더하여, 상기 도전 배리어막(117)은 전이 금속(ex, 티타늄, 탄탈륨 등)을 더 포함할 수도 있다.
하드마스크막(125)이 상기 도전막(즉, 상기 상부 도전막(120)) 상에 형성될 수 있다. 상기 하드마스크막(125)은 상기 도전막(즉, 상기 상부 도전막(120), 하부 도전막(112), 및 콘택 플러그들(115))에 대하여 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예컨대, 상기 하드마스크막(125)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
주변 게이트 패턴을 정의하는 주변 게이트 마스크 패턴(130p)이 상기 주변 영역(60) 내 상기 하드마스크막(125) 상에 형성될 수 있다. 상기 주변 게이트 마스크 패턴(130p)은 상기 주변 활성부(PA) 상부(over)를 가로지른다. 상기 주변 게이트 마스크 패턴(130p)은 포토리소그라피 공정에 의해 형성될 수 있다. 상기 주변 게이트 마스크 패턴(130p)은 포토레지스트(photoresist)로 형성될 수 있다. 상기 주변 게이트 마스크 패턴(130p)이 형성될 때, 평판 마스크 패턴(130c)이 상기 셀 영역(50) 내 상기 하드마스크막(125) 상에 형성될 수 있다. 상기 평판 마스크 패턴(130c)은 상기 셀 영역(50) 내 모든 상기 셀 활성부들(CA)을 덮을 수 있다. 이때, 상기 셀 영역(50)의 가장자리 영역 내 상기 하드마스크막(125)은 노출될 수 있다. 일 실시예에서, 도 2a에 개시된 바와 같이, 상기 평판 마스크 패턴(130c)은 상기 셀 게이트 전극들(GE)의 단부들(end portions)을 덮지 않을 수 있다. 이와는 다르게, 상기 주변 게이트 마스크 패턴(130p)의 형성 시에, 상기 셀 영역(50) 내 상기 하드마스크막(125)의 전체를 덮도록 마스크 패턴이 형성될 수도 있다. 이하에서, 도 3a에 개시된 평판 마스크 패턴(130c)을 예로서 설명한다. 상기 평판 마스크 패턴(130c)은 상기 주변 게이트 마스크 패턴(130p)과 동일한 물질(ex, 포토레지스트)로 형성될 수 있다.
한편, 상기 주변 게이트 마스크 패턴(130p)이 형성될 때, 도 11c의 제2 주변 트랜지스터(PTR2)의 게이트 패턴을 정의하는 제2 주변 게이트 마스크 패턴도 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 주변 게이트 마스크 패턴(130p)을 이용하는 주변 패터닝 공정을 상기 하드마스크막(125) 및 상기 도전막에 수행할 수 있다. 이로써, 상기 주변 영역(60) 내에 주변 게이트 패턴(127p)이 형성될 수 있다. 상기 주변 게이트 패턴(127p)은 차례로 적층된 주변 게이트 전극 및 주변 하드마스크 패턴(125p)을 포함할 수 있다. 상기 주변 게이트 전극은 차례로 적층된 하부 게이트(112p) 및 상부 게이트(120p)를 포함할 수 있다. 상기 상부 게이트(120p)는 차례로 적층된 주변 배리어 패턴(117p) 및 주변 금속 패턴(119p)을 포함할 수 있다. 상기 주변 활성부(PA) 상의 상기 주변 게이트 패턴(127p)이 형성될 때, 도 11c에 개시된 상기 제2 주변 트랜지스터(PTR2)의 주변 게이트 패턴(127p)이 형성될 수 있다. 상기 제2 주변 트랜지스터(PTR2)의 주변 게이트 패턴(127p)은 주변 활성부(PA2) 상의 상기 절연막(110) 상에 배치될 수 있다. 상기 제2 주변 트랜지스터(PTR2)의 주변 게이트 패턴(127p)의 적층 구조는 상기 주변 활성부(PA) 상의 상기 주변 게이트 패턴(127p)의 그것과 동일할 수 있다.
상기 주변 패터닝 공정 시에, 상기 평판 마스크 패턴(130c)에 기인하여, 평판 패턴이 상기 셀 영역(50) 내에 형성될 수 있다. 상기 평판 패턴은 차례로 적층된 도전 평판 패턴 및 하드마스크 평판 패턴(125a)을 포함할 수 있다. 상기 도전 평판 패턴은 하부 도전 평판 패턴(112a), 상기 콘택 플러그들(115), 및 상부 도전 평판 패턴(120a)을 포함할 수 있다. 상기 상부 도전 평판 패턴(120a)은 차례로 적층된 도전 배리어 평판 패턴(117a) 및 금속 평판 패턴(119a)을 포함할 수 있다.
상기 주변 패터닝 공정을 좀 더 구체적으로 설명한다. 상기 주변 게이트 마스크 패턴(130p) 및 상기 평판 마스크 패턴(130c)을 식각 마스크로 사용하여 상기 하드마스크막(125)을 식각하여, 상기 주변 하드마스크 패턴(125p) 및 상기 하드마스크 평판 패턴(125a)을 형성할 수 있다. 상기 주변 하드마스크 패턴(125p) 및 상기 하드마스크 평판 패턴(125a)을 식각 마스크로 사용하여 상기 도전막(120 및 112)을 식각하여, 상기 주변 게이트 전극(112p 및 120p) 및 상기 도전 평판 패턴(112a, 120a, 및 115)을 형성할 수 있다. 일 실시예에서, 상기 도전막(120 및 112)을 식각하기 전에, 상기 마스크 패턴들(130p, 130c)은 제거될 수 있다. 상기 도전막(120 및 112)을 식각할 때, 식각 마스크로 사용되는 상기 주변 하드마스크 패턴(125p) 및 상기 하드마스크 평판 패턴(125a)의 상단들이 리세스될 수 있다.
다른 실시예에서, 상기 도전막(120 및 112)이 식각될 때, 상기 마스크 패턴들(130p, 130c)의 일부가 잔존될 수도 있다. 이 경우에, 상기 도전막(120 및 112)을 식각한 후에, 애슁 공정을 수행할 수 있다.
상기 주변 게이트 패턴(127p)을 형성한 후에, 상기 주변 게이트 패턴(127p) 양 측의 상기 주변 활성부(PA)에 도펀트들을 주입하여 주변 소오스/드레인 영역들(PSD)을 형성할 수 있다. 도 11c의 제2 주변 트랜지스터(PTR2)의 주변 소오스/드레인 영역들(PSD)이 상기 주변 활성부(PA) 내의 주변 소오스/드레인 영역들(PSD)과 동시에 형성될 수 있다.
주변 게이트 스페이서막을 상기 기판(100) 상에 콘포말하게 형성하고, 상기 주변 게이트 스페이서막을 전면 이방성 식각하여 상기 주변 게이트 패턴(127p)의 측벽 상에 주변 게이트 스페이서(135p)를 형성할 수 있다. 이때, 상기 셀 영역(50) 내의 상기 평판 패턴의 측벽 상에도 스페이서(135a)가 형성될 수 있다. 상기 셀 영역(50) 내 스페이서(135a)는 상기 주변 게이트 스페이서(135p)와 동일한 물질로 동시에 형성될 수 있다. 상기 주변 게이트 스페이서(135p)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
도 3b에 개시된 바와 같이, 상기 주변 소오스/드레인 영역들(PSD)은 상기 주변 게이트 스페이서(135p)를 이용하여 엘디디 구조 또는 연장 구조로 형성될 수 있다.
상기 기판(100) 상에 주변 절연 라이너(137, peripheral liner)를 콘포말하게 형성할 수 있다. 상기 주변 절연 라이너(137)는 후속 공정에서 형성되는 평탄화된 층간 절연막(140)에 대하여 식각선택성을 갖는 절연 물질로 형성될 수 있다. 상기 주변 영역(60) 내 상기 주변 절연 라이너(137)는 주변 콘택홀을 형성하는 후속 공정에서 식각 정지층으로 사용될 수 있다. 도 3b에 도시된 바와 같이, 상기 주변 게이트 스페이서(135p)를 형성한 후에 상기 주변 절연 라이너(137)가 형성될 수 있다. 이와는 달리, 상기 주변 절연 라이너(137)은 상기 주변 게이트 스페이서(137)를 형성하기 전에 형성될 수도 있다.
도 4a 및 도 4b를 참조하면, 이어서, 상기 기판(100) 전면 상에 층간 절연막을 형성하고, 상기 층간 절연막을 평탄화시킬 수 있다. 상기 평탄화된 층간 절연막(140)은 상기 주변 게이트 패턴(127p)의 상부면 및 상기 셀 영역(50) 내의 상기 하드마스크 평판 패턴(125a)의 상부면을 덮지 않는다. 상기 평탄화된 층간 절연막(140)은 상기 셀 영역(50)의 가장자리 영역의 기판(100) 상에도 배치되어 상기 평판 패턴의 측벽에 인접할 수 있다.
도 4b에 도시된 바와 같이, 상기 층간 절연막은 상기 주변 게이트 패턴(127p)의 상부면이 노출될 때까지 평탄화될 수 있다. 이때, 상기 셀 영역(50) 내의 상기 하드마스크 평판 패턴(125a)의 상부면도 노출될 수 있다. 이와는 달리, 상기 층간 절연막은 상기 주변 게이트 패턴(127p)의 상부면 상의 상기 주변 절연 라이너(100)가 노출될 때까지 평탄화될 수 있다. 상기 층간 절연막은 실리콘 산화물을 포함할 수 있다. 이때, 상기 주변 절연 라이너(137)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
이어서, 상기 기판(100) 전면 상에 캡핑 절연막(145)을 형성할 수 있다. 상기 캡핑 절연막(145)은 상기 평탄화된 층간 절연막(140)에 대하여 식각 선택성을 갖는 절연 물질로 형성된다. 예컨대, 상기 캡핑 절연막(145)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
셀 라인 마스크 패턴들(147)이 상기 셀 영역(50) 내의 상기 캡핑 절연막(145) 상에 형성될 수 있다. 도 4a에 개시된 바와 같이, 상기 셀 라인 마스크 패턴들(147)은 상기 제2 방향(D2)으로 나란히 연장되어 상기 평판 패턴 상부를 가로지를 수 있다. 상기 셀 라인 마스크 패턴들(147)은 더블 패터닝 기술(double patterning technology)에 의해 형성될 수 있다.
상기 더블 패터닝 기술에 대하여 구체적으로 설명한다. 희생 마스크 패턴들(미도시)이 상기 셀 영역(50) 내에서 상기 평판 패턴 상에 나란히 형성될 수 있다. 상기 희생 마스크 패턴들은 상기 제2 방향(D2)으로 나란히 연장되고 서로 이격된다. 상기 희생 마스크 패턴들은 포토리소그라피 공정을 이용하여 형성된다. 상기 희생 마스크 패턴들의 끝 부분들은 상기 셀 영역(50) 내에서 상기 하드마스크 평판 패턴(125a)의 상부면을 벗어나 상기 하드마스크 평판 패턴(125a)에 인접한 상기 평탄화된 층간 절연막(140) 상에 배치될 수 있다. 즉, 상기 각 희생 마스크 패턴의 길이는 상기 평판 패턴의 상기 제2 방향으로의 폭 보다 크다. 상기 희생 마스크 패턴의 끝 부분은 상기 희생 마스크 패턴의 길이 방향에서의 끝 부분을 의미한다. 이어서, 상기 기판(100) 상에 셀 라인 마스크막을 콘포말하게 형성할 수 있다. 상기 셀 라인 마스크막은 상기 희생 마스크 패턴에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 또한, 상기 셀 라인 마스크막은 상기 캡핑 절연막(145) 및 상기 하드마스크 평판 패턴(125a)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 상기 희생 마스크 패턴은 폴리실리콘 또는 포토레지스트로 형성될 수 있으며, 상기 셀 라인 마스크막은 비정질 탄소막으로 형성될 수 있다. 상기 셀 라인 마스크막을 상기 희생 마스크 패턴들이 노출될 때까지 전면 이방성 식각한다. 이로써, 상기 셀 라인 마스크 패턴들(147)이 상기 제2 방향(D2)으로 연장되는 상기 희생 마스크 패턴들의 측벽들 상에 형성될 수 있다. 이때, 평면적 관점에서 상기 각 희생 마스크 패턴의 끝 부분을 둘러싸는 연결부(147r)도 형성된다. 상기 연결부(147r)는 상기 셀 라인 마스크막의 일부분이다. 도 4a에 개시된 바와 같이, 상기 연결부(147r)의 양단들은 상기 각 희생 마스크 패턴의 양 측벽들 상에 각각 형성된 한 쌍의 상기 셀 라인 마스크 패턴들(147)의 끝 부분들에 각각 연결된다. 여기서, 상기 셀 라인 마스크 패턴(147)의 끝 부분은 상기 셀 라인 마스크 패턴(147)의 길이 방향(즉, 상기 제2 방향(D2))에서의 상기 셀 라인 마스크 패턴(147)의 끝 부분을 의미한다. 상기 셀 라인 마스크 패턴들(147) 및 연결부(147r)를 형성한 후에, 상기 노출된 희생 마스크 패턴들을 제거한다.
도 4a에 도시된 바와 같이, 상기 각 셀 라인 마스크 패턴(147)은 상기 제2 방향(D2)을 따라 배열되어 하나의 열을 이루는 상기 콘택 플러그들(115) 상부를 지날 수 있다. 평면적 관점에서 상기 연결부(147r)는 상기 하드마스크 평판 패턴(125a)의 상부면 밖으로 벗어나도록 형성될 수 있다. 다시 말해서, 상기 연결부(147r)는 상기 하드마스크 평판 패턴(125a)에 인접한 상기 평탄화된 층간 절연막(140) 상부에 배치될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 셀 라인 마스크 패턴들(147)을 이용하는 셀 패터닝 공정을 상기 셀 영역(50) 내 상기 캡핑 절연막(145) 및 평판 패턴에 수행하여, 셀 라인 패턴들(127c, 127e)을 형성할 수 있다. 상기 셀 라인 패턴들(127c, 127e) 중에서 최외곽 셀 라인 패턴(127e)은 더미 라인 패턴(dummy line pattern)에 해당할 수 있다. 상기 최외곽 셀 라인 패턴(127e) 이외의 셀 라인 패턴들(127c) 상에 캡핑 라인 패턴들(145c)이 각각 형성될 수 있다. 상기 셀 패터닝 공정을 수행한 후에, 상기 주변 영역(60) 내의 캡핑 절연막(145)은 잔존된다. 또한, 상기 최외곽 셀 라인 패턴(127e) 및 이에 인접한 상기 평탄화된 층간 절연막(140) 상의 캡핑 절연막(145)도 잔존될 수 있다.
상기 셀 패터닝 공정을 구체적으로 설명한다. 상기 셀 라인 마스크 패턴들(147)을 식각 마스크로 사용하여 상기 캡핑 절연막(145) 및 상기 하드마스크 평판 패턴(125a)을 연속적으로 식각하여 차례로 적층된 셀 하드마스크 라인(125c) 및 캡핑 라인 패턴(145c)을 형성할 수 있다. 이때, 식각 면적에 따라 식각율이 달라지는 식각 레시피(etching recipe)를 사용할 수 있다. 다시 말해서, 넓은 면적의 상기 캡핑 절연막(145)의 식각율이 좁은 면적의 상기 캡핑 절연막(145)의 식각율 보다 작을 수 있다. 이에 따라, 상기 셀 라인 마스크 패턴들(147) 사이에 위치한 좁은 면적의 캡핑 절연막(145) 및 하드마스크 평판 패턴(125a)은 연속적으로 식각될 수 있다. 이와는 대조적으로, 상기 주변 영역(60) 내에서 넓은 면적의 상기 캡핑 절연막(145)은 잔존될 수 있다. 또한, 상기 셀 라인 마스크 패턴들(147)이 형성되지 않은 상기 셀 영역(50)의 가장자리 영역 내 상기 캡핑 절연막(145)도 잔존될 수 있다. 이때, 최외곽 셀 하드마스크 라인(125e)이 상기 셀 라인 마스크 패턴들(147) 중에서 최외곽의 것과 이에 인접한 잔존된 캡핑 절연막(145) 아래에 형성될 수 있다.
상기 잔존된 캡핑 절연막(145), 상기 캡핑 라인 패턴들(145c) 및 상기 셀 하드마스크 라인들(125c, 125e)을 식각 마스크로 사용하여 상기 도전 평판 패턴(120a, 112a, 및 115)을 식각한다. 이로써, 셀 도전 라인이 상기 각 셀 하드마스크 라인(125c) 아래에 형성되고, 최외곽 셀 도전 라인이 상기 최외곽 셀 하드마스크 라인(125e) 아래에 형성된다. 일 실시예에서, 상기 셀 라인 마스크 패턴들(147) 및 연결부(147r)는 상기 셀 하드마스크 라인들(125c, 125e)을 형성한 후 및 상기 도전막을 식각하기 전에 제거될 수 있다.
상기 셀 도전 라인은 상기 제2 방향(D2)을 따라 배열된 하부 도전 패턴들(112c) 및 상기 하부 도전 패턴들(112c) 사이에 각각 배치된 콘택부들(115a)을 포함할 수 있다. 상기 하부 도전 패턴(112c)은 상기 하부 도전막(112)의 일부분에 해당하며, 상기 콘택부(115a)는 상기 콘택 플러그(115)의 일부분에 해당한다. 상기 콘택부(115a)는 상기 제1 소오스/드레인 영역(SD1)에 연결되고, 상기 절연막(110)이 상기 하부 도전 패턴(112c)과 상기 기판(100) 사이에 개재될 수 있다. 상기 셀 도전 라인은 상기 하부 도전 패턴들(112c) 및 상기 콘택부들(115a) 상에 배치되고 상기 제2 방향(D2)으로 연장된 상부 도전 패턴(120c)을 더 포함한다. 상기 상부 도전 패턴(120c)은 차례로 적층된 셀 배리어 패턴(117c) 및 셀 금속 패턴(119c)을 포함할 수 있다.
상기 최외곽 셀 도전 라인은 차례로 적층된 최외곽 하부 도전 패턴(112e) 및 최외곽 상부 도전 패턴(120e)을 포함할 수 있다. 이에 더하여, 상기 최외곽 셀 도전 라인은 상기 콘택 플러그들의 일부분들을 더 포함할 수도 있다. 상기 최외곽 상부 도전 패턴(120e)은 차례로 적층된 최외곽 셀 배리어 패턴(117e) 및 최외곽 셀 금속 패턴(119e)을 포함할 수 있다.
상기 셀 라인 패턴(127c)은 상기 셀 도전 라인 및 상기 셀 하드마스크 라인(125c)을 포함하고, 상기 최외곽 셀 라인 패턴(127e)은 상기 최외곽 셀 도전 라인 및 상기 최외곽 하드마스크 라인(125e)을 포함한다. 일 실시예에서, 상기 최외곽 셀 라인 패턴(127e)의 폭은 상기 셀 라인 패턴(127c)의 폭 보다 클 수 있다.
상기 최외곽 셀 라인 패턴(127e)은 상기 제2 방향(D2)으로 연장된 외측벽 및 내측벽을 갖는다. 상기 최외곽 셀 라인 패턴(127e)의 외측벽은 상기 평판 패턴의 일 측벽에 해당하고, 상기 최외곽 셀 라인 패턴(127e)의 내측벽은 상기 셀 라인 패턴(127c)에 인접하다. 상기 최외곽 셀 라인 패턴(127e) 상에 잔존된 캐핑 절연막(145)은 상기 최외곽 셀 라인 패턴(127e)의 상기 내측벽에 정렬된 측벽을 갖는다. 상기 스페이서(135a)는 상기 잔존된 캡핑 절연막(145)에 기인하여 상기 최외곽 셀 라인 패턴(127e)의 상기 외측벽 상에서 잔존된다.
도 4a에 개시된 바와 같이, 상기 셀 라인 마스크 패턴들(147)의 상기 연결부들(147r)은 상기 하드마스크 평판 패턴(125a)의 상부면 밖에 위치한다. 이로 인하여, 상기 셀 패터닝 공정에 의하여 상기 셀 라인 패턴들(127c, 127e)은 서로 분리된다. 즉, 상기 셀 라인 마스크 패턴들(147)을 이용하는 한번의 셀 패터닝 공정에 의하여 상기 셀 라인 패턴들(127c, 127e)은 서로 완전히 분리될 수 있다. 상기 셀 라인 패턴(127c)의 끝측벽(end-sidewall) 상의 스페이서(135a)가 잔존될 수 있다. 상기 셀 라인 패턴(127c)의 끝측벽은 상기 제2 방향(D2)으로 연장된 상기 셀 라인 패턴(127c)의 양 측벽들에 대하여 수직할 수 있다. 일 실시예에서, 상기 연결부(147r)가 상기 하드마스크 평판 패턴(125a)의 상부면 밖에 위치함으로써, 상기 셀 라인 마스크 패턴들(147)의 끝 부분들 사이의 캡핑 절연막(145) 및 그 아래의 스페이서(135a) 및 층간 절연막(140)도 식각될 수 있다.
상술된 셀 패터닝 공정은 식각 면적에 따라 식각율이 달라지는 상기 식각 레시피를 사용할 수 있다. 이와는 달리, 상기 셀 패터닝 공정은 추가 마스크 패턴을 더 이용할 수도 있다. 예컨대, 도 10에 개시된 바와 같이, 상기 셀 라인 마스크 패턴들(147)을 형성한 후에 추가 마스크 패턴(149)을 형성할 수 있다. 상기 추가 마스크 패턴(149)은 상기 주변 영역(60) 내 상기 캡핑 절연막(145)을 덮을 수 있다. 또한, 상기 셀 영역(50)의 상기 가장자리 영역 내 상기 캡핑 절연막(145)도 덮을 수 있다. 상기 추가 마스크 패턴(149)은 상기 캡핑 절연막(145) 및 상기 하드마스크 평판 패턴(125a)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 상기 추가 마스크 패턴(149)은 포토레지스트를 포함할 수 있다. 이어서, 상기 셀 라인 마스크 패턴들(147) 및 상기 추가 마스크 패턴(149)을 이용하여 상기 캡핑 절연막(145) 및 상기 평판 패턴을 식각하여 도 6a 및 도 6b에 개시된 구조물을 형성할 수 있다. 상기 셀 패터닝 공정이 상기 셀 라인 및 추가 마스크 패턴들(147, 149)을 사용하는 수행되는 경우에, 식각 공정은 식각 면적에 무관한 식각 레시피를 사용할 수 있다.
도 6a 및 도 6b를 참조하면, 이어서, 상기 기판(100) 전면 상에 셀 절연 라이너(150, cell insulating liner)를 콘포말하게 형성할 수 있다. 상기 셀 절연 라이너(150)를 갖는 기판(100) 전면 상에 충전 절연막(filling insulating layer)을 형성할 수 있다. 상기 충전 절연막은 상기 셀 라인 패턴들(127c, 127e) 사이의 공간들을 채울 수 있다. 상기 충전 절연막을 평탄화시키어 상기 셀 영역(50) 내에 충전 절연 패턴들(153)을 형성할 수 있다. 이때, 상기 주변 영역(60) 내 충전 절연막은 제거된다. 상기 충전 절연 패턴들(153)은 상기 셀 라인 패턴들(127c, 127e) 사이의 상기 공간들을 각각 채울 수 있다. 상기 충전 절연 패턴들(153)은 도 6a에 개시된 바와 같이, 상기 제2 방향(D2)을 따라 나란히 연장될 수 있다.
상기 셀 절연 라이너(150)는 상기 충전 절연 패턴(153)에 대하여 식각 선택성을 갖는 절연 물질로 형성된다. 예컨대, 상기 셀 절연 라이너(150)는 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있으며, 상기 충전 절연 패턴(153)은 실리콘 산화물로 형성될 수 있다.
도 6b에 개시된 바와 같이, 상기 충전 절연막은 상기 캡핑 절연막(145) 및 상기 캡핑 라인 패턴들(145c)이 노출될 때까지 평탄화될 수 있다. 이와는 달리, 상기 충전 절연막은 상기 캡핑 절연막(145) 및 상기 캡핑 라인 패턴들(145c) 상의 상기 셀 절연 라이너(150)가 노출될 때까지 평탄화되어, 상기 캡핑 절연막(145) 및 상기 캡핑 라인 패턴들(145c)의 상부면들 상의 상기 셀 절연 라이너(150)가 잔존될 수도 있다.
도 7a 및 도 7b를 참조하면, 상기 셀 영역(50) 내에 절연 펜스들(155, insulating fences) 및 최외곽 절연 펜스(155e)를 형성할 수 있다. 상기 절연 펜스들(155) 및 상기 최외곽 절연 펜스(155e)는 상기 각 충전 절연 패턴(153)을 복수의 충전 절연 필라들(153a, 153e)로 분리시킨다. 상기 충전 절연 필라들(153a, 153e)은 서로 완전히 분리된다. 상기 절연 펜스들(155) 및 최외곽 절연 펜스(155e)은 상기 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 절연 펜스들(155)은 상기 셀 게이트 전극들(GE)과 각각 중첩될 수 있다.
구체적으로, 상기 셀 영역(50) 내에 위치한 개구부들을 갖는 마스크 패턴(미도시)을 기판(100) 상에 형성할 수 있다. 상기 개구부들은 상기 제1 방향(D1)으로 나란히 연장되어 상기 충전 절연 패턴들(153)을 가로지를 수 있다. 상기 개구부들은 그 아래의 상기 충전 절연 패턴들(153)의 일부분들을 노출시킨다. 상기 마스크 패턴(미도시)은 상기 주변 영역(60) 및 상기 셀 영역(50)의 상기 가장자리 영역 내 상기 캡핑 절연막(145)을 덮는다. 상기 마스크 패턴(미도시)을 식각 마스크로 사용하여 상기 충전 절연 패턴들(153)을 상기 셀 라인 패턴들(127c, 127e) 사이의 상기 셀 절연 라이너(150)가 노출될 때까지 식각한다. 이로써, 상기 각 충전 절연 패턴(153)은 상기 복수의 충전 절연 필라들(153a)로 분할된다. 상기 충전 절연 패턴들(153)을 식각할 때, 도 11c에 개시된 바와 같이, 상기 개구부들 아래의 상기 캡핑 절연막(145), 또는 상기 캡핑 절연막(145)/상기 셀 하드마스크 라인들(125c, 125e)의 윗부분들이 리세스될 수 있다. 도 11c는 상기 셀 라인 패턴(127c)의 길이 방향을 따라 취해진 단면도를 보여준다. 이로써, 상기 개구부 아래에 펜스-그루브가 형성될 수 있다. 상기 펜스-그루브의 바닥면은 상기 셀 하드마스크 라인(125c)의 리세스된 부분으로 정의된 제1 부분 및 상기 셀 라인 패턴들(127c) 사이의 상기 셀 절연 라이너(150)로 정의된 제2 부분을 포함할 수 있다. 상기 펜스-그루브의 바닥면의 제1 부분은 상기 펜스-그루브의 바닥면의 제2 부분 보다 높다.
상기 마스크 패턴(미도시)을 제거하고, 펜스-그루브들을 채우도록 절연 펜스막을 기판(100) 상에 형성할 수 있다. 상기 절연 펜스막을 상기 충전 절연 필라들(153a)이 노출될 때까지 평탄화시키어, 상기 절연 펜스들(155) 및 상기 최외곽 절연 펜스(155e)를 형성할 수 있다. 상기 절연 펜스들(155) 및 상기 최외곽 절연 펜스(155e)는 상기 충전 절연 필라들(153a, 153e)에 대하여 식각 선택성을 갖는 절연 물질(ex, 실리콘 질화물 및/또는 실리콘 산화질화물)로 형성된다.
도 7a에 도시된 바와 같이, 상기 최외곽 절연 펜스(155e)는 상기 충전 절연 패턴들(153)의 끝부분들을 가로지를 수 있다. 즉, 상기 최외곽 절연 펜스(155e)는 상기 셀 라인 마스크 패턴들(147)의 연결부들(147r)이 위치했던 영역 내에 배치될 수 있다. 이로써, 상기 셀 라인 패턴들(127c)의 끝부분들 사이에 위치한 최외곽 충전 절연 필라들(153e)이 서로 완전히 분리될 수 있다. 상기 셀 패터닝 공정에서 식각 면적에 따라 식각율이 다른 식각 레시피를 사용하는 경우에, 상기 연결부(147r) 주변의 캡핑 절연막(145)의 상부면은 상기 캡핑 라인 패턴(145c)의 상부면 보다 낮게 리세스될 수 있다. 이로써, 최외곽 충전 절연 필라들(153e)은 낮은 캡핑 절연막(145)의 상부면을 따라 서로 연결될 수 있다. 하지만, 상기 최외곽 절연 펜스(155e)가 형성됨으로써, 상기 최외곽 충전 절연 필라들(153e)은 서로 완전히 분리될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 충전 절연 필라들(153a, 153e)을 제거하여 홀들(160, 160e)을 형성할 수 있다. 상기 절연 펜스들(155, 155e) 및 캡핑 절연막(145)은 상기 충전 절연 필라들(153a, 153e)에 대하여 식각 선택성을 가짐으로써, 잔존된다. 상기 홀들(160, 160e) 아래의 상기 셀 절연 라이너(150) 및 상기 절연막(110)을 식각하여 상기 제2 소오스/드레인 영역들(SD2)을 노출시킬 수 있다.
상기 최외곽 절연 펜스(155e)에 기인하여, 상기 최외곽 충전 절연 필라들(153e)이 제거되어 형성된 최외곽 홀들(160e)은 서로 완전히 분리될 수 있다.
상기 충전 절연 필라들(153a, 153e)을 제거할 때, 상기 주변 영역(60) 내 상기 평탄화된 층간 절연막(140)은 상기 캡핑 절연막(145)에 의해 보호된다. 이에 따라, 상기 충전 절연 필라들(153a, 153e)을 제거할 때, 상기 주변 영역(60)을 덮는 마스크 공정이 요구되지 않는다. 그 결과, 제조 공정을 단순화시켜 생산성을 향상시킬 수 있다.
도 9a 및 도 9b를 참조하면, 셀 콘택 필라들(165)이 상기 홀들(160) 내에 각각 형성될 수 있으며, 최외곽 콘택 필라들(165e)이 상기 최외곽 홀들(160e) 내에 각각 형성될 수 있다. 상기 셀 콘택 필라들(165)은 상기 제2 소오스/드레인 영역들(SD2)에 각각 연결될 수 있다. 상기 최외곽 콘택 필라들(165e)은 더미 패턴들에 해당한다. 상기 최외곽 필라들(165e)은 상기 최외곽 절연 펜스(155e)에 의해 서로 완전히 절연된다. 일 실시예에서, 상기 각 콘택 필라(165, 165e)는 상기 각 홀(160, 160e) 외부로 연장된 패드부를 포함할 수 있다.
주변 홀(161)이 상기 주변 영역(60) 내 상기 캡핑 절연막(145), 평탄화된 층간 절연막(140), 주변 절연 라이너(137), 및 상기 절연막(110)을 연속적으로 관통하도록 형성될 수 있다. 상기 주변 홀(161)은 상기 콘택 필라들(165, 165e)이 형성되기 전에 형성될 수 있다. 상기 주변 영역(60) 내 상기 캡핑 절연막(145) 상에 주변 배선(167)이 형성될 수 있다. 상기 주변 배선(167)은 상기 주변 홀(161)을 경유하여 상기 주변 소오스/드레인 영역(PSD)에 연결될 수 있다.
일 실시예에서, 상기 주변 배선(167)은 상기 콘택 필라들(165, 165e)과 동시에 형성될 수 있다. 구체적으로, 제2 도전막을 상기 홀들(160, 165) 및 상기 주변 홀(161)을 채우도록 형성한 후에, 상기 제2 도전막을 패터닝하여 상기 콘택 필라들(165, 165e) 및 상기 주변 배선(167)을 형성할 수 있다. 상기 제2 도전막의 패터닝에 의해 상기 콘택 필라들(165, 165e)의 패드부들이 서로 분리될 수 있다. 이와는 다르게, 상기 제2 도전막을 상기 캡핑 절연막(145)이 노출될 때까지 평탄화시키어, 상기 콘택 필라들(165, 165e)을 상기 홀들(160, 160e) 내에 한정적으로 형성하고 상기 주변 홀(161)을 채우는 도전 필라를 형성할 수 있다. 이어서, 추가 도전막을 형성한 후에 패터닝하여, 상기 캐핑 절연막(140) 상의 상기 주변 배선(167)을 형성할 수 있다.
한편, 상기 주변 홀(161)이 형성될 때, 상기 도 11c의 제2 주변 활성부(PA2) 내 주변 소오스/드레인 영역(PSD)을 노출시키는 제2 주변 홀(162)이 형성될 수 있다. 상기 주변 배선(167)이 형성될 때, 상기 제2 주변 홀(162)을 채우는 주변 콘택부(168c) 및 상기 주변 콘택부(168c) 상의 주변 패드부(168L)가 형성될 수 있다. 상기 주변 콘택부(168c) 및 주변 패드부(168L)는 상기 주변 배선(167)과 동일한 도전 물질로 형성될 수 있다.
이 후의 후속 공정들은 도 11a 내지 도 11c를 참조하여 설명한다. 상기 기판(100) 전면 상에 상부 층간 절연막(170)을 형성할 수 있다. 스토리지 플러그들(175)이 상기 상부 층간 절연막(170)을 관통하도록 형성될 수 있다. 상기 스토리지 플러그들(175)은 상기 셀 콘택 필라들(165)에 각각 접속될 수 있다. 도 11a 및 도 11c에 개시된 바와 같이, 배선 플러그(173)가 상기 상부 층간 절연막(170), 캐핑 라인 패턴(145c) 및 셀 하드마스크 라인(125c)을 연속적으로 관통하도록 형성될 수 있다. 상기 배선 플러그(173)는 상기 최외곽 절연 펜스(155e) 및 이에 인접한 절연 펜스(155) 사이에 위치한 상기 셀 도전 라인의 일 단에 접속될 수 있다.
상기 셀 도전 라인들에 각각 대응되는 상기 배선 플러그들(173)이 제공될 수 있다. 이때, 짝수번째 셀 도전 라인들의 일단들에 상기 배선 플러그들(173)이 각각 접속될 수 있으며, 홀수번째 셀 도전 라인들의 타단들에 상기 배선 플러그들(173)이 접속될 수 있다.
일 실시예에 있어서, 상기 배선 플러그(173)는 약간의 오정렬에 의해 상기 셀 라인 패턴(127c) 일 측의 상기 최외곽 콘택 필라(165e)와 접속될 수도 있다. 하지만, 상기 최외곽 콘택 필라(165e)는 상기 최외곽 절연 펜스(155e)에 의해 이웃하는 최외곽 콘택 필라들과 완전히 절연됨으로써, 반도체 소자는 정상적으로 동작될 수 있다.
도 11c에 개시된 바와 같이, 주변 배선 플러그(174)가 상기 주변 영역(60) 내의 상기 제2 주변 활성부(PA2) 상부의 상부 층간 절연막(170)을 관통하도록 형성될 수 있다. 상기 주변 배선 플러그(174)는 상기 주변 패드부(168L)와 접속될 수 있다. 즉, 상기 주변 배선 플러그(174)는 상기 주변 패드부(168L) 및 주변 콘택부(168c)를 통하여 상기 제2 주변 활성부(PA2)내 주변 소오스/드레인 영역(PSD)과 전기적으로 접속될 수 있다.
상기 상부 층간 절연막(170) 상에 상기 배선(180)이 형성될 수 있다. 상기 배선(180)은 상기 각 배선 플러그(173)에 접속된다. 도 11c에 개시된 바와 같이, 상기 배선(180)은 상기 주변 영역(60) 내로 옆으로 연장되어, 상기 주변 배선 플러그(174)에 접속될 수 있다. 이로써, 상기 셀 도전 라인은 상기 배선(180)을 통하여 상기 제2 주변 트랜지스터(PTR2)의 주변 소오스/드레인 영역(PSD)에 전기적으로 접속될 수 있다. 상기 제2 주변 트랜지스터(PTR2)을 통하여 프로그램 전압 등이 상기 셀 도전 라인에 제공될 수 있다.
상기 스토리지 플러그(175) 및 상기 배선 플러그(173)는 동시에 형성될 수 있다. 또한, 상기 스토리지 플러그(175)는 상기 주변 배선 플러그(174)와 동시에 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 배선 플러그(173) 및 상기 배선(180)은 다른 레벨에 형성되어, 상기 스토리지 플러그(175) 및 상기 배선 플러그(173)는 순서에 관계없이 순차적으로 형성될 수도 있다.
정보 저장부들(DSP)이 상기 스토리지 플러그들(175) 상에 각각 연결될 수 있다. 상기 정보 저장부(DSP)는 상기 스토리지 플러그(175) 및 상기 셀 콘택 필라(165)를 통하여 상기 제2 소오스/드레인 영역(SD2)에 접속된다. 상기 정보 저장부(DSP)는 논리 데이터를 저장할 수 있다. 상기 정보 저장부(DSP)는 다양한 형태들 중에 하나로 구현될 수 있다. 이에 대한 자세한 내용은 후술한다.
상술된 반도체 소자의 제조 방법에 따르면, 상기 주변 영역(60) 내의 상기 하드마스크막(125) 및 도전막(112 및 120)에 수행되는 상기 주변 패터닝 공정은 상기 셀 영역(50) 내의 상기 하드마스크막(125) 및 도전막(112, 115, 및 120)에 수행되는 셀 패터닝 공정으로부터 독립적으로 수행된다. 이로 인하여, 상기 셀 패터닝 공정의 식각 공정 조건은 상기 셀 라인 패턴(127c)의 프로파일에 최적화되도록 조절될 수 있으며, 또한, 상기 주변 패터닝 공정의 식각 공정 조건은 상기 주변 게이트 패턴(127p)의 프로파일에 최적화되도록 조절될 수 있다. 그 결과, 최적화된 셀 라인 패턴(127c) 및 최적화된 주변 게이트 패턴(127p)이 구현되어, 우수한 신뢰성의 반도체 소자를 구현할 수 있다.
예컨대, 상기 셀 패터닝 공정 시에, 상기 콘택 플러그(115)가 식각된다. 이때, 상기 콘택 플러그(115)의 높이는 상기 하부 도전막(112)의 두께 보다 클 수 있다. 이로 인하여, 상기 셀 패터닝 공정 시의 도전막의 식각 두께가 상기 주변 패터닝 공정 시의 도전막의 식각 두께 보다 두꺼울 수 있다. 이로 인하여, 만약, 상기 셀 및 주변 패터닝 공정들을 동시에 수행하는 경우에, 상기 주변 게이트 패턴(127c) 주변의 주변 활성부(PA)가 과식각 되어, 상기 주변 트랜지스터의 동작 특성이 열화될 수 있다. 하지만, 상술된 바와 같이, 본 발명에 따르면, 상기 주변 패터닝 공정을 상기 셀 패터닝 공정으로부터 독립적으로 수행함으로써, 상기 셀 라인 패턴(127c) 및 상기 주변 게이트 패턴(127p)을 모두 최적화시킬 수 있다.
본 실시예에서, 상기 주변 패터닝 공정을 수행한 후에 상기 셀 패터닝 공정이 수행되어, 상기 주변 영역(60) 내에 상기 캡핑 절연막(145)이 잔존된다. 상술한 바와 같이, 상기 충전 절연 필라들(153a, 153e)을 제거할 때, 상기 잔존된 캡핑 절연막(145)은 상기 주변 영역(60)의 상기 평탄화된 층간 절연막(140)을 보호한다. 이로 인하여, 상기 충전 절연 필라들(153a, 153e)을 제거할 때, 상기 주변 영역(60)을 보호하는 마스크막이 요구되지 않는다. 그 결과, 제조 공정을 단순화시켜 생산성을 향상시킬 수 있다.
또한, 상기 주변 홀(161)이 상기 주변 영역(60) 내 상기 캡핑 절연막(145) 및 상기 평탄화된 층간 절연막(140)을 관통할 수 있다. 즉, 상기 주변 홀(161)은 상기 평탄화된 층간 절연막(140)을 관통하는 하부 영역 및 상기 캡핑 절연막(145)을 관통하는 상부 영역을 포함할 수 있다. 상기 캡핑 절연막(145)은 상기 평탄화된 층간 절연막(140)에 대하여 식각 선택성을 갖는다. 이로 인하여, 상기 주변 홀(161)의 하부 영역에 보잉 현상(bowing phenomenon)이 발생될지라도, 상기 주변 홀(161)의 상부 영역의 폭은 증가되지 않을 수 있다. 그 결과, 상기 주변 홀(161)의 상단이 증가되어 발생될 수 있는 여러 문제점들(ex, 쇼트 현상등)을 방지할 수 있다.
이에 더하여, 상기 주변 패터닝 공정 시에 상기 셀 영역(50) 내에 상기 평판 패턴이 형성될 수 있으며, 상기 더블 패터닝 기술로 형성된 상기 셀 라인 마스크 패턴들(147)의 상기 연결부들(147r)은 상기 평판 패턴의 상부면 밖에 위치시킬 수 있다. 이로 인하여, 한번의 상기 셀 패터닝 공정에 의하여 서로 완전히 분리된 상기 셀 라인 패턴들(127c)을 형성할 수 있다. 즉, 상기 셀 라인 패턴들(127c)의 끝 부분들을 분리시키는 추가 패터닝 공정이 요구되지 않는다. 그 결과, 상기 제조 공정을 더욱 단순화시켜 생산성을 향상시킬 수 있다.
다음으로, 본 실시예에 따른 반도체 소자를 도 11a 내지 도 11c를 참조하여 설명한다. 이하에서, 설명의 편의를 위하여 상술된 제조 방법과 중복되는 내용은 생략하거나 간략히 설명한다.
도 11a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 11b는 도 11a의 선들 I-I', II-II', 및 III-III'을 따라 취해진 단면도이다. 도 11c는 도 11a의 선 IV-IV'취해진 단면도 및 셀 도전 라인에 전기적으로 접속된 제2 주변 트랜지스터의 단면도의 병합도 이다.
도 11a 내지 도 11c를 참조하면, 기판(100)은 셀 영역(50) 및 주변 영역(60)을 포함할 수 있다. 상기 소자분리 패턴(102)이 상기 기판(100)에 배치되어 상기 셀 영역(50) 내의 셀 활성부들(CA) 및 상기 주변 영역(60) 내의 주변 활성부(PA)를 정의할 수 있다. 상기 셀 활성부들(CA)의 형태 및 배열은 도 1a 및 도 1b를 참조하여 설명한 것과 동일하다.
셀 게이트 전극들(GE)이 그루브들(105) 내에 각각 매몰 될 수 있다. 상기 그루브들(105)은 제1 방향(D1)으로 나란히 연장되어 상기 셀 활성부들(CA) 및 상기 소자분리 패턴(102)을 가로지를 수 있다. 상술된 바와 같이, 한 쌍의 상기 그루브들(105)이 상기 각 셀 활성부(CA)를 가로지를 수 있다. 셀 게이트 절연막(107)이 상기 그루브(105)의 내면 및 상기 셀 게이트 전극(GE) 사이에 배치되고, 셀 게이트-캡핑 패턴(108)이 상기 셀 게이트 전극(GE)의 상부면 상에 배치될 수 있다. 상기 셀 게이트-캡핑 패턴(108)은 상기 셀 활성부(CA)의 상부면과 실질적으로 공면을 이루는 상부면을 가질 수 있다.
제1 소오스/드레인 영역(SD1)이 상기 한 쌍의 그루브들(105) 사이의 상기 각 셀 활성부(CA) 내에 배치되고, 한 쌍의 제2 소오스/드레인 영역들(S/D2)이 상기 각 셀 활성부(CA)의 양 가장자리들 내에 각각 배치될 수 있다.
셀 라인 패턴들(127c)이 셀 영역(50)의 기판(100) 상에 배치된다. 상기 셀 라인 패턴들(127c)은 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 나란히 연장되어 상기 셀 게이트 전극들(GE) 상부를 가로지를 수 있다. 상기 각 셀 라인 패턴(127c)은 차례로 적층된 셀 도전 라인 및 셀 하드마스크 라인(125c)을 포함한다.
상기 셀 도전 라인은 상기 제2 방향(D2)을 따라 배열된 하부 도전 패턴들(112c) 및 상기 하부 도전 패턴들(112c) 사이에 배치된 콘택부들(115a)을 포함한다. 상기 셀 도전 라인의 상기 하부 도전 패턴들(112c) 및 콘택부들(115a)은 상기 제2 방향(D2)을 따라 교대로 그리고 반복적으로 배열될 수 있다. 상기 콘택부(115a)는 상기 제1 소오스/드레인 영역(SD1)에 접속된다. 절연막(110)이 상기 하부 도전 패턴(112c)과 상기 기판(100) 사이에 개재될 수 있다. 상기 콘택부(115a)의 하부면은 상기 하부 도전 패턴(112c)의 하부면 보다 낮을 수 있다. 상기 콘택부(115a)의 상부면은 상기 하부 도전 패턴(112c)의 상부면과 실질적으로 공면을 이룰 수 있다.
상기 셀 도전 라인은, 상기 하부 도전 패턴들(112c) 및 상기 콘택부들(115a) 상에 배치되고 상기 제2 방향(D2)으로 연장된 상부 도전 패턴(120c)을 더 포함한다. 상기 상부 도전 패턴(120c)은 상기 하부 도전 패턴(112c)에 비하여 낮은 비저항을 갖는 도전 물질을 포함할 수 있다. 예컨대, 상기 상부 도전 패턴(120c)은 셀 금속 패턴(119c)을 포함할 수 있다. 이에 더하여, 상기 상부 도전 패턴(120c)은 상기 셀 금속 패턴(119c)과 상기 하부 도전 패턴(112c) 사이 및 상기 셀 금속 패턴(119c)과 상기 콘택부(115a) 사이에 개재된 셀 배리어 패턴(117c)을 더 포함할 수 있다.
최외곽 셀 라인 패턴(127e)이 상기 셀 라인 패턴들(127c) 일 측에 배치될 수 있다. 상기 최외곽 셀 라인 패턴(127e)은 차례로 적층된 최외곽 셀 도전 라인 및 최외곽 셀 하드마스크 라인(125e)을 포함할 수 있다. 상기 최외곽 셀 도전 라인은 차례로 적층된 최외곽 하부 도전 패턴(112e) 및 최외곽 상부 도전 패턴(120e)을 포함할 수 있다. 이에 더하여, 상기 최외곽 도전 라인은 도 2a 및 도 2b를 참조하여 설명한 콘택 플러그들(115)의 일부분들을 더 포함할 수 있다. 일 실시예에서, 상기 최외곽 셀 라인 패턴(127e)의 폭은 상기 셀 라인 패턴(127c)의 폭 보다 클 수 있다.
주변 게이트 패턴(127p)이 상기 주변 활성부(PA)를 가로지른다. 상기 주변 영역(60) 내의 상기 절연막(110)이 상기 주변 게이트 패턴(127p) 및 상기 주변 활성부(PA)의 상부면 사이에 배치될 수 있다. 상기 주변 게이트 패턴(127p)은 차례로 적층된 주변 게이트 전극 및 주변 하드마스크 패턴(125p)를 포함한다. 상기 주변 게이트 전극은 차례로 적층된 하부 게이트(112p) 및 상부 게이트(120p)를 포함할 수 있다. 상기 상부 게이트(120p)는 차례로 적층된 주변 배리어 패턴(117p) 및 주변 금속 패턴(119p)을 포함할 수 있다.
상기 주변 게이트 전극의 상부면(즉, 상기 상부 게이트(120p)의 상부면)은 상기 셀 도전 라인의 상부면(즉, 상기 상부 도전 패턴(120c)의 상부면)과 실질적으로 동일한 레벨 (또는 높이)에 배치될 수 있다.
일 실시예에서, 상기 주변 하드마스크 패턴(125p)의 상부면은 상기 셀 하드마스크 라인(125c)의 상부면과 실질적으로 동일한 레벨(또는 높이)에 배치될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
주변 게이트 스페이서(135p)가 상기 주변 게이트 패턴(127p)의 측벽 상에 배치될 수 있다. 상기 주변 게이트 패턴(127p) 양 측의 상기 주변 활성부(PA) 내에 주변 소오스/드레인 영역들(PSD)이 배치될 수 있다.
도 11c에 개시된 바와 같이, 상기 주변 영역(60) 내 제2 주변 활성부(PA2)에 제2 주변 트랜지스터(PTR2)이 형성될 수 있다. 상기 제2 주변 트랜지스터(PTR2)의 주변 게이트 패턴(127p)의 적층 구조는 상기 주변 활성부(PA) 상의 주변 게이트 패턴(127p)의 적층 구조와 동일 할 수 있다. 상기 제2 주변 트랜지스터(PTR2)의 주변 소오스/드레인 영역들(PSD)은 상기 제2 주변 트랜지스터(PTR2)의 주변 게이트 패턴(127p) 양측의 상기 제2 주변 활성부(PA2) 내에 각각 배치될 수 있다. 주변 게이트 스페이서(135p)는 상기 제2 주변 트랜지스터(PTR2)의 주변 게이트 패턴(127p)의 측벽 상에도 배치될 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 층간 절연막(140)이 상기 주변 영역(60) 내에서 상기 주변 게이트 패턴(127p) 주변의 상기 기판(100) 상에 배치될 수 있다. 상기 층간 절연막(140)은 평탄화된 상부면을 갖는다. 이로써, 상기 층간 절연막(140)은 상기 주변 게이트 패턴(127p)의 상부면을 덮지 않는다. 일 실시예에서, 상기 층간 절연막(140)의 상부면은 상기 주변 게이트 패턴(127p)의 상부면과 실질적으로 공면을 이룰 수 있다. 주변 절연 라이너(137)가 상기 층간 절연막(140) 및 상기 주변 게이트 스페이서(135p) 사이 및 상기 층간 절연막(140) 및 상기 기판(100) 사이에 개재될 수 있다.
캡핑 절연막(145)이 주변 영역(60) 내의 상기 층간 절연막(140) 및 상기 주변 게이트 패턴(127p) 상에 배치될 수 있다. 일 실시예에서, 상기 캡핑 절연막(145)은 상기 층간 절연막(140)의 상부면과 접촉될 수 있다.
상기 최외곽 셀 라인 패턴(127e)은, 상기 제2 방향(D2)으로 나란히 연장되고 서로 대향된 외측벽 및 내측벽을 포함할 수 있다. 상기 최외곽 셀 라인 패턴(127e)의 내측벽은 상기 셀 라인 패턴(127c)에 인접할 수 있다. 스페이서(135a)가 상기 최외곽 셀 라인 패턴(127e)의 상기 외측벽 상에 배치될 수 있다. 상기 스페이서(135a)는 상기 주변 게이트 스페이서(135p)과 동일한 물질로 형성된다. 상기 주변 영역(60) 내 상기 층간 절연막(140)은 상기 셀 영역(50)의 가장자리 영역 내로 옆으로 연장될 수 있다. 상기 주변 절연 라이너(137)도 연장되어 상기 스페이서(135a)와 상기 층간 절연막(140)의 연장된 부분 사이에 배치될 수 있다.
상기 주변 영역(60) 내 상기 캡핑 절연막(145)은 옆으로 연장되어 상기 최외곽 셀 라인 패턴(127e)의 상부면을 덮을 수 있다. 상기 최외곽 셀 라인 패턴(127e)의 상부면을 덮는 상기 캡핑 절연막(145)의 연장된 부분은 상기 최외곽 셀 라인 패턴(127e)의 내측벽에 정렬된 측벽을 가질 수 있다.
캡핑 라인 패턴(145c)이 상기 셀 라인 패턴(127c)의 상부면 상에 배치된다. 상기 캡핑 라인 패턴(145c)은 상기 캡핑 절연막(145)과 동일한 물질로 형성된다. 상기 캡핑 라인 패턴(145c)의 하부면은 상기 셀 라인 패턴(127c)의 상부면과 실질적으로 동일한 폭을 갖는다. 상기 캡핑 라인 패턴(145c)은 상기 셀 라인 패턴(127c)의 측벽에 정렬된 측벽을 갖는다. 일 실시예에서, 상기 캡핑 라인 패턴(145c)의 하부면은 상기 주변 영역(60) 내 상기 캡핑 절연막(145)의 하부면과 실질적으로 동일한 레벨 (또는 높이)에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
셀 절연 라이너(150)가, 상기 제2 방향(D2)으로 나란히 연장된 상기 각 셀 라인 패턴(127c)의 양 측벽들을 덮는다. 이때, 상기 셀 절연 라이너(150)는 상기 셀 라인 패턴(127c)의 끝측벽을 덮지 않는다. 상기 셀 라인 패턴(127c)의 끝측벽은 상기 셀 라인 패턴(127c)의 끝 부분의 측벽이며 상기 제2 방향(D2)과 다른 방향으로 연장된다. 예컨대, 상기 셀 라인 패턴(127c)의 끝측벽은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 스페이서(135a)가 상기 셀 라인 패턴(127c)의 상기 끝측벽 상에도 배치될 수 있다.
절연 펜스들(155)이 상기 셀 라인 패턴들(127c) 및 상기 캡핑 라인 패턴들(145c)을 가로지를 수 있다. 상기 절연 펜스들(155)은 상기 제1 방향(D1)으로 나란히 연장될 수 있으며, 상기 셀 게이트 전극들(GE)과 각각 중첩될 수 있다. 상기 절연 펜스(155)는 상기 셀 라인 패턴(127c) 위에 위치한 제1 부분 및 상기 셀 라인 패턴들(127c) 사이에 배치된 제2 부분을 포함할 수 있다. 상기 절연 펜스(155)의 상기 제1 부분은 상기 캡핑 라인 패턴(145c) 및 셀 하드마스크 라인(125c)에 형성된 리세스 영역을 채울 수 있다. 상기 절연 펜스(155)의 상기 제2 부분의 하단은 상기 셀 라인 패턴들(127c) 사이에 위치한 상기 셀 절연 라이너(150)까지 연장될 수 있다. 따라서, 상기 절연 펜스(155)의 제2 부분의 하부면은 상기 제1 부분의 하부면 보다 낮다. 상기 절연 펜스(155)의 상부면은 상기 캡핑 라인 패턴(145c)의 상부면과 실질적으로 공면을 이룰 수 있다.
최외곽 절연 펜스(155e)가 상기 절연 펜스들(155)의 일 측 및 상기 셀 라인 패턴들(127c)의 끝 부분들 일 측에 배치된다. 상기 최외곽 절연 펜스(155e)는 상기 절연 펜스들(155)와 평행하게 연장된다.
인접한 한 쌍의 셀 라인 패턴들(127c) 및 인접한 한 쌍의 절연 펜스들(155)에 의해 홀(160)이 정의된다. 상기 홀(160)은 상기 제2 소오스/드레인 영역(SD2)을 노출시킨다. 셀 콘택 필라(165)가 상기 홀(160) 내에 배치되고 상기 제2 소오스/드레인 영역(SD2)에 연결된다. 상기 셀 영역(50)의 기판(100) 상에 복수의 상기 셀 콘택 필라들(165)이 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 셀 절연 라이너(150)는 상기 셀 콘택 필라(165)와 상기 셀 라인 패턴(127c) 사이에 개재되어, 상기 셀 콘택 필라(165)는 상기 셀 도전 라인으로부터 절연된다.
최외곽 콘택 필라들(165e)이 상기 최외곽 절연 펜스(155e) 및 이에 인접한 절연 펜스(155) 사이에 배치될 수 있다. 상기 최외곽 콘택 필라들(165e)은 상기 셀 라인 패턴들(127c)의 끝 부분들 사이에 각각 배치된다.
주변 배선(170)이 상기 주변 영역(60) 내 상기 캡핑 절연막(145) 및 층간 절연막(140)을 관통하는 주변 홀(161)을 통하여 상기 주변 소오스/드레인 영역(PSD)에 연결될 수 있다. 상부 층간 절연막(170)이 기판(100) 전면을 덮고, 정보 저장부들(DSP)이 상기 셀 영역(50) 내 상기 상부 층간 절연막(170) 상에 배치될 수 있다. 상기 정보 저장부들(DSP)은 상기 상부 층간 절연막(170)을 관통하는 스토리지 플러그들(175)을 통하여 셀 콘택 필라들(165)에 전기적으로 연결될 수 있다.
도 11c에 개시된 바와 같이, 배선 플러그(173)가 상기 최외곽 절연 펜스(155e) 및 이에 인접한 절연 펜스(155) 사이의 상기 상부 층간 절연막(170), 캡핑 라인 패턴(173), 및 셀 하드마스크 라인(125c)을 연속적으로 관통하여 셀 도전 라인에 연결될 수 있다. 주변 콘택부(168c)가 상기 주변 영역(60) 내 캐핑 절연막(145), 층간 절연막(140), 주변 절연 라이너(137), 및 절연막(110)을 연속적으로 관통하여 상기 제2 주변 트랜지스터(PTR2)의 주변 소오스/드레인 영역(PSD)에 접속될 수 있다. 주변 패드부(168L)이 상기 캐핑 절연막(140) 상에 배치되어 상기 주변 콘택부(168c)와 접속될 수 있다. 일 실시예에서, 상기 주변 패드부(168L)은 상기 주변 콘택부(168c)와 경계면 없이 연결될 수 있다. 이와는 다르게, 상기 주변 패드부(168L) 및 상기 주변 콘택부(168c) 사이에는 경계면이 존재할 수도 있다. 주변 배선 플러그(174)가 상기 주변 영역(60) 내 상기 상부 층간 절연막(170)을 관통하여 상기 주변 패드부(168L)에 접속될 수 있다. 배선(180)이 상기 상부 층간 절연막(170) 상에 배치되어, 상기 셀 도전 라인과 접속된 상기 배선 플러그(173)와 접속될 수 있다. 상기 배선(180)은 상기 주변 영역(60) 내로 옆으로 연장되어, 상기 주변 배선 플러그(174)와 접속될 수 있다. 결과적으로, 상기 셀 라인 패턴(127c)의 상기 셀 도전 라인(120c, 112c, 및 115c)은 상기 배선(180)을 통하여 상기 제2 주변 트랜지스터(PTR2)의 주변 소오스/드레인 영역(PSD)에 전기적으로 접속될 수 있다.
다른 실시예에 따르면, 상기 배선(180)은 도 11c에 개시된 레벨과 다른 레벨에 위치할 수도 있다. 예컨대, 상기 배선(180)은 상기 도 11b의 주변 배선(167) 및 도 11c의 주변 패드부(168L)과 실질적으로 동일한 레벨에 위치할 수도 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
또 다른 실시예에 따르면, 도 11b 및 도 11c에 개시된 캡핑 절연막(145) 상의 주변 배선(167)과 상기 주변 패드부(168L)은 위로 연장될 수 있다. 위로 연장된 상기 주변 배선(167) 및 주변 패드부(168L)의 상부면은 상부 층간 절연막(170)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 위로 연장된 주변 배선(167) 및 주변 패드부(168L)의 상부면들은 도 11b의 스토리지 플러그들(175)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 이 경우에, 상기 주변 배선 플러그(174)는 생략될 수 있으며, 상기 배선(180)은 상기 연장된 주변 패드부(168L)에 접속될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 나타내는 단면도이다.
도 12를 참조하면, 본 변형예에 따르면, 주변 게이트 패턴(127p')에 포함된 주변 하드마스크 패턴(125p')의 상부면이 상기 셀 하드마스크 라인(145c)의 상부면 보다 낮을 수 있다. 이로써, 주변 게이트 스페이서(135p')의 상단도 상기 셀 하드마스크 라인(145c)의 상부면 보다 낮을 수 있다. 또한, 층간 절연막(140)의 평탄화된 상부면도 상기 셀 하드마스크 라인(145c)의 상부면 보다 낮을 수 있다. 그 결과, 상기 주변 영역(60) 내 상기 캡핑 절연막(145)의 하부면은 상기 캡핑 라인 패턴(145c)의 하부면 보다 낮을 수 있다. 이에 더하여, 상기 최외곽 셀 라인 패턴(127e)의 외측벽에 배치된 스페이서(135a')의 상단도 상기 셀 하드마스크 라인(145c)의 상부면 보다 낮을 수 있다.
본 변형예에서도, 상기 셀 라인 패턴(127c)의 상기 셀 도전 라인의 상부면(즉, 상부 도전 패턴(120c)의 상부면)은 상기 주변 게이트 패턴(127p')의 주변 게이트 전극의 상부면(즉, 상부 게이트(120p)의 상부면)과 실질적으로 공면을 이룰 수 있다.
도 3a 및 도 3b를 참조하여 설명한 공정들에서, 상기 주변 하드마스크 패턴(125p)의 폭이 상기 하드마스크 평판 패턴(125a)의 폭 보다 월등히 작을 수 있다. 이로써, 상기 하드마스크 평판 패턴(125a) 및 상기 주변 하드마스크 패턴(125p)을 식각 마스크로 사용하여 상기 도전막(120 및 112)을 식각할 때, 상기 주변 하드마스크 패턴(125p)이 더 리세스될 수 있다. 이로써, 본 변형예에 따른 반도체 소자가 구현될 수 있다.
다음으로, 상기 정보 저장부(DSP)의 예들을 도면들을 참조하여 구체적으로 설명한다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 일 예를 나타내는 단면도이다.
도 13a를 참조하면, 본 예에 따른 정보 저장부(DSP)는 캐패시터로 구현될 수 있다. 즉, 상기 정보 저장부(DSP)는 스토리지 전극(185), 상부 전극(190), 및 상기 스토리지 전극(185) 및 상부 전극(190) 사이에 개재된 캐패시터 유전막(187)을 포함할 수 있다. 상기 스토리지 전극(185)은 상기 스토리지 플러그(175)에 연결될 수 있으며, 속이 빈 실린더 형태(hollow cylinder shape)를 가질 수 있다.
본 예에서는, 상기 셀 라인 패턴(127c)의 셀 도전 라인은 비트 라인에 해당할 수 있다.
도 13b는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 다른 예를 나타내는 단면도이다.
도 13b를 참조하면, 본 예에 따른 정보 저장부(DSP)는 가변 저항체를 포함할 수 있다. 상기 가변 저항체는 프로그램 동작에 의하여 서로 다른 저항값들을 갖는 복수의 상태들로 변환될 수 있다.
일 실시예에 따르면, 상기 가변 저항체는 자화 방향들을 이용하는 자기 터널 접합 패턴(magnetic tunnel junction (MTJ) pattern)일 수 있다. 상기 자기 터널 접합 패턴은 일방향으로 고정된 자화방향을 갖는 기준 자성 패턴, 상기 기준 자성 패턴의 자화방향에 대하여 평행 또는 반평행 하도록 변경 가능한 자유 자성 패턴, 및 상기 기준 및 자유 자성 패턴들 사이에 배치된 터널 배리어막을 포함할 수 있다. 상기 기준 및 자유 자성 패턴들의 자화 방향들은 상기 터널 배리어막과 접하는 상기 자유 자성 패턴의 일 면에 수직하거나 평행할 수 있다.
다른 실시예에 따르면, 상기 가변 저항체는 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 프로그램 동작에 의해 공급되는 열의 온도 및/공급 시간에 따라 비정질 상태 또는 결정 상태로 변환될 수 있다. 비정질 상태의 상기 상변화 물질은 결정 상태의 상기 상변화 물질 보다 높은 비저항을 가질 수 있다. 예컨대, 상기 상변화 물질은 칼코게나이드(chalcogenide) 원소 (ex, Te 및 Se) 중 적어도 하나를 포함하는 화합물 일 수 있다.
또 다른 실시예에 따르면, 상기 가변 저항체는 전이 금속 산화물을 포함할 수 있다. 프로그램 동작에 의하여 상기 전이 금속 산화물 내에 전기적 통로가 생성되거나 상기 전이 금속 산화물 내의 상기 전기적 통로가 소멸될 수 있다. 상기 전기적 통로가 형성된 경우에 상기 전이 금속 산화물은 낮은 저항값을 갖고, 상기 전기적 통로가 소멸된 경우에 상기 전이 금속 산화물은 높은 저항값을 갖는다.
제2 상부 층간 절연막(193)이 상기 가변 저항체를 포함하는 상기 정보 저장부(DSPa)를 덮을 수 있다. 상부 배선(197)이 상기 제2 상부 층간 절연막(193) 상에 배치될 수 있다. 상기 상부 배선(197)은 상기 제2 상부 층간 절연막(193)을 관통하는 상부 플러그(195)를 경유하여 상기 정보 저장부(DSPa)에 전기적으로 연결될 수 있다. 상기 상부 배선(197)은 상기 셀 게이트 전극들(GE)를 가로지를 수 있다. 상기 상부 배선(197)은 비트 라인에 해당할 수 있다. 본 예에서, 상기 셀 라인 패턴(127c)의 셀 도전 라인은 소오스 라인에 해당할 수 있다.
(제2 실시예)
본 실시예에서 상술된 제1 실시예와 동일한 구성들은 동일한 참조부호를 사용하며, 설명의 편의를 위하여 동일한 내용은 생략하거나 간략히 설명한다.
도 14a 내지 도 19a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이고, 도 14b 내지 도 19b는 각각 도 14a 내지 도 19a의 선 V-V'을 따라 취해진 단면도들이다.
도 14a 및 도 14b를 참조하면, 기판(100)은 셀 영역(50), 주변 영역(60), 및 상기 셀 및 주변 영역들(50, 60) 사이의 경계 영역(70)을 포함할 수 있다. 소자분리 패턴(102)이 상기 기판(100)에 형성되어 상기 셀 영역(50) 내의 셀 활성부들(CA) 및 주변 영역(60) 내의 주변 활성부(PA)를 정의한다. 이때, 상기 경계 영역(70) 내의 기판(100)에는 전체적으로 상기 소자분리 패턴(102)이 형성될 수 있다.
도 1a 및 도 1b를 참조하여 설명한 것과 같이, 그루브들(105), 셀 게이트 절연막(107), 셀 게이트 전극들(GE), 셀 게이트-캡핑 패턴들(108), 및 소오스/드레인 영역들(SD1, SD2)이 상기 셀 영역(50) 내에 형성될 수 있다. 이어서, 도 2a 및 도 2b를 참조하여 설명한 것 같이, 절연막(110), 하부 도전막(112), 콘택 플러그들(115), 상부 도전막(120), 및 하드마스크막(125)을 상기 기판(100) 상에 형성할 수 있다.
이어서, 셀 라인 마스크 패턴들(147)이 상기 셀 영역(50) 내 상기 하드마스크막(125) 상에 형성될 수 있다. 상기 셀 라인 마스크 패턴들(147)은 도 4a 및 도 4b를 참조하여 설명한 상기 더블 패터닝 기술을 이용하여 형성할 수 있다. 이로써, 상기 셀 라인 마스크 패턴들(147)은 복수의 쌍들로 구분되고, 하나의 쌍을 이루는 셀 라인 마스크 패턴들(147)의 끝 부분들은 연결부(147r)에 의해 연결된다.
마스크 패턴(148)이 상기 주변 영역(60) 내 상기 하드마스크막(125)을 덮도록 형성될 수 있다. 이때, 상기 경계 영역(70) 내의 상기 하드마스크막(125)은 노출된다. 일 실시예에서, 상기 마스크 패턴(148)은 상기 셀 라인 마스크 패턴들(147)을 형성한 후에 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 셀 라인 마스크 패턴들(147)을 이용하는 셀 패터닝 공정을 상기 셀 영역(50) 내 상기 하드마스크막(125), 상기 도전막(120 및 112) 및 상기 콘택 플러그들(115)에 수행할 수 있다. 이때, 상기 주변 영역(60) 내 상기 하드마스크막(125)은 상기 마스크 패턴(148)에 의해 보호될 수 있다. 이와는 달리, 상기 경계 영역(70) 내 상기 하드마스크막(125) 및 도전막(120 및 112)은 식각될 수 있다.
구체적으로, 상기 셀 라인 마스크 패턴들(147) 및 상기 마스크 패턴(148)을 식각 마스크로 사용하여 상기 하드마스크막(125)을 식각하여 셀 하드마스크 라인들(125c)을 형성할 수 있다. 이때, 상기 주변 영역(60) 내의 상기 하드마스크막(125)은 상기 마스크 패턴(148)에 의해 잔존되는 반면에, 상기 경계 영역(70) 내의 노출된 하드마스크막(125)은 제거된다.
상기 셀 하드마스크 라인들(125c) 및 상기 주변 영역(60)의 하드마스크막(125)을 식각 마스크로 사용하여 상기 상부 도전막(120), 하부 도전막(112), 및 콘택 플러그들(115)을 식각하여, 상기 셀 영역(50) 내에 셀 라인 패턴들(127c)을 형성한다. 이때, 상기 경계 영역(70) 내의 상기 상부 도전막(120) 및 하부 도전막(112)도 식각 되어, 제거될 수 있다. 상기 각 셀 라인 패턴(127c)의 적층 구조는 도 5a 및 도 5b를 참조하여 설명한 것과 동일할 수 있다.
상기 셀 라인 마스크 패턴들(147)의 연결부(147r) 아래에 라인-연결부(127r)가 형성될 수 있으며, 상기 라인-연결부(127r)의 양단들은 하나의 쌍을 이루는 셀 라인 패턴들(127c)의 끝 부분들에 각각 연결될 수 있다.
이어서, 셀 절연 라이너(150)를 상기 기판(100) 전면 상에 콘포말하게 형성할 수 있다. 상기 셀 절연 라이너(150)는 상기 셀 라인 패턴들(127c) 및 상기 라인-연결부들(127r)의 표면을 콘포말하게 덮을 수 있다. 또한, 상기 셀 절연 라이너(150)는 상기 경계 영역(70) 내 상기 절연막(110) 및 상기 주변 영역(60) 내 상기 하드마스크막(125) 상에도 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 이어서, 상기 라인-연결부들(127r)을 제거하여, 상기 셀 라인 패턴들(127c)을 분리시킨다. 이때, 상기 라인-연결부들(127r)의 측벽 상의 상기 셀 절연 라이너(150)도 함께 제거된다. 결과적으로, 상기 라인-연결부들(127r)을 제거에 의해 형성된 상기 셀 라인 패턴(127c)의 끝측벽 상에는 상기 셀 절연 라이너(150)가 배치되지 않는다.
이어서, 상기 기판(100) 전면 상에 상기 셀 라인 패턴들(127c) 사이의 공간들을 채우도록 충전 절연막을 형성할 수 있다. 상기 충전 절연막을 평탄화시키어, 상기 셀 라인 패턴들(127c)의 상부면들 및 상기 주변 영역(60) 내의 상기 하드마스크막(125)의 상부면 상에 위치한 상기 충전 절연막을 제거한다. 이때, 상기 셀 영역(50) 내의 평탄화된 충전 절연막(154)은 상기 셀 라인 패턴들(127c) 사이의 공간들을 채우고 상기 셀 영역(50)의 가장자리 영역의 기판(100) 상에 배치될 수 있다. 상기 경계 영역(70)의 상기 셀 절연 라이너(150) 상에도 상기 평탄화된 충전 절연막(154)이 형성된다. 도 17b에 도시된 바와 같이, 상기 충전 절연막은 상기 셀 라인 패턴들(127c) 및 상기 주변 영역(60)의 하드마스크막(125)의 상부면들 상의 상기 셀 절연 라이너(150)가 노출될 때까지 평탄화될 수 있다. 이와는 달리, 상기 충전 절연막은 상기 셀 라인 패턴들(127c) 및 상기 주변 영역(60)의 하드마스크막(125)의 상부면들이 노출될 때까지 평탄화될 수도 있다.
상기 충전 절연막(154)은 상기 셀 절연 라이너(150)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 셀 절연 라이너(150)가 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있으며, 상기 충전 절연막(154)은 실리콘 산화물로 형성될 수 있다.
도 17a 및 도 17b를 참조하면, 이어서, 상기 기판(100) 전면 상에 캡핑 절연막(145)을 형성할 수 있다. 주변 게이트 마스크 패턴(130p)이 상기 주변 영역(60) 내 상기 캡핑 절연막(145) 상에 형성될 수 있다. 상기 주변 게이트 마스크 패턴(130p)은 상기 주변 활성부(PA) 상부를 가로지를 수 있다. 이때, 상기 셀 영역(50) 내 상기 캡핑 절연막(145)을 덮는 마스크 패턴(131)이 형성될 수 있다. 이와 대조적으로, 상기 경계 영역(70) 내의 상기 캡핑 절연막(145)은 노출될 수 있다. 상기 캡핑 절연막(145)은 상기 충전 절연막(154)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 캡핑 절연막(145)은 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 주변 게이트 마스크 패턴(130p)을 이용하는 주변 패터닝 공정을 상기 주변 영역(60) 내 캡핑 절연막(145), 셀 절연 라이너(150), 하드마스크막(125) 및 도전막(120 및 112)에 수행하여 주변 게이트 패턴(127pa)을 형성한다.
구체적으로, 상기 주변 게이트 마스크 패턴(130p)을 식각 마스크로 사용하여 상기 주변 영역(60) 내 상기 캡핑 절연막(145), 상기 셀 절연 라이너(150p), 및 하드마스크막(125)을 연속적으로 식각하여, 차례로 적층된 주변 하드마스크 패턴(125p) 및 라이너 패턴(150p) 및 캡핑 절연 패턴을 형성할 수 있다. 이때, 상기 마스크 패턴(131)에 의하여 상기 셀 영역(50) 내의 상기 캡핑 절연막(145)은 잔존될 수 있다. 반면에, 상기 경계 영역(70) 내 상기 캡핑 절연막(145)은 제거될 수 있다. 이에 더하여, 상기 경계 영역(70) 내 상기 평탄화된 충전 절연막(154)의 윗부분이 리세스될 수도 있다. 이어서, 상기 주변 게이트 마스크 패턴(130p) 및 상기 마스크 패턴(131)을 제거할 수 있다.
상기 주변 영역(60) 내의 상기 캡핑 절연 패턴, 라이너 패턴(150p) 및 상기 주변 하드마스크 패턴(125p)을 식각 마스크로 사용하여 상기 주변 영역(60) 내의 상기 도전막(120 및 112)을 식각하여 주변 게이트 전극을 형성한다. 상술된 제1 실시예와 같이, 상기 주변 게이트 전극은 차례로 적층된 하부 게이트(112p) 및 상부 게이트(120p)를 포함할 수 있다. 상기 주변 영역(120 및 112)을 식각할 때, 상기 경계 영역(70) 내의 상기 충전 절연막(154)은 더 리세스될 수 있다. 최종적으로, 상기 주변 게이트 전극을 형성한 후에, 상기 경계 영역(70) 내에는 상기 평탄화된 충전 절연막의 일부(154r)가 잔존될 수 있다. 상기 경계 영역(70) 내에서 상기 충전 절연막의 잔존된 부분(154r)을 잔여 절연막(154r)이라 정의한다.
일 실시예에서, 상기 주변 영역(60) 내 상기 도전막(120 및 112)을 식각할 때, 상기 주변 영역(60)의 상기 캡핑 절연 패턴이 식각되어 제거될 수 있다. 이때, 상기 셀 영역(50) 내의 상기 캡핑 절연막(145)도 식각되어 제거될 수 있다. 이로써, 상기 셀 영역(50) 내의 상기 평탄화된 충전 절연막(154)이 노출될 수 있다. 도 18b에 개시된 바와 같이, 상기 주변 영역(60)의 상기 캡핑 절연 패턴 및 상기 셀 영역(50)의 상기 캡핑 절연막(145)이 제거될 때, 상기 라이너 패턴(150p)이 상기 주변 하드마스크 패턴(125p) 상에 잔존될 수 있다. 이로써, 상기 주변 게이트 패턴(127pa)은 차례로 적층된 상기 주변 게이트 전극, 상기 주변 하드마스크 패턴(125p), 및 상기 라이너 패턴(150p)을 포함할 수 있다. 이와는 달리, 상기 캡핑 절연 패턴 및 상기 캡핑 절연막이 제거될 때, 상기 라이너 패턴(150p) 및 상기 셀 라인 패턴들(127c)의 상부면들 상의 셀 절연 라이너(150p)가 제거될 수도 있다.
주변 소오스/드레인 영역들(PSD)이 상기 주변 게이트 패턴(127pa) 양측의 상기 주변 활성부(PA) 내에 각각 형성될 수 있다.
이어서, 상기 기판(100) 전면 상에 주변 절연 라이너(233)를 콘포말하게 형성할 수 있다. 상기 주변 절연 라이너(233)는 상기 주변 영역(60) 내의 프로파일을 따라 콘포말하게 형성될 수 있다. 또한, 상기 주변 절연 라이너(233)는 상기 경계 영역(70) 내의 상기 잔여 절연막(154r) 및 상기 셀 영역(50) 내의 셀 라인 패턴들(127c) 및 평탄화된 충전 절연막(154)을 덮을 수 있다. 상기 주변 절연 라이너(233)는 상기 잔여 절연막(154r)에 대하여 식각 선택성을 갖는 절연 물질로 형성된다. 예컨대, 상기 주변 절연 라이너(233)는 실리콘 질화물 및/또는 실리콘 산화질화물로 형성될 수 있다.
상기 주변 게이트 패턴(127c) 측벽 상에 주변 게이트 스페이서(235)를 형성할 수 있다. 일 실시예에서, 상기 주변 게이트 스페이서(235)는 상기 주변 절연 라이너(233)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 주변 게이트 스페이서(235)는 실리콘 산화물로 형성될 수 있다.
다른 실시예에서, 상기 주변 절연 라이너(233)는 상기 주변 게이트 스페이서(235)를 형성한 후에 형성될 수도 있다.
이어서, 상기 기판(100) 전면 상에 층간 절연막을 형성하고, 상기 층간 절연막을 상기 셀 영역(50) 내의 상기 주변 절연 라이너(233) 및 상기 주변 게이트 패턴(127pa)의 상부면 상의 상기 주변 절연 라이너(233)가 노출될 때까지 평탄화시킬 수 있다. 이로써, 상기 평탄화된 층간 절연막(140)은 상기 주변 영역(60) 내에서 상기 주변 게이트 패턴(127pa) 주변의 상기 기판(100) 상에 형성될 수 있다. 또한, 상기 평탄화된 층간 절연막(140)은 상기 경계 영역(70) 내 상기 주변 절연 라이너(233) 상에도 형성될 수 있다. 상기 평탄화된 층간 절연막(140)은 상기 주변 절연 라이너(233)에 대하여 식각 선택성을 갖는 절연 물질(ex, 실리콘 산화물)로 형성될 수 있다.
이어서, 상기 셀 영역(50) 내의 상기 주변 절연 라이너(233)를 제거하여 상기 셀 영역(50) 내의 상기 평탄화된 충전 절연막(154)을 노출시킬 수 있다. 이때, 상기 주변 게이트 패턴(127pa)의 상부면 상의 상기 주변 절연 라이너(233)도 제거될 수 있다.
다른 실시예에 따르면, 상기 주변 게이트 패턴(127pa)을 형성한 후에, 상기 주변 게이트 패턴(127pa) 상의 캡핑 절연 패턴 및 상기 셀 영역(50) 내의 상기 캡핑 절연막(145)이 잔존될 수도 있다. 이 경우에, 상술된 평탄화된 층간 절연막(140)을 형성한 후에, 상기 셀 영역(50) 내의 상기 주변 절연 라이너(233) 및 상기 캡핑 절연막(145)을 제거하여 상기 셀 영역(50) 내의 상기 평탄화된 충전 절연막(154)을 노출시킬 수 있다. 이때, 상기 주변 게이트 패턴(127pa)의 상부면 상의 상기 주변 절연 라이너(233) 및 캡핑 절연 패턴도 제거될 수 있다.
도 19a 및 도 19b를 참조하면, 상기 절연 펜스들(155)이 상기 셀 라인 패턴들(127c)을 가로지르도록 형성될 수 있다. 상기 절연 펜스들(155)은 상기 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 절연 펜스들(155)에 의하여, 상기 셀 라인 패턴들(127c) 사이에 위치한 상기 평탄화된 충전 절연막(154)을 복수의 충전 절연 필라들로 분할된다. 상기 절연 펜스들(155)은 상기 셀 게이트 전극들(GE)과 각각 중첩될 수 있다. 상기 절연 펜스들(155)은 상술된 제1 실시예와 동일한 방법에 의해 형성될 수 있다. 다만, 본 실시예는 상술된 제1 실시예에서 개시된 상기 셀 게이트 전극(GE)과 중첩되지 않는 최외곽 절연 펜스를 요구하지 않는다.
선택적 식각 공정으로 상기 충전 절연 필라들을 제거하여 홀들(160)을 형성할 수 있다. 이때, 상기 셀 영역(50)의 가장자리 영역 내 평탄화된 충전 절연막(154), 및 상기 경계 영역(70)과 상기 주변 영역(60) 내 평탄화된 층간 절연막(140)은 상기 선택적 식각 공정에 사용되는 마스크막(미도시함)에 의해 보호된다. 상기 홀들(160) 아래의 셀 절연 라이너(150) 및 절연막(110)을 제거하여 상기 제2 소오스/드레인 영역들(SD2)을 노출시키고, 셀 콘택 필라들(165)을 상기 홀들(160) 내에 각각 형성할 수 있다.
이 후의 후속 공정은 도 20a 및 도 20b를 참조하여 설명한다. 제1 상부 층간 절연막(270)을 상기 기판(100) 상에 형성할 수 있다. 제1 배선 플러그(275)가 상기 주변 영역(60) 내에서 상기 제1 상부 층간 절연막(270), 평탄화된 층간 절연막(140), 주변 절연 라이너(233), 및 절연막(110)을 관통하도록 형성할 수 있다. 상기 제1 배선 플러그(275)는 상기 주변 소오스/드레인 영역(PSD)에 연결될 수 있다. 제2 배선 플러그(276)이 상기 셀 영역(50) 내에서 상기 제1 상부 층간 절연막(270) 및 셀 하드마스크 라인(125c)을 관통하도록 형성할 수 있다. 상기 제2 배선 플러그(276)는 상기 셀 라인 패턴(127c)의 끝 부분의 셀 도전 라인에 연결될 수 있다. 주변 배선(285)이 상기 주변 영역(60) 내 상기 제1 상부 층간 절연막(270) 상에 형성되어 상기 제1 배선 플러그(275)에 접속될 수 있으며, 셀 배선(281)이 상기 제1 상부 층간 절연막(270) 상에 형성되어 상기 제2 배선 플러그(276)에 접속될 수 있다.
이어서, 제2 상부 층간 절연막(285)이 상기 기판(100) 전면 상에 형성될 수 있다. 스토리지 플러그들(290)이 상기 셀 영역(50) 내 상기 제2 및 제1 상부 층간 절연막들(285)을 연속적으로 관통하도록 형성될 수 있다. 상기 스토리지 플러그들(290)은 상기 셀 콘택 필라들(165)에 각각 접속될 수 있다. 정보 저장부들(DSP)이 상기 셀 영역(50) 내 상기 제2 상부 층간 절연막들(285)에 형성되어 상기 스토리지 플러그들(290)에 각각 접속될 수 있다. 상기 정보 저장부(DSP)는 도 13a의 정보 저장부(DSP) 또는 도 13b의 정보 저장부(DSPa)로 구현될 수 있다.
상술된 본 실시예의 제조 방법에 따르면, 상기 셀 패터닝 공정을 먼저 수행한 후에, 상기 주변 패터닝 공정을 수행한다. 이로써, 상기 셀 패터닝 공정은 상기 주변 패터닝 공정으로부터 독립적으로 수행될 수 있다. 그 결과, 최적화된 셀 라인 패턴(127c) 및 최적화된 주변 게이트 패턴(127pa)이 구현되어, 우수한 신뢰성의 반도체 소자를 구현할 수 있다.
다음으로 본 실시예에 따른 반도체 소자를 설명한다. 이하에서, 설명의 편의를 위하여 상술된 제조 방법 및 상술된 제1 실시예와 중복되는 내용은 생략하거나 간략히 설명한다.
도 20a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 20b는 도 20a의 선 V-V'을 따라 취해진 단면도이다.
도 20a 및 도 20b를 참조하면, 상기 기판(100)의 상기 셀 영역(50)은 상기 그루브들 내에 매몰된 셀 게이트 전극들(GE) 및 상기 기판(100) 상에 배치된 상기 셀 라인 패턴들(127c)을 포함할 수 있다. 상기 기판(100)의 상기 주변 영역(60)은 상기 주변 활성부(PA) 상부를 가로지르는 상기 주변 게이트 패턴(127pa)을 포함할 수 있다.
상기 셀 절연 라이너(150)가 상기 셀 라인 패턴(127c)의 길이 방향으로 연장된 상기 셀 라인 패턴(127c)의 양 측벽들 상에 배치될 수 있다. 상기 셀 절연 라이너(150)는 상기 경계 영역(70)의 기판(100) 상으로 연장될 수 있다. 상기 주변 절연 라이너(233)이 상기 주변 게이트 패턴(127p)의 측벽 상에 배치될 수 있다. 상기 주변 절연 라이너(233)는 상기 경계 영역(70) 내 상기 셀 절연 라이너(150)의 연장부 상으로 연장될 수 있다. 상기 잔여 절연막(154)이 상기 경계 영역(70) 내에서 상기 셀 절연 라이너(150)의 연장부와 상기 주변 절연 라이너(233)의 연장부 사이에 배치될 수 있다. 상기 셀 및 주변 절연 라이너들(150, 233)의 각각은 상기 잔여 절연막(154r)에 대하여 식각선택성을 갖는다.
상술된 바와 같이, 상기 셀 영역(50) 내의 상기 셀 절연 라이너(150)은 상기 제2 방향(D2)으로 나란히 연장된 상기 셀 라인 패턴(127c)의 양 측벽들을 덮는다. 이와는 달리, 상기 셀 영역(50) 내의 상기 셀 절연 라이너(150)는 상기 제2 방향(D2)과 다른 방향으로 연장된 상기 셀 라인 패턴(127c)의 끝측벽은 덮지 않는다.
상기 셀 라인 패턴(127c)의 상기 셀 도전 라인의 상부면(즉, 상기 상부 도전 패턴(120c)의 상부면)은 상기 주변 게이트 패턴(127p)의 주변 게이트 전극(즉, 상기 상부 게이트(120p)의 상부면)과 실질적으로 동일한 레벨(또는 높이)에 위치할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 21을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 22를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
50: 셀 영역 60: 주변 영역
CA: 셀 활성부 PA: 주변 활성부
PA2: 제2 주변 활성부 105: 그루브
GE: 셀 게이트 전극 S/D1: 제1 소오스/드레인 영역
S/D2: 제2 소오스/드레인 영역 127p: 주변 게이트 패턴
112p: 주변 게이트 전극의 하부 게이트
120p: 주변 게이트 전극의 상부 게이트
125p: 주변 하드마스크 패턴 127c: 셀 라인 패턴
112c: 셀 도전 라인의 하부 도전 패턴
115a: 셀 도전 라인의 콘택부
120c: 셀 도전 라인의 상부 도전 패턴
125c: 셀 하드마스크 라인
155: 절연 펜스 155e: 최외곽 절연 펜스
127e: 최외곽 셀 라인 패턴 135p: 주변 게이트 스페이서
135a: 최외곽 셀 라인 패턴의 일 측벽 상의 스페이서
140: 층간 절연막 145: 캡핑 절연막
145c: 캡핑 라인 패턴 165: 셀 콘택 필라
DSP: 정보 저장부 PTR2: 제2 주변 트랜지스터
150: 셀 절연 라이너 233: 주변 절연 라이너
154: 충전 절연막 154r: 충전 절연막의 잔여물
167: 주변 배선 180: 셀 도전 라인에 접속된 배선
CA: 셀 활성부 PA: 주변 활성부
PA2: 제2 주변 활성부 105: 그루브
GE: 셀 게이트 전극 S/D1: 제1 소오스/드레인 영역
S/D2: 제2 소오스/드레인 영역 127p: 주변 게이트 패턴
112p: 주변 게이트 전극의 하부 게이트
120p: 주변 게이트 전극의 상부 게이트
125p: 주변 하드마스크 패턴 127c: 셀 라인 패턴
112c: 셀 도전 라인의 하부 도전 패턴
115a: 셀 도전 라인의 콘택부
120c: 셀 도전 라인의 상부 도전 패턴
125c: 셀 하드마스크 라인
155: 절연 펜스 155e: 최외곽 절연 펜스
127e: 최외곽 셀 라인 패턴 135p: 주변 게이트 스페이서
135a: 최외곽 셀 라인 패턴의 일 측벽 상의 스페이서
140: 층간 절연막 145: 캡핑 절연막
145c: 캡핑 라인 패턴 165: 셀 콘택 필라
DSP: 정보 저장부 PTR2: 제2 주변 트랜지스터
150: 셀 절연 라이너 233: 주변 절연 라이너
154: 충전 절연막 154r: 충전 절연막의 잔여물
167: 주변 배선 180: 셀 도전 라인에 접속된 배선
Claims (20)
- 셀 영역 및 주변 영역을 포함하는 기판;
상기 셀 영역의 셀 활성부를 가로지르는 그루브 내에 매몰된 셀 게이트 전극;
상기 셀 게이트 전극 상부를 가로지르고, 상기 셀 게이트 전극 일측의 상기 셀 활성부내에 형성된 제1 소오스/드레인 영역에 접속된 셀 라인 패턴;
상기 주변 영역의 주변 활성부 상부를 가로지르는 주변 게이트 패턴;
상기 주변 게이트 패턴 주변의 기판 상에 배치된 평탄화된 층간 절연막; 및
상기 평탄화된 층간 절연막 및 상기 주변 게이트 패턴의 상부면 상에 배치되고, 상기 평탄화된 층간 절연막에 대하여 식각 선택성을 갖는 절연 물질을 포함하는 캡핑 절연막을 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 셀 라인 패턴의 상부면 상에 배치된 캡핑 라인 패턴을 더 포함하되,
상기 캡핑 라인 패턴의 하부면의 폭은 상기 셀 라인 패턴의 상기 상부면의 폭과 실질적으로 동일하고,
상기 캡핑 라인 패턴은 상기 주변 영역의 상기 캡핑 절연막과 동일한 물질로 형성되는 반도체 소자. - 청구항 2에 있어서,
상기 캡핑 라인 패턴의 하부면은, 상기 주변 영역의 상기 캡핑 절연막의 하부면과 실질적으로 동일하거나 높은 레벨에 위치한 반도체 소자. - 청구항 1에 있어서,
상기 주변 게이트 패턴의 측벽과 상기 층간 절연막 사이에 개재된 주변 게이트 스페이서;
상기 셀 라인 패턴 일 측의 기판 상에 배치되고, 서로 대향된 내측벽 및 외측벽을 포함하는 최외곽 셀 라인 패턴; 및
상기 최외곽 셀 라인 패턴의 상기 외측벽 상에 배치되고, 상기 주변 게이트 스페이서와 동일한 물질로 형성된 스페이서를 더 포함하는 반도체 소자. - 청구항 4에 있어서,
상기 평탄화된 층간 절연막은 옆으로 연장되어 상기 스페이서에 인접하고,
상기 캡핑 절연막은 옆으로 연장되어 상기 최외곽 셀 라인 패턴의 상부면을 덮고,
상기 캡핑 절연막의 상기 연장부는 상기 최외곽 셀 라인 패턴의 상기 내측벽에 정렬된 측벽을 갖는 반도체 소자. - 청구항 1에 있어서,
상기 셀 라인 패턴은 차례로 적층된 셀 도전 라인 및 셀 하드마스크 라인을 포함하고,
상기 주변 게이트 패턴은 차례로 적층된 주변 게이트 전극 및 주변 하드마스크 패턴을 포함하고,
상기 셀 도전 라인은 상기 주변 게이트 전극과 동일한 도전 물질을 포함하고,
상기 셀 하드마스크 라인은 상기 주변 하드마스크 패턴과 동일한 절연 물질을 포함하고,
상기 셀 도전 라인의 상부면은 상기 주변 게이트 전극의 상부면과 실질적으로 동일한 레벨에 위치하는 반도체 소자. - 청구항 6에 있어서,
상기 셀 도전 라인은, 상기 셀 라인 패턴의 길이 방향을 따라 배열된 하부 도전 패턴들; 상기 하부 도전 패턴들 사이에 배치되고 상기 제1 소오스/드레인 영역과 접속된 콘택부; 및 상기 하부 도전 패턴들 및 상기 콘택부 상에 배치되고 상기 셀 라인 패턴의 길이 방향으로 연장된 상부 도전 패턴을 포함하고,
상기 주변 게이트 전극은 차례로 적층된 하부 게이트; 및 상부 게이트를 포함하되,
상기 하부 도전 패턴들은 상기 하부 게이트와 동일한 물질로 형성되고,
상기 상부 도전 패턴은 상기 상부 게이트와 동일한 물질로 형성된 반도체 소자. - 청구항 1에 있어서,
상기 셀 라인 패턴의 길이 방향으로 연장된 상기 셀 라인 패턴의 양 측벽들 상에 배치된 셀 절연 라이너를 더 포함하되,
상기 셀 절연 라이너는 상기 셀 라인 패턴의 길이 방향과 다른 방향으로 연장된 상기 셀 라인 패턴의 끝측벽(end-sidewall) 상에는 형성되지 않는 반도체 소자. - 청구항 8에 있어서,
상기 셀 라인 패턴을 나란히 가로지르는 절연 펜스들;
절연 펜스들 사이 및 상기 셀 라인 패턴 일측에 배치되고, 상기 셀 활성부 내에 형성된 제2 소오스/드레인 영역과 접속된 셀 콘택 필라;
상기 셀 콘택 필라에 전기적으로 접속된 정보 저장부;
상기 절연 펜스들 일 측에 배치되고, 상기 절연 펜스들과 평행하게 연장된 최외곽 절연 펜스;
상기 최외곽 절연 펜스와 상기 최외곽 절연 펜스에 인접한 절연 펜스 사이에 위치한 상기 셀 라인 패턴의 끝부분에 전기적으로 접속된 배선 플러그; 및
상기 배선 플러그에 접속된 배선을 더 포함하되,
상기 셀 절연 라이너는 상기 셀 콘택 필라와 셀 라인 패턴 사이에 배치되는 반도체 소자. - 셀 영역, 주변 영역, 및 이들 사이에 배치된 경계 영역을 포함하는 기판;
상기 셀 영역의 기판 상에 배치된 셀 라인 패턴;
상기 셀 라인 패턴의 양 측벽들을 덮고, 상기 경계 영역의 기판 상으로 연장된 셀 절연 라이너;
상기 주변 영역의 주변 활성부 상부를 가로지르는 주변 게이트 패턴;
상기 주변 게이트 패턴의 측벽을 덮고, 상기 경계 영역의 기판 상의 상기 셀 절연 라이너의 연장부 상으로 연장된 주변 절연 라이너; 및
상기 경계 영역 내에서 상기 셀 절연 라이너의 연장부 및 상기 주변 절연 라이너의 연장부 사이에 개재된 잔여 절연막을 포함하되,
상기 셀 절연 라이너 및 상기 주변 절연 라이너의 각각은 상기 잔여 절연막에 대하여 식각 선택성을 갖는 절연물질로 형성된 반도체 소자. - 청구항 10에 있어서,
상기 셀 라인 패턴은 차례로 적층된 셀 도전 라인 및 셀 하드마스크 라인을 포함하고,
상기 주변 게이트 패턴은 차례로 적층된 주변 게이트 전극 및 주변 하드마스크 패턴을 포함하고,
상기 셀 도전 라인은 상기 주변 게이트 전극과 동일한 도전 물질을 포함하고,
상기 셀 하드마스크 라인은 상기 주변 하드마스크 패턴과 동일한 절연 물질을 포함하고,
상기 셀 도전 라인의 상부면은 상기 주변 게이트 전극의 상부면과 실질적으로 동일한 레벨에 위치하는 반도체 소자. - 셀 영역 및 주변 영역을 포함하는 기판을 준비하는 것;
상기 셀 영역내 셀 활성부들 및 상기 주변 영역내 주변 활성부를 정의하는 것;
상기 셀 활성부들을 가로지르는 그루브들 내에 각각 매몰된 셀 게이트 전극들을 형성하는 것;
상기 셀 활성부들 및 상기 주변 활성부 상에 절연막을 형성하는 것;
상기 절연막을 갖는 기판의 전면 상에 도전막을 형성하는 것;
상기 도전막 상에 하드마스크막을 형성하는 것;
상기 셀 영역 내 상기 하드마스크막 및 상기 도전막에 셀 패터닝 공정을 수행하여 셀 라인 패턴들을 형성하는 것; 및
상기 주변 영역 내 상기 하드마스크막 및 상기 도전막에 주변 패터닝 공정을 수행하여 주변 게이트 패턴을 형성하는 것을 포함하되,
상기 셀 및 주변 패터닝 공정들 중에 하나를 수행한 후에, 다른 하나를 수행하는 반도체 소자의 제조 방법. - 청구항 12에 있어서,
상기 도전막을 형성하는 것은,
상기 절연막을 포함하는 상기 기판 전면 상에 하부 도전막을 형성하는 것;
상기 셀 영역 내 상기 하부 도전막 및 상기 절연막을 연속적으로 관통하고, 상기 셀 게이트 전극 일측의 상기 셀 활성부 내에 형성된 제1 소오스/드레인 영역에 접속되는 콘택 플러그를 형성하는 것; 및
상기 콘택 플러그 및 상기 하부 도전막 상에 상부 도전막을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 청구항 12에 있어서,
상기 주변 패터닝 공정을 수행한 후에, 상기 셀 패터닝 공정을 수행하는 반도체 소자의 제조 방법. - 청구항 14에 있어서,
상기 셀 패터닝 공정을 수행하기 전에,
상기 주변 게이트 패턴을 갖는 기판 전면 상에 층간 절연막을 형성하는 것; 및
상기 층간 절연막을 평탄화시키어, 상기 셀 영역의 하드마스크막 상의 상기 층간 절연막을 제거하고 상기 주변 영역 내에 상기 평탄화된 층간 절연막을 잔존시키는 것을 더 포함하는 반도체 소자의 제조 방법. - 청구항 15에 있어서,
상기 셀 패터닝 공정을 수행하기 전에,
상기 평탄화된 층간 절연막을 갖는 기판 전면 상에 캡핑 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 청구항 16에 있어서,
상기 셀 패터닝 공정을 수행하는 것은,
상기 셀 영역 내 상기 캡핑 절연막, 상기 하드마스크막, 및 상기 도전막을 연속적으로 패터닝하여 상기 셀 라인 패턴들 및 상기 셀 라인 패턴들의 상부면들 상에 각각 배치된 캡핑 라인 패턴들을 형성하는 것을 포함하고,
상기 셀 패터닝 공정을 수행한 후에, 상기 주변 영역 내의 상기 캡핑 절연막은 잔존되는 반도체 소자의 제조 방법. - 청구항 12에 있어서,
상기 셀 패터닝 공정을 수행한 후에, 상기 주변 패터닝 공정을 수행하는 반도체 소자의 제조 방법. - 청구항 18에 있어서,
상기 주변 패터닝 공정을 수행하기 전에,
상기 기판 전면 상에 셀 절연 라이너를 콘포말하게 형성하는 것;
상기 셀 절연 라이너 상에 상기 셀 라인 패턴들 사이의 공간들을 채우는 충전 절연막을 기판 전면 상에 형성하는 것; 및
상기 충전 절연막을 평탄화시키어, 상기 주변 영역 내의 상기 충전 절연막을 제거하고 상기 공간들을 채우는 상기 평탄화된 충전 절연막을 잔존시키는 것을 더 포함하는 반도체 소자의 제조 방법. - 제1 영역 및 제2 영역을 포함하는 기판의 전면 상에 도전막 및 하드마스크막을 형성하는 것;
상기 제1 영역 내 상기 하드마스크막 및 상기 도전막을 패터닝하여 제1 패턴을 형성하는 것;
상기 제1 패턴을 덮는 제1 절연막을 기판 전면 상에 형성하는 것;
상기 제1 절연막을 평탄화시키어, 상기 제1 패턴 주변에 평탄화된 제1 절연막을 잔존시키고 상기 제2 영역의 상기 하드마스크막 상의 상기 제1 절연막을 제거하는 것; 및
상기 제1 절연막을 평탄화한 후에, 상기 제2 영역의 상기 하드마스크막 및 도전막을 패터닝하여 제2 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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