KR20120058223A - 3차원 반도체 기억 소자 - Google Patents

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Abstract

3차원 반도체 기억 소자를 제공한다. 이 소자에 따르면, 기판 상에 배치되고 나란히 연장된 한 쌍의 적층-구조체들 사이에 트렌치가 정의된다. 트렌치는 제1 영역 및 제1 영역 보다 큰 폭을 갖는 제2 영역을 포함한다. 한 쌍의 절연 스페이서들이 트렌치의 양 내측벽들 상에 각각 배치된다. 제1 영역 내 한 쌍의 절연 스페이서들은 서로 접촉되고, 제2 영역 내 한 쌍의 절연 스페이서들은 서로 이격되어 홀이 정의된다. 스트래핑 콘택 플러그가 홀 내에 배치되어 공통 소오스 영역과 전기적으로 접속된다.

Description

3차원 반도체 기억 소자{THERR DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히, 3차원 반도체 기억 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다. 특히, 논리 데이터를 저장하는 반도체 기억 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 기억 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 기억 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초 고가의 장비들이 요구되어 반도체 기억 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다.
이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 기억 소자가 제안된 바 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들이 발생되어 신뢰성이 저하되는 것 등의 문제점들이 야기될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 이 소자는 기판 상에 일 방향으로 나란히 연장된 한 쌍의 적층-구조체들, 상기 각 적층-구조체는 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하고, 상기 한 쌍의 적층-구조체들 사이에 제1 영역 및 제2 영역을 포함하는 트렌치가 정의되고, 상기 제2 영역은 상기 제1 영역 보다 큰 폭을 갖는 것; 상기 각 적층-구조체를 관통하는 복수의 수직형 활성 패턴들; 상기 수직형 활성 패턴의 측벽과 상기 게이트 패턴 사이에 개재된 다층 유전막; 상기 트렌치 아래의 기판 내에 형성된 공통 소오스 영역; 상기 트렌치의 양 내측벽들 상에 각각 배치된 한 쌍의 절연 스페이서들, 상기 제1 영역 내에서 상기 한 쌍의 절연 스페이서들은 서로 접촉되고, 상기 제2 영역 내에서 상기 한 쌍의 절연 스페이서들은 서로 이격되어 홀이 정의되는 것; 및 상기 홀 내에 배치되고 상기 공통 소오스 영역과 전기적으로 접속된 스트래핑 콘택 플러그를 포함한다.
일 실시예에 따르면, 상기 각 적층 구조체는 상기 트렌치의 상기 제1 영역 옆에 위치한 제1 부분 및 상기 트렌치의 상기 제2 영역 옆에 위치한 제2 부분을 포함할 수 있다. 상기 각 적층 구조체의 상기 제2 부분은 상기 제1 부분 보다 작은 폭을 가질 수 있다.
일 실시예에 따르면, 상기 트렌치의 일 내측벽에 포함된 상기 제2 부분의 일 측벽은 상기 트렌치의 상기 일 내측벽에 포함된 상기 제1 부분의 일 측벽을 기준으로 옆으로 오목한 형태일 수 있다.
일 실시예에 따르면, 상기 소자는 상기 공통 소오스 영역의 표면 상에 형성된 금속-반도체 화합물 패턴을 더 포함할 수 있다. 상기 스트래핑 콘택 플러그는 상기 금속-반도체 화합물 패턴에 접촉될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 트렌치의 양 내측벽들 상에 각각 배치된 한 쌍의 보호 스페이서들을 더 포함할 수 있다. 상기 금속-반도체 화합물 패턴은 상기 한 쌍의 보호 스페이서들 사이의 공통 소오스 영역의 표면 상에 형성될 수 있으며, 상기 각 보호 스페이서는 상기 각 절연 스페이서 및 상기 트렌치의 각 내측벽 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 한 쌍의 적층-구조체들은 한 쌍의 제1 적층-구조체들에 해당할 수 있으며, 상기 트렌치는 제1 트렌치에 해당할 수 있다. 상기 한 쌍의 절연 스페이서들은 한 쌍의 제1 절연 스페이서들에 해당할 수 있다. 이 경우에, 상기 소자는 상기 기판 내에 형성된 웰 영역, 상기 한 쌍의 제1 적층-구조체들은 상기 웰 영역 상에 배치되는 것; 상기 한 쌍의 제1 적층-구조체들과 평행하고 상기 웰 영역 상에 배치된 한 쌍의 제2 적층-구조체들; 상기 한 쌍의 제2 적층-구조체들 사이에 정의된 제2 트렌치 아래의 웰 영역 내에 형성되고, 상기 웰 영역 보다 높은 도펀트 농도를 갖는 웰 픽업 영역; 상기 제2 트렌치의 양 내측벽들 상에 각각 배치된 한 쌍의 제2 절연 스페이서들, 상기 한 쌍의 제2 절연 스페이서들은 서로 이격되어 상기 일 방향으로 연장된 그루브를 정의하는 것; 및 상기 그루브 내에 배치되고 상기 웰 픽업 영역과 전기적으로 접속된 웰 도전 라인을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 트렌치는 실질적으로 균일한 폭을 가질 수 있으며, 상기 제2 트렌치의 폭은 상기 제1 트렌치의 제1 영역의 폭 보다 클 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 스트래핑 콘택 플러그가 상기 공통 소오스 영역에 전기적으로 접속된다. 이로써, 상기 공통 소오스 영역의 저항을 낮추어 3차원 반도체 기억 소자의 신뢰성을 향상시킬 수 있다.
또한, 상기 스트래핑 콘택 플러그는 상기 트렌치의 제2 영역 내 한 쌍의 절연 스페이서들에 의해 정의된 홀 내에 배치된다. 이로써, 상시 스트래핑 콘택 플러그는 상기 절연 스페이서들에 의해 자기정렬적으로 배치될 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자가 구현될 수 있다.
도 1a는 본 발명의 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 1b는 도 1a의 I-I'및 II-II'을 따라 취해진 단면도.
도 1c는 도 1a의 III-III'을 따라 취해진 단면도.
도 1d는 도 1a의 3차원 반도체 기억 소자에 비트 라인들 및 스트래핑 라인을 추가한 평면도.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 변형예를 설명하기 위하여 도 1a의 I-I'및 II-II'을 따라 취해진 단면도.
도 3a 내지 도 10a는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I'및 II-II'을 따라 취해진 단면도들.
도 3b 내지 도 10b는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 III-III'을 따라 취해진 단면도들.
도 11a 내지 도 11c는 도 2에 개시된 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I'및 II-II'을 따라 취해진 단면도들.
도 12는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 13은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 1b는 도 1a의 I-I'및 II-II'을 따라 취해진 단면도이며, 도 1c는 도 1a의 III-III'을 따라 취해진 단면도이다. 도 1d는 도 1a의 3차원 반도체 기억 소자에 비트 라인들 및 스트래핑 라인을 추가한 평면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 기판(300) 내에 제1 도전형의 도펀트로 도핑된 웰 영역(301)이 배치될 수 있다. 상기 웰 영역(301) 상에 복수의 적층-구조체들(370a, 370b, stack-structure)이 배치될 수 있다. 도 1a에 개시된 바와 같이, 상기 복수의 적층-구조체들(370a, 370b)은 제1 방향으로 나란히 연장될 수 있다. 상기 복수의 적층-구조체들(370a, 370b)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다. 상기 제1 및 제2 방향들은 상기 기판(300)의 상부면에 평행할 수 있다. 상기 제1 방향은 도 1a의 x축 방향에 해당할 수 있으며, 상기 제2 방향은 도 1a의 y축 방향에 해당할 수 있다.
도 1b 및 도 1c에 개시된 바와 같이, 상기 각 적층-구조체(370a, 370b, each of the stack-structures)은 교대로 그리고 반복적으로 적층된 게이트 패턴들(GSG, CG, SSG) 및 절연 패턴들(310a)을 포함할 수 있다. 상기 각 적층-구조체(370a, 370b) 내 게이트 패턴들(GSG, CG, SSG)은 적어도 한 층의 접지 선택 게이트 패턴(GSG), 상기 접지 선택 게이트 패턴(GSG) 상에 적층된 복수의 셀 게이트 패턴들(CG) 및 최상부의 셀 게이트 패턴 상에 적층된 적어도 한 층의 스트링 선택 게이트 패턴(SSG)을 포함할 수 있다. 일 실시예에 따르면, 상기 각 적층-구조체(370a, 370b)는 최하부의 셀 게이트 패턴 아래에 적층된 복수의 접지 선택 게이트 패턴들(GSG) 및/또는 최상부의 셀 게이트 패턴 상에 적층된 복수의 스트링 선택 게이트 패턴들(SSG)을 포함할 수 있다. 상기 각 적층-구조체(370a, 370b) 내 절연 패턴들(310a)의 두께들은 소자가 요구하는 특성을 충족시키기 위하여 다양한 형태로 구현될 수 있다.
상기 절연 패턴들(310a)은 산화물을 포함할 수 있다. 상기 게이트 패턴들(GSG, CG, SSG)은 도전 물질을 포함할 수 있다. 예컨대, 상기 게이트 패턴들(GSG, CG, SSG)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
복수의 수직형 활성 패턴들(330)이 상기 각 적층-구조체(370a, 370b)를 관통할 수 있다. 상기 수직형 활성 패턴들(330)은 상기 웰 영역(301)과 접촉할 수 있다. 상기 수직형 활성 패턴(330)은 파이프 형태(pipe shape) 또는 마카로니 형태(macaroni shape)를 갖는 수직형 반도체 패턴(320)을 포함할 수 있다. 상기 수직형 반도체 패턴(320)의 내부는 충전 유전 패턴(325)에 의해 채워질 수 있다. 상기 수직형 활성 패턴(330)은 상기 충전 유전 패턴(325) 및 수직형 반도체 패턴(320) 상에 배치된 캐핑 반도체 패턴(327)을 더 포함할 수 있다. 상기 수직형 및 캐핑 반도체 패턴들(320, 327)은 상기 기판(300)과 동일한 반도체 원소를 포함할 수 있다. 예컨대, 상기 기판(300)이 실리콘 기판인 경우에, 상기 수직형 및 캐핑 반도체 패턴들(320, 327)은 실리콘을 포함할 수 있다. 상기 수직형 및 캐핑 반도체 패턴들(320, 327)은 결정 상태일 수 있다. 상기 수직형 반도체 패턴(320)은 상기 웰 영역(301)은 상기 제1 도전형의 도펀트로 도핑되거나, 언도프트(undoped) 상태일 수 있다. 상기 캐핑 반도체 패턴(327)의 적어도 일부분 내에 드레인 영역이 배치될 수 있다. 상기 드레인 영역은 상기 제1 도전형의 도펀트와 다른 제2 도전형의 도펀트로 도핑될 수 있다. 상기 드레인 영역의 하부면은 최상위의 상기 스트링 선택 게이트 패턴(SSG)의 상부면의 레벨과 근접한 레벨에 위치할 수 있다.
다층 유전막(360)이 상기 각 수직형 활성 패턴(330)의 측벽 및 상기 각 게이트 패턴(GSG, CG, SSG) 사이에 개재될 수 있다. 상기 다층 유전막(360)은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 상기 터널 유전막은 상기 수직형 활성 패턴(330)의 측벽에 인접하고, 상기 블로킹 유전막은 상기 각 게이트 패턴(GSG, CG, SSG)에 인접하다. 상기 전하저장막은 상기 터널 유전막 및 블로킹 유전막 사이에 개재될 수 있다. 상기 터널 유전막은 산화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 블로킹 유전막은 상기 터널 유전막에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄 산화막 및/또는 알루미늄 산화막 등과 같은 금속 산화막 등)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막은 상기 고유전막에 비하여 높은 에너지 밴드 갭을 갖는 장벽 유전막을 더 포함할 수 있다. 상기 장벽 유전막은 상기 고유전막 및 상기 전하저장막 사이에 개재될 수 있다. 상기 전하저장막은 전하를 저장할 수 있는 트랩들을 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 전하저장막은 산화물 및/또는 금속 산화물 등을 포함할 수 있다. 상기 셀 게이트 패턴(CG) 및 수직형 활성 패턴(330) 사이의 다층 유전막(360)은 논리 데이터를 저장하는 데이터 저장 요소로 사용될 수 있다. 상기 각 선택 게이트 패턴들(GSG, SSG) 및 수직형 활성 패턴(330) 사이의 다층 유전막(360)은 선택 트랜지스터들의 게이트 유전막으로 사용될 수 있다. 상기 다층 유전막(360)의 적어도 일부는 수평적으로 연장되어 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다. 도 1c에 개시된 바와 같이, 일 실시예에 따르면, 상기 다층 유전막(360)의 전체(즉, 터널 유전막, 전하저장막 및 블로킹 유전막)가 수평적으로 연장되어, 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다.
상기 각 수직형 활성 패턴(360)은 하나의 수직형 셀 스트링을 구현할 수 있다. 상기 수직형 셀 스트링은 적층되고 서로 직렬로 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 또한, 상기 수직형 셀 스트링은 적층된 셀 트랜지스터들 아래에 배치된 적어도 하나의 접지 선택 트랜지스터 및 상기 적층된 셀 트랜지스터들 상에 적층된 적어도 하나의 스트링 선택 트랜지스터를 더 포함할 수 있다. 상기 셀 트랜지스터는 상기 각 수직형 활성 패턴(330) 및 상기 각 셀 게이트 패턴(CG)의 교차지점에 정의될 수 있으며, 상기 접지 선택 트랜지스터는 상기 각 수직형 활성 패턴(330) 및 상기 접지 선택 게이트 패턴(GSG)의 교차지점에 정의될 수 있다. 상기 스트링 선택 트랜지스터는 상기 각 수직형 활성 패턴(330) 및 상기 스트링 선택 게이트 패턴(SSG)의 교차지점에 정의될 수 있다. 상기 접지 선택, 셀 및 스트링 선택 트랜지스터들은 상기 수직형 활성 패턴(330)의 측벽에 정의된 수직형 채널 영역들을 각각 포함할 수 있다. 최하부의 접지 선택 게이트 패턴(GSG)을 포함하는 접지 선택 트랜지스터는 상기 최하부의 접지 선택 게이트 패턴(GSG) 아래의 기판(300)에 정의된 수평형 채널 영역을 더 포함할 수 있다.
버퍼 유전 패턴(303a)이 상기 각 적층-구조체(370a, 370b) 및 상기 기판(300) 사이에 배치될 수 있다. 상기 수직형 활성 패턴(330)은 아래로 연장되어 상기 버퍼 유전 패턴(303a)을 관통할 수 있다. 이로써, 상기 수직형 활성 패턴(330)은 상기 웰 영역(301)과 접촉될 수 있다. 상기 버퍼 유전 패턴(303a)은 산화물을 포함할 수 있다. 캐핑 유전 패턴(335)이 상기 각 적층-구조체(370a, 370b) 상에 배치될 수 있다. 상기 캐핑 유전 패턴(335)은 상기 각 적층-구조체(370a, 370b)을 관통하는 수직형 활성 패턴(330) 상에 배치될 수 있다. 상기 캐핑 유전 패턴(335)의 양 측벽은 그 아래의 적층-구조체(370a 또는 370b)의 양 측벽에 각각 정렬될 수 있다. 상기 캐핑 유전 패턴(335)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
계속해서, 도 1a, 도 1b 및 도 1c를 참조하면, 상기 복수의 적층-구조체들(370a, 370b)은 제1 적층-구조체들(370a) 및 제2 적층-구조체들(370b)을 포함할 수 있다. 서로 인접한 한 쌍의 제1 적층-구조체들(370a) 사이에 상기 제1 방향으로 연장된 제1 트렌치(345a)가 정의될 수 있다. 상기 제1 적층-구조체들(370a)은 상기 제2 방향으로 동일한 피치(pitch)로 배열될 수 있다. 상기 제1 트렌치(345a)의 아래의 기판(100) 내에 공통 소오스 영역(350)이 배치될 수 있다. 좀더 구체적으로, 상기 공통 소오스 영역(350)은 상기 트렌치(345a) 아래의 상기 웰 영역(301) 내에 형성될 수 있다. 상기 공통 소오스 영역(350)은 상기 제2 도전형의 도펀트로 도핑된다. 즉, 상기 공통 소오스 영역(350)은 상기 웰 영역(301)과 다른 타입의 도펀트로 도핑된다. 상기 공통 소오스 영역(350)의 하부면은 상기 웰 영역(301)의 하부면 보다 높은 레벨에 위치할 수 있다. 상기 제1 트렌치(345a)에 기인하여, 상기 공통 소오스 영역(350)도 상기 제1 방향으로 연장된다.
상기 제1 트렌치(345a)는 제1 영역 및 제2 영역을 포함한다. 상기 제1 영역 및 제2 영역은 상기 제1 방향을 따라 배열될 수 있다. 상기 제1 트렌치(345a)의 상기 제2 영역은 상기 제2 방향으로 상기 제1 영역 보다 큰 폭을 갖는 것이 바람직하다. 좀더 구체적으로, 상기 제1 트렌치(345a)의 제1 영역은 상기 제2 방향으로 제1 폭(D1)을 가질 수 있으며, 상기 제1 트렌치(345a)의 제2 영역은 상기 제2 방향으로 제2 폭(D2)을 가질 수 있다. 이때, 상기 제2 영역의 제2 폭(D2)은 상기 제1 영역의 제1 폭(D1) 보다 클 수 있다. 상기 제1 영역의 상기 제1 폭(D1)은 실질적으로 균일할 수 있다. 상기 제2 영역의 상기 제2 폭(D2)은 상기 제1 방향의 위치에 따라 변화될 수 있다. 상기 제1 트렌치(345a)의 형태에 기인하여, 상기 공통 소오스 영역(350)은 비랜딩부(non-landing portion) 및 랜딩부(landing portion)를 포함할 수 있다. 상기 랜딩부의 상기 제2 방향의 폭은 상기 비랜딩부의 상기 제2 방향의 폭 보다 크다. 상기 공통 소오스 영역(350)의 비랜딩부는 상기 제1 트렌치(345a)의 상기 제1 영역 아래에 배치되며, 상기 공통 소오스 영역(350)의 랜딩부는 상기 제1 트렌치(345a)의 상기 제2 영역 아래에 배치된다.
상기 제1 트렌치(345a)의 양 내측벽 상에 한 쌍의 제1 절연 스페이서들(378a)이 배치될 수 있다. 상기 제1 트렌치(345a)의 상기 양 내측벽들은 실질적으로 상기 제1 방향으로 연장될 수 있다. 상기 제1 트렌치(345a)의 제1 영역 내의 상기 한 쌍의 제1 절연 스페이서들(378a)은 서로 접촉될 수 있다. 이와 다르게, 상대적으로 넓은 폭을 갖는 상기 제1 트렌치(345a)의 제2 영역 내의 상기 한 쌍의 제1 절연 스페이서들(378a)은 상기 제2 방향으로 서로 이격될 수 있다. 이에 따라, 상기 제1 트렌치(345a)의 상기 제2 영역 내에 상기 한 쌍의 제1 절연 스페이서들(378a)로 둘러싸인 홀(380a)이 정의된다. 상기 제1 절연 스페이서(378a)는 실질적으로 균일한 폭을 가질 수 있다. 이때, 상기 제1 트렌치(345a)의 상기 제2 영역의 제2 폭(D2)이 상기 제1 영역의 제1 폭(D1) 보다 크기 때문에, 상기 제2 영역 내에 상기 홀(380a)이 정의될 수 있다. 상기 제1 절연 스페이서(378a)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 제1 트렌치(345a)를 정의하는 한 쌍의 제1 적층-구조체들(370a)의 각각은 상기 제1 영역 옆에 위치한 제1 부분 및 상기 제2 영역 옆에 위치한 제2 부분을 포함할 수 있다. 이때, 상기 제2 부분의 상기 제2 방향의 폭(Wb)은 상기 제1 부분의 상기 제2 방향의 폭(Wa) 보다 작을 수 있다. 예컨대, 상기 제1 적층-구조체(370a)의 상기 제2 부분의 폭(Wb)이 상기 제1 부분의 폭(Wa) 보다 작은 것으로 인하여, 상기 제1 트렌치(345a)의 상기 제2 영역의 제2 폭(D2)이 상기 제1 영역의 제1 폭(D1) 보다 클 수 있다. 상기 제1 트렌치(345a)의 일 내측벽은 상기 제1 적층-구조체(370a)의 상기 제1 부분의 일 측벽 및 상기 제2 부분의 일 측벽으로 이루어질 수 있다. 이때, 상기 제2 부분의 상기 일 측벽은 상기 제1 부분의 상기 일 측벽을 기준으로 옆으로 오목한 형태일 수 있다.
스트래핑 콘택 플러그(385a)가 상기 홀(380a) 내에 배치된다. 상기 스트래핑 콘택 플러그(385a)는 상기 공통 소오스 영역(350)과 전기적으로 접속된다. 상기 제1 적층-구조체들(370a)은 복수의 상기 제1 트렌치들(345a)을 정의할 수 있다. 복수의 상기 스트래핑 콘택 플러그들(385a)이 상기 제1 트렌치들(345a)의 제2 영역들 내에 정의된 복수의 상기 홀들(380a) 내에 배치되어, 복수의 상기 공통 소오스 영역들(350)에 각각 전기적으로 접속될 수 있다. 도 1a에 개시된 바와 같이, 상기 제1 적층-구조체들(370a) 및 상기 스트래핑 콘택 플러그들(385a)은 상기 제2 방향으로 교대로 배열될 수 있다. 상기 스트래핑 콘택 플러그(385a)는 도전 물질을 포함한다. 예컨대, 상기 스트래핑 콘택 플러그(385a)는 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
상기 제1 방향으로 연장된 제2 트렌치(345b)가 인접한 한 쌍의 상기 제2 적층-구조체들(370b) 사이에 정의될 수 있다. 상기 제2 트렌치(345b)는 상기 제2 방향으로 제3 폭(D3)을 가질 수 있다. 상기 제2 트렌치(345b)의 상기 제3 폭(D3)은 실질적으로 균일할 수 있다. 상기 제2 트렌치(345b) 아래의 상기 웰 영역(301) 내에 웰 픽업 영역(302, well pickup region)이 배치될 수 있다. 상기 웰 픽업 영역(302)은 상기 웰 영역(301)과 동일한 타입의 도펀트(즉, 상기 제1 도전형의 도펀트)로 도핑될 수 있다. 상기 웰 픽업 영역(302)은 상기 웰 영역(301) 보다 높은 도펀트 농도를 가질 수 있다.
상기 제2 트렌치(345b)의 양 내측벽들 상에 한 쌍의 제2 절연 스페이서들(378b)이 각각 배치될 수 있다. 상기 제2 트렌치(345b)의 상기 양 내측벽들은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 제2 트렌치(345b)의 상기 제3 폭(D3)은 상기 제1 트렌치(345a)의 제1 영역의 제1 폭(D1) 보다 크다. 상기 한 쌍의 제2 절연 스페이서들(378b)은 상기 제2 방향으로 서로 이격된다. 상기 제2 트렌치(345b)의 균일한 제3 폭(D3)에 기인하여, 상기 한 쌍의 제2 절연 스페이서들(378b) 사이에 상기 제1 방향으로 연장된 그루브(380b, groove)가 정의될 수 있다.
웰 도전 라인(385b)이 상기 그루브(380b) 내에 배치되어, 상기 웰 픽업 영역(302)과 전기적으로 접속된다. 이로써, 상기 웰 도전 라인(385b)은 상기 웰 영역(301)과 전기적으로 접속된다. 소자의 동작 시에, 상기 웰 도전 라인(385b)을 통하여 상기 웰 영역(301)에 웰 전압을 공급할 수 있다. 상기 웰 도전 라인(385b)을 경상기 웰 도전 라인(385b)은 상기 제1 방향으로 연장될 수 있다. 상기 웰 도전 라인(385b)의 상부면은 상기 스트래핑 콘택 플러그(385a)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 웰 도전 라인(385b)은 도전 물질을 포함한다. 예컨대, 상기 웰 도전 라인(385b)은 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 웰 도전 라인(385b)은 상기 스트래핑 콘택 플러그(385a)와 동일한 도전 물질을 포함할 수 있다.
도 1b에 개시된 바와 같이, 제1 금속-반도체 화합물 패턴(375a)이 상기 공통 소오스 영역(350)의 표면 상에 배치될 수 있다. 상기 제1 금속-반도체 화합물 패턴(375a)은 상기 제1 절연 스페이서(378a) 아래에 배치될 수 있다. 상기 스트래핑 콘택 플러그(385a)은 상기 제1 금속-반도체 화합물 패턴(375a)과 접촉될 수 있다. 상기 스트래핑 콘택 플러그(385a)는 상기 제1 금속-반도체 화합물 패턴(375a)을 통하여 상기 공통 소오스 영역(350)과 전기적으로 접속될 수 있다.
평면적 관점에서, 상기 제1 금속-반도체 화합물 패턴(375a)은, 상기 공통 소오스 영역(350)과 같이, 상기 제1 방향으로 연장된 형태를 가질 수 있다. 이로써, 상기 공통 소오스 영역(350)의 저항을 낮출 수 있다. 상기 제1 금속-반도체 화합물 패턴(375a)은 상기 공통 소오스 영역(350)의 상기 비랜딩부 및 상기 랜딩부 상에 각각 배치된 제1 부분 및 제2 부분을 포함할 수 있다. 평면적 관점에서, 상기 제1 금속-반도체 화합물 패턴(375a)의 상기 제2 부분의 폭은 상기 제1 금속-반도체 화합물 패턴(375a)의 상기 제1 부분의 폭 보다 클 수 있다. 상기 스트래핑 콘택 플러그(385a)는 상기 제1 금속-반도체 화합물 패턴(375a)의 상기 제2 부분에 접촉될 수 있다. 상기 제1 금속-반도체 화합물 패턴(375a)은 상기 기판(300)의 반도체 원소와, 금속 원소를 포함하는 화합물을 포함할 수 있다. 예컨대, 상기 제1 금속-반도체 화합물 패턴(375a)은 금속 실리사이드(ex, 코발트 실리사이드, 티타늄 실리사이드 및/또는 니켈 실리사이드 등)을 포함할 수 있다.
도 1c에 개시된 바와 같이, 제2 금속-반도체 화합물 패턴(375b)이 상기 웰 픽업 영역(302)의 표면 상에 배치될 수 있다. 상기 제2 금속-반도체 화합물 패턴(375b)은 상기 제2 절연 스페이서들(378b) 아래에 배치될 수 있다. 상기 웰 도전 라인(385b)은 상기 제2 금속-반도체 화합물 패턴(375b)에 접촉될 수 있다. 따라서, 상기 웰 도전 라인(385b)은 상기 제2 금속-반도체 화합물 패턴(375b) 및 웰 픽업 영역(302)을 통하여 상기 웰 영역(301)과 전기적으로 접속될 수 있다. 평면적 관점에서, 상기 제2 금속-반도체 화합물 패턴(375b)은 상기 웰 픽업 영역(301)과 같이 상기 제1 방향으로 연장될 수 있다. 이로써, 상기 웰 픽업 영역(301)의 저항을 더욱 낮출 수 있다. 예컨대, 상기 제2 금속-반도체 화합물 패턴(375b)은 금속 실리사이드(ex, 코발트 실리사이드, 티타늄 실리사이드 및/또는 니켈 실리사이드 등)를 포함할 수 있다. 상기 제2 금속-반도체 화합물 패턴(375b)은 상기 제1 금속-반도체 화합물 패턴(375a)과 동일한 물질로 형성될 수 있다.
보호 스페이서들(372)이 상기 제1 트렌치(345a)의 양 내측벽들 및 상기 제2 트렌치(345b)의 양 내측벽들 상에 배치될 수 있다. 상기 제1 금속-반도체 화합물 패턴(375a)은 상기 제1 트렌치(345a)내 한 쌍의 보호 스페이서들(372) 사이의 상기 공통 소오스 영역(350)의 표면 상에 배치될 수 있다. 상기 제1 트렌치(345a)내 각 보호 스페이서(372)는 상기 각 제1 절연 스페이서(378a) 및 상기 제1 트렌치(345a)의 각 내측벽 사이에 개재될 수 있다. 이와 마찬가지로, 상기 제2 금속-반도체 화합물 패턴(375b)은 상기 제2 트렌치(345b)내 한 쌍의 보호 스페이서들(372) 사이의 상기 웰 픽업 영역(302)의 표면 상에 배치될 수 있다. 상기 제2 트렌치(345b)내 각 보호 스페이서(372)는 상기 각 제2 절연 스페이서(378b) 및 상기 제2 트랜치(345b)의 각 내측벽 사이에 개재될 수 있다. 상기 보호 스페이서(372)는 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
층간 유전막(388)이 상기 스트래핑 콘택 플러그(385a) 및 웰 도전 라인(385b)을 포함한 기판(300) 전면 상에 배치될 수 있다. 상기 층간 유전막(388)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 비트 라인(395a)이 상기 층간 유전막(388) 상에 배치될 수 있다. 상기 비트 라인(395a)은 상기 수직형 활성 패턴(330)의 상단에 전기적으로 접속될 수 있다. 특히, 상기 비트 라인(395a)은 상기 수직형 활성 패턴(330) 내 드레인 영역에 전기적으로 접속될 수 있다. 상기 비트 라인(395a)은 제1 도전 플러그(390a)을 경유하여 상기 수직형 활성 패턴(330)의 상단에 전기적으로 접속될 수 있다. 상기 제1 도전 플러그(390a)는 상기 층간 유전막(388) 및 상기 캐핑 유전 패턴(335)을 연속적으로 관통하여 상기 수직형 활성 패턴(330)의 상단에 접촉될 수 있다.
스트래핑 라인(395b)이 상기 층간 유전막(388) 상에 배치될 수 있다. 상기 스트래핑 라인(395b)은 상기 스트래핑 콘택 플러그(385b)와 전기적으로 접속될 수 있다. 상기 스트래핑 라인(395b)은 제2 도전 플러그(390b)를 경유하여 상기 스트래핑 콘택 플러그(385b)에 전기적으로 접속될 수 있다. 상기 제2 도전 플러그(390b)는 상기 층간 유전막(388)을 관통하여 상기 스트래핑 콘택 플러그(385a)에 접촉될 수 있다.
상기 비트 라인(395a) 및 스트래핑 라인(395b)은 상기 기판(300)의 상부면으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 층간 유전막(388) 상에 상기 웰 도전 라인(385a)과 전기적으로 접속된 배선이 배치될 수 있다. 상기 배선은 상기 비트 라인(395a) 및 스트래핑 라인(395b)과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 배선은 상기 웰 도전 라인(385a)의 상부면의 일단 또는 양단에 전기적으로 접속될 수 있다.
상기 도전 플러그들(390a, 390b)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 비트 라인(395a) 및 스트래핑 라인(395b)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 1a는 설명의 편의를 위하여 비트 라인(395a) 및 스트래핑 라인(395b)을 생략하였다. 도 1d는 본 발명의 일 실시예에 따른 비트 라인(395a) 및 스트래핑 라인(395b)의 배치 상태를 도시하였다. 도 1d를 참조하여 상기 비트 라인들(395a) 및 스트래핑 라인(395b)의 평면적 형태를 좀더 구체적으로 설명한다.
도 1d를 참조하면, 비트 라인들(395a) 및 스트래핑 라인(395b)은 서로 평행하게 연장될 수 있다. 상기 비트 및 스트래핑 라인들(395a, 395b)은 상기 적층-구조체들(370a, 370b)의 상부를 나란히 가로지를 수 있다. 상기 스트래핑 라인(395b)은 상기 적층-구조체들(370a, 370b)을 관통하는 수직형 활성 패턴들(330) 중에서 일부(some)와 중첩될 수 있다. 상기 스트래핑 라인(395b)과 중첩된 상기 수직형 활성 패턴들(330)은 더미 수직형 활성 패턴들일 수 있다. 이에 더하여, 상기 스트래핑 라인(395b)과 중첩되지 않으나 매우 인접한 일부 수직형 활성 패턴들도 더미 수직형 활성 패턴들일 수 있다. 상기 더미 수직형 활성 패턴들은 상기 비트 라인들(390a)과 전기적으로 접속되지 않을 수 있다.
도 1b 및 도 1c를 참조하면, 상기 제2 적층-구조체(370b)는 더미 패턴으로 작용될 수 있다. 즉, 상기 제2 적층-구조체(370b)를 관통하는 수직형 활성 패턴들(330)은 더미 수직형 활성 패턴들일 수 있다. 상술된 바와 같이, 상기 더미 수직형 활성 패턴들은 상기 비트라인(395a)과 접속되지 않을 수 있다. 일 실시예에 따르면, 도 1c에 개시된 바와 같이, 더미 수직형 활성 패턴으로 작용되는 상기 제2 적층-구조체(370b) 내 수직형 활성 패턴(330) 상에는 상기 제1 도전 플러그(390a)가 배치되지 않을 수 있다.
이와 마찬가지로, 상기 제1 적층-구조체(370a)를 관통하는 수직형 활성 패턴들(330) 중에서 더미 수직형 활성 패턴들 상에도 상기 제1 도전 플러그(390a)가 배치되지 않을 수 있다. 상술된 바와 같이, 상기 제1 적층-구조체(370a)를 관통하는 더미 수직형 활성 패턴은 상기 스트래핑 라인(395b)과 중첩되거나, 상기 스트래핑 라인(395b)에 매우 인접할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 공통 소오스 영역(350)은 상기 스트래핑 콘택 플러그(385a)를 경유하여 상기 스트래핑 라인(390b)에 전기적으로 접속된다. 이로써, 상기 공통 소오스 영역(350)의 저항을 낮출 수 있다. 또한, 상기 웰 영역(301)은 상기 웰 도전 라인(385a)과 전기적으로 접속된다. 이로써, 상기 웰 영역(301)의 저항을 낮출 수 있다. 이로써, 3차원 반도체 기억 소자의 신뢰성을 향상시킬 수 있다.
또한, 상기 스트래핑 콘택 플러그(385a)는 상기 제1 절연 스페이서들(378a)가 정의하는 홀(380a) 내에 배치되며, 상기 웰 도전 라인(385b)은 상기 제2 절연 스페이서들(378b)이 정의하는 그루브(380b) 내에 배치된다. 이로써, 상기 스트래핑 콘택 플러그(385a) 및 웰 도전 라인(385b)은 상기 제1 및 제2 절연 스페이서들(378a, 378b)에 자기정렬적으로 형성될 수 있다. 즉, 상기 스트래핑 콘택 플러그(385a) 및 공통 소오스 영역(350)간의 정렬 마진 및/또는 상기 웰 도전 라인(385b) 및 웰 픽업 영역(302)간의 정렬 마진이 요구 되지 않을 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자가 구현될 수 있다.
한편, 상기 다층 유전막(360)은 다른 형태일 수도 있다. 이를 도면을 참조하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 변형예를 설명하기 위하여 도 1a의 I-I'및 II-II'을 따라 취해진 단면도이다.
도 2를 참조하면, 다층 유전막(460)이 수직형 활성 패턴(430) 및 각 게이트 패턴(GSG, CG, SSG) 사이에 개재된다. 상기 다층 유전막(460)은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 상기 터널 유전막, 전하저장막 및 블로킹 유전막은 각각 도 1a, 도 1b 및 도 1c를 참조하여 설명한 터널 유전막, 전하저장막 및 블로킹 유전막과 동일한 물질로 형성될 수 있다.
상기 다층 유전막(460)은 제1 서브막(455) 및 제2 서브막(457)을 포함할 수 있다. 상기 제1 서브막(455)은 수직적으로 연장되어 상기 수직형 활성 패턴(430) 및 절연 패턴(310a) 사이에 개재될 수 있다. 상기 제2 서브막(457)은 수평적으로 연장되어 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다. 상기 제1 서브막(455)은 적어도 상기 터널 유전막의 일부분을 포함할 수 있으며, 상기 제2 서브막(457)은 적어도 상기 블로킹 유전막의 일부분을 포함할 수 있다. 상기 제1 및 제2 서브막들(455, 457) 중에서 어느 하나는 상기 전하저장막을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 서브막(455)은 상기 터널 유전막, 전하저장막 및 상기 블로킹 유전막 내 장벽 유전막을 포함할 수 있으며, 상기 제2 서브막(457)은 상기 블로킹 유전막 내 고유전막을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 및 제2 서브막들(455, 457)은 다른 조합으로 구성될 수도 있다.
상기 수직형 활성 패턴(430)은 제1 수직형 반도체 패턴(427) 및 제2 수직형 반도체 패턴(428)을 포함할 수 있다. 상기 제1 수직형 반도체 패턴(427)은 상기 제2 수직형 반도체 패턴(428) 및 상기 제1 서브막(455) 사이에 개재될 수 있다. 상기 제1 수직형 반도체 패턴(427)은 상기 제1 서브막(455)의 연장부에 의하여 상기 웰 영역(301)과 접촉되지 않을 수 있다. 상기 제2 수직형 반도체 패턴(428)은 상기 제1 수직형 반도체 패턴(427) 및 상기 웰 영역(301)에 접촉될 수 있다. 상기 제2 수직형 활성 패턴(428)은 마카로니 형태 또는 파이프 형태일 수 있다. 충전 유전 패턴(325)이 상기 제2 수직형 반도체 패턴(428)의 내부를 채울 수 있다. 상기 수직형 활성 패턴(430)은 상기 제1 및 제2 수직형 반도체 패턴들(427, 428) 및 상기 충전 유전 패턴(325) 상에 배치된 캐핑 반도체 패턴(327)을 더 포함할 수 있다. 상기 제1 및 제2 수직형 반도체 패턴들(427, 428)은 상기 기판(300)과 동일한 반도체 원소를 포함할 수 있다. 상기 제1 및 제2 수직형 반도체 패턴들(427, 428)은 상기 제1 도전형의 도펀트로 도핑되거나, 언도프트 상태일 수 있다. 상기 제2 도전형의 도펀트로 도핑된 드레인 영역이 상기 캐핑 반도체 패턴(327)의 적어도 일부 내에 형성될 수 있다.
다음으로, 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 3a 내지 도 10a는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I'및 II-II'을 따라 취해진 단면도들이고, 도 3b 내지 도 10b는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 III-III'을 따라 취해진 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(300)에 제1 도전형의 도펀트를 제공하여 웰 영역(301)을 형성할 수 있다. 도 3b에 개시된 바와 같이, 상기 웰 영역(301)의 일부 내에 웰 픽업 영역(302)을 형성할 수 있다. 상기 웰 픽업 영역(302)은 상기 웰 영역(301)과 동일한 타입의 도펀트로 도핑된다. 상기 웰 픽업 영역(302)의 도펀트 농도는 상기 웰 영역(301)의 도펀트 농도 보다 높은 것이 바람직하다.
상기 웰 영역(301)을 갖는 기판(300) 상에 버퍼 유전막(303)을 형성할 수 있다. 상기 버퍼 유전막(303) 상에 희생막들(305) 및 절연막들(310)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 희생막들(305)은 상기 절연막들(310)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 절연막들(310)은 산화막들로 형성할 수 있으며, 상기 희생막들(305)은 질화막들로 형성될 수 있다. 상기 버퍼 유전막(303)은 산화막으로 형성할 수 있다.
상기 절연막들(310), 희생막들(305) 및 버퍼 유전막(303)을 연속적으로 패터닝하여, 상기 웰 영역(301)을 노출시키는 채널 홀들(315)을 형성할 수 있다. 이어서, 상기 기판(300) 상에 반도체막을 콘포말하게 형성하고, 상기 반도체막 상에 상기 채널 홀들(315)을 채우는 충전 유전막(filling dielectric layer)을 형성할 수 있다. 상기 충전 유전막 및 상기 반도체막을 최상위의 절연막(310)이 노출될 때까지 평탄화시키어, 상기 각 채널 홀(315) 내에 수직형 반도체 패턴(320) 및 충전 유전 패턴(325)을 형성할 수 있다. 상기 수직형 반도체 패턴(320) 및 충전 유전 패턴(325)의 상단들은 상기 최상위의 절연막(310)의 상부면 보다 낮게 리세스될 수 있다. 이어서, 캐핑 반도체막을 기판(300) 상에 형성할 수 있다. 상기 캐핑 반도체막은 상기 수직형 반도체 패턴(320) 및 충전 유전 패턴(325) 위의 채널 홀(315)을 채울 수 있다. 상기 캐핑 반도체막을 상기 최상위의 절연막(310)이 노출될 때까지 평탄화시키어, 캐핑 반도체 패턴(327)을 형성할 수 있다. 상기 수직형 반도체 패턴(320) 및 캐핑 반도체 패턴(327)은 수직형 활성 패턴(330)에 포함될 수 있다. 상기 수직형 활성 패턴의 윗부분에 제2 도전형의 도펀트를 제공하여 드레인 영역을 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 이어서, 상기 기판(300) 기판 전면 상에 캐핑 유전막을 형성할 수 있다. 상기 캐핑 유전막, 절연막들(310) 및 희생막들(305)을 연속적으로 패터닝하여 트렌치들(345a, 345b) 및 복수의 몰드 패턴들(340a, 340b)을 형성할 수 있다. 상기 각 몰드 패턴(340a, 340b) 상에는 캐핑 유전 패턴(335)이 형성될 수 있다. 상기 캐핑 유전 패턴(335)은 그 아래의 몰드 패턴(340a, 또는 340b)의 양 측벽에 정렬된 양 측벽을 가질 수 있다.
상기 각 몰드 패턴(340a, 340b)은 교대로 그리고 반복적으로 적층된 희생 패턴들(305a) 및 절연 패턴들(310a)을 포함할 수 있다. 상기 복수의 몰드 패턴들(340a, 340b)은 제1 몰드 패턴들(340a) 및 제2 몰드 패턴들(340b)을 포함할 수 있다. 도 4a에 개시된 바와 같이, 인접한 한 쌍의 제1 몰드 패턴들(340a) 사이에 제1 트렌치(345a)가 형성될 수 있다. 도 4b에 개시된 바와 같이, 인접한 한 쌍의 제2 몰드 패턴들(340b) 사이에 제2 트렌치(345b)가 형성될 수 있다. 상기 복수의 몰드 패턴들(340a, 340b)의 평면적 형태는 도 1a에 개시된 적층-구조체들(370a, 370b)과 동일할 수 있다. 상기 제1 몰드 패턴들(340a)의 평면적 형태는 도 1a의 제1 적층-구조체들(370a)에 대응될 수 있으며, 상기 제2 몰드 패턴들(340b)의 평면적 형태는 도 1a의 제2 적층 구조체들(370a)에 대응될 수 있다.
도 4a에 개시된 바와 같이, 상기 제1 트렌치(345a)는 제1 폭(D1)을 갖는 제1 영역 및 제2 폭(D2)을 갖는 제2 영역을 포함할 수 있다. 이때, 상기 제2 폭(D2)은 상기 제1 폭(D1) 보다 크다. 상기 제1 몰드 패턴(340a)은 상기 제1 트렌치(345a)의 제1 영역 및 제2 영역 옆에 각각 배치된 제1 부분 및 제2 부분을 포함할 수 있다. 상기 제1 몰드 패턴(340a)의 상기 제2 부분의 폭(Wb)은 상기 제1 몰드 패턴(340a)의 제1 부분의 폭(Wa) 보다 작을 수 있다. 도 4b에 개시된 바와 같이, 상기 제2 트렌치(345b)는 제3 폭(D3)을 가질 수 있다. 상기 제2 트렌치(345b)은 실질적으로 균일한 폭을 가질 수 있다.
계속해서 도 4a 및 도 4b를 참조하면, 상기 제1 트렌치(345a)의 아래의 웰 영역(301) 내에 상기 제2 도전형의 도펀트를 주입하여 공통 소오스 영역(350)을 형성할 수 있다. 이때, 상기 제2 트렌치(345b) 아래의 기판(300)은 마스크 패턴(미도시함)에 의해 보호될 수 있다. 상기 제2 트렌치(345a) 아래에 상기 웰 픽업 영역(302)이 배치될 수 있다.
상술된 바와 같이, 상기 웰 픽업 영역(302)은 상기 버퍼 유전막(303)을 형성하기 전에 상기 웰 영역(301) 내에 형성되고, 상기 제2 트렌치(345b)가 상기 웰 픽업 영역(302) 상에 정렬되어 형성될 수 있다. 이와는 다르게, 상기 웰 픽업 영역(302)은 상기 제2 트렌치(345b)를 형성한 후에 형성될 수도 있다. 예컨대, 상기 제1 트렌치(345a) 아래의 기판(300)을 덮는 마스크 패턴을 형성한 후에, 상기 제2 트렌치(345b) 아래의 웰 영역(301) 내에 상기 제1 도전형의 도펀트를 주입하여 상기 웰 픽업 영역(302)이 형성될 수도 있다. 이 경우에, 상기 웰 픽업 영역(302)은 상기 제2 트렌치(345b)에 자기 정렬되어 형성될 수 있다.
상기 제1 및 제2 트렌치들(345a, 345b) 아래의 버퍼 유전막(303)은 상기 공통 소오스 영역(350)을 형성한 후에 제거될 수 있다. 이와는 다르게, 상기 제1 및 제2 트렌치들(345a, 345b)의 형성을 위한 패터닝 공정 시에, 상기 제1 및 제2 트렌치들(345a, 345b) 아래의 버퍼 유전막(303)이 제거될 수도 있다. 상기 제1 및 제2 트렌치들(345a, 345b) 아래의 버퍼 유전막(303)이 제거됨으로써, 상기 각 매몰 패턴(340a, 340b) 아래에 버퍼 유전 패턴(303a)이 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 희생 패턴들(305a)을 제거하여 빈 영역들(355)을 형성할 수 있다. 상기 빈 영역들(355)은 상기 수직형 활성 패턴(330)의 측벽의 일부분들을 각각 노출시킬 수 있다. 상기 절연 패턴들(310a)은 상기 희생 패턴(305a)에 대하여 식각 선택비를 가짐으로써, 잔존된다. 상기 절연 패턴들(310a)은 상기 수직형 활성 패턴들(330)에 의하여 지지될 수 있다. 상기 빈 영역들(355)은 상기 적층된 절연 패턴들(310a) 사이에 배치될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 빈 영역들(355)을 갖는 기판(300) 상에 다층 유전막(360)을 콘포말하게 형성하고, 상기 빈 영역들(355)을 채우는 게이트 도전막을 기판(300) 상에 형성할 수 있다. 이어서, 상기 빈 영역들(355) 외부의 게이트 도전막을 제거하여, 상기 빈 영역들(355)을 각각 채우는 게이트 패턴들(GSG, CG, SSG)을 형성할 수 있다. 이로써, 상기 기판(300) 상에 복수의 적층-구조체들(370a, 370b)이 형성될 수 있다. 상기 각 적층-구조체(370a, 370b)는 교대로 그리고 반복적으로 적층된 게이트 패턴(GSG, CG, SSG) 및 절연 패턴들(310a)을 포함할 수 있다. 상기 게이트 패턴들(GSG, CG, SSG)을 형성한 후에, 상기 빈 영역들(355) 외부에 위치한 상기 다층 유전막(360)을 제거될 수 있다.
상기 복수의 적층-구조체들(370a)은 제1 적층-구조체들(370a) 및 제2 적층-구조체들(370b)을 포함할 수 있다. 인접한 한 쌍의 상기 제1 적층-구조체들(370a) 사이에 상기 제1 트렌치(345a)가 정의되고, 인접한 한 쌍의 상기 제2 적층-구조체들(370b) 사이에 상기 제2 트렌치(345b)가 정의될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제1 및 제2 트렌치들(345a, 345b)을 갖는 기판(300) 상에 보호 스페이서막을 콘포말하게 형성할 수 있다. 상기 보호 스페이서막을 이방성 식각하여, 상기 제1 트렌치(345a)의 양 내측벽들 및 상기 제2 트렌치(345b)의 양 내측벽들 상에 보호 스페이서들(372)을 형성할 수 있다.
제1 금속-반도체 화합물 패턴(375a)이 상기 제1 트렌치(345a) 내 한 쌍의 상기 보호 스페이서들(372) 사이의 공통 소오스 영역(350)의 표면 상에 형성될 수 있다. 제2 금속-반도체 화합물 패턴(375b)이 상기 제2 트렌치(345b) 내 한 쌍의 상기 보호 스페이서들(372) 사이의 웰 픽업 영역(302)의 표면 상에 형성될 수 있다. 상기 제1 및 제2 금속-반도체 화합물 패턴들(375a, 375b)은 금속-반도체 반응 공정에 의하여 형성될 수 있다. 예컨대, 상기 보호 스페이서들(372)을 갖는 기판(300) 상에 금속막을 형성할 수 있다. 상기 금속막은 상기 공통 소오스 영역(350) 및 웰 픽업 영역(302)과 접촉될 수 있다. 열 처리 공정을 수행하여 상기 금속막 내 금속과 상기 공통 소오스 및 웰 픽업 영역들(350, 302)내 반도체를 반응시켜 상기 제1 및 제2 금속-반도체 화합물 패턴들(375a, 375b)을 형성할 수 있다. 이어서, 미반응된 금속막이 제거될 수 있다. 상기 금속막의 형성 공정 및 상기 열 처리 공정은 인시츄(in-situ) 방식으로 수행될 수 있다. 상기 금속막은 코발트, 니켈 또는 티타늄 등일 수 있다.
이어서, 상기 기판(300) 전면 상에 절연 스페이서막(378)을 콘포말하게 형성할 수 있다. 상기 제1 트렌치(345a)의 상기 제1 영역의 양 내측벽 상에 형성된 상기 절연 스페이서막(378)은 서로 접촉될 수 있다. 이에 따라, 상기 제1 트렌치(345a)의 상기 제1 영역은 상기 절연 스페이서막(378)에 의하여 채워질 수 있다. 이와는 다르게, 상기 절연 스페이서막(378)은 상대적으로 넓은 폭을 갖는 상기 제1 트렌치(345a)의 상기 제2 영역의 양 내측벽들 및 바닥면을 따라 콘포말하게 형성될 수 있다. 이와 마찬가지로, 상기 절연 스페이서막(378)은 상기 제2 트렌치(345b)의 양 내측벽들 및 바닥면을 따라 콘포말하게 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 절연 스페이서막(378)을 전면 이방성 식각하여 절연 스페이서들(378a, 378b)이 형성된다. 상기 제1 트렌치(345a)의 양 내측벽들 상에 각각 한 쌍의 제1 절연 스페이서들(378a)이 형성되고, 상기 제2 트렌치(345b)의 양 내측벽들 상에 각각 한 쌍의 제2 절연 스페이서들(378b)이 형성된다.
상술된 바와 같이, 상기 제1 트렌치(345a)는 상기 제1 폭(D1)을 갖는 제1 영역 및 상기 제1 폭(D1) 보다 넓은 제2 폭(D2)을 갖는 제2 영역을 포함할 수 있다. 상기 제1 영역 내 상기 한 쌍의 제1 절연 스페이서들(378a)은 서로 접촉되고, 상기 제2 영역 내 상기 한 쌍의 제2 절연 스페이서들(378a)은 서로 이격된다. 이로써, 상기 제2 영역 내에 상기 한 쌍의 제2 절연 스페이서들(378a)로 둘러싸인 홀(380a)이 정의된다. 상기 홀(380a)은 상기 제2 영역 아래의 상기 제1 금속-반도체 화합물 패턴(375a)을 노출시킬 수 있다.
이와 유사하게, 상기 제2 트렌치(345b) 내 한 쌍의 제2 절연 스페이서들(378b)은 서로 이격된다. 이에 따라, 상기 한 쌍의 절연 스페이서들(378b) 사이에 그루브(380b)가 정의된다. 상기 그루브(380b)는 상기 제2 금속-반도체 화합물 패턴(375b)을 노출시킬 수 있다.
도 9a 및 도 9b를 참조하면, 상기 홀(380a) 및 그루브(380b)를 채우는 도전막(385)을 상기 기판(300) 전면 상에 형성할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 도전막(385)을 상기 절연 스페이서들(378a, 378b)이 노출될 때까지 평탄화시킬 수 있다. 이에 따라, 상기 홀(380a)을 채우는 스트래핑 콘택 플러그(385a) 및 상기 그루브(380b)를 채우는 웰 도전 라인(385b)이 형성될 수 있다. 일 실시예에 따르면, 상기 제1 트렌치(345a)의 제1 영역을 채우는 제1 절연 스페이서들(378a) 상에 상기 도전막(385)의 일부가 잔존될 수 있다. 상기 상기 도전막(385)의 상기 잔존물은 세정 공정등으로 제거될 수 있다. 이와는 다르게, 상기 도전막(385)의 상기 잔존물은 그대로 잔존될 수도 있다. 상기 도전막(385)의 잔존물이 잔존될지라도, 상기 도전막(385)의 잔존물은 후속에 형성되는 층간 유전막에 의하여 고립되어, 3차원 반도체 기억 소자의 동작에 관여하지 않을 수 있다.
이어서, 상기 기판(300) 전면 상에 층간 유전막(388)을 형성할 수 있다. 이어서, 상기 층간 유전막(388)을 관통하는 도 1b 및 도 1c의 제1 및 제2 도전 플러그들(390a, 390b)을 형성하고, 도 1b, 도 1c 및 도 1d의 비트 라인(395a) 및 스트래핑 라인(395b)을 형성할 수 있다. 이로써, 도 1a, 도 1b, 도 1c 및 도 1d를 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 홀(380a) 및 그루브(380b)는 상기 절연 스페이서들(378a, 378b)에 의하여 자기정렬적으로 형성될 수 있다. 이에 따라, 3차원 반도체 기억 소자의 신뢰성을 향상시킬 수 있으며, 제조 공정의 공정 마진을 확보할 수 있다.
다음으로, 도 2에 개시된 3차원 반도체 기억 소자의 제조 방법의 특징부를 중심으로 설명한다.
도 11a 내지 도 11c는 도 2에 개시된 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I'및 II-II'을 따라 취해진 단면도들이다.
도 11a를 참조하면, 채널 홀들(315)을 형성한 후에, 상기 기판(300) 상에 제1 서브막(455)을 콘포말하게 형성할 수 있다. 상기 제1 서브막(455) 상에 제1 반도체막을 콘포말하게 형성할 수 있다. 상기 채널 홀(315) 아래의 웰 영역(301)이 노출될 때까지 상기 제1 반도체막 및 제1 서브막(455)을 연속적으로 이방성 식각할 수 있다. 이로써, 상기 채널 홀(315) 의 측벽 상에 제1 수직형 반도체 패턴(427)이 형성될 수 있다. 상기 제1 수직형 반도체 패턴(427)은 상기 제1 서브막(455)에 의하여 상기 웰 영역(301)과 접촉되지 않을 수 있다.
도 11b를 참조하면, 상기 제1 수직형 반도체 패턴(427)을 갖는 기판(300) 상에 제2 반도체막을 콘포말하게 형성하고, 상기 제2 반도체막 상에 상기 채널홀(315)을 채우는 충전 유전막을 형성할 수 있다. 상기 충전 유전막 및 제2 반도체막을 최상부의 절연막(310)이 노출될 때가지 평탄화시키어, 상기 채널 홀(315) 내에 제2 수직형 반도체 패턴(428) 및 충전 유전 패턴(325)을 형성할 수 있다. 상기 제2 수직형 반도체 패턴(428)은 상기 제1 수직형 반도체 패턴(427) 및 상기 채널 홀(315) 아래의 웰 영역(301)과 접촉될 수 있다. 상기 제1 및 제2 수직형 반도체 패턴들(427, 428)과 상기 충전 유전 패턴(325)은 상기 최상부의 절연막(310)의 상부면 보다 낮게 리세스될 수 있다. 이어서, 캐핑 반도체 패턴(327)을 상기 제1 및 제2 수직형 반도체 패턴들(427, 428) 및 충전 유전 패턴(325) 상에 형성할 수 있다. 수직형 활성 패턴(430)은 상기 제1 및 제2 수직형 반도체 패턴들(427, 428) 및 캐핑 반도체 패턴(327)을 포함할 수 있다.
상기 기판(300) 상에 캐핑 유전막을 형성하고, 상기 캐핑 유전막, 절연막들(310) 및 희생막들(305)을 연속적으로 패터닝하여 트렌치(345a)를 형성할 수 있다. 도시하지 않았지만, 이때, 상술된 제2 트렌치(345b)도 형성될 수 있다. 이어서, 상기 트렌치(345a)에 노출될 희생 패턴들을 제거하여 빈 영역들(355)을 형성할 수 있다. 상기 빈 영역들(355)은 상기 수직형 활성 패턴(430)의 측벽 상의 제1 서브막(455)을 노출시킬 수 있다.
도 11c를 참조하면, 이어서, 제2 서브막(457)을 콘포말하게 형성하고, 상기 빈 영역들(455)을 채우는 게이트 도전막을 형성할 수 있다. 상기 빈 영역들(455) 외부의 게이트 도전막을 제거하여 상기 빈 영역들(355)을 각각 채우는 게이트 패턴들(GSG, CG, SSG)을 형성할 수 있다. 다층 유전막(460)은 상기 제1 및 제2 서브막들(455, 457)을 포함한다. 이 후의 후속 공정들은 도 7a 내지 도 10a 및 도 7b 내지 도 10b를 참조하여 설명한 것들과 동일하게 수행할 수 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 기억 소자가 실장된 패키지는 다른 기능을 수행하는 적어도 하나의 다른 반도체 소자(ex, 컨트롤러, 기억 소자, 및/또는 하이브리드 소자 등)등을 더 포함할 수도 있다.
도 12는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 12를 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접촉시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 일 방향으로 나란히 연장된 한 쌍의 적층-구조체들, 상기 각 적층-구조체는 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하고, 상기 한 쌍의 적층-구조체들 사이에 제1 영역 및 제2 영역을 포함하는 트렌치가 정의되고, 상기 제2 영역은 상기 제1 영역 보다 큰 폭을 갖는 것;
    상기 각 적층-구조체를 관통하는 복수의 수직형 활성 패턴들;
    상기 수직형 활성 패턴의 측벽과 상기 게이트 패턴 사이에 개재된 다층 유전막;
    상기 트렌치 아래의 기판 내에 형성된 공통 소오스 영역;
    상기 트렌치의 양 내측벽들 상에 각각 배치된 한 쌍의 절연 스페이서들, 상기 제1 영역 내에서 상기 한 쌍의 절연 스페이서들은 서로 접촉되고, 상기 제2 영역 내에서 상기 한 쌍의 절연 스페이서들은 서로 이격되어 홀이 정의되는 것; 및
    상기 홀 내에 배치되고 상기 공통 소오스 영역과 전기적으로 접속된 스트래핑 콘택 플러그를 포함하는 3차원 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 각 적층 구조체는 상기 트렌치의 상기 제1 영역 옆에 위치한 제1 부분 및 상기 트렌치의 상기 제2 영역 옆에 위치한 제2 부분을 포함하되,
    상기 각 적층 구조체의 상기 제2 부분은 상기 제1 부분 보다 작은 폭을 갖는 3차원 반도체 기억 소자.
  3. 청구항 2항에 있어서,
    상기 트렌치의 일 내측벽에 포함된 상기 제2 부분의 일 측벽은 상기 트렌치의 상기 일 내측벽에 포함된 상기 제1 부분의 일 측벽을 기준으로 옆으로 오목한 3차원 반도체 기억 소자.
  4. 청구항 1항에 있어서,
    상기 공통 소오스 영역의 표면 상에 형성된 금속-반도체 화합물 패턴을 더 포함하되,
    상기 스트래핑 콘택 플러그는 상기 금속-반도체 화합물 패턴에 접촉된 3차원 반도체 기억 소자.
  5. 청구항 4항에 있어서,
    상기 트렌치의 양 내측벽들 상에 각각 배치된 한 쌍의 보호 스페이서들을 더 포함하되,
    상기 금속-반도체 화합물 패턴은 상기 한 쌍의 보호 스페이서들 사이의 공통 소오스 영역의 표면 상에 형성되고,
    상기 각 보호 스페이서는 상기 각 절연 스페이서 및 상기 트렌치의 각 내측벽 사이에 배치된 3차원 반도체 기억 소자.
  6. 청구항 1항에 있어서,
    상기 한 쌍의 적층-구조체들은 한 쌍의 제1 적층-구조체들이고, 상기 트렌치는 제1 트렌치이고, 상기 한 쌍의 절연 스페이서들은 한 쌍의 제1 절연 스페이서들이되,
    상기 기판 내에 형성된 웰 영역, 상기 한 쌍의 제1 적층-구조체들은 상기 웰 영역 상에 배치되는 것;
    상기 한 쌍의 제1 적층-구조체들과 평행하고 상기 웰 영역 상에 배치된 한 쌍의 제2 적층-구조체들;
    상기 한 쌍의 제2 적층-구조체들 사이에 정의된 제2 트렌치 아래의 웰 영역 내에 형성되고, 상기 웰 영역 보다 높은 도펀트 농도를 갖는 웰 픽업 영역;
    상기 제2 트렌치의 양 내측벽들 상에 각각 배치된 한 쌍의 제2 절연 스페이서들, 상기 한 쌍의 제2 절연 스페이서들은 서로 이격되어 상기 일 방향으로 연장된 그루브를 정의하는 것; 및
    상기 그루브 내에 배치되고 상기 웰 픽업 영역과 전기적으로 접속된 웰 도전 라인을 더 포함하는 3차원 반도체 기억 소자.
  7. 청구항 6항에 있어서,
    상기 공통 소오스 영역의 표면 상에 형성된 제1 금속-반도체 화합물 패턴; 및
    상기 웰 픽업 영역의 표면 상에 형성된 제2 금속-반도체 화합물 패턴을 더 포함하되,
    상기 스트래핑 콘택 플러그는 상기 제1 금속-화합물층과 접촉되고,
    상기 웰 도전 라인은 상기 제2 금속-반도체 화합물 패턴과 접촉된 3차원 반도체 기억 소자.
  8. 청구항 6항에 있어서,
    상기 스트래핑 콘택 플러그는 상기 웰 도전 라인과 동일한 도전 물질을 포함하는 3차원 반도체 기억 소자.
  9. 청구항 6항에 있어서,
    상기 제2 트렌치는 실질적으로 균일한 폭을 갖고, 상기 제2 트렌치의 폭은 상기 제1 트렌치의 제1 영역의 폭 보다 큰 3차원 반도체 기억 소자.
  10. 청구항 1항에 있어서,
    상기 다층 유전막의 적어도 일부는 수평적으로 연장되어 상기 게이트 패턴의 하부면 및 상부면을 덮는 3차원 반도체 기억 소자.
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