KR20140105954A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 수직형 메모리 장치는 채널 어레이(channel array), 전하 저장막 구조물, 복수 개의 게이트 전극들 및 더미 패턴 어레이(dummy pattern array)를 포함한다. 상기 채널 어레이는 기판의 제1 영역 상에 형성되고, 각각이 상기 기판 상면에 수직한 제1 방향을 따라 연장되는 복수 개의 채널들을 포함한다. 상기 전하 저장막 구조물은 상기 기판 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함한다. 상기 복수 개의 게이트 전극들은 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된다. 상기 더미 패턴 어레이는 상기 제1 영역에 인접하는 상기 기판의 제2 영역 상에 형성되고, 각각이 상기 제1 방향을 따라 연장되는 복수 개의 더미 패턴들을 포함한다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막과 희생막을 교대로 반복적으로 적층하고, 상기 절연막들과 희생막들을 관통하는 홀들을 형성한 후, 상기 홀들을 채우는 채널을 형성한다. 이후, 상기 절연막들과 희생막들을 관통하는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막들을 제거하여 상기 채널을 노출시키는 갭을 형성한 후, 상기 갭을 채우도록 ONO 막 및 게이트 전극을 포함하는 게이트 구조물을 형성한다.
이때, 홀들은 비교적 높은 종횡비를 가지며, 비교적 좁은 간격으로 밀집되어 배열될 수 있다. 따라서, 상기 홀들이 불균일하게 형성되거나, 상기 홀들이 형성된 이후에 변형이 일어나는 문제가 발생할 수 있다.
본 발명의 일 목적은 우수한 신뢰도를 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 우수한 신뢰도를 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 채널 어레이(channel array), 전하 저장막 구조물, 복수 개의 게이트 전극들 및 더미 패턴 어레이(dummy pattern array)를 포함한다. 상기 채널 어레이는 기판의 제1 영역 상에 형성되고, 각각이 상기 기판 상면에 수직한 제1 방향을 따라 연장되는 복수 개의 채널들을 포함한다. 상기 전하 저장막 구조물은 상기 기판 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함한다. 상기 복수 개의 게이트 전극들은 상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된다. 상기 더미 패턴 어레이는 상기 제1 영역에 인접하는 상기 기판의 제2 영역 상에 형성되고, 각각이 상기 제1 방향을 따라 연장되는 복수 개의 더미 패턴들을 포함한다.
예시적인 실시예들에 있어서, 상기 더미 패턴들은 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 더미 패턴들의 평면 형상은 원형, 타원형 또는 다각형일 수 있다.
예시적인 실시예들에 있어서, 상기 각 더미 패턴들의 평면 형상은 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 연장되는 라인(line) 형상일 수 있다.
예시적인 실시예들에 있어서, 상기 더미 패턴 어레이는 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성된 제1 더미 패턴들을 포함하는 제1 더미 패턴 열(dummy pattern column) 및 상기 제3 방향을 따라 복수 개로 형성된 제2 더미 패턴들을 포함하며 상기 제1 더미 패턴 열에 대해 상기 제2 방향으로 이격된 제2 더미 패턴 열을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 더미 패턴들은 상기 각 채널들의 상면과 동일한 높이의 상면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 각 더미 패턴들은 상기 각 채널들보다 작은 폭을 가질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에 있어서, 제1 영역과 상기 제1 영역에 인접한 제2 영역을 포함하는 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성할 수 있다. 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판의 제1 및 제2 영역들을 각각 노출시키는 홀들(holes) 및 제1 더미 홀들을 형성할 수 있다. 상기 각 제1 더미 홀들을 매립하는 제1 더미 패턴을 형성할 수 있다. 상기 각 홀들의 측벽 상에 순차적으로 적층된 블로킹막 패턴, 전하 저장막 패턴, 터널 절연막 패턴 및 채널을 형성할 수 있다. 상기 희생막들을 제거하여 상기 각 블로킹막 패턴들의 측벽을 노출시키는 복수 개의 갭들을 형성할 수 있다. 상기 각 갭들을 채우는 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 더미 패턴들의 평면 형상은 원형, 타원형, 다각형, 또는 상기 기판의 상면에 평행한 제3 방향을 따라 연장되는 라인(line) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 더미 패턴들은 폴리실리콘을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 제1 영역에 인접하는 제3 영역을 더 포함하고, 상기 홀들 및 상기 제1 더미 홀들을 형성하는 단계는 상기 기판의 제3 영역에 제2 더미 홀들을 형성하는 단계를 더 포함하고, 상기 제1 더미 패턴을 형성하는 단계는 상기 각 제2 더미 홀들을 매립하는 제2 더미 패턴을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막들을 제거하는 단계 이전에, 상기 기판의 제3 영역 상에 형성된 상기 절연막들 및 상기 희생막들 부분을 제거하는 단계 및 상기 제2 더미 패턴들을 전체적으로 제거하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 더미 홀들은 상기 각 홀들보다 좁은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 더미 패턴들을 상기 기판의 상면에 평행한 제3 방향을 따라 복수 개로 형성되어 더미 패턴 열(dummy pattern column)을 정의할 수 있다.
예시적인 실시예들에 있어서, 상기 홀들 및 제1 더미 홀들을 형성하는 단계는, 각각이 상기 기판 상면에 수직한 제1 방향을 따라 연장되고, 상기 기판의 상면에 평행한 제3 방향에서 보았을 때 상기 기판의 제1 영역의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 홀들을 포함하는 제1 홀 열(hole column)을 형성하는 단계, 상기 제3 방향에 수직한 제2 방향으로 상기 제1 채널 열과 이격되어 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하는 제2 홀들을 포함하는 제2 홀 열(hole column)들을 형성하는 단계 및 상기 제1 홀들과 상기 제2 홀들 사이에 위치하며, 상기 제1 홀들로부터 상기 제2 방향과 예각을 이루는 제4 방향에 각각 배치되는 복수의 제3 홀들을 포함하는 제3 홀 열들을 형성하는 단계를 포함할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 상기 수직형 메모리 장치는 기판의 제1 영역(I)에 배치된 채널 및 게이트 구조물과 상기 기판의 제2 영역(II)에 배치되는 더미 패턴들을 포함할 수 있다. 상기 채널을 형성하기 위한 홀들을 형성하는 과정에서, 상기 더미 패턴들에 대응하는 더미 홀들도 동시에 형성될 수 있다. 또한, 상기 더미 홀들이 형성됨에 따라 상기 홀들이 보다 균일하게 식각될 수 있다. 이에 따라, 상기 수직형 메모리 장치는 우수한 신뢰도를 가질 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 2는 상기 수직형 메모리 장치를 설명하기 위한 수직 단면도이며, 도 3은 상기 수직형 메모리 장치를 설명하기 위한 부분 절개도이다.
도 4a 내지 도 12a는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수직 단면도들이며, 도 5b, 도 7b, 도 8b, 도 9b 및 도 12b는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 6b는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 부분 절개도이다.
도 13은 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도이다.
도 14는 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도이다.
도 15는 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도이다.
도 16a 및 도 17는 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 16b 및 도 16c는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 수직 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 VI-VI' 라인을 따라 자른 수직 단면도이며, 도 3은 도 2의 V부분을 확대한 부분 절개도이다.
설명의 편의를 위해서, 도 1에서는 상기 수직형 메모리 장치의 모든 부분을 도시하지는 않으며, 예를 들어 기판, 반도체 패턴, 채널, 게이트 전극, 패드, 비트 라인 콘택 및 비트 라인 등을 도시하고 있다. 한편, 상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의하며, 도면상에서 화살표로 표시된 방향 및 이의 반대 방향은 모두 동일한 방향으로 간주한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 각각 상기 제1 방향을 따라 연장되는 복수 개의 채널들(160)과, 각 채널들(160)의 외측벽을 둘러싸도록 순차적으로 적층된 터널 절연막 패턴(157), 전하 저장막 패턴(155) 및 블로킹막 패턴(153)과, 각 채널들(160)의 일부 외측벽을 둘러싸도록 각 블로킹막 패턴(153)의 외측벽 상에 적층된 보조 블로킹막 패턴(205)을 포함한다.
또한, 상기 수직형 메모리 장치는 일부 채널들(160)의 외측벽의 일부를 둘러싸도록 보조 블로킹막 패턴(205)들의 측벽 상에 형성된 제1 게이트 전극들(216, 217, 218)을 포함한다. 한편, 상기 수직형 메모리 장치는 공통 소스 라인(Common Source Line: CSL)으로 역할하는 불순물 영역(105) 및 비트 라인(240)을 더 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 기판(100)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 이후 설명되는 채널들(160, 도 7a)을 포함하는 수직형 메모리 소자가 배치되는 영역일 수 있으며, 상기 제3 방향을 따라 연장되며, 상기 제3 방향에 수직인 제2 방향을 따라 복수 개로 형성될 수 있다. 제3 영역(III)은 제1 영역(I)들 사이에 위치하며, 제1 영역(I)에 위치하는 상기 수직형 메모리 소자들을 분리하기 위한 워드 라인 컷(word line cut) 영역일 수 있다. 또한, 제2 영역(II)은 제1 영역(I)의 일면에 인접하여 배치될 수 있다.
각 채널들(160)은 제1 영역(I) 내에서 상기 제1 방향을 따라 연장될 수 있다. 예시적인 실시예들에 있어서, 채널들(160)은 필러(pillar) 형상을 가질 수 있다. 다른 예시적인 실시예들에 있어서, 채널들(160)은 중앙부가 비어있는 컵 형상을 가질 수 있으며, 채널들(160)의 내벽에 의해 정의되는 공간은 절연막 패턴(도시되지 않음)으로 채워질 수 있다. 예를 들어, 채널들(160)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널들(160)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 채널 어레이는 기판(100)의 상면에 평행한 상기 제3 방향에서 보았을 때 제1 영역(I)의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 채널들(160a)을 포함하는 제1 채널 열(channel column), 기판(100)의 상면에 평행한 상기 제3 방향에서 보았을 때 제1 영역(I)의 외곽부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제2 채널들(160b)을 포함하는 제2 채널 열들, 및 상기 제1 채널들(160a)과 상기 제2 채널들(160b)의 사이에 위치하는 제3 채널들(160c)을 포함하는 제3 채널 열들을 포함할 수 있다. 이때, 제3 채널들(160c)은 제1 채널들(160a) 또는 제2 채널들(160b)로부터 상기 제2 방향 혹은 제3 방향과 예각을 이루는 제4 방향에 각각 위치할 수 있다. 이에 따라, 제1, 제2 및 제3 채널들(160a, 160b, 160c)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다. 이와 같이 제1, 제2 및 제3 채널들(160a, 160b, 160c)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널들(160)이 배열될 수 있다.
한편, 상기 제1 내지 제3 채널 열들은 하나의 채널 세트(set)를 정의할 수 있으며, 상기 채널 세트는 상기 제2 방향을 따라 반복적으로 배열되어 상기 채널 어레이를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 하나의 채널 세트는 하나의 제1 영역(I)에 대응하여 배치될 수 있다.
도 3을 참조하면, 각 채널들(160)의 외측벽을 둘러싸도록 순차적으로 적층된 터널 절연막 패턴(157), 전하 저장막 패턴(155) 및 블로킹막 패턴(153)은 채널(160)의 형상에 대응하여 각각 저면 중앙부가 뚫린 컵 형상을 가질 수 있다. 구체적으로, 터널 절연막 패턴(157), 전하 저장막 패턴(155) 및 블로킹막 패턴(153)은 채널(160)의 외측벽 및 저면을 둘러쌀 수 있다. 이에 따라, 터널 절연막 패턴(157), 전하 저장막 패턴(155) 및 블로킹막 패턴(153)은 전하 저장막 구조물(151)을 정의할 수 있다. 예시적인 실시예들에 있어서, 전하 저장막 구조물(151)도 각 채널들(160)에 대응하여 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 패턴(157)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장막 패턴(155) 은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 블로킹막 패턴(153)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 채널(160)의 하부에는 기판(100) 상면에 접촉하는 반도체 패턴(147)이 형성될 수 있다. 채널(160)이 저면에 전하 저장막 구조물(151)을 관통하는 돌출부를 가짐에 따라, 이에 대응하여 반도체 패턴(147)은 상면에 오목부를 가질 수 있다. 즉, 반도체 패턴(147)은 상기 돌출부를 통해서 채널(160)과 직접적으로 접촉할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(147)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘, 단결정 실리콘, 폴리게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
또한, 채널(160) 및 전하 저장막 구조물(151) 상부에는 패드(170)가 형성될 수 있다. 예시적인 실시예들에 있어서, 패드(170)는 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 블로킹막 패턴(153)의 측벽에 상기 제1 방향을 따라 복수 개로 형성되는 제1 절연막 패턴(115)이 배치될 수 있다. 예를 들어, 제1 절연막 패턴(115)은 실리콘 산화물을 포함할 수 있다.
또한, 상기 각 채널 세트들 사이의 상기 제3 영역(III)에는 제1 개구(180)가 형성될 수 있다. 이 때, 복수 개의 제1 절연막 패턴들(115) 사이의 공간은 갭(190)으로 정의될 수 있다.
보조 블로킹막 패턴(205)은 갭(190)에 의해 노출된 블로킹막 패턴(153)의 외측벽을 둘러쌀 수 있다. 이에 따라, 채널들(160)의 일부 외측벽은 보조 블로킹막 패턴(205)에 의해 둘러싸일 수 있다. 보조 블로킹막 패턴(205)은 또한 갭(190)의 내벽 상에도 형성될 수 있으며, 이에 따라 상단 및 하단이 상기 제2 및 제3 방향을 따라 연장될 수 있다. 보조 블로킹막 패턴(205)은 예를 들어, 알루미늄 산화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
제1 게이트 전극(216, 217, 218)은 갭(190) 내부를 채우도록 보조 블로킹막 패턴(205)의 측벽 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(216, 217, 218)은 상기 제3 방향을 따라 연장될 수 있다.
제1 게이트 전극(216, 217, 218)은 상기 제1 방향을 따라 순차적으로 형성된 그라운드 선택 라인(Ground Selection Line: GSL)(218), 워드 라인(216) 및 스트링 선택 라인(String Selection Line: SSL)(217)을 포함할 수 있다.
각 GSL(218), 워드 라인(216) 및 SSL(217)은 1개 혹은 복수 개의 층에 형성될 수 있다. 본 실시예에서, 각 GSL(218) 및 SSL(217)은 1개의 층에 형성되고, 워드 라인(216)은 GSL(218)과 SSL(217) 사이에 4개의 층으로 형성된다. 하지만, 예를 들어, 각 GSL(218) 및 SSL(217)은 2개의 층에 형성되고, 워드 라인(216)은 2개, 8개 혹은 16개의 층에 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 게이트 전극(216, 217, 218)은 금속을 포함할 수 있다. 예를 들어, 제1 게이트 전극(216, 217, 218)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다.
이에 따라, 전하 저장막 구조물(151) 및 제1 게이트 전극(216, 217, 218)은 게이트 구조물을 정의할 수 있다. 상기 게이트 구조물들은 채널(160)의 측벽 상에 배치되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
한편, 상기 제3 방향으로 연장되고 제1 절연막 패턴들(115) 일부를 관통하는 분리막 패턴(165)이 게이트 구조물들을 서로 분리할 수 있다. 즉, 분리막 패턴(165)은 제1 채널 열과 겹치도록 배치될 수 있으며, 상기 제3 방향을 따라 채널들(160)을 분리할 수 있다.
구체적으로, 분리막 패턴(165)은 SSL(217)을 포함하는 게이트 구조물들 및 상기 게이트 구조물들 상에 형성된 제1 절연막 패턴들(115)을 관통할 수 있으며, 상기 게이트 구조물들 아래에 형성된 제1 절연막 패턴(115) 일부도 관통할 수 있다. 이에 따라, SSL(218)은 분리막 패턴(165)을 기준으로 서로 전기적으로 절연될 수 있다. 예를 들어, 분리막 패턴(165)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 기판(100)의 제1 영역들(I) 사이에 위치하는 제1 개구(180)는 제2 절연막 패턴(220)에 의해 채워질 수 있다. 제2 절연막 패턴(220)은 예를 들어, 산화물과 같은 절연 물질을 포함할 수 있다. 또한, 제2 절연막 패턴(220) 아래의 기판(100) 상부에는 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL) 역할을 수행하는 불순물 영역(105)이 형성될 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 인, 비소와 같은 n형 불순물을 포함한다. 도시되지는 않았지만, 불순물 영역(105) 상에는, 예를 들어, 코발트 실리사이드 패턴, 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다.
다시 도 2를 참조하면, 제1 영역(I)에 인접한 제2 영역(II)에는 제1 및 제2 더미 패턴들(145a, 145b)이 배치될 수 있다. 제1 및 제2 더미 패턴들(145a, 145b)은 상기 제1 방향을 따라 연장될 수 있다. 예를 들어, 제1 및 제2 더미 패턴들(145a, 145b)을 필러(pillar) 형상을 가질 수 있으며, 채널들(160)의 상면과 실질적으로 동일한 높이의 상면을 가질 수 있다. 또한, 제1 및 제2 더미 패턴들(145a, 145b)은 채널들(160)보다 좁은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 더미 패턴들(145a, 145b)은 상기 제2 및 제3 방향을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 더미 패턴 어레이가 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 패턴 어레이는 상기 제3 방향을 따라 복수 개로 형성된 제1 더미 패턴들(145a)을 포함하는 제1 더미 패턴 열(dummy pattern column) 및 상기 제3 방향을 따라 복수 개로 형성된 제2 더미 패턴들(145b)을 포함하는 제2 더미 패턴 열을 포함할 수 있다. 이때, 제2 더미 패턴들(145b)은 제1 더미 패턴들(145a)로부터 상기 제2 방향 혹은 제3 방향과 예각을 이루는 제4 방향에 각각 위치할 수 있다. 이에 따라, 제1 및 제2 더미 패턴들(145a, 145b)은 상기 제3 방향을 기준으로 지그재그로 배열될 수 있다.
예를 들어, 제1 및 제2 더미 패턴들(145a, 145b)은 실리콘 산화물, 실리콘 질화물 또는 폴리실리콘을 포함할 수 있다.
비트 라인(240)은 비트 라인 콘택(235)에 의해 패드(170)에 전기적으로 연결되며, 이에 따라 채널들(160)에 전기적으로 연결될 수 있다. 비트 라인(240)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 비트 라인(240)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
비트 라인 콘택(235)은 제3 절연막(230)을 관통하는 제2 개구(232)를 채우며, 패드(170) 상면에 접촉한다. 비트 라인 콘택(235)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
제3 절연막(230)은 제1 및 제2 절연막 패턴들(115, 220), 패드(170) 및 분리막 패턴(165) 상에 형성된다. 예시적인 실시예들에 따르면, 제3 절연막(230)은 산화물과 같은 절연 물질을 포함할 수 있다.
전술한 바와 같이 상기 수직형 메모리 장치는 기판(100)의 제1 영역(I)에 배치된 채널(160) 및 상기 게이트 구조물들과, 기판(100)의 제2 영역(II)에 배치되는 더미 패턴들(145a, 145b)을 포함할 수 있다. 채널들(160)을 형성하기 위한 홀들(130, 도 5a 참조)을 형성하는 과정에서, 더미 패턴들(145a, 145b)에 대응하는 더미 홀들(140a, 140b, 도 5a 참조)도 동시에 형성될 수 있다. 또한, 더미 홀들(140a, 140b)이 형성됨에 따라 홀들(130)이 보다 균일하게 식각될 수 있다. 이에 따라, 상기 수직형 메모리 장치는 우수한 신뢰도를 가질 수 있다.
도 4a 내지 도 12a는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수직 단면도들이며, 도 5b, 도 7b, 도 8b, 도 9b 및 도 12b는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 6b는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 부분 절개도이다. 상기 수직 단면도들은 상기 수평 단면도들의 라인 VI-VI'를 따라 자른 단면도들이다. 상기 도면들은 예시적으로 도 1 내지 도 3에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다.
도 4a를 참조하면, 기판(100) 상에 제1 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 제1 절연막들(110) 및 복수의 희생막들(120)이 제1 방향을 따라 교대로 적층될 수 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 기판(100)은 위치에 따라 제1 영역(I), 제2 영역(II) 및 제3 영역(III)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 이후 형성되는 채널들(160, 도 7a)을 포함하는 수직형 메모리 소자가 배치되는 영역일 수 있다. 제1 영역(I)은 상기 제3 방향을 따라 연장되며, 상기 제3 방향에 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 제3 영역(III)은 제1 영역(I)들 사이에 위치하며, 제1 영역(I)에 위치하는 상기 수직형 메모리 소자들을 분리하기 위한 워드 라인 컷 영역일 수 있다. 또한 제2 영역(II)은 제1 영역(I)의 일면에 인접하여 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110) 및 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 제1 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다. 예시적인 실시예들에 따르면, 제1 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있으며, 희생막들(120)은 제1 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
제1 절연막들(110) 및 희생막들(120)이 적층되는 수는 이후 형성되는 그라운드 선택 라인(GSL)(218, 도 11a 참조), 워드 라인(216, 도 11a 참조) 및 스트링 선택 라인(SSL)(217, 도 11a 참조)이 적층되는 수에 따라 달라질 수 있다. 본 실시예에서, GSL(218) 및 SSL(217)은 각각 1개의 층에 형성되고, 워드 라인(216)은 4개의 층에 형성된다. 이에 따라, 희생막(120)은 모두 6개의 층으로 적층되고 제1 절연막(110)은 모두 7개의 층으로 적층될 수 있다. 하지만, 제1 절연막(110) 및 희생막(120)이 적층되는 수는 이에 한정되지는 않으며, 예를 들어, GSL(218) 및 SSL(217)은 각각 2개의 층에 형성되고 워드 라인(216)은 2개, 8개 혹은 16개의 층에 형성될 수도 있으며, 이 경우 희생막들(120) 및 제1 절연막들(110)이 적층되는 수도 이에 따라 조절될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 절연막들(110) 및 희생막들(120)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(130) 및 더미 홀들(135, 140)을 형성한다.
예시적인 실시예들에 따르면, 홀들(130) 및 더미 홀들(135, 140)은 최상층 제1 절연막(110) 상에 하드 마스크(127)를 형성하고, 하드 마스크(127)를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 각 홀들(130) 및 더미 홀들(135, 140)은 상기 제1 방향으로 연장되도록 형성될 수 있다. 다만, 상기 건식 식각 공정의 특성 상, 각 홀들(130) 및 더미 홀들(135, 140)은 아래로 갈수록 폭이 좁아지도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 하드 마스크(127)는 제1 절연막들(110) 및 희생막들(120)이 각각 포함하는 실리콘 산화물 및 실리콘 질화물과 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘, 비정질 실리콘 등을 사용하여, CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 영역(I) 내에는 상기 제2 방향 및 상기 제3 방향을 따라 복수 개의 홀들(130a, 130b, 130c)이 형성될 수 있으며, 제2 영역(II) 및 제3 영역(III) 내에는 각기 상기 제3 방향을 따라 복수 개의 제1 및 제2 더미 홀들(140a, 140b)과 제3 및 제4 더미 홀들(135a, 135b)이 형성될 수 있다.
제1 영역(I) 내에 반복적으로 형성된 홀들(130a, 130b, 130c)에 의해서 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 홀 어레이는 제1 영역(I)의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 홀들(130a)을 포함하는 제1 홀 열(hole column), 제1 영역(I)의 외곽부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제2 홀들(130b)을 포함하는 제2 홀 열들, 및 상기 제1 홀들(130a)과 상기 제2 홀들(130b)의 사이에 위치하는 제3 홀들(130c)을 포함하는 제3 홀 열들을 포함할 수 있다. 이때, 제3 홀들(130c)은 제1 홀들(130a) 또는 제2 홀들(130b)로부터 상기 제2 방향 혹은 제3 방향과 예각을 이루는 제4 방향에 각각 위치할 수 있다. 이에 따라, 제1, 제2 및 제3 홀들(130a, 130b, 130c)은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다. 이와 같이 제1, 제2 및 제3 홀들(130a, 130b, 130c)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 홀들(130)이 배열될 수 있다.
한편, 제2 영역(II) 내에는 제1 및 제2 더미 홀들(140a, 140b)들이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 더미 홀들(140a, 140b)은 상기 제2 및 제3 방향을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 제1 더미 홀 어레이가 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 더미 홀 어레이는 상기 제3 방향을 따라 복수 개로 형성된 제1 더미 홀들(140a)을 포함하는 제1 더미 홀 열(dummy hole column) 및 상기 제3 방향을 따라 복수 개로 형성된 제2 더미 홀들(140b)을 포함하는 제2 더미 홀 열을 포함할 수 있다. 이때, 제2 더미 홀들(140b)은 제1 더미 홀들(140a)로부터 상기 제2 방향 혹은 제3 방향과 예각을 이루는 재4 방향에 각각 위치할 수 있다. 이에 따라, 제1 및 제2 더미 홀들(140a, 140b)은 상기 제3 방향을 기준으로 지그재그로 배열될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 더미 홀들(140a, 140b)은 홀들(130)과 실질적으로 동일하거나 작은 직경을 가질 수 있다.
한편, 제3 영역(III) 내에는 제3 및 제4 더미 홀들(135a, 135b)들이 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 및 제4 더미 홀들(135a, 135b)은 상기 제2 방향 및 상기 제3 방향을 따라 각각 복수 개로 형성될 수 있다. 이에 따라, 제3 및 제4 더미 홀들(135a, 135b)은 지그재그 형태로 배열될 수 있다.
제1 내지 제4 더미 홀들(140a, 140b, 135a, 135b)은 홀들(130)을 형성하는 공정과 동시에 형성될 수 있다. 홀들(130)이 배치되지 않은 제2 영역(II) 및 제3 영역(III)에 제1 내지 제4 더미 홀들(140a, 140b, 135a, 135b)이 형성됨에 따라, 홀들(130)이 보다 균일하게 형성될 수 있다. 홀들(130)을 형성하는 식각 공정에서, 주변의 홀들의 존재여부에 따라서, 식각이 불균일하게 일어날 수 있다. 만약, 제1 내지 제4 더미 홀들(140a, 140b, 135a, 135b)이 형성되지 않는다면, 제1 홀들(130a)은 양쪽 측면에서 제3 홀들(130c)에 의해서 둘러싸인 반면에, 제2 홀들(130b)은 한쪽 측면에서 제3 홀들(130c)에 의해서 둘러싸여 있다. 이러한 차이에 의해서, 제1 홀들(130a)과 제2 홀들(130b)은 서로 다른 크기 또는 형태로 식각될 수 있다. 본 발명의 예시적인 실시예들에 따르면, 제2 홀들(130b)은 한쪽 측면에 제3 홀들(130c)이 배치되고, 반대쪽 측면에 더미 홀들(140a, 140b, 135a, 135b)이 배치될 수 있다. 이에 따라, 제1 홀들(130a)과 제2 홀들(130b)은 서로 균일하게 형성될 수 있다.
추가적으로, 제2 영역(II) 및 제3 영역(III)이 위치하는 제1 절연막(110)과 희생막(120)의 부피를 감소시켜, 이후 공정에서 제1 절연막(110)과 희생막(120)이 변형되어, 미스-얼라인(mis-alignment)이 발생하는 것을 방지할 수도 있다.
도 6a 및 도 6b를 참조하면, 더미 홀들(140a, 140b, 135a, 135b)을 채우는 더미 패턴들(145a, 145b, 134a, 134b)을 형성한 후, 각 홀들(130)을 부분적으로 채우는 반도체 패턴(147)을 형성하고, 홀들(130)의 내측벽, 반도체 패턴(147)의 상면 및 하드 마스크(127)의 상면에 전하 저장막들(150)을 순차적으로 형성한다.
우선, 하드 마스크(127)상에 더미 홀들(140a, 140b, 135a, 135b)을 충분히 채우도록 더미 패턴막을 형성한 후, 하드 마스크(127) 상면이 노출될 때까지, 상기 더미 패턴막을 평탄화하여 제1 더미 패턴(145a), 제2 더미 패턴(145b), 제3 더미 패턴(134a) 및 제4 더미 패턴(134b)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 더미 패턴막은 실리콘 산화물, 실리콘 질화물 또는 폴리실리콘을 사용하여 형성할 수 있다. 특히, 제1 내지 제4 더미 패턴들(145a, 145b, 134a, 134b)이 폴리실리콘을 포함하는 경우, 실리콘 산화물을 포함하는 제1 절연막(110) 및 실리콘 질화물을 포함하는 희생막(120)과 식각선택비를 가질 수 있다. 이에 따라, 이후 희생막(120)을 제거하는 공정(도 10 참조) 또는 제1 절연막(110)을 식각하는 공정(도 9a 참조)에서 제1 내지 제4 더미 패턴들(145a, 145b, 134a, 134b)의 제거 여부를 선택적으로 조절할 수 있다.
본 발명의 예시적인 실시예들에 따른 더미 패턴들(145a, 145b, 134a, 134b)은 제1 절연막(110) 또는 희생막(120)이 이후 공정에서 변형되는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 더미 패턴들(145a, 145b, 134a, 134b)은 더미 홀들에 대응하는 평면 형상을 가질 수 있다. 도 7b에 도시된 바와 같이 더미 패턴들(145a, 145b, 134a, 134b)의 평면 형상은 실질적으로 원형 또는 타원형일 수 있다. 다른 예시적인 실시예들에 있어서, 도 15에 도시된 바와 같이 더미 홀들이 상기 제3 방향을 따라 연장된 다각형 형상을 가지는 경우, 더미 패턴들도 이에 대응하여 상기 제3 방향을 따라 연장된 다각형 형상을 가질 수 있다. 또 다른 예시적인 실시예들에 있어서, 도 13 또는 도 14에 도시된 바와 같이 더미 개구들이 상기 제3 방향을 따라 연장된 라인 형상을 가지는 경우, 더미 패턴들도 이에 대응하여 상기 제3 방향을 따라 연장된 라인 형상을 가질 수 있다.
또한, 홀들(130)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 홀들(130)을 부분적으로 채우는 반도체 패턴(147)을 형성할 수 있다. 이에 따라, 반도체 패턴(147)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 이와는 달리, 홀들(130)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(147)을 형성할 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(147)은 이후 GSL(218)이 형성되는 층의 희생막(120)의 상면보다 높은 상면을 갖도록 형성될 수 있다.
이후, 도 6b를 참조하면, 전하 저장막들(150)을 형성하는 단계는 홀들(130)의 내측벽, 반도체 패턴(147)의 상면 및 하드 마스크(127)의 상면에 블로킹막(152), 전하 저장막(154) 및 터널 절연막(156)을 순차적으로 형성하는 단계를 포함한다. 예시적인 실시예들에 있어서, 블로킹막(152)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 전하 저장막(154)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 터널 절연막(156)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
한편, 터널 절연막(156)을 형성한 이후에, 터널 절연막(156) 상에 보조 채널막(도시되지 않음)을 형성할 수 있다. 상기 보조 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성할 수 있다. 상기 보조 채널막은 이후 전하 저장막(154) 등을 부분적으로 제거하는 공정(도 7a)에서 터널 절연막(156)의 손상을 방지할 수 있다.
도 7a 및 도 7b를 참조하면, 전하 저장막들(150)의 저면 및 반도체 패턴(147)의 상부를 부분적으로 제거하여 제1 리세스(158)를 형성하고, 제1 리세스(158) 및 홀들(130)의 나머지 부분을 충분히 채우는 채널(160)을 형성할 수 있다.
예시적인 실시예들에 있어서, 전하 저장막들(150)(즉, 터널 절연막(156), 전하 저장막(154) 및 블로킹막(152))의 저면의 중앙부를 제거하여 반도체 패턴(147)의 상면을 부분적으로 노출하고, 상기 노출된 반도체 패턴(147)의 상면을 제거하여 제1 리세스(158)를 형성할 수 있다.
이후, 전하 저장막들(150) 및 상기 노출된 반도체 패턴(147) 상에 홀들(130)의 나머지 부분을 충분히 채우도록 채널막을 형성한 후, 최상층 제1 절연막(110) 상면이 노출될 때까지 상기 채널막, 전하 저장막들(150) 및 하드 마스크(127)를 평탄화할 수 있다. 이와 달리, 전하 저장막들(150) 및 상기 노출된 반도체 패턴(147) 상에 채널막을 형성한 후, 홀들(130)의 나머지 부분을 충분히 채우도록 절연막(도시되지 않음)을 형성할 수 있다.
이에 따라, 각 홀들(130)을 채우면서 순차적으로 적층된 블로킹막 패턴(153, 도 3 참조), 전하 저장막 패턴(155, 도 3 참조) 및 터널 절연막 패턴(157, 도 3 참조)을 포함하는 전하 저장막 구조물(151) 및 채널(160)이 형성될 수 있다.
예시적인 실시예들에 있어서, 블로킹막 패턴(153), 전하 저장막 패턴(155) 및 터널 절연막 패턴(157)은 각각 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있으며, 상기 저면 중앙부를 통해서 반도체 패턴(147)과 채널(160)이 연결될 수 있다(도 3 참조).
예시적인 실시예들에 따르면, 상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있으며, 상기 채널막이 비정질 실리콘을 사용하여 형성되는 경우, 이를 결정화 시키는 공정이 추가적으로 수행될 수 있다.
채널(160)이 형성되는 홀들(130)이 제1 내지 제3 홀들(130a, 130b, 130c)을 포함하는 홀 세트 및 나아가 홀 어레이를 정의함에 따라, 채널(160)도 이에 대응하여 제1 내지 제3 채널들(160a, 160b, 160c)을 포함하는 채널 세트 및 나아가 채널 어레이를 정의할 수 있다. 즉, 제1 내지 제3 채널들(160a, 160b, 160c)은 제1 내지 제3 홀들(130a, 130b, 130c) 내에 각각 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 채널(160), 전하 저장막 구조물(151), 제1 절연막들(110) 및 희생막들(120)을 부분적으로 제거하여 트렌치(162)를 형성하고, 트렌치(162)를 채우는 분리막 패턴(165)을 형성하며, 채널(160), 전하 저장막 구조물(151)의 상부를 제거하여 제2 리세스(168)를 형성하고, 제2 리세스(168)를 채우는 패드(170)를 형성한다.
예시적인 실시예들에 있어서, 트렌치(162)는 사진 식각 공정을 통해, 이후 SSL(217, 도 11a 참조)이 형성되는 층의 희생막들(120) 및 이들 상에 형성된 제1 절연막들(110)을 관통하도록 형성될 수 있으며, 나아가 트렌치(162)는 SSL(217)이 형성되는 층의 희생막(120) 바로 아래에 형성된 제1 절연막(110)도 부분적으로 관통할 수 있다. 예시적인 실시예들에 있어서, 트렌치(162)는 상기 제3 방향으로 연장되도록 형성될 수 있으며, 제1 채널(160a)과 겹치도록 배치될 수 있다.
이후, 트렌치(162)를 충분히 채우는 분리막을 제1 절연막(110) 상에 형성한 후, 최상층 제1 절연막(110)의 상면이 노출될 때까지 상기 분리막을 평탄화함으로써, 트렌치(162)를 매립하는 분리막 패턴(165)을 형성할 수 있다. 상기 분리막은 희생막들(120)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 또한, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
또한, 채널(160), 전하 저장막 구조물(151) 및 블로킹막 패턴(153)의 상부를 에치 백 공정을 통해 제거하여 제2 리세스(168)를 형성한다. 이후, 제2 리세스(168)를 채우는 패드막을 채널(160), 전하 저장막 구조물(151)의 상면 및 최상층 제1 절연막(110) 상에 형성하고, 최상층 제1 절연막(110)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(170)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있으며, 상기 패드막이 비정질 실리콘을 사용하여 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
패드(170)는 각 채널들(160b, 160c) 상에 형성되므로, 상기 채널 어레이에 대응하여 패드 어레이를 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 제1 절연막들(110) 및 희생막들(120)을 관통하는 제1 개구(180)를 형성하여 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 따르면, 제1 개구(180)는 최상층 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 개구(180)는 상기 제1 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 개구(180)는 상기 제3 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 즉, 제1 개구(180)은 제1 영역(I)들 사이에 위치하는 제3 영역(III)에서 기판(100) 상면을 노출시키도록 형성될 수 있다. 이에 따라, 제3 영역(III) 상에 위치하는 제3 및 제4 더미 패턴들(134a, 134b)도 함께 제거될 수 있다.
또한, 제1 절연막들(110) 및 희생막들(120)은 각각 제1 절연막 패턴들(115) 및 희생막 패턴들(125)로 변환될 수 있다. 이때, 각 층의 제1 절연막 패턴들(115) 및 희생막 패턴들(125)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 10a를 참조하면, 희생막 패턴들(125)을 제거하여, 각 층의 제1 절연막 패턴들(115) 사이에 갭(190)을 형성한 후, 노출된 블로킹막 패턴(152)의 외측벽, 노출된 반도체 패턴(147)의 측벽, 갭(190)의 내벽, 제1 절연막 패턴(115)의 표면, 노출된 기판(100) 상면, 패드(170)의 상면 및 분리막 패턴(165)의 상면에 보조 블로킹막(200)을 형성하고, 갭(190)의 나머지 부분을 충분히 채우는 게이트 전극막(210)을 보조 블로킹막(200) 상에 형성한다.
예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 개구(180)에 의해 노출된 희생막 패턴들(125)을 제거할 수 있다. 이에 따라, 갭(190)에 의해 블로킹막 패턴(152)의 외측벽 일부 및 반도체 패턴(147)의 측벽 일부가 노출될 수 있다.
이후, 보조 블로킹막(200)은, 예를 들어, 알루미늄 산화물 또는 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다. 일 실시예에 있어서, 보조 블로킹막(200)은 순차 흐름 증착(Sequential Flow Deposition: SFD) 공정 혹은 ALD 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극막(210)은 금속을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(210)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 사용하여 형성될 수 있다. 게이트 전극막(210)이 예를 들어 텅스텐을 포함하는 경우, 게이트 전극막(210)은 WF6을 소스 가스로 하는 CVD 공정 혹은 ALD 공정 등을 통해 형성될 수 있다.
도 11a를 참조하면, 게이트 전극막(210)을 부분적으로 제거하여, 갭(190) 내부에 제1 게이트 전극들(216, 217, 218)을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 게이트 전극막(210)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(216, 217, 218)은 갭(190) 내부를 채우면서, 상기 제3 방향을 따라 연장될 수 있다.
제1 게이트 전극(216, 217, 218)은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 형성된 GSL(218), 워드 라인(216) 및 SSL(217)을 포함할 수 있다. 이때, 각 GSL(218), 워드 라인(216) 및 SSL(217)은 1개 혹은 수 개의 층에 형성될 수 있으며, 본 실시예에서 GSL(218) 및 SSL(217)은 1개의 층에 형성되고, 워드 라인(216)은 GSL(218) 및 SSL(217) 사이의 4개의 층으로 형성된다. 한편, GSL(218)은 반도체 패턴들(160)에 인접하여 형성되고, 워드 라인(216) 및 SSL(217)은 채널들(160)에 인접하여 형성되며, 특히 SSL(217)은 분리막 패턴(165)에 인접하여 형성된다.
한편, 게이트 전극막(210)을 부분적으로 제거할 때, 제1 절연막 패턴(115)의 표면, 기판(100) 상면, 패드(170) 상면 및 분리막 패턴(165) 상면의 보조 블로킹막(200) 부분이 함께 제거될 수 있으며, 이에 따라 보조 블로킹막 패턴(205)이 형성될 수 있다.
한편, 게이트 전극막(210) 및 보조 블로킹막(200)이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키며 상기 제3 방향으로 연장되는 제1 개구(180)가 다시 형성되며, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 상기 제3 방향으로 연장되어 공통 소스 라인(Common Source Line: CSL)의 역할을 수행할 수 있다.
도시되지는 않았지만, 불순물 영역(105) 상에, 예를 들어, 코발트 실리사이드 패턴 혹은 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다.
도 12a를 참조하면, 제1 개구(180)를 채우는 제2 절연막 패턴(220)을 형성한 후, 비트 라인(240)과 이에 연결되는 비트 라인 콘택(235)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 절연막 패턴(220)은 제1 개구(180)를 채우는 제3 절연막을 기판(100) 및 최상층 제1 절연막 패턴(115) 상에 형성한 후, 최상층 제1 절연막 패턴(115)의 상면이 노출될 때까지 상기 제3 절연막 상부를 평탄화함으로써, 형성할 수 있다.
이후, 제1 및 제2 절연막 패턴들(115, 220), 패드(170) 및 분리막 패턴(165) 상에 제3 절연막(230)을 형성하고, 패드(170) 상면을 노출시키는 제2 개구(232)를 형성한다. 예시적인 실시예들에 따르면, 제2 개구(232)는 패드(170)에 대응하도록 복수 개로 형성되어 제2 개구 어레이를 형성할 수 있다.
이후, 제2 개구(232)를 채우는 비트 라인 콘택(235)을 패드(170) 상에 형성하고, 비트 라인 콘택(235)에 전기적으로 연결되는 비트 라인(240)을 형성하여 상기 수직형 메모리 장치를 완성한다. 예시적인 실시예들에 있어서, 비트 라인(240)은 상기 제2 방향을 따라 연장하며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 따르면, 비트 라인 콘택(235)은 패드(170)에 대응하도록 복수 개로 형성되어 비트 라인 콘택 어레이를 형성할 수 있으며, 비트 라인(240)은 각각이 상기 제2 방향으로 연장되도록 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 채널(160)을 형성하기 위한 홀들(130)을 형성하는 과정에서, 더미 홀들(140a, 140b, 135a, 135b)이 동시에 형성할 수 있으며, 이후 더미 홀들(140a, 140b, 135a, 135b)을 채우는 더미 패턴들(145a, 145b, 134a, 134b)을 형성할 수 있다. 더미 홀들(140a, 140b, 135a, 135b)이 형성됨에 따라, 홀들(130)이 보다 균일하게 형성될 수 있다. 이에 따라, 미스-얼라인(mis-alignment)를 방지할 수 있다.
도 13은 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 더미 개구(136, 141)를 제외하면, 도 4 내지 도 12에 도시된 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 2a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 교대로 반복하여 적층된 제1 절연막(110) 및 희생막(120)을 형성한다.
이후, 도 13을 참조하면, 기판(100)의 제2 영역(II) 및 제3 영역(III) 내에 각기 더미 개구(141, 136)를 형성한다. 더미 개구(141, 136)를 형성하는 과정은 홀들(130)을 형성하는 과정과 동시에 진행될 수 있다.
예시적인 실시예들에 있어서, 더미 개구(141, 136)를 형성하는 과정은 기판(100)의 제2 영역(II)을 노출시키는 제1 더미 개구(141)와 기판(100)의 제3 영역(III)을 노출시키는 제3 더미 개구(136)를 형성하는 과정을 포함할 수 있다. 예를 들어, 더미 개구들(141, 136)은 상기 제1 방향을 따라 연장할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 더미 개구들(141, 136)의 평면 형상은 기판(100)의 상면에 평행한 제3 방향을 따라 연장되는 라인 형상을 가질 수 있다. 또한, 더미 개구들(141, 136)은 홀들(130)의 직경보다 작은 폭을 가질 수 있다.
이후, 도 6 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다.
전술한 바와 같이, 채널(160)을 형성하기 위한 홀들(130)을 형성하는 과정에서, 더미 개구들(141, 136)이 동시에 형성될 수 있으며, 이후 더미 개구들(141, 136)을 채우는 더미 패턴들을 형성할 수 있다. 상기 더미 패턴들은 더미 개구(141, 136)들에 대응하여 상기 제3 방향을 따라 연장되는 라인 형상을 가질 수 있다. 상기 더미 패턴들이 형성됨에 따라, 제1 절연막(110) 및 희생막(120)의 부피가 감소되어, 이들의 변형을 방지할 수 있다. 이에 따라, 미스-얼라인(mis-alignment)를 방지할 수 있다. 또한, 더미 개구들(141, 136)과 동시에 형성되는 홀들(130)이 균일하게 형성될 수 있다.
도 14는 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 더미 개구들(142a, 142b, 137a, 137b)을 제외하면, 도 4 내지 도 12에 도시된 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 2a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 교대로 반복하여 적층된 제1 절연막(110) 및 희생막(120)을 형성한다.
이후, 도 14를 참조하면, 기판(100)의 제2 영역(II) 및 제3 영역(III) 내에 더미 개구들(142a, 142b, 137a, 137b)을 형성한다.
예시적인 실시예들에 있어서, 더미 개구들(142a, 142b, 137a, 137b)은 기판(100)의 제2 영역(II)을 부분적으로 노출시키는 제1 더미 개구(142a)와 제2 더미 개구(142b), 및 기판(100)의 제3 영역(III)을 부분적으로 노출시키는 제3 더미 개구(137a) 및 제4 더미 개구(137b)를 포함할 수 있다. 제1 내지 제4 더미 개구들(142a, 142b, 137a, 137b)은 상기 제1 방향을 따라 연장할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 더미 개구들(142a, 142b, 137a, 137b)의 평면 형상은 기판(100)의 상면에 평행한 제3 방향을 따라 연장되는 라인 형상을 가질 수 있다.
이후, 도 6 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다.
전술한 바와 같이, 채널(160)을 형성하기 위한 홀들(130)을 형성하는 과정에서, 더미 개구들(142a, 142b, 137a, 137b)이 동시에 형성될 수 있으며, 이후 더미 개구들(142a, 142b, 137a, 137b)을 채우는 더미 패턴들을 형성할 수 있다. 상기 더미 패턴들은 상기 더미 개구들(142a, 142b, 137a, 137b)에 대응하여 라인 형상을 가질 수 있다. 상기 더미 패턴들이 형성됨에 따라, 제1 절연막(110) 및 희생막(120)의 부피가 감소되어, 이들의 변형을 방지할 수 있다. 또한, 더미 개구들(142a, 142b, 137a, 137b)과 동시에 형성되는 홀들(130)이 균일하게 형성될 수 있다.
도 15는 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 더미 홀들(143a, 143b, 138a, 138b)을 제외하면, 도 4 내지 도 12에 도시된 수직형 메모리 장치의 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저, 도 2a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 교대로 반복하여 적층된 제1 절연막(110) 및 희생막(120)을 형성한다.
이후, 도 15를 참조하면, 기판(100)의 제2 영역(II) 및 제3 영역(III) 내에더미 홀들(143a, 143b, 138a, 138b)을 형성한다.
예시적인 실시예들에 있어서, 더미 홀들(143a, 143b, 138a, 138b)은 기판(100)의 제2 영역(II)을 노출시키는 제1 더미 홀(143a)과 제2 더미 홀(143b) 및 기판(100)의 제3 영역(III)을 노출시키는 제3 더미 홀(138a)과 제4 더미 홀(138b)을 포함할 수 있다. 예시적인 실시예들에 있어서, 더미 홀들(143a, 143b, 138a, 138b)은 상기 제2 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 또한 각각의 더미 홀들(143a, 143b, 138a, 138b)은 상기 제3 방향을 따라 연장된 사각형의 평면 형상을 가질 수 있다.
이후, 도 6 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다. 예를 들어, 더미 홀들(143a, 143b, 138a, 138b)을 채우는 더미 패턴들을 형성할 수 있으며, 상기 더미 패턴들은 상기 제3 방향을 따라 연장된 사각형의 평면 형상을 가질 수 있다.
본 발명의 예시적인 실시예들에 있어서, 더미 홀들(143a, 143b, 138a, 138b)의 평면 형상이 변경되더라도 동일한 효과를 거둘 수 있다.
도 16a 및 도 17는 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 수평 단면도들이고, 도 16b는 도 16a의 VII-VII'라인을 따라 자른 수직 단면도이고, 도 16c는 도 16a의 VIII-VIII'라인을 따라 자른 수직 단면도이다.
먼저, 도 2a를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 교대로 반복하여 적층된 제1 절연막(110) 및 희생막(120)을 형성한다.
이후, 도 16a, 도 16b 및 도 16c를 참조하면, 기판(100)의 제1 영역(I) 내에 제1 홀들(130a)을 형성함과 동시에 기판(100)의 제2 영역(II) 내에 제1 더미 홀들(144a)을 형성하고 제3 영역(III) 내에 제4 더미 홀들(139b)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 홀들(130a), 제1 및 제4 더미 홀들(144a, 139b)을 상기 기판(100)의 상면에 평행한 제3 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 홀들(130a)은 제1 더미 홀들(144a) 및 제4 더미 홀들(139b)과 실질적으로 동일한 크기를 가질 수 있다. 또한, 제1 홀들(130a)은 제1 더미 홀들(144a) 및 제4 더미 홀들(139b)과 제1 거리(d1)만큼 이격되어 규칙적으로 배열될 수 있다. 제1 홀들(130a) 및 더미 홀들(144a, 139b)이 규칙적으로 배열됨에 따라 이들의 식각 공정도 용이하게 수행될 수 있다.
도 17을 참조하면, 기판(100)의 제1 영역(I) 내에 제2 홀들(130b)을 형성함과 동시에 기판(100)의 제2 영역(II) 내에 제2 더미 홀들(144b)을 형성하고, 제3 영역(III) 내에 제3 더미 홀들(139a)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 홀들(130b), 제2 및 제3 더미 홀들(144b, 139a)은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 홀들(130b)은 제2 및 제3 더미 홀들(144b, 139a)과 제1 거리(d1)만큼 이격되어 규칙적으로 배열될 수 있다. 이에 따라, 제2 홀들(130b), 제2 및 제3 더미 홀들(144b, 139a)을 형성하기 위한 식각 공정은 용이하게 수행될 수 있다. 반면에 제2 홀들(130b)은 제1 홀들(130a)과 제1 거리(d1)보다 작은 제2 거리(d2)만큼 이격되어 배치될 수 있다. 이에 따라, 단위 면적 내에 보다 많은 수의 제1 및 제2 홀들(130a, 130b)이 형성될 수 있다.
이후, 도 6 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110: 제1 절연막 115: 제1 절연막 패턴
120: 희생막 125: 희생막 패턴
127: 하드 마스크 130: 홀
130a, 130b, 130c: 제1, 제2, 제3 홀
134a: 제3 더미 패턴 134b: 제4 더미 패턴
135, 136a, 137a, 138a, 139a: 제3 더미 홀
136b, 137b, 138b, 139b: 제4 더미 홀
140, 141a, 142a, 143a, 144a: 제1 더미 홀
141b, 142b, 143b, 144b: 제2 더미 홀
145a: 제1 더미 패턴 145b: 제2 더미 패턴
147: 반도체 패턴 150: 전하 저장막들
151: 전하 저장막 구조물 152: 블로킹막
153: 블로킹막 패턴 154: 전하 저장막
155: 전하 저장막 패턴 156: 터널 절연막
157: 터널 절연막 패턴 158: 제1 리세스
160: 채널 162: 트렌치
165: 분리막 패턴 168: 제2 리세스
170: 패드 180: 제1 개구
190: 갭 200: 보조 블로킹막
205: 보조 블로킹막 패턴 210: 게이트 전극막
215: 게이트 전극 220: 제2 절연막 패턴
230: 제3 절연막 235: 비트 라인 콘택
240: 비트 라인

Claims (10)

  1. 기판의 제1 영역 상에 형성되고, 각각이 상기 기판 상면에 수직한 제1 방향을 따라 연장되는 복수 개의 채널들을 포함하는 채널 어레이(channel array);
    상기 기판 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함하는 전하 저장막 구조물;
    상기 각 전하 저장막 구조물들의 측벽 상에 상기 제1 방향을 따라 서로 이격되도록 배치된 복수 개의 게이트 전극들; 및
    상기 제1 영역에 인접하는 상기 기판의 제2 영역 상에 형성되고, 각각이 상기 제1 방향을 따라 연장되는 복수 개의 더미 패턴들을 포함하는 더미 패턴 어레이(dummy pattern array)를 구비하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 더미 패턴들은 실리콘 산화물, 실리콘 질화물 또는 폴리실리콘을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 각 더미 패턴들의 평면 형상은 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 연장되는 라인(line) 형상인 것을 특징으로 하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 각 더미 패턴들은 상기 각 채널들보다 작은 폭을 가지는 것을 특징으로 하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 더미 패턴 어레이는 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 복수 개로 형성된 제1 더미 패턴들을 포함하는 제1 더미 패턴 열(dummy pattern column) 및 상기 제3 방향을 따라 복수 개로 형성된 제2 더미 패턴들을 포함하며 상기 제1 더미 패턴 열에 대해 상기 제2 방향으로 이격된 제2 더미 패턴 열을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  6. 제1 영역과 상기 제1 영역에 인접한 제2 영역을 포함하는 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성하는 단계;
    상기 절연막들 및 상기 희생막들을 관통하여 상기 기판의 제1 및 제2 영역들을 각각 노출시키는 홀들(holes) 및 제1 더미 홀들을 형성하는 단계;
    상기 각 제1 더미 홀들을 매립하는 제1 더미 패턴을 형성하는 단계;
    상기 각 홀들의 측벽 상에 순차적으로 적층된 블로킹막 패턴, 전하 저장막 패턴, 터널 절연막 패턴 및 채널을 형성하는 단계;
    상기 희생막들을 제거하여 상기 각 블로킹막 패턴들의 측벽을 노출시키는 복수 개의 갭들을 형성하는 단계; 및
    상기 각 갭들을 채우는 게이트 전극을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
  7. 제6항에 있어서, 상기 각 제1 더미 패턴들의 평면 형상은 원형, 타원형, 다각형, 또는 상기 기판의 상면에 평행한 제3 방향을 따라 연장되는 라인(line) 형상을 가지는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  8. 제6항에 있어서, 상기 기판은 제1 영역에 인접하는 제3 영역을 더 포함하고,
    상기 홀들 및 상기 제1 더미 홀들을 형성하는 단계는 상기 기판의 제3 영역에 제2 더미 홀들을 형성하는 단계를 더 포함하고,
    상기 제1 더미 패턴을 형성하는 단계는 상기 각 제2 더미 홀들을 매립하는 제2 더미 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 희생막들을 제거하는 단계 이전에,
    상기 기판의 제3 영역 상에 형성된 상기 절연막들 및 상기 희생막들 부분을 제거하는 단계; 및
    상기 제2 더미 패턴들을 전체적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  10. 제6항에 있어서, 상기 제1 더미 패턴들을 상기 기판의 상면에 평행한 제3 방향을 따라 복수 개로 형성되어 더미 패턴 열(dummy pattern column)을 정의하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.

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