CN108231781B - 竖直存储器装置 - Google Patents

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Abstract

一种竖直存储器装置包括模具结构和沟道。模具结构包括设置在衬底上的栅电极和绝缘图案，其中栅电极在基本垂直于衬底的上表面的竖直方向上分别布置在多个水平。绝缘图案布置在邻近的栅电极之间。沟道在孔中在竖直方向上延伸穿过模具结构，并且在所述孔中在基本平行于衬底的上表面的水平方向上彼此间隔开。栅电极各自包括基本上水平地彼此间隔开的多个第一栅电极。所述孔延伸穿过包括在栅电极中的每一个中的第一栅电极中的一个。可在所述一个第一栅电极中的一个孔中形成多个沟道。

Description

竖直存储器装置
相关申请的交叉引用
本申请要求于2016年12月22日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2016-0176705的优先权，该申请的内容以引用方式并入本文中。
技术领域
本发明构思整体涉及竖直存储器装置，并且更具体地说，本发明构思涉及包括竖直地延伸的沟道的竖直非易失性存储器装置。
背景技术
随着在VNAND闪速存储器装置中竖直地堆叠的台阶数量增大，形成沟道孔由于其高的宽高比而变得更加困难。而且，如果沟道孔的宽度增大，则在这种情况下，VNAND闪速存储器装置的面积增大。
发明内容
本发明构思的示例实施例提供了一种具有改进的特征的竖直存储器装置。
根据本发明构思的实施例，提供了一种竖直存储器装置。竖直存储器装置可包括模具结构和多个沟道。模具结构可包括布置在衬底上的栅电极和绝缘图案。栅电极可在基本垂直于衬底的上表面的竖直方向上分别布置在多个水平，并且绝缘图案可布置在所述栅电极中的邻近的栅电极之间。沟道可在孔中在竖直方向上延伸穿过模具结构，并且可在所述孔中在基本平行于衬底的上表面的水平方向上彼此间隔开。栅电极中的每一个可包括在水平方向上彼此间隔开的多个第一栅电极。所述孔可延伸穿过在栅电极中的每一个中包括的所述多个第一栅电极之一。
根据本发明构思的实施例，分隔图案延伸穿过第一栅电极之一的孔，并且将所述孔划分为多个子沟道。
根据本发明构思的实施例，提供了一种竖直存储器装置。该竖直存储器装置可包括栅电极和沟道。栅电极可相对于衬底的上表面在基本垂直于衬底的上表面的竖直方向上形成在多个水平，并且栅电极中的每一个可包括在基本平行于衬底的上表面的水平方向上布置的多个第一栅电极。沟道可在衬底上在竖直方向上延伸穿过在栅电极中的每一个中包括的第一栅电极之一，所述沟道可直接接触绝缘分隔图案并且可通过绝缘分隔图案彼此间隔开。
根据本发明构思的实施例，一种竖直存储器装置包括：衬底；模具结构，其布置在衬底上，所述模具结构包括在基本垂直于衬底的上表面的竖直方向上分别布置在多个水平的栅电极和布置在所述栅电极中的邻近的栅电极之间的绝缘图案，其中，模具结构具有在竖直方向上形成的多个沟道孔。栅电极中的每一个包括设置在所述多个水平中的对应的一个水平上并且彼此间隔开的多个第一栅电极，并且其中，所述多个沟道孔之一延伸穿过所述多个第一栅电极中的对应的第一栅电极；并且分隔图案对应地设置以在所述多个第一栅电极中的对应的第一栅电极中的沟道孔中形成多个沟道。
分隔图案可包括绝缘材料。另外，栅电极中的每一个还可包括多个第二栅电极和多个第三栅电极，其中，各个栅电极的对应的第一栅电极、第二栅电极和第三栅电极按次序堆叠。
第一栅电极、第二栅电极和第三栅电极可分别包括地选择线、字线和串选择线。
第一栅电极、第二栅电极和第三栅电极分别形成在多个水平。
第一栅电极、第二栅电极和第三栅电极可形成在多个水平中的单个水平。
第一栅电极可包括第一栅极导电图案和覆盖第一栅极导电图案的下表面和上表面以及一部分侧壁的第一栅极势垒图案。
在根据本发明构思的示例实施例的竖直存储器装置中，可在每个沟道孔中形成一个沟道，并且可通过形成分隔图案将沟道分为多个片。因此，可在不增大竖直存储器装置的面积的情况下增大沟道的密度。可替换地，当竖直存储器装置的沟道密度与在每个沟道孔中包括一个沟道的竖直存储器装置的沟道密度基本相同时，沟道孔中的每一个可增大，因此可防止由于宽高比增大而导致的故障。
附图说明
图1是示出根据本发明构思的示例实施例的第一竖直存储器装置的平面图；
图2是沿着线A-A’截取的图1的剖视图；
图3是沿着线B-B’截取的图1的剖视图；
图4是示出第一竖直存储器装置的第一结构和分隔图案的平面图；
图5是示出在一个沟道孔中被分为多片的第二结构的平面图；
图6是示出根据本发明构思的示例实施例的第二竖直存储器装置的分隔图案的布局的平面图；
图7是绝缘层的平面图，该平面图是示出根据本发明构思的示例实施例的制造竖直存储器装置的方法的阶段的多个图之一；
图8是绝缘层和牺牲层的剖视图；
图9示出了相对于在第一方向上延伸的假想线线对称的两个沟道孔组；
图10示出了第一沟道列的剖视图；
图11和图12示出了在去除第一掩模之后的半导体图案；
图13示出了包括填充图案和沟道的第一结构的上部；
图14和图15示出了利用蚀刻掩模蚀刻下面的第二结构以形成第一开口的情况；
图16、图17和图18是被形成以填充第一开口230的分隔图案的不同示图；
图19和图20分别是示出了形成在第一绝缘夹层130、封盖图案220和分隔图案240上的绝缘夹层250的平面图和正面剖视图；
图21是示出第二阻挡层280可形成在第一阻挡图案160的外侧壁的暴露的部分上的剖视图；
图22是示出被部分地去除以分别形成栅极导电图案和栅极势垒图案的栅极导电层300和栅极势垒层290的剖视图；
图23和图24是示出杂质区的平面图和正面剖视图；
图25和图26是示出穿过第二绝缘夹层形成的第一过孔362和第二过孔364的平面图和正面剖视图；
图27和图28是示出根据本发明构思的示例实施例的第三竖直存储器装置的剖视图；以及
图29和图30分别是对应于第一竖直存储器装置和第三竖直存储器装置的等效电路图。
具体实施方式
从以下结合附图的详细描述中，以上本发明构思将对于本领域普通技术人员变得更加容易理解。
图1至图5是示出根据本发明构思的示例实施例的第一竖直存储器装置的平面图和剖视图，图6是示出根据本发明构思的示例实施例的第二竖直存储器装置的分隔图案的布局的平面图。图2和图3分别是图1的沿着线A-A’和线B-B’截取的剖视图，并且图4和图5是示出第一竖直存储器装置的第一结构和分隔图案的平面图。
下文中，基本垂直于衬底的上表面的方向可被称作“竖直方向”，并且基本平行于衬底的上表面的方向可被称作“水平方向”。在水平方向当中，彼此交叉的两个方向可分别被称作第一方向和第二方向。附图中的若干个包括所示出的关于两个水平方向(第一方向和第二方向)的取向的线索。在一些实施例中，第一方向和第二方向可基本上彼此垂直。
参照图1至图5，第一竖直存储器装置可包括衬底100上的模具结构、第二结构、分隔图案240和第一布线372、第二布线374和第三布线410(图3)。第一竖直存储器装置还可包括第二阻挡层280、杂质区320、共源极线(CSL)340、第二间隔件330、第一绝缘夹层至第五绝缘夹层130、250、350、380和400以及第一过孔至第四过孔362、364、392和394。
例如，衬底100可包括硅、锗、硅-锗或者诸如GaP、GaAs、GaSb等的III-V化合物。在本发明构思的一些实施例中，衬底100可由绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底形成。
例如，模具结构可包括在衬底100上的竖直方向上分别位于多个水平的栅电极313、315、317、以及分别布置在邻近的栅电极之间的绝缘图案115。在示例实施例中，模具结构可具有包括多个台阶的阶梯形状，每个台阶包括栅电极和绝缘图案115，并且模具结构的台阶的面积可随着台阶从低水平朝着高水平升高而减小。然而，本发明构思不限于具有阶梯形状的模具结构。
模具结构可包括设置在栅电极之间的绝缘夹层结构，并且模具的侧壁可在其上具有绝缘夹层图案。
在本发明构思的示例实施例中，各个水平的栅电极可在第一方向上延伸，并且多个栅电极可在第二方向上形成在每个水平处。在第一方向上延伸的多个栅电极可通过CSL340和第二间隔件330在第二方向上彼此间隔开。
栅电极可包括分别在多个水平按次序堆叠的第一栅电极313、第二栅电极315和第三栅电极317。第一栅电极313可用作地选择线(GSL)，第二栅电极315可用作字线，并且第三栅电极317可用作串选择线(SSL)。第一栅电极313、第二栅电极315和第三栅电极317中的每一个可形成在一个水平或者分别形成在多个水平。可在第一栅电极313与第二栅电极315之间和/或第二栅电极315与第三栅电极317之间形成一个或多个伪字线。第一栅电极313与第二栅电极315之间和/或第二栅电极315与第三栅电极317之间的伪字线的数量可不同。
在诸如图2和图3所示的示例实施例中，第一栅电极313可形成在最下面的水平，第三栅电极317可形成在最上面的水平或者最上面的水平下方的水平，并且第二栅电极315可形成在第一栅电极313与第三栅电极317之间的多个水平。然而，本领域普通技术人员应该理解和清楚栅电极的排列方式可与图中所示的不同。
例如，多个栅电极中的每个栅电极可分别包括覆盖栅电极表面中的至少一些的栅极势垒图案。例如，第一栅电极313可包括第一栅极导电图案303和覆盖第一栅极导电图案303的下表面和上表面以及一部分侧壁的第一栅极势垒图案293，第二栅电极315可包括第二栅极导电图案305和覆盖第二栅极导电图案305的下表面和上表面以及一部分侧壁的第二栅极势垒图案295，并且第三栅电极317可包括第三栅极导电图案307和覆盖第三栅极导电图案307的下表面和上表面以及一部分侧壁的第三栅极势垒图案297。
第一栅极导电图案303、第二栅极导电图案305和第三栅极导电图案307的构造可包括例如钨、钛、钽、铂等的低电阻金属，并且第一栅极势垒图案293、第二栅极势垒图案295和第三栅极势垒图案297的构造可包括例如氮化钛、氮化钽等的金属氮化物。
第二阻挡层280可覆盖第一栅电极至第三栅电极313、315和317中的每一个的下表面和上表面以及侧壁，并且还可形成在绝缘图案115的表面上。第二阻挡层280的构造可包括金属氧化物，例如，氧化铝、氧化铪、氧化镧、镧铝氧化物、镧铪氧化物、铪铝氧化物、氧化钛、氧化钽、氧化锆等。
第二结构可在竖直方向上延伸穿过模具结构，并且可形成在在水平方向上彼此间隔开的沟道孔140中的每一个中。例如，第二结构可包括半导体图案150、第一结构和封盖图案220。
在本发明构思的示例实施例中，可在第二方向和第三方向上形成多个沟道孔140，以形成沟道孔阵列。在(诸如图6所示的)示例实施例中，沟道孔阵列可包括第一沟道孔列和第二沟道孔列，第一沟道孔列具有在第一方向上排列的多个第一沟道孔140a(图6)，并且第二沟道孔列在第二方向上与第一沟道孔列间隔开并且包括在第一方向上排列的多个第二沟道孔140b。沟道孔列可按照图案排列。例如，第一沟道孔140a可相对于第二沟道孔140b与第一方向或第二方向成锐角地布置。因此，第一沟道孔140a和第二沟道孔140b可在第一方向上按照z字形布局排列，并且可在单位面积中布置多个沟道孔140。
第一沟道孔列和第二沟道孔列可形成沟道孔组，并且多个沟道孔组可在第二方向上重复形成。图1示出了关于在第一方向上延伸的CSL 340线对称的两个沟道孔组，然而，本发明构思不限于图1所示的排列。包括在每个沟道孔组中的沟道孔列的数量可不限于此，并且沟道孔组可不呈线对称。
如图1和图6中的平面图中所示，沟道孔140中的每一个可具有圆形。然而，本发明构思不限于圆形沟道孔。例如，沟道孔140中的每一个可具有其它形状，例如，椭圆形、矩形或者不规则形状。
在本发明构思的示例实施例中，沟道孔140中的每一个可仅延伸穿过在各个水平处在第二方向上布置的多个栅电极之一。例如，每个沟道孔140的侧壁可在每个水平处被一个栅电极包围，并且可不被暴露出来。
根据衬底100的材料，半导体图案150可包括单晶硅或者单晶锗，并且在一些情况下，可掺有杂质。在示例实施例中，半导体图案150可具有上表面，该上表面设置在相对于衬底100的上表面在竖直方向上位于第二水平的绝缘图案115之一的下表面与上表面之间。
例如，半导体图案150可在水平方向上与多个栅电极中的布置在最下面的水平的第一栅电极313重叠，因此可用作包括GSL的晶体管(例如，地选择晶体管(GST))的沟道。
第一结构可形成在半导体图案150上，并且可包括例如从沟道孔140的内壁在水平方向上按次序堆叠的电荷存储结构190、沟道200和填充图案210(例如图4和图5)。电荷存储结构190可具有底部敞开的杯形形状，沟道200可具有杯形形状，并且填充图案210可具有柱形。
参照图3、图4和图5，电荷存储结构190可包括按次序堆叠的第一阻挡图案160、电荷存储图案170和隧道绝缘图案180。第一阻挡图案160可例如包括氧化物，例如氧化硅，电荷存储图案170可例如包括氮化物，例如氮化硅，并且隧道绝缘图案180可包括氧化物，例如氧化硅。
沟道200可包括未掺杂的或掺杂的多晶硅或单晶硅，并且填充图案210可包括氧化物，例如氧化硅。在本发明构思的示例实施例中，沟道200可在水平方向上与第二栅电极315和第三栅电极317重叠，因此可用作包括字线的晶体管(例如，单元晶体管)的沟道或者包括SSL的晶体管(例如，串选择晶体管(SST))的沟道。
因为沟道孔140可形成包括第一沟道孔列和第二沟道孔列的沟道孔组并且沟道孔组可形成沟道孔阵列，沟道200还可形成包括第一沟道列和第二沟道列的沟道组并且沟道组可形成沟道阵列。
封盖图案220可形成在第一结构上，并且可包括掺杂的或未掺杂的多晶硅或者单晶硅。
一个沟道孔140中的包括半导体图案150、第一结构和封盖图案220的第二结构可通过分隔图案240分为多片。
在本发明构思的示例实施例中，分隔图案240可包括在各个沟道孔140中在第一方向上延伸的第一部分240a以及在各个沟道孔140中与第一部分交叉的第二方向上延伸的第二部分240b。因此，一个沟道孔140中的第二结构可通过分隔图案240分为四片，如图1和图4中所示。
然而，本领域普通技术人员应该理解和清楚，本发明构思不限于将第二结构分为诸如图4所示的四片。
例如，第二结构可通过分隔图案240分为多片而不是四片。因此，图5示出了在一个沟道孔140中将第二结构分为八片。另外，可不将第二结构分为多片。换句话说，在多个沟道孔140中的一个或多个中可不形成分隔图案，因此可将第二结构中的一个或多个分为多片。另外，可不将第二结构中的其它一个或多个分为多片。
下文中，为了易于解释，下面将讨论在一个沟道孔140中将第二结构分为四片的情况。
由于第二结构被分为四片，半导体图案150、第一阻挡图案160、电荷存储图案170、隧道绝缘图案180、沟道200、填充图案210和封盖图案220中的每一个也可被分为四片。因此，电荷存储结构190和沟道200中的每一个可具有杯形形状的部分。
参照图6，分隔图案240不仅可延伸穿过沟道孔140中的第二结构，还可部分地延伸穿过沟道孔140以外的包括栅电极和绝缘图案115的模具结构。
在示例实施例中，分隔图案240的第一部分可在第一方向上延伸，从而相同的沟道列中的分隔图案240的第一部分可彼此连接。即使在这种情况下，分隔图案240在第一方向上也可不延伸至模具结构的最上面的水平处的一部分的相对两端，因此模具结构可不被分隔图案240分为两片。
例如，将第二结构分为多片或者不划分模具结构本身的任何分隔图案240均落入本发明构思中。
分隔图案240可例如包括氧化物，例如氧化硅，因此，可与填充图案210合并。
CSL 340可在第一方向上延伸穿过模具结构，并且第二间隔件330可在第一方向上形成在CSL 340的相对的侧壁中的每一个上。CSL340可例如包括金属、金属氮化物和/或金属硅化物，并且第二间隔件330可例如包括氧化物，例如氧化硅。可通过CSL 340和第二间隔件330在第二方向上将各个水平处的栅电极中的每一个分为多片。
杂质区320(图2和图3)可形成在接触CSL 340的底部的衬底100的上部。在示例实施例中，杂质区320可包括n型杂质，例如砷。
模具结构的侧壁被绝缘夹层图案(未示出)覆盖，并且第一绝缘夹层至第五绝缘夹层130、250、350、380和400可按次序堆叠在模具结构和绝缘夹层图案上。第一绝缘夹层至第五绝缘夹层130、250、350、380和400的结构可包括氧化物，例如氧化硅。
第一过孔362和第二过孔364可延伸穿过第二绝缘夹层250，以接触封盖图案220的上表面。第一布线372可延伸穿过第三绝缘夹层350，以分别接触第一过孔362的上表面，并且第二布线374可延伸穿过第三绝缘夹层350，以接触第二过孔364的上表面。在示例实施例中，第一布线372中的每一个可在第二方向上延伸，并且第二布线374中的每一个可包括第一部分和第二部分，第一部分在第一方向上延伸，第二部分第二方向上延伸并且连接至第一部分。
另外，第三过孔392和第四过孔394可延伸穿过第四绝缘夹层380，以分别接触第一布线372和第二布线374。在示例实施例中，第三过孔392和第四过孔394中的每一个可与CSL340重叠，然而本发明构思不限于此。
根据本发明构思，第三布线410可延伸穿过第五绝缘夹层400，以分别接触第三过孔392和第四过孔394的上表面。第三布线410中的每一个可在第二方向上延伸，以接触第三过孔392和第四过孔394中的至少一个的上表面。第三布线410中的每一个可用作第一竖直存储器装置和第二竖直存储器装置中的每一个的位线。
如上所示，在第一竖直存储器装置和第二竖直存储器装置中的每一个中，不是在一个沟道孔140中形成一个沟道200，根据本发明构思，可通过分隔图案240将沟道200分为多片(例如多个子沟道)，以使得可在一个沟道孔140中形成多个沟道200。因此，包括沟道200的竖直存储器装置可具有高集成度。分隔图案240可延伸至栅电极中的孔中，以在栅电极中形成多个沟道(例如子沟道)。
图7至图26是示出根据示例实施例的制造竖直存储器装置的方法的各个阶段的平面图和剖视图。更具体地说，图7、图9、图11、图14、图16、图19、图23和图25是平面图，并且图8、图10、图12-图13、图15、图17-图18、图20-图22、图24和图26是剖视图。另外，图8、图10、图12-图13、图15和图17分别是沿着对应的平面图的线A-A’截取的剖视图。另外，图18、图20-图22、图24和图26分别是沿着对应的平面图的线B-B’截取的剖视图。
现在参照图7和图8，绝缘层110和牺牲层120可交替地和重复地形成在衬底100上。因此，多个绝缘层110和多个牺牲层120可在竖直方向上交替地堆叠在彼此上。图8为了示出的目的示出了交替地堆叠的八个绝缘层110和七个牺牲层120。然而，本领域普通技术人员应该理解和清楚，本发明构思不限于关于绝缘层110和牺牲层120的排列方式的任何具体数量。
绝缘层110和牺牲层120可通过化学气相沉积(CVD)工艺、等离子体增强的化学气相沉积(PE-CVD)工艺、原子层沉积(ALD)工艺等形成。
另外，绝缘层110可由氧化硅或者例如等离子体增强的正硅酸乙酯(PE-TEOS)、高密度等离子体(HDP)氧化物、等离子体增强的氧化物(PEOX)等形成。牺牲层120可由相对于绝缘层110具有蚀刻选择性的材料(例如，氮化硅)形成。
参照图9和图10，光刻胶图案(未示出)可形成在最上面的绝缘层110上，以至少部分地覆盖最上面的绝缘层110。另外，可利用光刻胶图案作为蚀刻掩模来蚀刻最上面的绝缘层110和最上面的牺牲层120。因此，最上面的牺牲层120下方的一个绝缘层110的一部分可被暴露。在减小光刻胶图案的面积之后，可利用减小的光刻胶图案作为蚀刻掩模来蚀刻最上面的绝缘层110、最上面的牺牲层120、暴露出的绝缘层110和暴露的绝缘层110下方的一个牺牲层120。可重复地执行以上工艺(例如修剪工艺)，以形成包括多个台阶的阶梯结构，每个台阶具有按次序堆叠的牺牲层120和绝缘层110。
在本发明构思的示例实施例中，包括在阶梯结构中的台阶可具有从其底部至顶部按照定比减小的面积。
可在衬底100上形成覆盖阶梯结构的侧壁的绝缘夹层图案(未示出)，并且可在阶梯结构的上表面和绝缘夹层图案的上表面上形成第一绝缘夹层130。第一绝缘夹层130可由例如氧化硅的氧化物形成。
另外，可在第一绝缘夹层130上形成第一掩模(未示出)。可利用第一掩模作为蚀刻掩模来蚀刻第一绝缘夹层130、绝缘层110和牺牲层120，以形成从中穿过的沟道孔140，从而暴露出衬底100的上表面。
在本发明构思的示例实施例中，可在第二方向和第三方向上形成多个沟道孔140，以形成沟道孔阵列。如例如图9所示，在示例实施例中，沟道孔阵列可包括：第一沟道孔列，其包括在第一方向上排列的多个第一沟道孔140a；以及第二沟道孔列，其在第二方向上与第一沟道孔列间隔开，并且包括在第一方向上排列的多个第二沟道孔140b。多个第一沟道孔140a相对于第二沟道孔140b可与第一方向或第二方向成锐角地布置，使得多个第一沟道孔140a与多个第二沟道孔140b不是严格对齐的。因此，第一沟道孔140a和第二沟道孔140b可在第一方向上按照z字形布局排列，并且可在单位面积中布置多个沟道孔140。
第一沟道孔列和第二沟道孔列可形成沟道孔组，并且多个沟道孔组可在第二方向上重复地形成。虽然图8示出了相对于在第一方向上延伸的假想线呈线对称的两个沟道孔组，但是本发明构思不限于此。包括在每个沟道孔组中的沟道孔列的数量可不限于此，并且沟道孔组可不呈线对称。
沟道孔140中的每一个当在平面图中显示时可具有圆形形状，然而，本发明构思可不限于此。因此，沟道孔140中的每一个可具有其它形状，例如，椭圆形形状或者基本矩形形状或者任何多边形形状。
图11和图12示出了在去除第一掩模之后，可形成半导体图案150以填充沟道孔140的下部。
更具体地说，可利用衬底100的通过沟道孔140暴露出的一部分作为种子来执行选择性外延生长(SEG)，以形成部分地填充沟道孔140的半导体图案150。因此，根据衬底100的材料，半导体图案150可包括单晶硅、单晶锗等。在一些情况下，可将杂质掺入半导体图案150中。
可替换地，可通过提供填充沟道孔140的非晶半导体层、并且随后执行激光外延生长(LEG)工艺或者固相外延(SPE)工艺来形成半导体图案150。
在本发明构思的示例实施例中，半导体图案150的上表面可形成在在竖直方向上相对于衬底100的上表面位于第二水平处的一个绝缘层110的下表面与上表面之间。
另外，可在沟道孔140的侧壁、半导体图案150的上表面和第一绝缘夹层130的上表面上按次序地形成第一阻挡层160(图案)、电荷存储层170(图案)、隧道绝缘层180(图案)和第一间隔件层，可各向异性地蚀刻第一间隔件层以在沟道孔140的侧壁上形成第一间隔件(未示出)，并且可利用第一间隔件作为蚀刻掩模来蚀刻隧道绝缘层、电荷存储层和第一阻挡层，以在半导体图案150中的每一个的上表面和沟道孔140(其可具有底部敞开的杯形形状)中的每一个的侧壁上分别形成隧道绝缘图案180、电荷存储图案170和第一阻挡图案160。在蚀刻处理中，可将半导体图案150的上部部分地去除。隧道绝缘图案180、电荷存储图案170和第一阻挡图案160可形成电荷存储结构190。
第一阻挡层可由例如氧化硅的氧化物形成，并且电荷存储层可由例如氮化硅的氮化物形成，隧道绝缘层可由例如氧化硅的氧化物形成，并且第一间隔件层可由例如氮化硅的氮化物形成。
在去除第一间隔件之后，可在暴露的半导体图案150、隧道绝缘图案180和电荷存储图案170上形成沟道层，并且可在沟道层上形成填充层以充分填充沟道孔140的其余部分。
另外，沟道层可由掺杂的或未掺杂的多晶硅或非晶硅形成。当沟道层包括非晶硅时，还可执行LEG工艺或SPE工艺以将非晶硅转换为晶体硅。填充层可由例如氧化硅的氧化物形成。
可将填充层和沟道层平面化，直至可暴露出第一绝缘夹层130的上表面为止，以形成填充沟道孔140中的每一个的其余部分的填充图案210，并且沟道层可转变为沟道200。
因此，根据本发明构思的实施例，电荷存储结构190、沟道200和填充图案210可在沟道孔140中的每一个中按次序堆叠在半导体图案150上。电荷存储结构190可具有底部敞开的杯形形状，沟道200可具有杯形形状，并且填充图案210可具有柱形形状。
由于沟道孔140可形成沟道孔列、沟道孔组和沟道孔阵列，沟道200也可形成沟道列、沟道组和沟道阵列。
现在参照图13，可将包括填充图案210、沟道200和电荷存储结构190的第一结构的上部去除，以形成沟槽(未示出)，并且可形成封盖图案220以填充沟槽。
更具体地说，在通过回蚀工艺去除第一结构的上部以形成沟槽之后，可在第一结构和第一绝缘夹层130上形成填充沟槽的封盖层，并且可将封盖层的上部平面化，直至可暴露出第一绝缘夹层130的上表面为止,以形成封盖图案220。在本发明构思的一些示例实施例中，封盖层可由掺杂的或未掺杂的多晶硅或非晶硅形成。当形成的封盖层包括非晶硅时，还可在其上执行结晶化工艺。
半导体图案150、第一结构和封盖图案220可在各个沟道孔140中按次序堆叠，并且可限定第二结构。
参照图14和图15，可在第一绝缘夹层130上形成第二掩模(未示出)，并且可利用第二掩模作为蚀刻掩模来蚀刻下面的第二结构，以形成部分地暴露出衬底100的上表面的第一开口230。
在一些示例实施例中，第一开口230可具有在第一方向上延伸的第一部分和在第二方向上延伸并且与第一部分交叉的第二部分。因此，第二结构可通过第一开口230分为四片。然而，本发明构思不限于此，并且第二结构可根据需要分为除四片以外的多片。下文中，为了便于解释，仅示出了被分为四片的第二结构。
在第二结构被分为四片的情况下，半导体图案150、第一阻挡图案160、电荷存储图案170、隧道绝缘图案180、沟道200、填充图案210和封盖图案220中的每一个也可分为四片。虽然在本发明构思中，在第二结构与半导体图案150、第一阻挡图案160、电荷存储图案170、隧道绝缘图案180、沟道200和填充图案210的划分之间可以不存在一一对应的关系，但是本文讨论的一些实施例确实具有一一对应的关系。
如参照图6所示的，第二掩模可不只是暴露第二结构，例如，第二掩模还可暴露出第一绝缘夹层130的上表面的一部分，因此可通过蚀刻第二结构和第一绝缘夹层130、绝缘层110和牺牲层120来形成第一开口230。
在示例实施例中，第一开口230的第一部分可在第一方向上延伸，从而对包括在相同的沟道列中的那些沟道200进行划分的那些第一开口230的第一部分可彼此连接。在这种情况下，第一开口230在第一方向上可不延伸至模具结构的最上面的水平的部分的相对两端，因此模具结构可不被第一开口230划分为两片。
例如，本发明构思的范围可包括将第二结构分为多片而不划分模具结构本身的任何第一开口230。
参照图16至图18，可形成分隔图案240以填充第一开口230。
在示例实施例中，可通过以下步骤形成分隔图案240：在衬底100的暴露的上表面和第一绝缘夹层130上形成分隔层以填充第一开口230，并且将分隔层平面化，直至可暴露出第一绝缘夹层130的上表面为止。例如，平面化工艺可包括化学机械抛光(CMP)工艺和/或回蚀工艺。分隔层可由例如氧化硅的氧化物形成，并且可与填充图案210合并。
参照图19和图20，可在第一绝缘夹层130、封盖图案220和分隔图案240上形成第二绝缘夹层250。可在第二绝缘夹层250上形成第三掩模(未示出)，并且可穿过下面的第一绝缘夹层130和第二绝缘夹层250、绝缘层110和牺牲层120形成第二开口260以暴露出衬底100的上表面。第二绝缘夹层250可由例如氧化硅的氧化物形成。
在本发明构思的一些示例实施例中，第二开口260可在第一方向上在沟道组之间延伸，并且多个第二开口260可在第二方向上形成。例如，包括两个沟道列的一个沟道组可形成在邻近的第二开口260之间。然而，本发明构思可不限于此，并且根据各个沟道组中的沟道列的数量，邻近的第二开口260之间的沟道列的数量可改变。
在去除第三掩模之后，可去除通过第二开口260暴露的牺牲层120以在各个水平的绝缘层110之间形成间隙270，并且可通过间隙270暴露出第一阻挡图案160的一部分外侧壁和半导体图案150的一部分侧壁。可利用包括例如磷酸或硫酸的蚀刻剂通过湿蚀刻工艺来去除通过间隙270暴露的牺牲图案。
由于形成了在第一方向上延伸的第二开口260，各个水平处的绝缘层110中的每一个可转变为在第二方向上的多个绝缘图案115，它们中的每一个可在第一方向上延伸。
现在参照图21，在可在第一阻挡图案160的外侧壁的暴露的部分、半导体图案150的侧壁的暴露的部分、间隙270的内壁、绝缘图案115的表面、衬底100的暴露的上表面和第二绝缘夹层250的上表面上形成第二阻挡层280之后，可在第二阻挡层280上形成栅极势垒层290，并且可在栅极势垒层290上形成栅极导电层300以充分填充绝缘层110之间的间隙270的其余部分。
更具体地说，第二阻挡层280可由金属氧化物(例如，氧化铝、氧化铪、氧化镧、镧铝氧化物、镧铪氧化物、铪铝氧化物、氧化钛、氧化钽和/或氧化锆)形成。栅极导电层300可由具有低电阻的金属(例如，钨、钛、钽、铂等)形成，并且栅极势垒层290可由金属氮化物(例如，氮化钛、氮化钽等)形成。可替换地，栅极势垒层290可形成为具有包括金属的第一层和包括金属氮化物层的第二层。栅极势垒的第一层和第二层可按次序堆叠。
现在参照图22，可将栅极导电层300和栅极势垒层290部分地去除以在间隙270中分别形成栅极导电图案和栅极势垒图案，这样可形成栅电极。在示例实施例中，可通过湿蚀刻工艺部分地去除栅极导电层300和栅极势垒层290。
在示例实施例中，栅电极可形成为在第一方向上延伸，并且多个栅电极可在第二方向上形成。如上面讨论的第一方向和第二方向是交叉的基本水平方向，并且基本平行于衬底100的表面。例如，各自在第一方向上延伸的多个栅电极可在第二方向上通过第二开口260彼此间隔开。
在第一方向上的栅电极的相对两端中的每一个可被称作焊盘(pad)。例如，多个栅电极可在竖直方向上彼此间隔开，并且栅电极中的每一个可在第一方向上延伸。栅电极在第一方向上的长度可从最下面的水平朝着最上面的水平减小，因此栅电极的整体结构可具有阶梯形状。相似地，在竖直方向上交替地和重复地堆叠并且具有阶梯形状的栅电极和绝缘图案115可限定模具结构。
栅电极可包括在竖直方向上按次序堆叠的第一栅电极313、第二栅电极315和第三栅电极317。第一栅电极313可用作地选择线GSL，第二栅电极315可用作字线，并且第三栅电极317可用作串选择线SSL。第一栅电极313、第二栅电极315和第三栅电极317中的每一个可形成在一个水平处或者多个水平处。一个或多个伪字线可形成在第一栅电极313与第二栅电极315之间和/或第二栅电极315与第三栅电极317之间。
在示例实施例中，第一栅电极313可形成在最下面的水平，第三栅电极317可形成在最上面的水平和最上面的水平下方的水平，并且第二栅电极315可形成在第一栅电极313与第三栅电极317之间的水平。因此，第一栅电极313可邻近于半导体图案150形成，并且第二栅电极315和第三栅电极317中的每一个可邻近于沟道200形成。
第一栅电极313可包括第一栅极导电图案303和覆盖第一栅极导电图案303的下表面和上表面以及一部分侧壁的第一栅极势垒图案293。另外，第二栅电极315可包括第二栅极导电图案305和覆盖第二栅极导电图案305的下表面和上表面以及一部分侧壁的第二栅极势垒图案295，并且第三栅电极317可包括第三栅极导电图案307和覆盖第三栅极导电图案307的下表面和上表面以及一部分侧壁的第三栅极势垒图案297。
图22中可看出，第二阻挡层280未被去除而是在竖直方向上延伸，然而本发明构思可不限于此。例如，可将第二阻挡层280部分地去除，并且可仅在间隙270的内壁上形成第二阻挡图案。
现在参照图23和图24，可将杂质植入通过第二开口260暴露的衬底100的上部，以形成杂质区320(图24)。在示例实施例中，杂质可包括例如磷、砷等的n型杂质。
第二间隔件层可形成在通过第二开口260暴露的衬底100的上表面、第二开口260的侧壁和第二绝缘夹层250的上表面上，并且可将第二间隔件层各向异性地蚀刻以在第二开口260的侧壁上形成第二间隔件330。因此，衬底100的上部的一部分杂质区320可暴露出来。第二间隔件层可由例如氧化硅的氧化物形成。
共源极线CSL 340可形成在暴露的杂质区320上，以填充第二开口260的其余部分。
在示例实施例中，可在杂质区320的暴露的上表面、第二间隔件330和第二绝缘夹层250上形成第一导电层以充分填充第二开口260的其余部分，并且可将其平面化直至可暴露出第二绝缘夹层250的上表面为止，以形成CSL 340。也可去除第二绝缘夹层250上的第二阻挡层280的一部分。第一导电层可由例如金属、金属氮化物和/或金属硅化物形成。
CSL 340可在第二开口260中形成为在第一方向上延伸，并且可接触下面的杂质区320的上表面。
参照图25和图26，第一过孔362和第二过孔364可穿过第二绝缘夹层250形成以接触封盖图案220的上表面，可在第二绝缘夹层250以及第一过孔362和第二过孔364上形成第三绝缘夹层350，并且可形成延伸穿过第三绝缘夹层350以接触第一过孔362的上表面的第一布线372和延伸穿过第三绝缘夹层350以接触第二过孔364的上表面的第二布线374。
在示例实施例中，第一过孔362和第二过孔364可通过以下步骤形成：形成延伸穿过第二绝缘夹层250的第三开口(未示出)以暴露出封盖图案220的上表面；在封盖图案220的暴露的上表面和第二绝缘夹层250的上表面上形成第二导电层(未示出)，以填充第三开口；以及将第二导电层平面化直至可暴露出第二绝缘夹层250的上表面为止。可通过以下步骤形成第一布线372和第二布线374：形成延伸穿过第三绝缘夹层350的第四开口(未示出)以暴露出第一过孔362和第二过孔364的上表面；在第一过孔362和第二过孔364的暴露的上表面、第二绝缘夹层250的上表面和第三绝缘夹层350的上表面上形成第三导电层(未示出)，以填充第四开口；以及将第三导电层平面化直至可暴露出第三绝缘夹层350的上表面为止。
到目前为止的讨论中，通过单镶嵌工艺形成第一过孔362和第二过孔364以及第一布线372和第二布线374，然而本发明构思可不限于此，因此，也可通过双镶嵌工艺形成它们。
在示例实施例中，第一布线372中的每一个可共同接触第一过孔362的上表面，并且第二布线374中的每一个可共同接触第二过孔364的上表面。在示例实施例中，第一布线372中的每一个可包括在第一方向上延伸的第一部分和在第二方向上延伸并且连接至第一部分的第二部分。
返回参照图1至图3，可在第三绝缘夹层350以及第一布线372和第二布线374上形成第四绝缘夹层380，并且可穿过第四绝缘夹层380形成第三过孔392和第四过孔394以分别接触第一布线372和第二布线374的上表面。可在第四绝缘夹层380以及第三过孔392和第四过孔394上形成第五绝缘夹层400，并且可穿过第五绝缘夹层400形成第三布线410以接触第三过孔392和第四过孔394的上表面。
第三过孔392和第四过孔394可通过单镶嵌工艺或双镶嵌工艺形成。
在示例实施例中，第三过孔392和第四过孔394中的每一个可与CSL 340重叠，然而本发明构思可不限于此。第三布线410中的每一个可在第二方向上延伸，并且可接触第三过孔392和第四过孔394中的至少一个的上表面。第三布线410中的每一个可用作竖直存储器装置的位线。
如上所示，在每个沟道孔140中形成一个沟道200之后，可通过形成分隔图案240将沟道200划分为多片(多个部分)。因此，可在不增大竖直存储器装置的面积的情况下增大沟道200的密度。可替换地，当竖直存储器装置的沟道密度与在每个沟道孔中包括一个沟道的竖直存储器装置的沟道密度基本相同时，沟道孔140中的每一个可增大，因此可防止由于宽高比增大造成的故障。
图27和图28是示出根据本发明构思的示例实施例的第三竖直存储器装置的剖视图。除了半导体图案之外，第三竖直存储器装置可与参照图1至图5所示的第一竖直存储器装置基本相同。因此，相同附图标记指代相同元件，并且为了简明起见，下面可省略关于其的详细描述。
参照图27和图28，在第三竖直存储器装置中，半导体图案150可共同接触一个沟道孔140中的多个第一结构的下表面。
例如，与第一竖直存储器装置不同的是，可在每个沟道孔140中形成第三竖直存储器装置的仅一个半导体图案150，因此其可共同接触在一个沟道孔140中的多个第一结构的下表面，每个第一结构包括电荷存储结构190、沟道200和填充图案210。因此，半导体图案150的宽度可大于沟道200的宽度。
如上所示，第一栅电极313可用作地选择线，半导体图案150可用作地选择晶体管(GST)的沟道。因此，当与单元晶体管或串选择晶体管(SST)进行比较时，GST可包括具有相对大的宽度的沟道。
图29和图30分别是对应于第一竖直存储器装置和第三竖直存储器装置的等效电路图。
参照图29，一个串中的字线和SSL连接至一条GSL，因此GST的数量可等于串的数量。
参照图30，多个串(例如，四个串)中的字线和SSL连接至一条GSL，因此GST的数量可小于串的数量。例如，四个串中的GST并入一个GST中。
如上所示，在第一竖直存储器装置中，可在一个沟道孔中形成多个沟道，相应地，可在沟道孔中形成多个半导体图案，而在第三竖直存储器装置中，即使可在一个沟道孔中形成多个沟道，也可仅形成一个半导体图案，以共同接触沟道孔中的多个沟道。因此，GST可包括具有相对大的宽度的沟道，并且第三竖直存储器装置可具有改进的读特征。
虽然已经具体示出并描述了本发明构思的示例实施例，但是本领域普通技术人员应该理解，在不脱离权利要求的精神和范围的情况下，可在其中作出形式和细节上的改变。

Claims (18)

1.一种竖直存储器装置，包括：
模具结构，其包括设置在衬底上的栅电极和绝缘图案，所述栅电极在实质上垂直于所述衬底的上表面的竖直方向上分别布置在多个水平处，并且所述绝缘图案布置在所述栅电极中的邻近的栅电极之间；以及
多个沟道，其设置在竖直方向上延伸穿过所述模具结构的孔中，所述多个沟道在所述孔中在实质上平行于所述衬底的上表面的水平方向上彼此间隔开，
其中，所述栅电极中的每一个包括在水平方向上彼此间隔开的多个第一栅电极，并且
其中，所述孔延伸穿过包括在所述栅电极中的每一个中的所述多个第一栅电极中的一个，
所述竖直存储器装置还包括：分隔图案，其延伸穿过所述多个第一栅电极中的一个的所述孔，并且将所述孔划分为多个子沟道；以及在所述孔的内壁上在水平方向上按次序堆叠的隧道绝缘图案、电荷存储图案和阻挡图案，
其中，所述分隔图案与所述隧道绝缘图案、所述电荷存储图案和所述阻挡图案中的每一个的相对两端中的每一端接触。
2.根据权利要求1所述的竖直存储器装置，其中，所述隧道绝缘图案覆盖所述多个沟道中的每一个的侧壁。
3.根据权利要求1所述的竖直存储器装置，其中，所述多个第一栅电极中的每一个在实质上平行于所述衬底的上表面的第一方向上延伸，并且所述多个第一栅电极在实质上平行于所述衬底的上表面并且实质上垂直于所述第一方向的第二方向上布置。
4.根据权利要求3所述的竖直存储器装置，还包括多个第一孔，所述多个第一孔包括所述孔，并且在所述多个第一栅电极中的一个中在所述第一方向上彼此间隔开。
5.根据权利要求4所述的竖直存储器装置，其中，所述沟道形成在所述多个第一孔中的每一个中。
6.根据权利要求5所述的竖直存储器装置，其中，所述分隔图案包括多个分隔图案，它们分别至少部分地设置在所述多个第一孔中的每一个中。
7.根据权利要求5所述的竖直存储器装置，其中，所述分隔图案包括多个分隔图案，它们分别至少部分地设置在所述多个第一孔中的每一个中，并且所述分隔图案分别彼此连接，并且所述分隔图案的侧壁被所述多个第一栅电极中的一个包围。
8.根据权利要求3所述的竖直存储器装置，还包括共源极线，其在所述多个第一栅电极之间在所述第一方向上延伸。
9.根据权利要求1所述的竖直存储器装置，还包括多个第一孔，所述多个第一孔包括所述孔，并且在所述多个第一栅电极中的一个中彼此间隔开，
其中，仅一个沟道形成在所述多个第一孔中的至少一个中的每一个中。
10.根据权利要求1所述的竖直存储器装置，还包括半导体图案，其在所述孔中接触所述衬底的上表面，所述半导体图案分别接触所述沟道的下表面，并且彼此间隔开。
11.根据权利要求1所述的竖直存储器装置，还包括半导体图案，其在所述孔中布置在所述衬底的上表面上，所述半导体图案共同接触所述沟道的下表面，并且所述半导体图案的上表面高于所述栅电极中的布置在最下面的水平的一个栅电极。
12.一种竖直存储器装置，包括：
栅电极，其相对于衬底的上表面在实质上垂直于所述衬底的上表面的竖直方向上设置在多个水平处，所述栅电极中的每一个包括在实质上平行于所述衬底的上表面的水平方向上布置的多个第一栅电极；以及
沟道，其在所述衬底上在竖直方向上延伸穿过包括在所述栅电极中的每一个中的所述第一栅电极中的一个，所述沟道直接接触绝缘分隔图案并且通过所述绝缘分隔图案彼此间隔开，
其中，所述竖直存储器装置还包括在所述沟道的内壁上在水平方向上按次序堆叠的隧道绝缘图案、电荷存储图案和阻挡图案，
其中，所述绝缘分隔图案与所述隧道绝缘图案、所述电荷存储图案和所述阻挡图案中的每一个的相对两端中的每一端接触。
13.根据权利要求12所述的竖直存储器装置，其中，所述多个第一栅电极中的每一个在实质上平行于所述衬底的上表面的第一方向上延伸，并且所述多个第一栅电极在实质上平行于所述衬底的上表面并且实质上垂直于所述第一方向的第二方向上布置，
并且其中，多个所述沟道形成沟道组，并且所述竖直存储器装置包括在所述第一方向上彼此间隔开的多个沟道组。
14.根据权利要求12所述的竖直存储器装置，还包括位于所述衬底的上表面上的半导体图案，所述半导体图案共同接触所述沟道的下表面，并且所述半导体图案的上表面高于所述栅电极中的布置在最下面的水平的一个栅电极。
15.根据权利要求13所述的竖直存储器装置，其中，所述多个沟道组形成沟道孔阵列，其包括多个第一沟道孔列和多个第二沟道孔列，所述多个第二沟道孔列与所述第一方向或者所述第二方向成锐角地与所述第一沟道孔列间隔开。
16.一种竖直存储器装置，包括：
衬底；
模具结构，其布置在衬底上，所述模具结构包括在实质上垂直于所述衬底的上表面的竖直方向上分别布置在多个水平处的栅电极和布置在所述栅电极中的邻近的栅电极之间的绝缘图案，其中，所述模具结构具有在竖直方向上形成的多个沟道孔；
其中，所述栅电极中的每一个包括设置在所述多个水平中的对应的一个水平上并且彼此间隔开的多个第一栅电极，并且其中，所述多个沟道孔中的一个延伸穿过所述多个第一栅电极中的对应的第一栅电极；以及
分隔图案，其对应地设置为在所述多个第一栅电极中的对应的第一栅电极中的所述沟道孔中形成多个沟道，
其中，所述竖直存储器装置还包括在所述沟道孔的内壁上在水平方向上按次序堆叠的隧道绝缘图案、电荷存储图案和阻挡图案，
其中，所述分隔图案与所述隧道绝缘图案、所述电荷存储图案和所述阻挡图案中的每一个的相对两端中的每一端接触。
17.根据权利要求16所述的竖直存储器装置，其中，所述分隔图案包括绝缘材料。
18.根据权利要求16所述的竖直存储器装置，其中，所述栅电极中的每一个还包括多个第二栅电极和多个第三栅电极，其中，所述栅电极中的每一个的对应的第一栅电极、第二栅电极和第三栅电极按次序堆叠。
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