CN104821322A - 垂直存储器件 - Google Patents

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Abstract

本发明公开了垂直存储器件。根据示例实施方式，一种垂直存储器件包括在下绝缘层上的低电阻层、在低电阻层上的沟道层、在沟道层上的多个垂直沟道、以及多个栅线。垂直沟道在相对于沟道层的顶表面垂直的第一方向上延伸。栅线围绕垂直沟道的外侧壁，并且在第一方向上层叠并且彼此间隔开。

Description

垂直存储器件
技术领域
示例实施方式涉及垂直存储器件。更具体地，示例实施方式涉及包括垂直沟道的非易失性存储器件。
背景技术
近来，已经开发了包括相对于衬底的表面反复地层叠的多个存储单元的垂直存储器件，以实现更高的集成度。在垂直存储器件中，沟道可以从衬底的表面竖直地突出，围绕沟道的栅线和绝缘层可以被反复地层叠。
随着垂直存储器件的集成度变得更大，存储单元的层叠数和沟道的高度可以增大。于是，会期望提高垂直存储器件的工作可靠性。
发明内容
示例实施方式涉及具有提高的可靠性的垂直存储器件。
根据示例实施方式，一种垂直存储器件包括下绝缘层、在下绝缘层上的低电阻层、在低电阻层上的沟道层、在沟道层上的多个垂直沟道、以及多个栅线。垂直沟道在相对于沟道层的顶表面垂直的第一方向上延伸。栅线围绕垂直沟道的外侧壁，并且在第一方向上层叠并且彼此间隔开。
在示例实施方式中，垂直存储器件可以进一步包括在低电阻层和沟道层之间的欧姆接触层。
在示例实施方式中，欧姆接触层和沟道层可以包括掺以p型杂质的多晶硅。欧姆接触层的杂质浓度可以大于沟道层的杂质浓度。
在示例实施方式中，低电阻层可以包括金属、金属氮化物和金属硅化物至少之一。这些可以被单独使用，或者以其组合的方式使用。
在示例实施方式中，低电阻层可以具有埋在下绝缘层中的直线形状或者岛形状。
在示例实施方式中，下绝缘层可以包括至少一个沟槽，低电阻层可以填充沟槽的下部。垂直存储器件可以进一步在低电阻层上包括欧姆接触图案。欧姆接触图案可以填充沟槽的剩余部分。
根据示例实施方式，一种垂直存储器件包括下绝缘层、在下绝缘层上的第一沟道层、在第一沟道层上的第二沟道层、在第一沟道层上的多个垂直沟道、以及多个栅线。第二沟道层和第一沟道层在相对于第二沟道层的顶表面垂直的第一方向上彼此间隔开。垂直沟道在第一方向上延伸。栅线围绕垂直沟道的外侧壁。栅线在第一方向上被层叠为彼此间隔开。栅线在下绝缘层上。
在示例实施方式中，第一沟道层和第二沟道层可以包括掺以p型杂质的多晶硅。第一沟道层的杂质浓度可以大于第二沟道层的杂质浓度。
在示例实施方式中，第一沟道层的厚度可以大于第二沟道层的厚度。
在示例实施方式中，垂直存储器件可以还包括将第一沟道层和第二沟道层彼此连接的半导体图案。垂直沟道可以在半导体图案上。
在示例实施方式中，第二沟道层可以围绕半导体图案的外侧壁，并且可以用作地选择晶体管(GST)的沟道。
在示例实施方式中，垂直沟道可以包括第一垂直沟道和第二垂直沟道。第一垂直沟道可以在第二沟道层上，第二垂直沟道可以与第一垂直沟道的内壁邻接，并且可以穿过第二沟道层延伸。
在示例实施方式中，第二垂直沟道可以接触第一沟道层。
在示例实施方式中，第一沟道层可以包括多个线图案，并且线图案的每一个可以重叠至少一个包括多个垂直沟道的沟道列。
在示例实施方式中，垂直存储器件可以还包括在半导体衬底上的周边电路。下绝缘层可以形成在半导体衬底上从而覆盖周边电路。
根据示例实施方式，一种垂直存储器件可以在沟道层的底表面下面包括包括例如金属的低电阻层，从而沟道层的电阻可以降低。根据示例实施方式，沟道层可以具有包括第一沟道层和第二沟道层的双层结构。第一沟道层可以包括相对高浓度的杂质。第二沟道层可以包括相对低浓度的杂质。第二沟道层可以被提供为地选择晶体管(GST)的沟道，第一沟道层可以被提供为与垂直沟道接触的衬底。进一步，第一和第二沟道层可以通过垂直沟道彼此形成并联连接。因此，沟道层的电阻可以被降低，同时维持GST的驱动或者操作性能。
如上所述，沟道层的电阻和GST的泄漏电流可以被降低，从而垂直存储器件的驱动或者运行可靠性可以被提高。
根据示例实施方式，一种垂直存储器件包括下绝缘层、在下绝缘层上的多个栅线、在栅线和下绝缘层之间的沟道层、在下绝缘层上的多个垂直沟道、以及在下绝缘层和垂直沟道之间的低电阻层和阱层中的至少一个。栅线在第一方向上彼此间隔开。栅线定义沟道孔和开口。垂直沟道在第一方向上延伸穿过栅线的沟道孔。
在示例实施方式中，低电阻层可以在下绝缘层和垂直沟道之间，沟道层可以在垂直沟道和低电阻层之间，沟道层的电阻可以大于低电阻层的电阻。
在示例实施方式中，半导体图案可以在下绝缘层上，并且垂直沟道可以在半导体图案上。
在示例实施方式中，垂直存储器件可以还包括分隔绝缘层。阱层可以在下绝缘层和垂直沟道之间。沟道层可以在分隔绝缘层上。分隔绝缘层可以在阱层和沟道层之间。
在示例实施方式中，垂直存储器件可以还包括电连接至垂直沟道的位线、公共源线、以及沟道孔中的电介质层结构。电介质层结构可以在垂直沟道和栅线之间。沟道层可以包括通过栅线中的开口暴露的杂质区域，并且公共源线可以被电连接至杂质区域。
附图说明
由以下结合附图的详细说明，示例实施方式将被更清楚地理解。附图示出如本文所述的非限制性示例实施方式。附图不必按比例绘制，相反，重点在于示出发明构思的原理。附图中：
图1是剖视图，其示出根据示例实施方式的一垂直存储器件；
图2至16是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法；
图17是剖视图，其示出根据示例实施方式的一垂直存储器件；
图18至21是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法；
图22是剖视图，其示出根据示例实施方式的一垂直存储器件；
图23至26是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法；
图27是剖视图，其示出根据示例实施方式的一垂直存储器件；
图28至37是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法；
图38是剖视图，其示出根据示例实施方式的一垂直存储器件；
图39A和39B是剖视图，其示出根据示例实施方式的垂直存储器件；
图40是剖视图，其示出根据示例实施方式的一垂直存储器件；
图41至47是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法；
图48A和48B是剖视图，其示出根据示例实施方式的垂直存储器件；
图49至52是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法；
图53A至53C是剖视图，其示出根据示例实施方式的垂直存储器件；
图54是剖视图，其示出根据示例实施方式的一垂直存储器件；
图55是俯视图，其示出根据示例实施方式的一垂直存储器件；
图56A至56C是剖视图，其示出根据示例实施方式的垂直存储器件；
图57是剖视图，其示出根据示例实施方式的一垂直存储器件；
图58是剖视图，其示出根据示例实施方式的一垂直存储器件；以及
图59是剖视图，其示出根据示例实施方式的一垂直存储器件；
图60是剖视图，其示出根据示例实施方式的一垂直存储器件；
图61是剖视图，其示出根据示例实施方式的一垂直存储器件；以及
图62是剖视图，其示出根据示例实施方式的一垂直存储器件。
具体实施方式
以下将参照示出一些示例实施方式的附图更充分地描述各种各样的示例实施方式。然而，发明构思可以以诸多不同的形式实施，且不应当被解释为限于本文中阐述的示例实施方式。更确切地，这些示例实施方式被提供，从而本说明书将会透彻且完整，且将充分地将发明构思的范围传达给本领域技术人员。附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。图中相同的附图字符和/或附图标记表示相同的元件，于是其描述可以被省略。
将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层、或“联接到”另一元件或层时，它可以直接在所述另一元件或层上、直接连接到所述另一元件或层、或直接联接到所述另一元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层、或“直接联接到”另一元件或层时，没有居间元件或层存在。相同的附图标记始终表示相同的元件。当在这里使用时，术语“和/或”包括相关所列项目中的一个或更多个的任何及所有组合。
将理解，虽然这里可以使用术语第一、第二、第三、第四等来描述各种各样的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，以下讨论的第一元件、第一部件、第一区域、第一层或第一部分能被称为第二元件、第二部件、第二区域、第二层或第二部分，而不背离示例实施方式的教导。
为了描述方便，这里可以使用空间关系术语，诸如“在……下方”、“在……下面”、“下部的”、“在……上方”、“上部的”等，来描述如附图所示的一元件或特征的与另一(另一些)元件或特征的关系。将理解，空间关系术语旨在还涵盖除附图所示的取向之外，器件在使用或运行中的不同取向。例如，如果附图中的器件被翻转，则被描述为“在”其他元件或特征“下面”或“下方”的元件将会取向“在”所述其他元件或特征的“上方”。因此，示例性术语“在……下面”能够涵盖上方和下面两种取向。器件可以有其它取向(旋转90度或处于其它取向)，这里所使用的空间关系描述词作相应地解释。
这里所使用的术语只是为了描述特定的示例实施方式，而非旨在限制示例实施方式。当在这里使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或更多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。
这里参照剖视图描述了示例实施方式，这些剖视图是理想化示例实施例(和中间结构)的示意图。因此，作为例如制造技术和/或公差的结果的相对于图示的形状的变化将被预见到。因此，示例实施方式不应被解释为限于这里所示的区域的特定形状，而将包括例如由制造引起的形状偏差。例如，被示作矩形的注入区通常将具有圆的或弯曲的特征和/或在其边缘处注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的嵌入区可以导致在嵌入区与通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在示出器件的区域的实际形状，并且不旨在限制示例实施方式的范围。
除非另行定义，这里使用的所有术语(包括技术术语和科学术语)都具有示例实施方式所属领域内的普通技术人员通常所理解的同样的含义。将进一步理解的是，术语，诸如通用词典中所定义的术语，应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而将不在理想化或过于形式化的意义上被解释，除非本文明确地如此定义。
在本说明书中列举的图中，实质上垂直于沟道层的顶表面的方向被称为第一方向，实质上平行于沟道层的顶表面并且实质上彼此垂直的两个方向被称为第二方向和第三方向。另外，图中箭头标明的方向和与之相反的方向被认为是相同的方向。
虽然某(某些)剖视图的相应的俯视图和/或透视图可以不被示出，但是本文示出的器件结构的剖视图为沿着如在俯视图中示出的两个不同的方向和/或在如将在透视图中示出的三个不同的方向上延伸的多个器件结构提供支持。所述两个不同的方向可以彼此正交，或者可以不彼此正交。所述三个不同的方向可以包括可以与所述两个不同的方向正交的第三方向。所述多个器件结构可以被集成在同一电子器件中。例如，当在一剖视图中示出一器件结构(例如存储单元结构或者晶体管结构)时，一电子器件可以包括多个所述器件结构(例如多个存储单元结构或者多个晶体管结构)，如所述电子器件的俯视图示出了那样。所述多个器件结构可以按阵列和/或按二维图案布置。
图1是剖视图，其示出根据示例实施方式的一垂直存储器件。
参见图1，垂直存储器件可以包括布置在沟道层106上的存储单元结构和布置在沟道层106之下的下部结构。
在示例实施方式中，沟道层106可以包括可以被掺以杂质的半导体。例如，沟道层106可以包括掺以杂质的多晶硅。例如，沟道层106可以包括p型杂质，诸如硼(B)或镓(Ga)。在此情形下，沟道层106可以用作p型阱(以下称为p阱)。沟道层106可以是阱层。
沟道层106上的存储单元结构可以包括：半导体图案130，其从沟道层106突出；垂直沟道145，其在半导体图案130上在第一方向上延伸；电介质层结构140，其围绕垂直沟道145的外侧壁；以及多个栅线180(180a至180f)，其在电介质层结构140的外侧壁上至少部分地围绕垂直沟道145，并且在第一方向上彼此间隔开。虽然图1示出彼此交替地层叠的栅线180a至180f和绝缘中间层图案116a至116f，但是示例实施方式不局限于此，并且栅线180和绝缘中间层图案116的数量可以改变。
半导体图案130可以填充沟道孔120的下部，沟道层106的顶表面可以通过沟道孔120被暴露。半导体图案130可以接触沟道层106的顶表面。在示例实施方式中，半导体图案130可以包括多晶硅或者单晶硅。
在示例实施方式中，半导体图案130可以被部分地掩埋或者嵌入在沟道层106内。
垂直沟道145可以布置在半导体图案130上，并且可以具有中空的圆柱形形状或者杯子形状。垂直沟道145可以包括半导体，诸如多晶硅或者单晶硅。垂直沟道145可以包括杂质。例如，垂直沟道145可以包括掺以诸如B或Ga的p型杂质的杂质区域。
多个垂直沟道145可以沿第三方向排列以定义沟道列。可以沿第二方向形成多个沟道列。
第一填充层图案150可以形成在垂直沟道145中。第一填充层图案150可以具有柱子形状或者实心的圆柱形形状。第一填充层图案150可以由诸如硅氧化物和/或硅氮化物的电介质材料制成，但是示例实施方式不局限于此。
在示例实施方式中，垂直沟道145可以具有柱子形状或者实心的圆柱形形状。在此情形下，第一填充层图案150可以被省略。
电介质层结构140可以被布置在沟道孔120的侧壁上，并且在半导体图案130的顶表面的周边部分上。电介质层结构140可以具有杯子形状或者吸管形状。如果电介质层结构140具有杯子形状，则电介质层结构140的中心底部可以限定一开口。
电介质层结构140可以包括可以从垂直沟道145的外侧壁顺序层叠的隧道绝缘层图案、电荷存储层图案和阻挡层图案。阻挡层图案可以包括硅氧化物或者诸如铪氧化物或者铝氧化物的金属氧化物。电荷存储层图案可以包括诸如硅氮化物的氮化物或者金属氧化物，并且隧道绝缘层图案可以包括诸如硅氧化物的氧化物。例如，电介质层结构140可以具有氧化物-氮化物-氧化物(ONO)层结构。
垫(pad)155可以形成在第一填充层图案150、垂直沟道145和电介质层结构140上，以填充沟道孔120的上部。垫155可以用作源/漏区域，电荷通过源/漏区域被移动或者转送到垂直沟道145中。垫155可以包括半导体，并且可以被掺以杂质。例如，垫155可以包括多晶硅或者单晶硅。垫155可以进一步包括n型杂质，例如磷(P)或者砷(As)。
栅线180可以被布置在电介质层结构140的外侧壁上，从而在第一方向上彼此间隔开。在示例实施方式中，每个栅线180可以围绕至少一个沟道列中包括的垂直沟道145，并且可以在第三方向上延伸。
图1示出一个栅线180围绕四个沟道列，然而每个栅线180围绕的沟道列的数量不被具体地限制。
栅线180可以包括具有低电阻的金属和/或其氮化物。例如，栅线180可以包括钨(W)、钨氮化物、钛(Ti)、钛氮化物、钽(Ta)、钽氮化物、铂(Pt)或类似物。在示例实施方式中，栅线180可以具有多层结构，该多层结构包括由金属氮化物形成的阻挡层和金属层。
例如，最下面的栅线180a可以用作地选择线(GSL)。GSL上的四个栅线180b、180c、180d和180e可以用作字线。字线上的最上面的栅线180f可以用作串选择线(SSL)。
如上所述，GSL、字线和SSL可以分别在单个层、四个层和单个层形成。然而，形成有GSL、字线和SSL的层的数量不被具体地限制。在示例实施方式中，GSL和SSL可以分别在两个层形成，字线可以在2、8或者16个层形成。栅线180的层叠数可以考虑到垂直存储器件的电路设计和集成度来确定。
在示例实施方式中，GSL 180a可以围绕半导体图案130的外侧壁。在此情形下，栅绝缘层(未示出)可以被进一步形成在GSL 180a和半导体图案130之间。于是，包括GSL的地选择晶体管(GST)可以被限定。
绝缘中间层图案116(116a至116g)可以布置于第一方向相邻的栅线180之间。绝缘中间层图案116可以包括硅氧化物基材料，例如二氧化硅(SiO2)、硅碳氧化物(SiOC)或者硅氟氧化物(SiOF)，但是不局限于此。一个串或者一个单元块中包括的栅线180可以通过绝缘中间层图案116彼此绝缘。
开口160可以穿过栅线和绝缘中间层图案116，在沟道列中的在第二方向上相邻的一些沟道列之间形成。开口160可以在第三方向上延伸。开口160可以作为栅线切口区域被提供，栅线180通过栅线切口区域可以被期望的(和/或备选预定的)单元分割。在示例实施方式中，沟道层106的顶表面可以通过开口160被暴露。第二填充层图案181可以被形成在开口160中，从而至少部分地填充开口160。
杂质区域108可以形成在沟道层106的被沟道层160暴露的上部。杂质区域108可以在第三方向上延伸，并且可以用作垂直存储器件的公共源线(CSL)。杂质区域108可以包括n型杂质，诸如P或者As。在示例实施方式中，可以在杂质区域108上进一步形成金属硅化物图案(未示出)，诸如钴硅化物图案和/或镍硅化物图案。
在示例实施方式中，第一CSL接触185可以在第一方向上穿过第二填充层图案181延伸，从而第一CSL接触185可以与杂质区域108接触或者电连接至杂质区域108。第一CSL接触185的外侧壁可以被第二填充层图案181围绕。
上绝缘层190可以被形成在最上面的绝缘中间层图案116g、第二填充层图案181、第一CSL接触185和垫155上。第二CSL接触192和位线接触194可以穿过上绝缘层190形成，从而分别接触第一CSL接触185和垫155。多个位线接触194可以形成阵列，该阵列实质上与垫155的布置相对应。
位线198可以布置在上绝缘层190上，从而被电连接至多个位线接触194。如图1中所示，位线198可以在第二方向上延伸，多个位线198可以在第三方向上排列。在示例实施方式中，位线198可以在第三方向上延伸，并且可以被电连接至一个沟道列中包括的垫155。
另外，CSL布线196可以被布置在上绝缘层190上，从而被电连接至第二CSL接触192。例如，CSL布线196可以在第三方向上延伸。
布置在沟道层106下面的下部结构可以包括下绝缘层100和下绝缘层100上的低电阻层102。在示例实施方式中，欧姆接触层104可以被进一步形成在低电阻层102和沟道层106之间。低电阻层102的电阻可以小于沟道层106的电阻。在示例实施方式中，低电阻层的电阻可以还小于欧姆接触层104的电阻。欧姆接触层104的电阻可以小于沟道层106的电阻。
下绝缘层100可以覆盖例如半导体衬底上形成的周边电路。下绝缘层100可以包括硅氧化物，例如等离子体增强氧化物(PEOX)、原硅酸四乙酯(TEOS)、硼原硅酸四乙酯(BTEOS)、磷原硅酸四乙酯(PTEOS)、硼磷原硅酸四乙酯(BPTEOS)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或类似物。
低电阻层102可以包括金属、金属氮化物或者金属硅化物。例如，低电阻层102可以包括例如钨(W)、钴(Co)、钛(Ti)、铝(Al)和/或镍(Ni)的金属、其氮化物和/或其硅化物。
欧姆接触层104可以被提供以降低沟道层106和低电阻层102之间产生的接触电阻。在示例实施方式中，欧姆接触层104可以包括掺以杂质的半导体。例如，欧姆接触层140可以包括掺以p型杂质的多晶硅。在此情形下，欧姆接触层104的杂质浓度可以大于沟道层106的杂质浓度。
根据上面描述的示例实施方式，低电阻层102可以被布置在沟道层106下面，使得用作例如p阱的沟道层106的电阻可以被降低。在垂直存储器件被布置在周边电路上的情形下，多晶硅层可以被沉积从而形成沟道层106。所述多晶硅层可以由于其中的缺陷而具有比单晶衬底的电阻大的电阻。于是，低电阻层102可以形成在沟道层106下面，使得p阱的电阻可以降低。进一步，垂直存储器件的运行速度可以提高，来自垂直存储器件的泄漏电流可以减少。
图2至16是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法。例如，图2至16示出制造图1的垂直存储器件的方法。
参见图2，低电阻层102和沟道层106可以被顺序形成在下绝缘层100上。欧姆接触层104可以被进一步形成在低电阻层102和沟道层106之间。
下绝缘层100可以使用硅氧化物诸如PEOX、TEOS、BTEOS、PTEOS、BPTEOS、BSG、PSG和/或BPSG形成。在示例实施方式中，下绝缘层100可以形成在半导体衬底上，周边电路可以形成在该半导体衬底上。下绝缘层100可以通过沉积工艺诸如化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、低压化学气相沉积(LPCVD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺、旋涂工艺等等形成。
在示例实施方式中，低电阻层102可以使用诸如W、Co、Ti、Al、Ni和/或类似物的金属、其氮化物和/或其硅化物形成。低电阻层102可以通过沉积工艺、溅射工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、CVD工艺等等形成。如果低电阻层102包括金属硅化物，则多晶硅层和金属层可以形成在下绝缘层100上。所述多晶硅层和所述金属层可以通过退火工艺彼此反应，从而获得低电阻层102。
欧姆接触层104和沟道层106可以通过例如溅射工艺、ALD工艺和/或PVD工艺用掺以p型杂质的多晶硅形成。
在示例实施方式中，欧姆接触层104可以具有比沟道层106的杂质浓度大的杂质浓度。在此情形下，欧姆接触层104可以作为p+层被提供，并且沟道层106可以用作p阱。沟道层106可以具有比欧姆接触层104的厚度大的厚度。
参见图3，绝缘中间层112和牺牲层114可以被交替地并且重复地形成在沟道层106上。在示例实施方式中，多个绝缘中间层112(112a至112g)和多个牺牲层114(114a至104f)可以在多个层交替地形成在彼此之上。
绝缘中间层112可以使用例如二氧化硅、硅碳氧化物和/或硅氟氧化物的硅氧化物基材料形成。牺牲层114可以使用如下材料形成，所述材料可以相对于绝缘中间层112具有蚀刻选择性并且可以通过湿式蚀刻工艺被轻易地去除。例如，牺牲层114可以使用硅氮化物和/或硅硼氮化物(SiBN)形成。
绝缘中间层112和牺牲层114可以通过CVD工艺、PECVD工艺、ALD工艺等等形成。最下面的绝缘中间层112a可以通过沟道层106上的热氧化工艺形成。
牺牲层114可以在后续的工艺中被去除，以为GSL、字线和SSL提供空间。于是，绝缘中间层112和牺牲层114的数量可以根据GSL、字线和SSL的数量调整。在示例实施方式中，GSL和SSL每个可以在单个层形成，字线可以在4个层形成。因此，牺牲层114可以在6个层形成，绝缘中间层112可以在7个层形成，如图3所示。在示例实施方式中，GSL和SSL每个可以在2个层形成，字线可以在2、8或者16个层形成。在此情形下，牺牲层114可以形成在6、12或者20个层，绝缘中间层112可以形成在7、13或者21个层。然而，GSL、SSL和字线的数量可以不限于本文提供的示例。
参见图4，沟道孔120可以穿过绝缘中间层112和牺牲层114形成。
例如，硬掩模115可以形成在最上面的绝缘中间层112g上。绝缘中间层112和牺牲层114可以通过执行例如干蚀刻工艺被部分地蚀刻。硬掩模115可以用作蚀刻掩模以形成沟道孔120。沟道层106的顶表面可以通过沟道孔120被部分地暴露。沟道孔120可以从沟道层106的顶表面沿第一方向延伸。硬掩模115可以包括可以相对于绝缘中间层112和牺牲层114具有蚀刻选择性的材料。例如，硬掩模110可以包括硅基或者碳基旋涂硬掩模(SOH)材料和/或光致抗蚀剂材料。
在示例实施方式中，可以在第三方向上形成多个沟道孔120以形成沟道孔列。可以在第二方向上形成多个沟道孔列以定义沟道孔阵列。
在示例实施方式中，沟道层106的上部可以在沟道孔120的形成期间被部分地去除。在此情形下，沟道孔120可以穿过沟道层106的上部延伸。
参见图5，可以形成填充沟道孔120的下部的半导体图案130。
在示例实施方式中，半导体图案130可以利用沟道层106的顶表面作为籽晶，通过选择性外延生长(SEG)工艺形成。因此，半导体图案130可以被形成来包括多晶硅或者单晶硅。在示例实施方式中，可以形成填充沟道孔120的非晶硅层，然后可以在非晶硅层上进行激光外延生长(LEG)工艺或者固相外延(SPE)工艺以获得半导体图案130。
在示例实施方式中，半导体图案130的顶表面可以位于第一牺牲层114a的顶表面和第二牺牲层114b的底部之间。因此，半导体图案130可以对于取代第一牺牲层114a的GSL 180a(见图13)用作沟道，以定义GST。
参见图6，电介质层135可以共形地形成在硬掩模115的表面、沟道孔120的侧壁和半导体图案130的顶表面上。电介质层135的形成在半导体图案130的顶表面上的部分可以通过例如各向异性蚀刻工艺被部分地去除。因此，在沟道孔120中电介质层135的中心底部可以被开口，使得半导体图案130的顶表面可以被再次暴露。
在示例实施方式中，阻挡层、电荷存储层和隧道绝缘层可以被顺序形成以获得电介质层135。例如，阻挡层可以用氧化物例如硅氧化物形成，电荷存储层可以用硅氮化物或者金属氧化物形成，隧道绝缘层可以用氧化物例如硅氧化物形成。在示例实施方式中，电介质层135可以具有氧化物-氮化物-氧化物(ONO)层结构。阻挡层、电荷存储层和隧道绝缘层可以通过CVD工艺、PECVD工艺、ALD工艺等形成。
参见图7，垂直沟道层142可以形成在电介质层135和半导体图案130的暴露的顶表面上。第一填充层147可以形成在垂直沟道层142上，以充分地填充沟道孔120的剩余部分。垂直沟道层142可以用可以被掺以杂质的半导体形成。例如，垂直沟道层142可以用可选择地掺以杂质的多晶硅或者非晶硅形成。在示例实施方式中，可以在垂直沟道层142上进一步进行热处理或者激光束照射。在此情形下，垂直沟道层142可以包括单晶硅，并且垂直沟道层142中的缺陷可以被消除。第一填充层147可以用绝缘材料例如硅氧化物和/或硅氮化物形成。
垂直沟道层142和第一填充层147可以通过沉积工艺诸如CVD工艺、PECVD工艺、PVD工艺、ALD工艺等形成。
在示例实施方式中，垂直沟道层142可以被形成来充分地填充沟道孔120。在此情形下，第一填充层147的形成可以被省略。
参见图8，第一填充层147、垂直沟道层142、电介质层135和硬掩模115可以被平坦化，直到最上面的绝缘中间层112g的顶表面被暴露，从而形成顺序层叠在沟道孔120中的电介质层结构140、垂直沟道145和第一填充层图案150。平坦化工艺可以包括回蚀刻工艺或者化学机械抛光(CMP)工艺。
在示例实施方式中，电介质层结构140可以具有其中心的底部被敞开的实质上中空的圆柱形形状、或者吸管形状。垂直沟道145可以具有实质上杯子形状。第一填充层图案150可以具有实质上实心的圆柱形形状或者实质上柱子形状。电介质层结构140可以具有多层结构，该多层结构包括自垂直沟道145的外侧壁顺序层叠的隧道绝缘层、电荷存储层和阻挡层。
在示例实施方式中，如果垂直沟道层142完全地填充沟道孔120，则第一填充层图案150可以被省略，并且垂直沟道145可以具有实质上实心的圆柱形形状或者实质上柱子形状。
因为在每个沟道孔120中形成垂直沟道145，所以可以形成实质上对应于沟道孔阵列的沟道阵列。例如，多个垂直沟道145可以沿第三方向排列从而形成沟道列，并且多个沟道列可以沿第二方向排列从而形成沟道阵列。
参见图9，电介质层结构140、垂直沟道145和第一填充层图案150的上部可以通过例如回蚀刻工艺被部分地去除从而形成凹部152。垫层可以形成在电介质层结构140、垂直沟道145、第一填充层图案150和最上面的绝缘中间层112g上，从而充分地填充凹部152。垫层的上部可以被平坦化，直到最上面的绝缘中间层112g的顶表面被暴露，从而由垫层的剩余部分形成垫155。在示例实施方式中，垫层可以包括可选择地掺以n型杂质的多晶硅。在示例实施方式中，可以形成包括非晶硅的初步的垫层，然后可以在其上进行晶化工艺以形成垫层。平坦化工艺可以包括CMP工艺等。
参见图10，可以穿过绝缘中间层112和牺牲层114形成开口160。
在示例实施方式中，覆盖垫155的硬掩模(未示出)可以形成在最上面的绝缘中间层112g上，然后绝缘中间层112和牺牲层114可以通过例如干蚀刻工艺利用硬掩模作为蚀刻掩模被部分地蚀刻以形成开口160。硬掩模可以用光致抗蚀剂材料或者SOH材料形成。在开口160形成之后，硬掩模可以通过灰化工艺和/或剥离工艺被去除。
在示例实施方式中，可以在第二方向上形成多个开口160。开口160可以在第三方向上延伸。开口160可以形成在沟道列中的在第二方向上相邻的一些沟道列之间。开口160可以被提供来作为栅线切口区域。
通过开口160的形成，绝缘中间层112和牺牲层114可以被转变为绝缘中间层图案116(116a至116g)和牺牲层图案118(118a至118f)。在每个层的绝缘中间层图案116和牺牲层图案118可以在第三方向上延伸。沟道层106的顶表面、以及绝缘中间层图案116和牺牲层图案118的侧壁可以通过开口160被暴露。
参见图11，其侧壁通过开口160被暴露的牺牲层图案118可以被去除。在示例实施方式中，牺牲层图案118可以通过利用例如磷酸和/或硫酸作为蚀刻溶液的湿式蚀刻工艺被去除。
间隙165可以由空间限定，牺牲层图案118被从该空间去除。可以沿第一方向形成多个间隙165。每个间隙165可以形成在相邻的绝缘中间层图案116之间。电介质层结构140和半导体图案130的外侧壁可以通过间隙165被至少部分地暴露。
参见图12，栅电极层170可以形成在电介质层结构140和半导体图案130的暴露的外侧壁、绝缘中间层图案116的表面、沟道层106的暴露的顶表面和垫155的顶表面上。栅电极层165可以充分地填充间隙165并且至少部分地填充开口160。
栅电极层170可以用具有低的电阻和功函数的金属或者金属氮化物形成。例如，栅电极层170可以用钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、铂等等形成。在示例实施方式中，栅电极层170可以被形成为多层结构，该多层结构包括由金属氮化物形成的阻挡层和/或金属层。栅电极层170可以通过沉积工艺诸如CVD工艺、PECVD工艺、ALD工艺、PVD工艺、溅射工艺等形成。
在示例实施方式中，在栅电极层170的形成之前，可以沿间隙165的内壁和绝缘中间层图案106的表面形成附加阻挡层。附加阻挡层可以用硅氧化物或者金属氧化物形成。在示例实施方式中，半导体图案130的可以通过最下面的间隙165暴露的外侧壁可以被热氧化，以形成包括硅氧化物的栅绝缘层。
参见图13，栅电极层170可以被部分地去除以在每个层的间隙165中形成栅线180。
例如，栅电极层170的上部可以通过CMP工艺被平坦化，直到最上面的绝缘中间层图案116g被暴露。栅电极层170的形成在开口160中和形成在沟道层106的顶表面上的部分可以被蚀刻，以获得栅线180。可以通过湿式蚀刻工艺用例如含过氧化氢的溶液部分地蚀刻栅电极层170。
栅线180可以包括例如本文描述的GSL、字线和SSL，所述GSL、字线和SSL在第一方向上顺序层叠并且互相间隔开。例如，最下面的栅线180a可以用作GSL。GSL上的四个栅线180b、180c、180d和180e可以用作所述字线。字线上的最上面的栅线180f可以用作SSL。如上所述，附加阻挡层或者栅绝缘层可以形成在GSL 180a和半导体图案130之间，以形成GST。
每个层的栅线180可以部分地围绕电介质层结构140，并且在第三方向上延伸。每个层的栅线180可以围绕四个沟道列，如图13在所示。然而，被栅线180围绕的沟道列的数量可以根据垂直存储器件的结构设计确定。
参见图14，杂质区域108可以形成在沟道层106的通过开口160暴露的上部，填充开口160的第二填充层图案181可以被形成。
在示例实施方式中，覆盖垫155的离子注入掩模(未示出)可以形成在最上面的绝缘中间层图案116(例如116g)上。n型杂质诸如P或者As可以利用离子注入掩模通过开口160被注入，以形成杂质区域108。杂质区域108可以用作在第三方向上延伸的CSL。
包括例如镍硅化物或者钴硅化物的金属硅化物图案(未示出)可以被进一步形成在杂质区域108上。
充分地填充开口160的第二填充层可以形成在沟道层106、最上面的绝缘中间层图案116g和垫155上。第二填充层的上部可以通过CMP工艺或者回蚀刻工艺被平坦化，直到最上面的绝缘中间层图案116g被暴露，以形成第二填充层图案181。第二填充层可以用例如硅氧化物的绝缘材料通过CVD工艺形成。
参见图15，可以穿过第二填充层图案181形成第一CSL接触185。第一CSL接触185可以与杂质区域108接触或者电连接至杂质区域108。
在示例实施方式中，第二填充层图案181可以沿第一方向被部分地蚀刻，以形成CSL接触孔，杂质区域108通过该CSL接触孔被暴露。充分地填充CSL接触孔的导电层可以形成在杂质区域108上。所述导电层的上部可以被平坦化，直到最上面的绝缘中间层图案116g和/或第二填充层图案181的顶表面被暴露，以形成第一CSL接触185。所述导电层可以用金属或者金属氮化物通过PVD工艺、ALD工艺、溅射工艺等等形成。
参见图16，上绝缘层190可以形成在最上面的绝缘中间层图案116g、第二填充层图案181、第一CSL接触185和垫155上。上绝缘层190可以用诸如硅氧化物的绝缘材料形成，并且可以通过沉积工艺诸如CVD工艺形成。
位线接触194和第二CSL接触192可以穿过上绝缘层190形成，从而分别接触垫155和第一CSL接触185。多个位线接触194可以形成阵列，该阵列实质上与垂直沟道145或者垫155的布置相对应。位线接触194和第二CSL接触192可以用金属、金属氮化物和/或掺杂多晶硅通过例如PVD工艺、ALD工艺或者溅射工艺形成。
位线198和CSL布线196可以形成在上绝缘层190上，从而被分别电连接至位线接触194和第二CSL接触192。例如，包括金属、金属氮化物和/或掺杂多晶硅的导电层可以通过PVD工艺、ALD工艺或者溅射工艺被形成在上绝缘层190上。所述导电层可以被图案化成为位线198和CSL布线196。
位线198可以沿第二方向延伸，可以沿第三方向形成多个位线198。或者，位线198可以沿第三方向延伸，从而被电连接至一个沟道列中包括的垫155。CSL布线196可以在第三方向上延伸。
图17是剖视图，其示出根据示例实施方式的一垂直存储器件。为了简洁起见，省略对与参照图1示出的元件和/或构造实质上相同或者类似的元件和/或构造的详细说明。
参见图17，可以在沟道层106上布置与图1中示出的存储单元结构实质上相同或者类似的存储单元结构。可以在沟道层106下面布置包括下绝缘层100、低电阻层102a和欧姆接触层104的下部结构。
低电阻层102a可以包括掩埋或者嵌入在下绝缘层100中的图案。低电阻层102a可以包括多个所述图案。在示例实施方式中，低电阻层102a的每个图案可以在第三方向上直线地延伸。在此情形下，低电阻层102a可以实质上重叠包括多个垂直沟道145的沟道列。
在示例实施方式中，低电阻层102a可以包括掩埋或者嵌入在下绝缘层100中的岛形图案。在此情形下，低电阻层102a可以实质上重叠半导体图案130。
根据示例实施方式，低电阻层102a可以掩埋在下绝缘层100中，并且低电阻层102a的顶表面可以与欧姆接触层104接触。因此，可以通过低电阻层102a、欧姆接触层104和沟道层106提供具有低电阻的电流通路或者电荷通路。于是，经过垂直沟道145和半导体图案130的电流流动可以被促进。
图18至21是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法。例如，图18至21示出制造图17的垂直存储器件的方法。为了简洁起见，省略对与参照图2至16示出的工艺和/或材料实质上相同或者类似的工艺和/或材料的详细说明。
参见图18，下绝缘层100的上部可以被部分地蚀刻以形成多个沟槽101。在示例实施方式中，沟槽101可以具有在第三方向上延伸的直线形状。在示例实施方式中，沟槽101可以具有在第二和第三方向上规则地排列的凹坑形状或者凹痕形状。
参见图19，填充沟槽101的低电阻层102a可以被形成。在示例实施方式中，填充沟槽101的导电层可以用金属、金属氮化物和/或金属硅化物被形成在下绝缘层100上。该导电层的上部可以通过CMP工艺被平坦化，直到下绝缘层100的顶表面被暴露，以形成低电阻层102a。
在示例实施方式中，低电阻层102a可以具有在第三方向上延伸的直线形状。在示例实施方式中，低电阻层102a可以具有填充沟槽101并且掩埋在下绝缘层100中的岛形状。
参见图20，欧姆接触层104和沟道层106可以被顺序形成在下绝缘层100和低电阻层102a上。
参见图21，与参照图3至16示出的工艺实质上相同或者类似的工艺可以被进行，以在沟道层106上形成存储单元结构。因此，可以获得包括沟道层106下面的低电阻层102a的垂直存储器件。
图22是剖视图，其示出根据示例实施方式的一垂直存储器件。为了简洁起见，省略对与参照图1示出的元件和/或构造实质上相同或者类似的元件和/或构造的详细说明。
参见图22，可以在沟道层106上布置与图1中示出的存储单元结构实质上相同或者类似的存储单元结构。可以在沟道层106下面布置包括下绝缘层100、低电阻层102b和欧姆接触层图案104a的下部结构。
低电阻层102b可以部分地填充在下绝缘层100的上部形成的沟槽101。欧姆接触层图案104a可以被布置在低电阻层102b上以填充沟槽101的剩余部分。
在示例实施方式中，低电阻层102b和欧姆接触层图案104a可以具有在第三方向上延伸的直线形状。在此情形下，低电阻层102b和欧姆接触层图案104a可以在第一方向上实质上重叠包括多个垂直沟道145的沟道列。
在示例实施方式中，低电阻层102b和欧姆接触层图案104a可以具有掩埋在下绝缘层100中的岛形状。在此情形下，低电阻层102b和欧姆接触层图案104a可以实质上重叠半导体图案130。
根据示例实施方式，欧姆接触层图案104a可以与低电阻层102b一起掩埋或者嵌入在下绝缘层100中。于是，垂直存储器件的厚度可以变得比图1和17中示出的垂直存储器件的厚度小。进一步，低电阻层102b和欧姆接触层图案104a可以被定位以重叠垂直沟道145和/或半导体图案130，使得沟道层106的所需区域可以具有相对低的电阻。
图23至26是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法。例如，图23至26示出制造图22的垂直存储器件的方法。为了简洁起见，省略对与参照图2至16示出的工艺和/或材料实质上相同或者类似的工艺和/或材料的详细说明。
参见图23，下绝缘层100的上部可以被部分地蚀刻以形成多个沟槽101。在示例实施方式中，沟槽101可以具有在第三方向上延伸的直线形状。在示例实施方式中，沟槽101可以具有在第二和第三方向上规则地排列的凹坑形状或者凹痕形状。
参见图24，填充沟槽101的下部的低电阻层102b可以被形成。在示例实施方式中，填充沟槽101的导电层可以用金属、金属氮化物和/或金属硅化物被形成在下绝缘层100上。该导电层的上部可以通过CMP工艺被平坦化，直到下绝缘层100的顶表面被暴露，以形成导电层图案。导电层图案的上部可以通过回蚀刻工艺被去除以形成低电阻层102b。
参见图25，填充沟槽101的剩余部分的欧姆层图案104a可以被形成。在示例实施方式中，可以用掺以杂质的半导体在下绝缘层100和低电阻层102b上形成填充沟槽101的欧姆接触层。例如，可以用掺以p型杂质的多晶硅形成低电阻层102b。欧姆接触层的上部可以通过CMP工艺被平坦化，直到下绝缘层100的顶表面被暴露，以形成欧姆接触层图案104a。
参见图26，沟道层106可以形成在下绝缘层100和欧姆接触层图案104a上。与参照图3至16示出的工艺实质上相同或者类似的工艺可以被进行，以在沟道层106上形成存储单元结构。因此，包括沟道层106下面的低电阻层102b和欧姆接触层图案104a的垂直存储器件可以获得。
图27是剖视图，其示出根据示例实施方式的一垂直存储器件。为了简洁起见，省略对与参照图1示出的元件和/或构造实质上相同或者类似的元件和/或构造的详细说明。相同的附图标记用来标示相同的元件。
参见图27，垂直存储器件可以包括可以被顺序层叠在下绝缘层200上的第一沟道层202、分隔绝缘层204和第二沟道层206。
下绝缘层200可以形成在其上包括周边电路的半导体衬底上。
第一沟道层202可以包括掺以例如p型杂质的多晶硅。在此情形下，第一沟道层202可以用作p阱。换句话说，第一沟道层202可以是阱层。
分隔绝缘层204可以介于第一沟道层202和第二沟道层206之间。分隔绝缘层可以包括例如硅氧化物、硅氮化物或者硅氮氧化物。
第二沟道层206可以形成在分隔绝缘层204上。第二沟道层206可以包括可以掺以杂质的半导体。例如，第二沟道层206可以包括掺以例如p型杂质的多晶硅。在示例实施方式中，第一沟道层202的杂质浓度可以大于第二沟道层206的杂质浓度。另外，第一沟道层202的厚度可以大于第二沟道层206的厚度。
第一半导体图案230可以穿过第二沟道层206和分隔绝缘层204延伸以接触第一沟道层202。在示例实施方式中，第一半导体图案230的一部分可以插入第一沟道层202。
在示例实施方式中，第二沟道层206可以围绕第一半导体图案230的外侧壁。第二沟道层206可以用作垂直存储器件中包括的GST的沟道。
垂直沟道245可以在第一半导体图案230上沿第一方向延伸。电介质层结构240可以布置在垂直沟道245的外侧壁上，第一填充层图案250可以形成在垂直沟道245内。垫255可以布置在电介质层结构240、垂直沟道245和第一填充层图案250上。
栅线280(280a至280f)可以围绕第一半导体图案230或者电介质层结构240的外侧壁，并且可以在第一方向上彼此间隔开。绝缘中间层图案216(216a至216g)可以布置在第一方向上相邻的栅线280之间。每个栅线280可以围绕多个沟道列，并且可以在第三方向上延伸。
最下面的栅线280a(也称为第一栅线)可以围绕第一半导体图案230的外侧壁。在此情形下，最下面的栅线280a可以用作垂直存储器件的GSL。附加阻挡层或者栅绝缘层可以形成在最下面的栅线280a和第一半导体图案230的外侧壁之间，从而包括GSL的GST可以被定义。在示例实施方式中，第一半导体图案230的顶表面可以位于第一栅线280a的顶表面和第二栅线280b的底部之间。
最上面的栅线280(例如280f)可以用作SSL，SSL和GSL之间的栅线280b、280c、280d和280e可以用作字线。
开口260可以形成在一些沟道列之间，并且可以贯穿或者切断栅线280和绝缘中间层图案216。开口260可以在第三方向上延伸。杂质区域208可以形成在第二沟道层206的通过开口260暴露的部分处。杂质区域208可以包括n型杂质，并且可以用作CSL。
第二填充层图案281可以形成在开口260中。第一CSL接触285可以穿过第二填充层图案281形成，以被电连接至杂质区域208。
在示例实施方式中，第二半导体图案275可以从第一沟道层202突出，从而穿过分隔绝缘层204延伸。第二半导体图案275可以经由杂质区域208被电连接至第一CSL接触285。
上绝缘层290可以形成在最上面的绝缘中间层图案216g、第二填充层图案281、第一CSL接触285和垫255上。第二CSL接触292和位线接触294可以穿过上绝缘层290形成，从而分别接触第一CSL接触285和垫255。
位线298可以布置在上绝缘层290上，从而被电连接至多个位线接触294。位线298可以沿第二方向延伸，可以沿第三方向排列多个位线298。在示例实施方式中，位线298可以在第三方向上延伸，并且可以被电连接至被包括在一个沟道列中的垫255。
另外，CSL布线296可以被布置在上绝缘层290上，从而被电连接至第二CSL接触292。例如，CSL布线296可以在第三方向上延伸。
根据上面描述的示例实施方式，包括掺以p型杂质的多晶硅的沟道层可以具有双层结构。第一沟道层202可以具有相对高的杂质浓度，并且可以用作与第一半导体图案230接触的p阱和/或衬底。第二沟道层206可以具有相对低的杂质浓度和相对薄的厚度。第二沟道层206可以直接接触第一半导体图案230的外侧壁，并且可以用作用于GST的沟道，从而来自GST的泄漏电流可以被减少。通过第一半导体图案230和/或第二半导体图案275，第一沟道层202和第二沟道层206彼此可以形成并联连接。于是，用作p阱的第一沟道层202的电阻可以降低。
虽然图27示出彼此交替地层叠的栅线280a至280f和绝缘中间层图案216a至216f，但是示例实施方式不局限于此，并且栅线280和绝缘层中间层图案216的数量可以改变。
图28至37是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法。例如，图28至37示出制造图27的垂直存储器件的方法。为了简洁起见，省略对与参照图2至16示出的工艺和/或材料实质上相同或者类似的工艺和/或材料的详细说明。
参见图28，第一沟道层202、分隔绝缘层204和第二沟道层206可以被顺序形成在下绝缘层200上。
下绝缘层200可以形成在半导体衬底上，并且可以覆盖半导体衬底上形成的周边电路。下绝缘层200可以用诸如硅氧化物(例如PEOX、TEOS、BTEOS、PTEOS、BPTEOS、BSG、PSG、BPSG或类似物)的绝缘材料形成。
第一和第二沟道层202和206可以通过溅射工艺、PVD工艺、ALD工艺等用掺以p型杂质的多晶硅形成。分隔绝缘层204可以通过CVD工艺、旋涂工艺等用诸如硅氧化物、硅氮化物或者硅氮氧化物的绝缘材料形成。
在示例实施方式中，第一沟道层202可以具有比第二沟道层206的杂质浓度大的杂质浓度。第一沟道层202可以具有大于第二沟道层206的厚度的厚度。
参见图29，可以进行与参照图3示出的工艺实质上相同或者类似的工艺。因此，绝缘中间层212(212a至212g)和牺牲层214(214a至214f)可以被交替地且重复地形成在第二沟道层206上。
参见图30，可以进行与参照图4示出的工艺实质上相同或者类似的工艺，从而形成多个沟道孔220。
在示例实施方式中，沟道孔220可以穿过绝缘中间层212、牺牲层214、第二沟道层206和分隔绝缘层204形成。因此，第一沟道层202的顶表面可以通过沟道孔220暴露。
在示例实施方式中，第一沟道层202的上部可以在形成沟道孔220的同时被部分地去除，从而第一凹坑可以形成在第一沟道层202的上部。
参见图31，可以进行与参照图5示出的工艺实质上相同或者类似的工艺，以形成填充沟道孔220的下部的第一半导体图案230。
例如，可以利用第一沟道层202的顶表面作为籽晶进行SEG工艺，以形成第一半导体图案230。在示例实施方式中，第一半导体图案230的顶表面可以位于第一牺牲层214a的顶表面和第二牺牲层214b的底部之间。因此，第二沟道层206可以接触第一半导体图案230的外侧壁。
在示例实施方式中，第一半导体图案230可以被部分地掩埋或者嵌在第一沟道层202的上部。在此情形下，第一半导体图案230的下部可以插入第一凹坑。
参见图32，可以进行与参照图6至9示出的工艺实质上相同或者类似的工艺。因此，电介质层结构240、垂直沟道245和第一填充层图案250可以形成在第一半导体图案230上。垫255可以形成在电介质层结构240、垂直沟道245和第一填充层图案250上，从而沟道孔220的上部可以被垫255封盖。
参见图33，可以进行与参照图10示出的工艺实质上相同或者类似的工艺，以形成穿过绝缘中间层212和牺牲层214的开口260。开口260可以在第三方向上延伸。在用于开口260的形成的刻蚀过程中，第二沟道层206可以实质上用作蚀刻停止层。因此，第二沟道层206的顶表面可以被暴露。
在开口260的形成之后，可以在第二沟道层206的暴露的顶表面上进一步进行回蚀刻工艺。因此，可以穿过第二沟道层206和分隔绝缘层204形成孔262。第一沟道层202的顶表面可以通过孔262被暴露。在示例实施方式中，第一沟道层202的通过孔262暴露的上部可以被部分地去除以形成第二凹坑。
通过开口260的形成，绝缘中间层212和牺牲层214可以分别变成绝缘中间层图案216(216a至216g)和牺牲层图案218(218a至218f)。
参见图34，可以形成填充孔262的第二半导体图案275。
在示例实施方式中，使用第一沟道层202作为籽晶的SEG工艺可以被进行，以形成第二半导体图案275。第二半导体图案275和第二沟道层206的顶表面可以彼此共面。或者，第二半导体图案262可以从第二沟道层206的顶表面突出。
参见图35，可以进行与参照图11至13示出的工艺实质上相同或者类似的工艺。因此，牺牲层图案218可以被改变为栅线280。
在示例实施方式中，最下面的栅线280a可以围绕第一半导体图案230的外侧壁。在此情形下，最下面的栅线280a可以用作垂直存储器件的GSL。在示例实施方式中，第二沟道层206可以用作包括GSL的GST的沟道。附加阻挡层或者栅绝缘层可以被进一步形成在最下面的栅线280a和第一半导体图案230的外侧壁之间。栅绝缘层可以通过第一半导体图案230的外侧壁的热氧化形成。
GSL上的栅线280可以围绕电介质层结构240的外侧壁，并且可以在第三方向上延伸。例如，GSL上的四个栅线280b、280c、280d和280e可以用作字线，并且最上面的栅线280f可以用作SSL。
参见图36，可以进行与参照图14和15示出的工艺实质上相同或者类似的工艺。
例如，n型杂质可以被注入至通过开口260暴露的第二沟道层206和第二半导体图案275，以形成杂质区域208。杂质区域208可以在第三方向上延伸，并且用作垂直存储器件的CSL。
第二填充层图案281可以形成在杂质区域208上以填充开口260。第一CSL接触285可以穿过第二填充层图案形成，以被电连接至杂质区域208。
参见图37，可以进行与参照图16示出的工艺实质上相同或者类似的工艺。因此，上绝缘层290、位线接触294、第二CSL接触292、位线298和CSL布线296可以被形成，从而获得根据示例实施方式的垂直存储器件。
图38是剖视图，其示出根据示例实施方式的一垂直存储器件。除了第一半导体图案的结构外，图38的垂直存储器件可以具有与图27中示出的元件和/或构造实质上相同或者类似的元件和/或构造。于是，为了简洁起见，省略关于重复的元件和/或构造的详细说明。
参见图38，第一半导体图案230a的顶表面可以位于第二沟道层206的顶表面和最下面的栅线280a的底部之间。
在此情形下，第二沟道层206可以与第一半导体图案230a一起形成GST。栅线280可以围绕电介质层结构240的外侧壁。
用于第一半导体图案230a的形成的SEG工艺的处理时间或者生长速率可以被控制，从而第一半导体图案230a的顶表面可以位于第二沟道层206的顶表面和最下面的栅线280a的底部之间。
除SEG工艺之外的工艺可以与参照图28至37示出的工艺实质上相同或者类似。于是，为了简洁起见，省略关于制造图38的垂直存储器件的方法的详细说明。
图39A和39B是剖视图，其示出根据示例实施方式的垂直存储器件。除低电阻层的添加之外，图39A和39B的垂直存储器件可以具有与图27或者图38中示出的元件和/或构造实质上相同或者类似的元件和/或构造。于是，为了简洁起见，省略关于重复的元件和/或构造的详细说明。
参见图39A，低电阻层102可以被进一步形成在下绝缘层200和第一沟道层202之间。低电阻层102可以包括金属、金属氮化物和/或金属硅化物。例如，低电阻层102可以包括诸如W、Co、Ti、Al或者Ni的金属、其氮化物或者其硅化物。
在示例实施方式中，低电阻层102可以包括掺以p型杂质的多晶硅。在此情形下，第一沟道层202、第二沟道层206和低电阻层102通常可以包括掺以p型杂质的多晶硅。在示例实施方式中，低电阻层102可以具有最大的杂质浓度，第二沟道层206可以具有最小的杂质浓度。
根据示例实施方式，低电阻层102可以被设置在用作p阱的第一沟道层202下面，从而第一沟道层202的电阻可以被进一步降低。
参见图39B，低电阻层102a可以具有实质上直线的形状。例如，低电阻层102a可以包括多个在第三方向延伸的直线图案。在此情形下，低电阻层102a可以重叠至少一个沟道列。
低电阻层102和102a可以通过与参照图2或者图18至20示出的工艺实质上相同或者类似的工艺形成。于是，为了简洁起见，省略制造图39A和39B的垂直存储器件的方法。
图40是剖视图，其示出根据示例实施方式的一垂直存储器件。除了垂直沟道的结构外，图40的垂直存储器件可以具有与图27中示出的元件和/或构造实质上相同或者类似的元件和/或构造。于是，为了简洁起见，省略关于重复的元件和/或构造的详细说明。
参见图40，蚀刻停止层207可以被进一步形成在第二沟道层206上。蚀刻停止层207可以包括金属氧化物，例如铝氧化物。
容纳垂直沟道的沟道孔可以被分成第一沟道孔220a和第二沟道孔220b。第一沟道孔220a可以穿过绝缘中间层图案216、栅线280和蚀刻停止层207延伸。第一沟道孔220a的高度可以实质上等于第二沟道层206的顶表面和最上面的绝缘中间层图案216g的顶表面之间的距离。第二沟道孔220b可以具有小于第一沟道孔220a的宽度的宽度。第二沟道孔220b可以穿过第二沟道层206和分隔绝缘层204延伸。第一沟道层202的顶表面可以通过第二沟道孔220b被暴露。在示例实施方式中，第二沟道孔220b可以穿过第一沟道层202的上部延伸。
在示例实施方式中，垂直沟道可以被分成第一垂直沟道245a和第二垂直沟道245b。电介质层结构240可以被形成在第一沟道孔220a的侧壁上，第一垂直沟道245a可以被形成在电介质层结构240的内壁和第二沟道层206的顶表面上。电介质层结构240和第一垂直沟道245a可以具有吸管形状或者中空的圆柱形形状。电介质层结构240和第一垂直沟道245a可以不延伸到第二沟道孔220b里。
第二垂直沟道245b可以被布置在第一垂直沟道245a的内壁上，并且可以沿第一方向贯穿第一和第二沟道孔220a和220b延伸。第二垂直沟道245b可以接触第一沟道层202，并且可以具有实质上杯子形状。第一填充层图案250可以形成在第二垂直沟道245b内。
在示例实施方式中，第二垂直沟道245b可以被插入或者嵌入在第一沟道层202的上部中。
第二沟道层206可以围绕第二垂直沟道245b的外侧壁，以被提供为GST的沟道。
在示例实施方式中，第二半导体图案(未示出)可以被形成在分隔绝缘层204中，以经由杂质区域208被电连接至第一CSL接触285，如图27所示。
图41至47是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法。例如，图41至47示出制造图40的垂直存储器件的方法。为了简洁起见，省略关于与参照图2至16或者图28至37示出的工艺和/或材料实质上相同或者类似的工艺和/或材料的详细说明。
参见图41，与参照图28示出的工艺实质上相同或者类似的工艺可以被进行，以顺序在下绝缘层200上形成第一沟道层202、分隔绝缘层204和第二沟道层206。蚀刻停止层207可以被进一步形成在第二沟道层206上。蚀刻停止层207可以通过CVD工艺、ALD工艺等用金属氧化物诸如铝氧化物形成。
与参照图3示出的工艺实质上相同或者类似的工艺可以被进行。因此，绝缘中间层212和牺牲层214可以被交替地并且重复地形成在蚀刻停止层207上。
参见图42，与参照图4示出的工艺实质上相同或者类似的工艺可以被进行，以形成多个第一沟道孔220a。
第一沟道孔220a可以穿过绝缘中间层212、牺牲层214和蚀刻停止层207形成。第二沟道层206的顶表面可以通过第一沟道孔220a暴露。在示例实施方式中，蚀刻停止层207可以减少(和/或防止)第二沟道层206在用于第一沟道孔220a的形成的蚀刻工艺期间被损伤。
参见图43，与参照图6和7示出的工艺实质上相同或者类似的工艺可以被进行，从而形成电介质层235和第一垂直沟道层242a。
在示例实施方式中，电介质层235可以形成在最上面的绝缘中间层(例如212g)、第一沟道孔220a的侧壁和第一沟道孔220a的部分底部上。第一垂直沟道层242a可以形成在电介质层235和沟道孔220a的底部上。
参见图44，第一垂直沟道层242a的形成在第一沟道孔220a的底部上的部分可以通过回蚀刻工艺被去除。第二沟道层206和分隔绝缘层204也可以通过所述回蚀刻工艺被部分地去除，以形成第二沟道孔220b。
在示例实施方式中，第二沟道孔220b可以从第二沟道层206的顶表面延伸到第一沟道层202的顶表面。在示例实施方式中，第一沟道层202的上部可以通过回蚀刻工艺被部分地去除，从而形成凹坑。在此情形下，第二沟道孔220b可以从第二沟道层206的顶表面延伸到凹坑的底部。
第二沟道孔220b可以具有小于第一沟道孔220a的宽度的宽度。
参见图45，第二垂直沟道层242b可以被共形地形成在第一垂直沟道层242a上和在第二沟道孔220b的侧壁和底部上。第二垂直沟道层242b可以通过溅射工艺或者ALD工艺用与第一垂直沟道层242a的材料实质上相同或者类似的材料形成。
填充第一和第二沟道孔220a和220b的剩余部分的第一填充层247可以形成在第二垂直沟道层242b上。
参见图46，第一填充层247、第二垂直沟道层242b、第一垂直沟道层242a和电介质层235的上部可以通过例如CMP工艺被平坦化，直到最上面的绝缘中间层212g的顶表面被暴露。因此，电介质层结构240和第一垂直沟道245a可以形成在第一沟道孔220a的侧壁和底部上。进一步，在第一方向上贯穿第一和第二沟道孔220a和220b延伸的第二垂直沟道245b和第一填充层图案250可以被形成。
在示例实施方式中，电介质层结构240和第一垂直沟道245a可以具有吸管形状或者中空的圆柱形形状。第二垂直沟道245b可以具有杯子形状。第一填充层图案250可以具有柱子形状或者实心的圆柱形形状。在示例实施方式中，第二垂直沟道层245b可以被形成来充分地填充第一和第二沟道孔220a和220b。在此情形下，第二垂直沟道245b可以具有柱子形状或者实心的圆柱形形状，第一填充层图案250的形成可以被省略。
在示例实施方式中，第二沟道层206可以接触第二垂直沟道245b的外侧壁，从而围绕第二垂直沟道245b。第二沟道层206可以与第二垂直沟道245b一起用作GST沟道。第一沟道层202可以用作与第二垂直沟道245b接触的p阱和/或衬底。
参见图47，可以进行与参照图9示出的工艺实质上相同或者类似的工艺。因此，封盖第一沟道孔220a的垫255可以形成在电介质层结构240、第一垂直沟道245a、第二垂直沟道245b和第一填充层图案250上。
随后，与参照图10至17示出的工艺实质上相同或者类似的工艺可以被进行，从而获得图40的垂直存储器件。
在示例实施方式中，与参照图33至36示出的工艺实质上相同或者类似的工艺可以被进行，从而进一步形成图27中示出的第二半导体图案275。
图48A和48B是剖视图，其示出根据示例实施方式的垂直存储器件。除第一沟道层的结构之外，图48A和48B的垂直存储器件可以具有与图40中示出的元件和/或构造实质上相同或者类似的元件和/或构造。于是，为了简洁起见，省略关于重复的元件和/或构造的详细说明。
参见图48A，图40中示出的第一沟道层可以被形成为图案形状。在示例实施方式中，多个第一沟道层图案202a可以布置在下绝缘层200上，并且第一分隔绝缘层201可以形成在相邻的第一沟道层图案202a之间。第一沟道层图案202a可以在第三方向上直线地延伸。
第二分隔绝缘层204a和第二沟道层206可以被顺序形成在第一分隔绝缘层201和第一沟道层图案202a上。第二垂直沟道245b可以穿过第二沟道层206和第二分隔绝缘层204a延伸，以接触第一沟道层图案202a。在示例实施方式中，第二垂直沟道245b可以穿过第一沟道层图案202a的上部延伸。
在示例实施方式中，第一沟道层图案202a可以接触包括在沿第三方向延伸的一个沟道列中的第二垂直沟道245b。在此情形下，可以在每个沟道列下面形成第一沟道层图案202a。例如，第一沟道层图案202a可以重叠每个沟道列。
在示例实施方式中，第一沟道层图案202a中的至少一个(由附图标记202a’标注)可以沿第二方向延伸到周边电路区域，从而被电连接至周边电路。
参见图48B，一第一沟道层图案202b可以重叠多个沟道列，从而沟道列可以按照第一沟道层图案202b形成组。例如，如图48B所示，可以每两个沟道列形成第一沟道层图案202b，从而第一沟道层图案202b接触包括在所述两个沟道列中的第二垂直沟道245b。
在示例实施方式中，第一沟道层图案202b中的至少一个(由附图标记202b’标注)可以沿第二方向延伸至周边电路区域，从而被电连接至周边电路。
根据示例实施方式，至少一个沟道列可以按照用作p阱的第一沟道层图案202a和202b形成沟道列组或者沟道列块。于是，垂直存储器件的操作可以针对每个沟道列组或者每个沟道列块被独立地控制。例如，擦除电压可以被独立地施加到每个沟道列组或者每个沟道列块。
虽然图48A和48B中未示出，但是垂直存储器件可以进一步在第一沟道层图案202a和202b与下绝缘层200之间包括低电阻层。所述低电阻层可以被图案化。
图49至52是剖视图，其示出制造根据示例实施方式的一垂直存储器件的方法。例如，图49至52示出制造图48A和48B的垂直存储器件的方法。为了简洁起见，省略关于与参照图2至16或者图41至47示出的工艺和/或材料实质上相同或者类似的工艺和/或材料的详细说明。
参见图49，第一沟道层202可以形成在下绝缘层200上。
参见图50，第一沟道层202可以被部分地蚀刻以形成第一沟道层图案202a。第一沟道层图案202a可以在第二方向上彼此间隔开，并且可以在第三方向上直线地延伸。
在示例实施方式中，用于第一沟道层图案202a的形成的蚀刻工艺可以包括其中使用具有适合于多晶硅的蚀刻选择性的蚀刻剂溶液的蚀刻工艺。例如，蚀刻剂溶液可以包括氢氧化铵或者过氧化物。
参见图51，可以用例如硅氧化物在下绝缘层200上形成覆盖第一沟道层图案202a的绝缘层。所述绝缘层的上部可以被平坦化，直到第一沟道层图案202a的顶表面被暴露，从而形成第一分隔绝缘层201。
在示例实施方式中，包括开口的第一分隔绝缘层201可以被形成，然后填充开口的第一沟道层可以形成在第一分隔绝缘层201上。第一沟道层的上部可以被平坦化，从而形成第一沟道层图案202a。
参见图52，第二分隔绝缘层204a、第二沟道层206和蚀刻停止层207可以被顺序形成在第一分隔绝缘层201和第一沟道层图案202a上。绝缘中间层212和牺牲层214可以被交替地并且重复地形成在蚀刻停止层207上。与参照图41示出的工艺实质上相同或者类似的工艺可以被进行，从而形成第一沟道孔220a。
在示例实施方式中，第一沟道孔220a可以重叠在第一沟道层图案202a上方。
与参照图43至47或者图10至17示出的工艺实质上相同或者类似的工艺可以被进行，从而获得图48A的垂直存储器件。
在示例实施方式中，第一沟道层图案可以被形成来具有比图50中示出的宽度大的宽度，从而第一沟道层图案可以接触至少两个沟道列。
图53A至53C是剖视图，其示出根据示例实施方式的一垂直存储器件。省略关于与参照图40示出的元件和/或结构实质上相同或者类似的元件和/或结构的详细说明。省略关于与参照图41至47示出的工艺实质上相同或者类似的工艺的详细说明。
参见图53A，沟道连接部分210可以介于第一沟道层202和第二沟道层206之间。第一和第二沟道层202和206可以通过沟道连接部分210彼此电连接。沟道连接部分210可以包括多晶硅。
在示例实施方式中，沟道连接部分210可以具有形成在分隔绝缘层204中的线图案或者柱子的形状。沟道连接部分210可以在存储单元区域的周围部分上接触第一和第二沟道层202和206。
第二垂直沟道247a可以插入第二沟道层206的上部。例如，第二垂直沟道247a的下部可以埋在第二沟道层206的上部内。第二沟道层206的邻近于第二垂直沟道247a的下部的部分可以用作GST沟道。
在示例实施方式中，第一沟道层202和分隔绝缘层204可以形成在下绝缘层200上。分隔绝缘层204可以被部分地去除，从而形成开口，第一沟道层202通过该开口被暴露。开口可以具有孔形状或者线形状。可以用暴露的第一沟道层202作为籽晶进行SEG工艺，从而形成沟道连接部分210。第二沟道层206可以形成在分隔绝缘层204和沟道连接部分210上。
与参照图41至47示出的工艺实质上相同或者类似的工艺可以被进行，从而获得图53A的垂直存储器件。第二沟道孔220b(见图44)可以被形成来部分地延伸穿过第二沟道层206，从而插在第二沟道层206的上部中的第二垂直沟道247a可以被形成。
参见图53B，第二垂直沟道247b可以延伸穿过第二沟道层206，并且可以插入或者埋在分隔绝缘层204的上部中。在此情形下，第二沟道孔可以被形成来延伸穿过第二沟道层206，并且部分地穿过分隔绝缘层204，从而第二垂直沟道247b可以被形成。
参见图53C，具有柱子形状的半导体图案231可以形成在第二沟道层206中，并且第二垂直沟道247c可以布置在半导体图案231上。空腔233可以形成在半导体图案231下面并且在分隔绝缘层204中。
在此情形下，第二沟道孔可以被形成来延伸穿过第二沟道层206并且部分地穿过分隔绝缘层204。可以利用第二沟道层206的通过第二沟道孔暴露的侧面部分作为籽晶进行SEG工艺，以形成半导体图案231。因此，第二沟道孔的在半导体图案231下面的部分可以被转变成空腔233。第二垂直沟道247c可以形成在第一垂直沟道245a的内壁和半导体图案231的顶表面上。
在示例实施方式中，图53A至53C中示出的沟道连接部分210可以省略。因此，第一沟道层202和第二沟道层206可以通过分隔绝缘层204彼此电隔离。在此情形下，第一沟道层202可以用作背栅以改善GST的特性。例如，第一沟道层202可以被电连接至在周边电路区域上形成的接触结构。在编程操作期间，零电压或者负电压可以被施加到第一沟道层202，以减少(和/或防止)GST的泄漏电流。在读出操作期间，零电压或者正电压可以被施加到第一沟道层202。
图54是剖视图，其示出根据示例实施方式的一垂直存储器件。为了简洁起见，省略关于与参照图53A示出的元件和/或构造实质上相同或者类似的元件和/或构造的详细说明。
参见图54，第一沟道层图案202c可以形成在下绝缘层200和第二沟道层206之间，从而接触第二沟道层206的下表面。
第一沟道层图案202c可以包括p型杂质。在此情形下，第一沟道层图案202c可以用作垂直存储器件的p阱。在示例实施方式中，第一沟道层图案202c的每单位面积杂质浓度可以大于第二沟道层206的每单位面积杂质浓度。
在示例实施方式中，第一沟道层图案202c可以在第三方向上直线地延伸。第一沟道层图案202c可以实质上位于两个相邻的可以用作栅线切口区域的开口260之间的区域的中央。因此，均匀的电流可以通过第一沟道层图案202c被施加至可以由所述两个相邻的开口260限定的组或者块中包括的沟道列。
第二垂直沟道247a可以部分地延伸通过第二沟道层206，从而被插入或者埋在第二沟道层206的上部中。在示例实施方式中，第二垂直沟道247a可以延伸穿过第二沟道层206并且部分地穿过分隔绝缘层204，如图53B中所示。在示例实施方式中，如图53C中所示，半导体图案可以形成在第二沟道层206中，并且第二垂直沟道247a可以形成在半导体图案上。空腔可以形成在半导体图案下面并且在分隔绝缘层204中。
图55是俯视图，其示出根据示例实施方式的一垂直存储器件。例如，图55示出垫(或者垂直沟道)和杂质区域的布置。图55的布置可以普遍地实施于图1、图17、图22、图27、图38、图39A和39B、图40、图48A和48B、图53A至53C、以及图59至62的垂直存储器件中。以上所列的图可以是沿图55的线I-I’截取的剖视图。为了说明的方便，图55仅示出垫和杂质区域。
参见图55，栅线可以被开口160和260贯穿或者切断，以形成包括所需(和/或备选预定)数量的沟道列的栅线组。例如，如图55中所示，栅线组可以包括四个沟道列。杂质区域可以形成在沟道层106和第二沟道层206的通过开口160和260暴露的上部。杂质区域可以包括第一杂质区域208a和第二杂质区域208b。第一和第二杂质区域208a和208b可以在第三方向上直线地延伸。
在示例实施方式中，第一杂质区域208a可以包括n型杂质，并且可以用作垂直存储器件的CSL。第二杂质区域208b可以包括p型杂质，并且可以用作垂直存储器件的p阱。在此情形下，电流可以通过第二杂质区域208b被额外地提供给垂直沟道，于是图27和40中示出的第一沟道层202可以省略。
如图55中所示，多个第一杂质区域208a可以相对于第二杂质区域208b被对称地布置。于是，均匀的电流可以被从第二杂质区域208b提供给垂直沟道。
图56A至56C是剖视图，其示出根据示例实施方式的垂直存储器件。例如，图56A至56C示出垫(或者垂直沟道)和位线的布置。图56A至56C的布置可以普遍地实施于图1、图17、图22、图27、图38、图39A和39B、图40、图48A和48B、图53A至53C、以及图59至62的垂直存储器件中。以上所列的图可以是沿图56A至56C的线I-I’截取的剖视图。为了说明的方便，图56A至56C仅示出垫、杂质区域和位线。
参见图56A，在第三方向上延伸的杂质区域208可以形成在沟道层的上部。包括例如四个沟道列的栅线组可以由相邻的杂质区域208限定。可以在每个沟道孔的上部形成垫255以形成垫阵列。垂直沟道可以布置在垫255下面。
在示例实施方式中，垫255中的至少一个可以用作虚设垫255a。例如，虚设垫255a可以包括p型杂质，除虚设垫255a之外剩下的垫255可以包括n型杂质。在此情形下，虚设垫255a可以经由虚设垫255a下面的垂直沟道被电连接至第一沟道层和/或第二沟道层，以提供电流。于是，虚设垫255a可以用作p阱。
位线298可以布置在垫阵列上方，从而经由位线接触被电连接至垫255。例如，位线298可以在第二方向上延伸，并且可以在第三方向上排列多个位线298。在示例实施方式中，位线298中的至少一个可以用作电连接至虚设垫255a的虚设位线298a。
参见图56B，第三方向上相邻的虚设位线298a和位线298之间的距离可以大于相邻的位线298之间的距离。
在示例实施方式中，通过位线298和虚设位线298a转输或者施加的电信号可以彼此不同。于是，虚设位线298a和位线298之间的距离可以被增大，以降低(和/或防止)不同电信号的耦合或者波动。
参见图56C，垂直存储器件可以包括布置在不同的层或者不同的水平面的多个虚设位线。例如，第一虚设位线298b可以经由第一虚设位线接触294a被电连接至虚设垫255a，第二虚设位线298c可以经由第二虚设位线接触294b被电连接至虚设垫255a。在此情形下，第一和第二虚设位线298b和298c可以被布置在不同的绝缘中间层上。
图57是剖视图，其示出根据示例实施方式的一垂直存储器件。例如，图57示出包括层叠在周边电路上的存储单元结构的垂直存储器件。所述存储单元结构可以具有与图27中示出的元件和/或构造实质上相同或者类似的元件和/或构造。在示例实施方式中，所述存储单元结构可以具有与图1、图17、图22、图38、图39A和39B、图40、图48A和48B、图53A至53C、以及图59至62中示出的元件和/或构造实质上相同或者类似的元件和/或构造。
以下，还参照图57说明制造该垂直存储器件的方法。省略关于与参照图28至37示出的工艺实质上相同或者类似的工艺的详细说明。
参见图57，垂直存储器件可以包括形成在衬底300上的周边电路、以及布置在周边电路上的存储单元结构。
包括单晶硅或者单晶锗的半导体衬底可以用作衬底300。衬底300可以被划分成存储单元区域I和周边电路连接区域II。存储单元结构可以被布置在存储单元区域I上。存储单元结构和周边电路通过其彼此电连接的连接配线结构可以被布置在周边电路连接区域II上。
周边电路可以包括栅结构330、第一插塞340、第二插塞355、第三插塞365、第一配线345和第二配线360。第一杂质区域303和第二杂质区域305可以形成在衬底300的邻近于栅结构330的上部。在示例实施方式中，第一杂质区域303可以包括n型杂质，第二杂质区域305可以包括p型杂质。在此情形下，n沟道金属氧化物半导体(NMOS)晶体管可以由第一杂质区域303和栅结构330定义，p沟道金属氧化物半导体(PMOS)晶体管可以由第二杂质区域305和栅结构330定义。
栅结构330可以包括顺序层叠在衬底300上的栅绝缘层图案310和栅电极315。栅结构330可以进一步包括形成在栅绝缘层图案310和栅电极315的侧壁上的栅间隔物320。
第一插塞340可以穿过覆盖栅结构330的第一绝缘层335形成，从而被电连接至杂质区域303和305。第一配线345可以形成在第一绝缘层335和第一插塞340上。
第二绝缘层350可以形成在第一绝缘层335上从而覆盖第一配线345。第二插塞355可以穿过第二绝缘层350形成，从而被电连接至第一配线345。第二配线360可以形成在第二绝缘层350和第二插塞355上。覆盖第二配线360的下绝缘层200可以形成在第二绝缘层350上。第三插塞365可以穿过下绝缘层200形成，从而被电连接至第二配线360。
图57示出双层配线结构，然而配线结构可以包括至少三个层。
存储单元结构可以形成在存储单元区域I的下绝缘层200上。连接配线结构可以形成在周边电路连接区域II的下绝缘层200上。存储单元结构可以通过例如与参照图28至37示出的工艺实质上相同或者类似的工艺形成。
连接配线结构可以包括形成在第二沟道层206上的保护层370、以及穿过保护层370形成并且连接存储单元结构和周边电路的连接接触。连接接触可以包括第一连接接触374和第二连接接触378。
在示例实施方式中，绝缘中间层212和牺牲层214(见图29)的形成在周边电路连接区域II上的部分可以被去除以形成开口。填充该开口的绝缘层可以被形成，然后该绝缘层的上部可以被平坦化以形成保护层370。
第一连接接触374可以形成在穿过保护层370、第二沟道层206和分隔绝缘层204延伸的第一接触孔373中。第一绝缘层图案372可以形成在第一接触孔373的侧壁上以围绕第一连接接触374。
第四杂质区域208d可以形成在第一沟道层202的与第一连接接触374接触的上部处。例如，第四杂质区域208d可以包括p型杂质。包括在存储单元结构中并且用作CSL的第三杂质区域208c可以包括n型杂质。
在示例实施方式中，在形成第一接触孔373之后，p型杂质可以通过第一接触孔373被注入，以在第一沟道层202的上部形成第四杂质区域208d。第一绝缘层图案372可以形成在第一接触孔373的侧壁上，然后填充第一接触孔373的剩余部分的第一连接接触374可以被形成。
第二连接接触378可以形成在穿过保护层370、第二沟道层206、分隔绝缘层204和第一沟道层202延伸的第二接触孔375中。第二绝缘层图案376可以形成在第二接触孔375的侧壁上以围绕第二连接接触378。
第二连接接触378可以接触第三插塞365以被电连接至第二配线360。在示例实施方式中，第二连接接触378可以经由第二配线360被电连接至PMOS晶体管的第二杂质区域305。
上绝缘层290可以遍及存储单元区域I和周边电路连接区域II形成以覆盖保护层370。第四插塞380可以穿过上绝缘层290形成，从而接触第一和第二连接接触374和378。导电层390可以布置在周边电路连接区域II的上绝缘层290上，从而被电连接至多个第四插塞380。导电层390可以沿第二方向延伸，并且每个导电层390可以被电连接至接触第一和第二连接接触374和378的两个第四插塞380。
图58是剖视图，其示出根据示例实施方式的一垂直存储器件。为了简洁起见，省略关于与参照图57示出的元件和/或构造实质上相同或者类似的元件和/或构造的详细说明。
参见图58，第二沟道层206和分隔绝缘层204可以仅形成在存储单元区域I上，并且可以不在周边电路连接区域II上延伸。在此情形下，第一连接接触374可以穿过保护层370a形成从而接触第四杂质区域208d，第二连接接触378可以穿过保护层370a和第一沟道层202形成从而接触第三插塞365。
在示例实施方式中，绝缘中间层212、牺牲层214、第二沟道层206和分隔绝缘层204(见图29)的形成在周边电路连接区域II上的部分可以被去除从而形成开口。填充该开口的绝缘层可以被形成，然后该绝缘层的上部可以被平坦化以形成保护层370a。
图59是剖视图，其示出根据示例实施方式的一垂直存储器件。
参见图59，除低电阻层中图案的宽度可以不同之外，垂直存储器件可以与本申请的图21中的垂直存储器件相同或者类似。如图59中所示，在示例实施方式中，低电阻层102c可以被图案化，使得低电阻层102c中的图案中的每一个相应于多个沟道孔120。在图59中，在低电阻层102c中的图案中的每一个上方有沟道孔120中的两个，但是示例实施方式不局限于此。例如，替代地，低电阻层102c的图案可以具有更大的宽度，从而在低电阻层102c中的图案中的每一个上方有沟道孔中的三个或更多个。
图60是剖视图，其示出根据示例实施方式的一垂直存储器件。
参见图60，除低电阻层中的图案和欧姆接触层图案的宽度可以不同之外，垂直存储器件可以与本申请的图22中的垂直存储器件相同或者类似。如图60中所示，在示例实施方式中，低电阻层102d可以被图案化，因此低电阻层102d中的图案中的每一个相应于多个沟道孔120。在图60中，在低电阻层102d中的图案中的每一个上方有沟道孔120中的两个，但是示例实施方式不局限于此。例如，替代地，低电阻层102d的图案可以具有更大的宽度，从而在低电阻层102d中的图案中的每一个上方有沟道孔中的三个或更多个。欧姆接触层图案104b可以被图案化，因此欧姆接触层图案104b中的图案的宽度与低电阻层102d中的图案的宽度相同。
图61是剖视图，其示出根据示例实施方式的一垂直存储器件。
参见图61，除半导体图案的高度之外，垂直存储器件可以与本申请的图39A中的垂直存储器件相同或者类似。如图61中所示，在示例实施方式中，垂直存储器件可以包括半导体图案230a，半导体图案230a不竖直地延伸穿过栅线280中最下面的一个(例如280a)。
图62是剖视图，其示出根据示例实施方式的一垂直存储器件。
参见图62，除低电阻层102a可以被图案化之外，垂直存储器件可以与本申请的图61中的垂直存储器件相同或者类似。虽然图62中未示出，但是欧姆接触层图案(例如，见图22中的104a)可以形成在低电阻层102a上。
根据发明构思的示例实施方式，低电阻层或者具有至少两个不同的层的沟道层可以被用于垂直存储器件，从而垂直存储器件的电阻和泄漏电流可以被减小。该垂直存储器件可以被实施成竖直层叠在周边电路区域上的存储单元结构。
上文是对示例实施方式的说明，并且不应当被解释成对其进行限制。虽然已经描述了一些示例实施方式，但是本领域技术人员将轻易地理解：在示例实施方式中，许多修改是可允许的，而不本质上背离权利要求的范围。因此，所有这样的修改旨在被包括在权利要求的范围内。在权利要求中，装置加功能的条款旨在涵盖本文中被描述为执行所述功能的结构，并且不仅涵盖结构上的同等物，还涵盖等效的结构。
本申请要求2014年2月3日在韩国知识产权局(KIPO)提交的第10-2014-0011902号韩国专利申请的优先权，其内容被全部引用合并于此。

Claims (20)

1.一种垂直存储器件，包括：
下绝缘层；
在所述下绝缘层上的低电阻层；
在所述低电阻层上的沟道层；
在所述沟道层上的多个垂直沟道，所述垂直沟道在相对于所述沟道层的顶表面垂直的第一方向上延伸，所述垂直沟道包括外侧壁；以及
围绕所述垂直沟道的所述外侧壁的多个栅线，所述栅线在所述第一方向上层叠并且彼此间隔开。
2.如权利要求1所述的垂直存储器件，进一步包括：
在所述低电阻层和所述沟道层之间的欧姆接触层。
3.如权利要求2所述的垂直存储器件，其中
所述欧姆接触层和所述沟道层包括掺以p型杂质的多晶硅，以及
所述欧姆接触层的杂质浓度大于所述沟道层的杂质浓度。
4.如权利要求1所述的垂直存储器件，其中所述低电阻层包括金属、金属氮化物和金属硅化物中的至少一种，以及
所述低电阻层的电阻小于所述沟道层的电阻。
5.如权利要求1所述的垂直存储器件，其中所述低电阻层具有埋在所述下绝缘层中的直线形状和埋在所述下绝缘层中的岛形状之一。
6.如权利要求1所述的垂直存储器件，还包括：
在所述低电阻层上的欧姆接触图案，其中
所述下绝缘层包括至少一个沟槽，
所述低电阻层填充所述沟槽的下部，以及
所述欧姆接触图案填充所述沟槽的剩余部分。
7.一种垂直存储器件，包括：
下绝缘层；
在所述下绝缘层上的第一沟道层；
在所述第一沟道层上的第二沟道层，所述第二沟道层和所述第一沟道层在相对于所述第二沟道层的顶表面垂直的第一方向上彼此间隔开；
在所述第一沟道层上的多个垂直沟道，所述垂直沟道在所述第一方向上延伸；以及
多个栅线，所述栅线围绕所述垂直沟道的外侧壁，所述栅线在所述下绝缘层上在所述第一方向上层叠并且在所述第一方向上彼此间隔开。
8.如权利要求7所述的垂直存储器件，其中
所述第一沟道层和所述第二沟道层包括掺以p型杂质的多晶硅，以及
所述第一沟道层的杂质浓度大于所述第二沟道层的杂质浓度。
9.如权利要求7所述的垂直存储器件，其中所述第一沟道层的厚度大于所述第二沟道层的厚度。
10.如权利要求7所述的垂直存储器件，还包括：
半导体图案，其将所述第一沟道层和所述第二沟道层彼此连接，
其中所述垂直沟道在所述半导体图案上。
11.如权利要求10所述的垂直存储器件，其中
所述第二沟道层围绕所述半导体图案的外侧壁，以及
所述第二沟道层被配置来用作地选择晶体管的沟道。
12.如权利要求7所述的垂直存储器件，其中
所述垂直沟道包括第一垂直沟道和第二垂直沟道，
其中所述第一垂直沟道在所述第二沟道层上，以及
所述第二垂直沟道与所述第一垂直沟道的内壁邻接，并且延伸穿过所述第二沟道层。
13.如权利要求12所述的垂直存储器件，其中所述第二垂直沟道接触所述第一沟道层。
14.如权利要求7所述的垂直存储器件，其中
所述第一沟道层包括多个线图案，以及
所述线图案中的每一个重叠至少一个包括多个所述垂直沟道的沟道列。
15.如权利要求7所述的垂直存储器件，还包括：
半导体衬底；以及
在所述半导体衬底上的周边电路，其中
所述下绝缘层在所述半导体衬底上，以及
所述下绝缘层覆盖所述周边电路。
16.一种垂直存储器件，包括：
下绝缘层；
在所述下绝缘层上的多个栅线，所述栅线在第一方向上彼此间隔开，所述栅线限定沟道孔和开口；
在所述栅线和所述下绝缘层之间的沟道层；
在所述下绝缘层上的多个垂直沟道，所述垂直沟道在所述第一方向上延伸穿过所述栅线的所述沟道孔；以及
在所述下绝缘层和所述垂直沟道之间的低电阻层和阱层中的至少一个。
17.如权利要求16所述的垂直存储器件，其中
所述低电阻层在所述下绝缘层和所述垂直沟道之间，
所述沟道层在所述垂直沟道和所述低电阻层之间，以及
所述沟道层的电阻大于所述低电阻层的电阻。
18.如权利要求16所述的垂直存储器件，还包括：
在所述下绝缘层上的半导体图案，其中
所述垂直沟道在所述半导体图案上。
19.如权利要求16所述的垂直存储器件，还包括：
分隔绝缘层，其中
所述阱层在所述下绝缘层和所述垂直沟道之间，
所述沟道层在所述分隔绝缘层上，以及
所述分隔绝缘层在所述阱层和所述沟道层之间。
20.如权利要求16所述的垂直存储器件，还包括：
位线，其电连接至所述垂直沟道；
公共源线；以及
在所述沟道孔中的电介质层结构，其中
所述电介质层结构在所述垂直沟道和所述栅线之间，
所述沟道层包括通过所述栅线中的所述开口暴露的杂质区域，以及
所述公共源线被电连接至所述杂质区域。
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