CN106711144A - 立体存储器元件及其制作方法 - Google Patents

Abstract

本发明提供了一种立体存储器元件及其制造方法。该立体存储元件包括：半导体基材、源极线、栅极线以及多个串接存储单元。半导体基材具有一凸出部。源极线位于半导体基材之中并且延伸于凸出部的下方。栅极线包围且覆盖于凸出部上，并与凸出部和源极线电性隔离。多个串接存储单元位于基材上方，并与凸出部的顶端串接。

Description

立体存储器元件及其制作方法

技术领域

本发明是有关于一种高密度存储器装置及其制作方法。特别是有关于一种具有三维(three-dimensional，3D)立体存储器阵列结构的存储器装置及其制作方法。

背景技术

随着电子科技的发展，半导体存储器元件已被广泛使用于电子产品，例如MP3播放器、数字相机、笔记本电脑、移动电话...等之中。目前对于存储器元件的需求朝较小尺寸、较大存储容量的趋势发展。为了适应这种高元件密度的需求，目前已经发展出多种不同的结构形态三维立体存储器元件。

典型的三维立体存储器元件包含由多个存储单元平面层(plane)所堆叠而成的立体存储单元阵列，以及电性串联在存储平面层与对应位线之间的串列选择晶体管。而为了增加存储器元件的密度，除了缩小存储单元阵列中各个存储单元的尺寸外，也须从缩小串列选择晶体管的尺寸着手。传统的三维立体存储器元件是采用场效应晶体管(fieldeffect transistor)来作为串列选择晶体管。然而，一般的场效应晶体管是具有水平导向栅极(horizontally oriented gate)的水平结构，横向剖面积或占地面积(footprint)较大，限制了存储单元阵列的密度。

为了解决此一问题，目前已有技术采用双极结晶体管(bipolar junctiontransistors)与二极管来作为串列选择晶体管。然而，由于双极结晶体管或二极管的电流与电压(I/V)之间的变化呈现关指数函数关系，较不易控制以进行多位操作(multi-bitoperation)。

因此，有需要提供一种更先进的立体存储器元件及其制作方法，以改善现有技术所面临的问题。

发明内容

根据本说明书的一实施例，提供一种立体存储器元件，其包括：半导体基材、源极线、栅极线以及多个串接存储单元。半导体基材具有一凸出部。源极线位于半导体基材之中并且延伸于凸出部的下方。栅极线包围且覆盖于凸出部上，并与凸出部和源极线电性隔离。多个串接存储单元位于基材上方，并与凸出部的顶端串接。

根据本说明书的另一实施例，提供一种立体存储器元件的制作方法，包括下述步骤：首先，提供一半导体基材，使其具有至少一个凸出部。再该半导体基材之中形成至少一条源极线，且使源极线延伸于凸出部的下方。之后，形成至少一条栅极线包围且覆盖于凸出部，并与凸出部和源极线电性隔离。后续，于基材上方形成多个串接存储单元，使其与凸出部的顶端串接。

根据本说明书的又一实施例，提供一种立体存储器元件的制作方法，包括下述步骤：首先，提供一半导体基材，其具有一主动区和一周边区(periphery)。再于主动区之中形成至少一条源极线。之后，进行选择式外延成长(Selective Epitaxial Growth，SEG)工艺，于源极线上形成至少一个柱状通道结构，使柱状通道结构的底部与源极线连接。然后，形成至少一条栅极线与源极线交叉，并围绕于柱状通道结构，且与柱状通道结构和源极线电性隔离。后续，于主动区上方形成多个串接存储单元，使其与柱状通道结构的顶端串接。

根据本说明书的再一实施例，提供一种立体存储器元件的制作方法，包括下述步骤：首先，提供一半导体基材；并于半导体基材中形成至少一条源极线。之后，形成至少一条栅极线，与源极线交叉，并且彼此电性隔离。再于栅极线中形成至少一个贯穿孔将一部分栅极线和一部分源极线暴露于外。然后，于贯穿孔的侧壁上形成一个间隙壁；进行选择式外延成长工艺，于贯穿孔中形成一个柱状通道结构。后续，于基材上方形成多个串接存储单元，使其与柱状通道结构的顶端串接。

根据上述实施例，本发明是在提供一种立体存储器元件及其制作方法。此一立体存储器元件采用具有垂直通道的场效晶体管来作为立体存储器元件的串接存储单元的串列选择晶体管。在本发明的一些实施例中，场效晶体管的垂直通道可以直接建构于凸设在半导体基材表面的凸出部中。在本发明的一些实施例中，可采用选择式外延成长工艺，在半导体基材表面形成场效晶体管的垂直通道。

由于，垂直通道的场效晶体管具有占地面积较小，以及电流与电压(I/V)之间的变化呈现线性函数关系，在进行多位操作时较易于控制等技术优势。采用具有垂直通道的场效晶体管来作为立体存储器元件的串接存储单元的串列选择晶体管，可同时解决现有横向通道场效晶体管限缩存储单元阵列的密度以及双极结晶体管或二极管不易操作控制的问题。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个优选实施例，并配合所附附图，作详细说明如下：

图1A1为根据本发明的一实施例所绘示的半导体基材的结构俯视图；

图1A2为沿着图1A1所绘示的切线S1a1所作的结构剖面图；

图1A3为沿着图1A1所绘示的切线S1a2所作的结构剖面图；

图1B1为绘示对图1A1的结构进行离子注入工艺之后的结构俯视图；

图1B2为沿着图1B1所绘示的切线S1b1所作的结构剖面图；

图1B3为沿着图1B1所绘示的切线S1b2所作的结构剖面图；

图1C1为绘示在图1B1的结构上形成图案化第一介电层、牺牲层和第二介电层之后的结构俯视图；

图1C2为沿着图1C1所绘示的切线S1c1所作的结构剖面图；

图1C3为沿着图1C1所绘示的切线S1c2所作的结构剖面图；

图1D1为绘示在图1C1的结构上形成间隙壁之后的结构俯视图；

图1D2为沿着图1D1所绘示的切线S1d1所作的结构剖面图；

图1D3为沿着图1D1所绘示的切线S1d2所作的结构剖面图；

图1E1为绘示在图1D1的结构上进行选择式外延成长工艺之后的结构俯视图；

图1E2为沿着图1E1所绘示的切线S1e1所作的结构剖面图；

图1E3为沿着图1E1所绘示的切线S1e2所作的结构剖面图；

图1F1为绘示在图1E1的结构上形成多个平面式金属-氧化物-半导体场效晶体管元件之后的结构俯视图；

图1F2为沿着图1F1所绘示的切线S1f1所作的结构剖面图；

图1F3为沿着图1F1所绘示的切线S1f2所作的结构剖面图；

图1G1为绘示对图1F1中的第一介电层、牺牲层和第二介电层进行在一次图案化工艺之后的结构俯视图；

图1G2为沿着图1G1所绘示的切线S1g1所作的结构剖面图；

图1G3为沿着图1G1所绘示的切线S1g2所作的结构剖面图；

第1G4图为沿着图1G1所绘示的切线S1g3所作的结构剖面图；

图1H1为绘示移除图1G1中的牺牲层后的结构俯视图；

图1H2为沿着图1H1所绘示的切线S1h1所作的结构剖面图；

图1H3为沿着图1H1所绘示的切线S1h2所作的结构剖面图；

图1H4为沿着图1H1所绘示的切线S1h3所作的结构剖面图；

图1I1为绘示在图1H1的结构中形成多条栅极线之后的结构俯视图；

图1I2为沿着图1I1所绘示的切线S1i1所作的结构剖面图；

图1I3为沿着图1I1所绘示的切线S1i2所作的结构剖面图；

图1I4为沿着图1I1所绘示的切线S1i3所作的结构剖面图；

第1J1图为绘示在图1I1的结构中形成间隙壁之后的结构俯视图；

第1J2图为沿着第1J1图所绘示的切线S1j1所作的结构剖面图；

图1J3为沿着第1J1图所绘示的切线S1j2所作的结构剖面图；

图1J4为沿着第1J1图所绘示的切线S1j3所作的结构剖面图；

图1K1为绘示在第1J1图的结构中形成串列选择晶体管之后的结构俯视图；

图1K2为沿着图1K1所绘示的切线S1k1所作的结构剖面图；

图1K3为沿着图1K1所绘示的切线S1k2所作的结构剖面图；

图1K4为沿着图1K1所绘示的切线S1k3所作的结构剖面图；

图1L为根据本发明的一实施例所绘示的立体存储器元件的结构透视图；

图2A1为绘示在图1B1的结构上形成图案化第一介电层、导体层和第二介电层之后的结构俯视图；

图2A2为沿着图2A1所绘示的切线S2a1所作的结构剖面图；

图2A3为沿着图2A1所绘示的切线S2a2所作的结构剖面图；

图2B1为绘示在图2A1的结构上形成间隙壁之后的结构俯视图；

图2B2为沿着图2A1所绘示的切线S2b1所作的结构剖面图；

图2B3为沿着图2B1所绘示的切线S2b2所作的结构剖面图；

图2C1为绘示在图2B1的结构上进行选择式外延成长工艺之后的结构俯视图；

图2C2为沿着图2C1所绘示的切线S2c1所作的结构剖面图；

图2C3为沿着图2C1所绘示的切线S2c2所作的结构剖面图；

图2D1为绘示在图2C1的结构上形成多个平面式金属-氧化物-半导体场效晶体管元件之后的结构俯视图；

图2D2为沿着图2D1所绘示的切线S2d1所作的结构剖面图；

图2D3为沿着图2D1所绘示的切线S2d2所作的结构剖面图；

图2E1为绘示在图2D1的结构上再一次对第一介电层、导体层和第二介电层进行图案化工艺之后的结构俯视图；

图2E2为沿着图2E1所绘示的切线S2e1所作的结构剖面图；

图2E3为沿着图2E1所绘示的切线S2e2所作的结构剖面图；

图2E4为沿着图2E1所绘示的切线S2e3所作的结构剖面图；

图2F1为绘示在图2E1的结构中形成串列选择晶体管之后的结构俯视图；

图2F2为沿着图2F1所绘示的切线S2f1所作的结构剖面图；

图2F3为沿着图2F1所绘示的切线Ssf2所作的结构剖面图；

图2F4为沿着图2F1所绘示的切线S2f3所作的结构剖面图；

图2G为根据本发明的另一实施例所绘示的立体存储器元件的结构透视图；

图3A1为根据本发明的一实施例所绘示的半导体基材的结构俯视图；

图3A2为沿着图3A1所绘示的切线S3a所作的结构剖面图；

图3B1为绘示对图3A1的结构进行离子注入工艺之后的结构俯视图；

图3B2为沿着图3B1所绘示的切线S3b所作的结构剖面图；

图3C1为绘示在图3B1的结构上形成栅介电层306和栅极线之后的结构俯视图；

图3C2为沿着图3C1所绘示的切线S3c1所作的结构剖面图；

图3C3为沿着图3C1所绘示的切线S3c2所作的结构剖面图；

图3D1为绘示在图3C1的结构上覆盖硅氧化物层309和氮化硅硬掩模层之后的结构俯视图；

图3D2为沿着图3D1所绘示的切线S3d1所作的结构剖面图；

图3D3为沿着图3D1所绘示的切线S3d2所作的结构剖面图；

图3E1为绘示在图3D1的结构上形成惯穿孔313和间隙壁之后的结构俯视图；

图3E2为沿着图3E1所绘示的切线S3e1所作的结构剖面图；

图3E3为沿着图3E1所绘示的切线S3e2所作的结构剖面图；

图3F1为绘示在图3E1的结构中形成柱状通道结构之后的结构俯视图；

图3F2为沿着图3F1所绘示的切线S3f1所作的结构剖面图；

图3F3为沿着图3F1所绘示的切线S3f2所作的结构剖面图；

图3G1为绘示在图3F1的结构中形成串列选择晶体管之后的结构俯视图；

图3G2为沿着图3G1所绘示的切线S3g1所作的结构剖面图；

图3G3为沿着图3G1所绘示的切线S3g2所作的结构剖面图；

图3H为根据本发明的又一实施例所绘示的立体存储器元件的结构透视图；

图4A1为根据本发明的一实施例所绘示的半导体基材的结构俯视图；

图4A2为沿着图4A1所绘示的切线S4a所作的结构剖面图；

图4B1为绘示在图4A1的结构上进行刻蚀工艺，移除一部分浅沟隔离结构之后的结构俯视图；

图4B2为沿着图4B1所绘示的切线S4b所作的结构剖面图；

图4C1为绘示在图4B1的结构上进行刻蚀工艺，移除一部分脊状部之后的结构俯视图；

图4C2为沿着图4C1所绘示的切线S4c1所作的结构剖面图；

图4C3为沿着图4C1所绘示的切线S4c2所作的结构剖面图；

图4C4为沿着图4C1所绘示的切线S4c3所作的结构剖面图；

图4D1为绘示在图4C1的结构上形成侧蚀开口之后的结构俯视图；

图4D2为沿着图4D1所绘示的切线S4d1所作的结构剖面图；

图4D3为沿着图4D1所绘示的切线S4d2所作的结构剖面图；

图4D4为沿着图4D1所绘示的切线S4d3所作的结构剖面图；

图4E1为绘示在图4D1的结构上形成源极线之后的结构俯视图；

图4E2为沿着图4E1所绘示的切线S4e1所作的结构剖面图；

图4E3为沿着图4E1所绘示的切线S4e2所作的结构剖面图；

图4E4为沿着图4E1所绘示的切线S4e3所作的结构剖面图；

图4F1为绘示在图4E1的结构上形成栅极线之后的结构俯视图；

图4F2为沿着图4F1所绘示的切线S4f1所作的结构剖面图；

图4F3为沿着图4F1所绘示的切线S4f2所作的结构剖面图；

图4F4为沿着图4F1所绘示的切线S4f3所作的结构剖面图；

图4G1为绘示在图4F1的结构中形成多个串列选择晶体管之后的结构俯视图；

图4G2为沿着图4G1所绘示的切线S4g1所作的结构剖面图；

图4G3为沿着图4G1所绘示的切线S4g2所作的结构剖面图；

图4G4为沿着图4G1所绘示的切线S4g3所作的结构剖面图；

图4H1为绘示在图4G1的结构中形成多个接触差塞之后的结构俯视图；

图4H2为沿着图4H1所绘示的切线S4h1所作的结构剖面图；

图4H3为沿着图4H1所绘示的切线S4h2所作的结构剖面图；

图4H4为沿着图4H1所绘示的切线S4h3所作的结构剖面图；以及

图4I为根据本发明的再一实施例所绘示的立体存储器元件的结构透视图。

【符号说明】

100、200、300、400：立体存储器元件

101、301、401：半导体基材

101a：主动区

101b：周边区

102、302、402：浅沟隔离结构

103、303、403：垫化硅层

104、304、404：氮化硅层

105、305、409：源极线

106：第一介电层

107：牺牲层

108：第二介电层

109、209、313、418：贯穿孔

110、119、210、308、314、408、420：间隙壁

111、315：柱状通道结构

112、312：氧化覆盖层

113、310、416：硬掩模层

114a、114b、114c平面式金属-氧化物-半导体场效晶体管元件

115、123、311、318、417：层间介电层

116、216：条状结构

117：凹室

118、218、307、410：栅极线

120、415：金属硅化物层

121、316、413：漏极

122、222、317、414：串列选择晶体管

124、125、319、419：接触差塞

126、320、422：串接存储单元

127、321、421：存储单元阵列

127a、321a、421a：导电平面层

127b、321b、421b：导电柱状体

127c、321c、421c：存储器层

207：导体层 305a：重掺杂区

306、411：栅介电层 309：硅氧化物层

405：脊状部 406：凸出部

407：侧蚀开口 409a：扩散区

409b：第一源极区 409c：第二源极区

PW：P型阱区 NW：N型阱区

S1a1、S1a2、S1b1、S1b2、S1c1、S1c2、S1d1、S1d2、S1e1、S1e2、S1f1、S1f2、S1g1、S1g2、S1g3、S1h1、S1h2、S1h3、S1i1、S1i2、S1i3、S1j1、S1j2、S1j3、S1k1、S1k2、S1k3、S2a1、S2a2、S2b1、S2b2、S2c1、S2c2、S2d1、S2d2、S2e1、S2e2、S2e3、S2f1、S2f2、S2f3、S3a、S3b、S3c1、S3c2、S3d1、S3d2、S3e1、S3e2、S3f1、S3f2、S3g1、S3g2、S4a、S4b、S4c1、S4c2、S4c3、S4d1、S4d2、S4d3、S4e1、S4e2、S4e3、S4f1、S4f2、S4f3、S4g1、S4g2、S4g3、S4h1、S4h2、S4h3：切线

具体实施方式

本发明提供一种立体存储器元件及其制作方法，可解决现有横向通道场效晶体管限缩存储单元阵列的密度以及双极结晶体管或二极管不易操作控制的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数立体存储器元件及其制作方法作为优选实施例，并配合所附附图作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权利要求。该技术领域中普通技术人员，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。

根据本发明的一实施例提供一种制作立体存储器元件100的方法。其包括下述步骤：首先提供半导体基材101，使半导体基材101具有一主动区(active region)101a和一个周边区(periphery region)101b，并在半导体基材101中形成多个浅沟隔离结构(ShallowTrench Isolation，STI)102。

请参照图1A1至图1A3，图1A1为根据本发明的一实施例所绘示的半导体基材101的结构俯视图；图1A2为沿着图1A1所绘示的切线S1a1所作的结构剖面图；以及图1A3为沿着图1A1所绘示的切线S1a2所作的结构剖面图。

在本发明的一些实施例中，如图1A2和图1A3所绘示，在形成浅沟隔离结构102之后，优选会在半导体基材101和浅沟隔离结构102的表面形成垫化硅(pad oxide)层103和氮化硅层104，并以浅沟隔离结构102为停止层，对浅沟隔离结构102进行平坦化工艺，例如化学机械研磨(Chemical Mechanical Polish，CMP)。

在移除氮化硅层104之后，分别对基材101的主动区101a和周边区101b进行至少一次离子注入工艺。请参照图1B1至图1B3，图1B1为绘示对图1A1的结构进行离子注入工艺之后的结构俯视图；图1B2为沿着图1B1所绘示的切线S1b1所作的结构剖面图；以及图1B3为沿着图1B1所绘示的切线S1b2所作的结构剖面图。

通过离子注入工艺，可以在周边区101b的基材101中形成一个P型阱区PW和一个N型阱区NW。并在主动区101a的基材101中形成一个P型阱区PW和一个位于P型阱区PW中的N型掺杂层。在本发明的一些实施例中，主动区101a和周边区101b的P型阱区PW和N型阱区NW可以分别通过相同的掺杂步骤所形成。另外，在本实施例中，由于浅沟隔离结构102呈现条状，因此可以将主动区101a中的N型掺杂层划分为多个平行浅沟隔离结构102的区域，可作为立体存储器元件100的源极线105。

在移除垫化硅层103之后，于基材101的表面上形成图案化的第一介电层106、牺牲层107和第二介电层108。请参照图1C1至图1C3，图1C1为绘示在图1B1的结构上形成图案化第一介电层106、牺牲层107和第二介电层108之后的结构俯视图；图1C2为沿着图1C1所绘示的切线S1c1所作的结构剖面图；以及图1C3为沿着图1C1所绘示的切线S1c2所作的结构剖面图。

其中，图案化的第一介电层106、牺牲层107和第二介电层108包括下述步骤：先依序在基材101的表面上形成彼此堆叠的第一介电层106、牺牲层107和第二介电层108。之后对第一介电层106、牺牲层107和第二介电层108进行刻蚀，在主动区101a中形成多个贯穿孔109，贯穿第一介电层106、牺牲层107和第二介电层108，并将一部分的源极线105暴露于外。

然后，在牺牲层107经由贯穿孔109暴露于外的部分上形成间隙壁110。请参照图1D1至图1D3，图1D1为绘示在图1C1的结构上形成间隙壁110之后的结构俯视图；图1D2为沿着图1D1所绘示的切线S1d1所作的结构剖面图；以及图1D3为沿着图1D1所绘示的切线S1d2所作的结构剖面图。

在本发明的一些实施例中，形成间隙壁110的步骤，包括下述步骤：先通过热氧化工艺(例如原位蒸气成长(in situ steam generation，ISSG)氧化工艺)或沉积工艺在贯穿孔109的侧壁以及经由贯穿孔109暴露外的源极线105上形成硅氧化物层。再通过一非等向性刻蚀(anisotropic etch)，例如干式刻蚀步骤，移除覆盖于暴露的源极线105上的硅氧化物层，将一部分的源极线105再度暴露于外。同时保留形成于牺牲层107经由贯穿孔109暴露于外的侧壁上的一部分硅氧化物层来作为间隙壁110。

接着，进行选择式的硅或硅锗(SiGex)外延成长工艺。请参照图1E1至图1E3，图1E1为绘示在图1D1的结构上进行选择式外延成长工艺之后的结构俯视图；图1E2为沿着图1E1所绘示的切线S1e1所作的结构剖面图；以及图1E3为沿着图1E1所绘示的切线S1e2所作的结构剖面图。通过选择式外延成长工艺，在每一个贯穿孔109中沉积多晶硅，以形成一个柱状通道结构111。在本实施例之中，硅或硅锗外延成长工艺是在第二介电层108的表面上进行，且在硅或硅锗外延成长工艺后，会以化学机械研磨移除位于第二介电层108表面上的外延成长硅或硅锗，仅余留位于贯穿孔109中的外延成长硅或硅锗。

之后，在周边区101b中形成多个平面式(planar)金属-氧化物-半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)元件114a、114b和114c。请参照图1F1至图1F3，图1F1为绘示在图1E1的结构上形成多个平面式金属-氧化物-半导体场效晶体管元件114a、114b和114c之后的结构俯视图；图1F2为沿着图1F1所绘示的切线S1f1所作的结构剖面图；以及图1F3为沿着图1F1所绘示的切线S1f2所作的结构剖面图。

在本实施例中，平面式金属-氧化物-半导体场效晶体管元件114a、114b和114c的形成包括下述步骤：先在基材101上覆盖用来保护主动区101a的氧化覆盖层112以及氮化硅硬掩模层113。在移除位于周边区101b上的一部分氧化覆盖层112及一部分硬掩模层113之后，再于周边区101b中形成平面式的N型金属-氧化物-半导体场效晶体管元件114a和114b以及P型金属-氧化物-半导体场效晶体管元件114c；并在平面式金属-氧化物-半导体场效晶体管元件114a、114b和114c上覆盖层间介电层(Inter-Layer Dielectric，ILD)115，并以硬掩模层113为停止层进行平坦化。

请参照图1G1至第1G4图，图1G1为绘示对图1F1中的第一介电层106、牺牲层107和第二介电层108进行再一次图案化工艺之后的结构俯视图；图1G2为沿着图1G1所绘示的切线S1g1所作的结构剖面图；图1G3为沿着图1G1所绘示的切线S1g2所作的结构剖面图；以及第1G4图为沿着图1G1所绘示的切线S1g3所作的结构剖面图。在本实施例中，图案化工艺保留围绕于柱状通道结构111周边的一部分第一介电层106、一部分牺牲层107和一部分第二介电层108，而形成多条与源极线105交叉的条状结构116。

接着，移除剩余的牺牲层107。请参照图1H1至图1H4，图1H1为绘示移除图1G1中的牺牲层107后的结构俯视图；图1H2为沿着图1H1所绘示的切线S1h1所作的结构剖面图；图1H3为沿着图1H1所绘示的切线S1h2所作的结构剖面图；以及图1H4为沿着图1H1所绘示的切线S1h3所作的结构剖面图。在本实施例中，移除剩余的牺牲层107的同时，会一并移除剩余的硬掩模层113，并且会在每一个条状结构116之中形成一个围绕间隙壁110和柱状通道结构111的凹室117。一般而言，牺牲层107由氮化硅所构成，相对于硅和硅氧化物具有较高的刻蚀选择比，可通过热磷酸(H₃PO₄)来加以移除。

后续，形成多条栅极线118。请参照图1I1至图1I4，图1I1为绘示在图1H1的结构中形成多条栅极线118之后的结构俯视图；图1I2为沿着图1I1所绘示的切线S1i1所作的结构剖面图；图1I3为沿着图1I1所绘示的切线S1i2所作的结构剖面图；以及图1I4为沿着图1I1所绘示的切线S1i3所作的结构剖面图。

在本实施例之中，栅极线118的形成包含下述步骤：首先于相邻条状结构116之间的沟槽中形成导电材质，例如多晶硅、金属(例如钨(W))、合金、金属氮化物(例如氮化钛(TiN))或上述的任意组合(其中以氮化钛/钨的组合为较佳)，藉以填满每一个凹室117。之后再进行回蚀，移除一部分导电材质，只留下位于凹室117中的导电材质，藉以形成多条，分别径向围绕于对应间隙壁110和柱状通道结构111的栅极线118。其中，栅极线118与源极线105交叉，并通过第一介电层106彼此电性隔离。另外，栅极线118也通过间隙壁110和柱状通道结构111电性隔离。栅极线118和条状结构116的组合可称之为环绕栅极结构(surrounding gate structure)，可大幅降低栅极线118的电阻。

在本发明的一些实施例中，优选可以选择性地在条状结构116四周形成材质为氮化硅的间隙壁119。请参照第1J1图至图1J4，第1J1图为绘示在图1I1的结构中形成间隙壁119之后的结构俯视图；第1J2图为沿着第1J1图所绘示的切线S1j1所作的结构剖面图；图1J3为沿着第1J1图所绘示的切线S1j2所作的结构剖面图；以及图1J4为沿着第1J1图所绘示的切线S1j3所作的结构剖面图。

本实施例中，在形成间隙壁119之前，需先将两相邻条状结构116之间的一部分第一介电层106移除，将一部分源极线105暴露于外。在形成间隙壁119之后，优选可以在被暴露于外的源极线105上形成金属硅化物层120，以降低源极线105的电阻。

之后，在每一个柱状通道结构111的顶端形成漏极121，藉以在主动区101a中形成多个具有垂直通道结构的串列选择晶体管122。请参照图1K1至图1K4，图1K1为绘示在第1J1图的结构中形成串列选择晶体管122之后的结构俯视图；图1K2为沿着图1K1所绘示的切线S1k1所作的结构剖面图；图1K3为沿着图1K1所绘示的切线S1k2所作的结构剖面图；以及图1K4为沿着图1K1所绘示的切线S1k3所作的结构剖面图。

在形成串列选择晶体管122之后，优选会并在主动区101a和周边区101b上形成平坦化的层间介电层123，并于层间介电层123中形成多个接触差塞124，用来将平面式金属-氧化物-半导体场效晶体管元件114a、114b和114c与外部元件或电路(未绘示)连接。并且于层间介电层123中形成多个接触差塞125，用来将串列选择晶体管122与后续形成于主动区101a上方的多个串接存储单元126连接。

请参照图1L，图1L为根据本发明的一实施例所绘示的立体存储器元件100的结构透视图。多个串接存储单元126形成于图1K1至图1K4所绘示的结构上方的立体存储单元阵列127中。且每一个串接存储单元126与其中一个串列选择晶体管122的柱状通道结构111顶端的漏极121串接。

在本实施例之中，此存储单元阵列127包含多个平行堆叠且彼此电性隔离的导电平面层127a、多条穿设于多个导电平面层之中的导电柱状体127b以及位于导电平面层127a和导电柱状体127b之间的存储器层127c。每一个串接存储单元126形成于每一导电柱状体127b、存储器层127c与不同导电平面层127a的交叉处。其中，串接存储单元126通过导电柱状体127b与位于立体存储单元阵列127下方的串列选择晶体管122的漏极121形成串联。

但值得注意的是，前述的存储单元阵列127并不以此为限，任何具有垂直通道的垂直存储单元阵列，皆可应用来与串列选择晶体管122串连，以制作立体存储器元件100。

根据本发明的另一实施例提供另一种制作立体存储器元件200的方法。其中，制作立体存储器元件200的方法大致与制作立体存储器元件100的方法类似，差别在于形成栅极线的制作方式有所不同。由于形成半导体基材101、浅沟隔离结构102和源极线105的方式已说明如前(如图1A1至图1B3所绘示)，因此相同的步骤不再此赘述。有关立体存储器元件200的制作方法将接续图1B1至图1B3进行描述。

首先，在图1B1的结构上形成图案化的第一介电层106、导体层207和第二介电层108。请参照图2A1至图2A3，图2A1为绘示在图1B1的结构上形成图案化的第一介电层106、导体层207和第二介电层108之后的结构俯视图；图2A2为沿着图2A1所绘示的切线S2a1所作的结构剖面图；以及图2A3为沿着图2A1所绘示的切线S2a2所作的结构剖面图。

在本实施例中，形成图案化的第一介电层106、导体层207和第二介电层108包括下述步骤：首先在基材101的表面上形成依序堆叠的第一介电层106、牺牲层107和第二介电层108。再通过刻蚀工艺在主动区101a中形成多个贯穿孔209，贯穿第一介电层106、导体层207和第二介电层108，并将一部分的源极线105暴露于外。

然后，在导体层207经由贯穿孔209暴露于外的部分上形成间隙壁210。请参照图2B1至图2B3，图2B1为绘示在图2A1的结构上形成间隙壁210之后的结构俯视图；图2B2为沿着图2A1所绘示的切线S2b1所作的结构剖面图；以及图2B3为沿着图2B1所绘示的切线S2b2所作的结构剖面图。

在本发明的一些实施例中，形成间隙壁210的步骤，包括先通过热氧化工艺或沉积工艺在贯穿孔209的侧壁上形成硅氧化物层。再通过一非等向性刻蚀，例如干式刻蚀步骤，移除覆盖于贯穿孔209底部的硅氧化物层，将一部分的源极线105再度暴露于外。同时保留形成于导体层207经由贯穿孔209暴露于外的侧壁上的一部分硅氧化物层来作为间隙壁210。

接着，进行选择式的硅或硅锗外延成长工艺。请参照图2C1至图2C3，图2C1为绘示在图2B1的结构上进行选择式外延成长工艺之后的结构俯视图；图2C2为沿着图2C1所绘示的切线S2c1所作的结构剖面图；以及图2C3为沿着图2C1所绘示的切线S2c2所作的结构剖面图。通过选择式外延成长工艺，在每一个贯穿孔209中沉积多晶硅，以形成一个柱状通道结构111。在本实施例之中，硅或硅锗外延成长工艺是在第二介电层108的表面上进行，且在硅或硅锗外延成长工艺后，会以化学机械研磨移除位于第二介电层108表面上的外延成长硅或硅锗，仅余留位于贯穿孔209中的外延成长硅或硅锗。

之后，在周边区101b中形成多个平面式金属-氧化物-半导体场效晶体管元件114a、114b和114c。请参照图2D1至图2D3，图2D1为绘示在图2C1的结构上形成多个平面式金属-氧化物-半导体场效晶体管元件114a、114b和114c之后的结构俯视图；图2D2为沿着图2D1所绘示的切线S2d1所作的结构剖面图；以及图2D3为沿着图2D1所绘示的切线S2d2所作的结构剖面图。

在本发明的一些实施例中，在周边区101b中形成平面式金属-氧化物-半导体场效晶体管元件114a、114b和114c的步骤，包括先在基材101上覆盖用来保护主动区101a的氧化覆盖层112以及氮化硅硬掩模层113。在移除位于周边区101b上的一部分氧化覆盖层112及一部分硬掩模层113之后，再于周边区101b中形成平面式的N型金属-氧化物-半导体场效晶体管元件114a和114b以及P型金属-氧化物-半导体场效晶体管元件114c。

请参照图2E1至图2E4，图2E1为绘示在图2D1的结构上再一次对第一介电层106、导体层207和第二介电层108进行图案化工艺之后的结构俯视图；图2E2为沿着图2E1所绘示的切线S2e1所作的结构剖面图；图2E3为沿着图2E1所绘示的切线S2e2所作的结构剖面图；以及图2E4为沿着图2E1所绘示的切线S2e3所作的结构剖面图。

在本实施例中，图案化工艺保留围绕于柱状通道结构111周边的一部分第一介电层106、一部分导体层207和一部分第二介电层108，而形成多条与源极线105交叉的条状结构216。其中，剩余的导体层207在条状结构216中形成多条栅极线218分别径向围绕于对应的间隙壁210和柱状通道结构111。其中，栅极线218与源极线105交叉，并通过第一介电层106彼此电性隔离。另外，栅极线218也通过间隙壁210和柱状通道结构111电性隔离。

之后，在每一个柱状通道结构111的顶端形成漏极121，藉以在主动区101a中形成多个具有垂直通道结构的串列选择晶体管222。请参照图2F1至图2F4，图2F1为绘示在图2E1的结构中形成串列选择晶体管222之后的结构俯视图；图2F2为沿着图2F1所绘示的切线S2f1所作的结构剖面图；图2F3为沿着图2F1所绘示的切线Ssf2所作的结构剖面图；以及图2F4为沿着图2F1所绘示的切线S2f3所作的结构剖面图。

在本发明的一些实施例中，优选可以在被暴露于外的源极线105上形成金属硅化物层120，以降低源极线105的电阻。在形成串列选择晶体管222之后，优选会在主动区101a和周边区101b上形成平坦化的层间介电层123，并于层间介电层123中形成多个接触差塞124，用来将平面式金属-氧化物-半导体场效晶体管元件114a、114b和114c与外部元件或电路(未绘示)连接。并且，于层间介电层123中形成多个接触差塞125，用来将串列选择晶体管222与后续形成于主动区101a上方的多个串接存储单元126连接。

请参照图2G，图2G为根据本发明的另一实施例所绘示的立体存储器元件200的结构透视图。多个串接存储单元126形成于图2F1至图2F4所绘示的结构上方的立体存储单元阵列127中。且每一个串接存储单元126与其中一个串列选择晶体管222的柱状通道结构111顶端的漏极121串接。

在本实施例之中，此存储单元阵列127包含多个平行堆叠且彼此电性隔离的导电平面层127a、多条穿设于多个导电平面层之中的导电柱状体127b以及位于导电平面层127a和导电柱状体127b之间的存储器层127c。每一个串接存储单元126形成于每一导电柱状体127b、存储器层127c与不同导电平面层127a的交叉处。其中，串接存储单元126通过导电柱状体127b与位于立体存储单元阵列127下方的串列选择晶体管122的漏极121形成串联。

根据本发明的又一实施例再提供制作立体存储器元件300的方法。其包括下述步骤：首先提供半导体基材301，并在半导体基材301中形成多个浅沟隔离结构302。请参照图3A1至图3A2，图3A1为根据本发明的一实施例所绘示的半导体基材301的结构俯视图；以及图3A2为沿着图3A1所绘示的切线S3a所作的结构剖面图。

在本发明的一些实施例中，如图3A2所绘示，在形成浅沟隔离结构302之后，优选会在半导体基材301和浅沟隔离结构302的表面形成垫化硅层303和氮化硅层304，并以氮化硅层304为停止层，对浅沟隔离结构302进行平坦化工艺，例如化学机械研磨。

接着，将氮化硅层304移除，并对半导体基材301进行至少一次离子注入工艺。请参照图3B1至图3B2，图3B1为绘示对图3A1的结构进行离子注入工艺之后的结构俯视图；以及图3B2为沿着图3B1所绘示的切线S3b所作的结构剖面图。通过离子注入工艺，可以在半导体基材301中形成一个P型阱区PW和一个位于P型阱区PW中的N型掺杂层。在本实施例中，由于浅沟隔离结构302呈现条状，因此可以将半导体基材301中的N型掺杂层划分为多个平行浅沟隔离结构302的区域，可作为立体存储器元件300的源极线305。

然后，在半导体基材301上方形成依序堆叠的栅介电层306和多条栅极线307。请参照图3C1至第3B3图，图3C1为绘示在图3B1的结构上形成栅介电层306和栅极线307之后的结构俯视图；图3C2为沿着图3C1所绘示的切线S3c1所作的结构剖面图；以及图3C3为沿着图3C1所绘示的切线S3c2所作的结构剖面图。

在本实施例之中，栅介电层306和栅极线307的形成包括：依序在半导体基材301上方形成一介电层和一导电层，然后图案化此介电层和导电层，藉以在半导体基材301上定义出与源极线305交叉的栅介电层306和栅极线307，并且通过栅介电层306使栅极线307与源极线305彼此电性隔离。

在形成栅介电层306和栅极线307之后，优选可以在栅极线307周边形成间隙壁308，并以栅极线307和间隙壁308为掩模，进行另一次离子注入工艺，在对源极线305未与栅极线307和间隙壁308重叠的部分形成多个重掺杂区305a。在本实施例中，重掺杂区305a为掺杂浓度实际大于源极线305的N型重掺杂区。

之后，在基材101上覆盖硅氧化物层309和氮化硅硬掩模层310，请参照图3D1至图3D3，图3D1为绘示在图3C1的结构上覆盖硅氧化物层309和氮化硅硬掩模层310之后的结构俯视图；图3D2为沿着图3D1所绘示的切线S3d1所作的结构剖面图；以及图3D3为沿着图3D1所绘示的切线S3d2所作的结构剖面图。

在形成硅氧化物层309和氮化硅硬掩模层310之后，优选会在氮化硅硬掩模层310上覆盖一层间介电层311，并进行平坦化工艺；再于平坦化的层间介电层311上覆盖一层氧化覆盖层312。通过氧化覆盖层312、层间介电层311、硅氧化物层309和氮化硅硬掩模层310的保护，可确保栅极线307和源极线305不会受到后续在周边区(未绘示)中所进行的其他工艺影响。其中，在周边区(未绘示)中所进行的其他工艺，可例如用来形成多个平面式金属-氧化物-半导体场效晶体管元件(未绘示)的工艺。

之后，在每一条栅极线307中形成至少一个贯穿孔313，并在每一个贯穿孔313之中形成一个间隙壁314。请参照图3E1至图3E3，图3E1为绘示在图3D1的结构上形成惯穿孔313和间隙壁314之后的结构俯视图；图3E2为沿着图3E1所绘示的切线S3e1所作的结构剖面图；以及图3E3为沿着图3E1所绘示的切线S3e2所作的结构剖面图。

在本发明的一些实施例之中，优选为采用干式刻蚀，例如反应离子刻蚀(ReactiveIon Etch，RIE)工艺，在每一条栅极线307和源极线305交叉处形成一个开口(贯穿孔313)，延伸穿过氧化覆盖层312、层间介电层311、氮化硅硬掩模层310、硅氧化物层309和栅极线307，将一部分对应的源极线305暴露于外。再通过热氧化法或沉积工艺，在每一个贯穿孔313的侧壁上形成材质为硅氧化物的间隙壁314。

接着，进行选择式的硅或硅锗外延成长工艺，在每一个贯穿孔313中形成一个柱状通道结构315。请参照图3F1至图3F3，图3F1为绘示在图3E1的结构中形成柱状通道结构315之后的结构俯视图；图3F2为沿着图3F1所绘示的切线S3f1所作的结构剖面图；以及图3F3为沿着图3F1所绘示的切线S3f2所作的结构剖面图。在本实施例中，选择式外延成长工艺会在每一个贯穿孔313中沉积多晶硅，藉以在每一个贯穿孔313中形成一个柱状通道结构315，且每一个柱状通道结构315的底部与源极线305连接。在本实施例之中，硅或硅锗外延成长工艺是在氧化覆盖层312的表面上进行，且在硅或硅锗外延成长工艺后，会以化学机械研磨移除位于氧化覆盖层312表面上的外延成长硅或硅锗，仅余留位于贯穿孔313中的外延成长硅或硅锗。

之后，在每一个柱状通道结构315的顶端形成漏极316，藉以在半导体基材的301上形成多个具有垂直通道结构的串列选择晶体管317。请参照图3G1至图3G3，图3G1为绘示在图3F1的结构中形成串列选择晶体管317之后的结构俯视图；图3G2为沿着图3G1所绘示的切线S3g1所作的结构剖面图；以及图3G3为沿着图3G1所绘示的切线S3g2所作的结构剖面图。

在形成串列选择晶体管317之后，优选会并在基材301上形成平坦化的层间介电层318，并于层间介电层318中形成多个接触差塞319，用来将串列选择晶体管317与后续形成于半导体基材301上方的多个串接存储单元320连接。请参照图3H，图3H为根据本发明的又一实施例所绘示的立体存储器元件300的结构透视图。多个串接存储单元320形成于图3G1至图3G3所绘示的结构上方的立体存储单元阵列321中。且每一个串接存储单元320与位于相对应的串列选择晶体管317的柱状通道结构顶端的漏极316串接。

在本实施例之中，存储单元阵列321包含多个平行堆叠且彼此电性隔离的导电平面层321a、多条穿设于多个导电平面层之中的导电柱状体321b以及位于导电平面层321a和导电柱状体321b之间的存储器层321c。每一个串接存储单元320形成于每一条导电柱状体321b、存储器层321c与不同导电平面层321a的交叉处。其中，每一个串接存储单元320通过导电柱状体321b与位于立体存储单元阵列321下方的串列选择晶体管317的漏极316形成串联。

根据本发明的再一实施例再提供制作立体存储器元件400的方法。其包括下述步骤：首先提供半导体基材401，并在半导体基材401中形成多个浅沟隔离结构402。请参照图4A1至图4A2，图4A1为根据本发明的一实施例所绘示的半导体基材401的结构俯视图；以及图4A2为沿着图4A1所绘示的切线S4a所作的结构剖面图。

在本发明的一些实施例中，如图4A2所绘示，在形成浅沟隔离结构402之后，优选会在半导体基材401和浅沟隔离结构402的表面形成垫化硅层403和氮化硅层404，并以氮化硅层404为停止层，对浅沟隔离结构402进行平坦化工艺，例如化学机械研磨。

接着，进行一刻蚀工艺，以移除一部分的浅沟隔离结构403。请参照图4B1至图4B2，图4B1为绘示在图4A1的结构上进行刻蚀工艺，移除一部分浅沟隔离结构403之后的结构俯视图；以及图4B2为沿着图4B1所绘示的切线S4b所作的结构剖面图。在本实施例中，此刻蚀工艺移除每一个浅沟隔离结构403的上方部分，余留浅沟隔离结构403的下方部分，藉以于该半导体基材401中形成多个脊状部405，平行于剩余的浅沟隔离结构402。

再进行另一次刻蚀工艺，以移除一部分脊状部405。请参照图4C1至图4C4，图4C1为绘示在图4B1的结构上进行另一次刻蚀工艺，移除一部分脊状部405之后的结构俯视图；图4C2为沿着图4C1所绘示的切线S4c1所作的结构剖面图；图4C3为沿着图4C1所绘示的切线S4c2所作的结构剖面图；以及图4C4为沿着图4C1所绘示的切线S4c3所作的结构剖面图。

在本实施例中，此刻蚀工艺包含下述步骤：先采用平坦化的有机介电层(OrganicDielectric Layer)(未绘示)填充移除一部分浅沟隔离结构402所形成的凹室，并以剩余的浅沟隔离结构402为刻蚀停止层，采用图案化光刻胶层(未绘示)进行刻蚀，以移除一部分脊状部405，藉以在半导体基材401表面形成多个凸出部406。

接着，在每一个凸出部406下方形成至少一个侧蚀开口(undercut)407。请参照图4D1至图4D4，图4D1为绘示在图4C1的结构上形成侧蚀开口407之后的结构俯视图；图4D2为沿着图4D1所绘示的切线S4d1所作的结构剖面图；图4D3为沿着图4D1所绘示的切线S4d2所作的结构剖面图；以及图4D4为沿着图4D1所绘示的切线S4d3所作的结构剖面图。

在本实施例中，侧蚀开口407的形成包含下述步骤：首先对半导体基材401的表面进行原位蒸气成长(in situ steam generation，ISSG)氧化工艺，藉以形成硅氧化物薄膜(未绘示)毯覆在半导体基材401的平表面、每一个凸出部406的侧壁以及位于凸出部406顶端的氮化硅层404的表面；再以干式刻蚀移除位于半导体基材401水平表面和氮化硅层404上的氧化物薄膜，而在凸出部406的侧壁上形成间隙壁408。接着进行湿式刻蚀工艺，在半导体基材401表面形成至少一个开口(侧蚀开口407)，并延伸进入凸出部406的下方。

然后，于半导体基材401中形成源极线409，并且部分地延伸进入每一个凸出部406下方的侧蚀开口中407。请参照图4E1至图4E4，图4E1为绘示在图4D1的结构上形成源极线409之后的结构俯视图；图4E2为沿着图4E1所绘示的切线S4e1所作的结构剖面图；图4E3为沿着图4E1所绘示的切线S4e2所作的结构剖面图；以及图4E4为沿着图4E1所绘示的切线S4e3所作的结构剖面图。

在本实施例之中，源极线409的形成包含下述步骤：先进行选择式的N型(N+)高掺杂硅或N型高掺杂硅锗外延成长工艺，以于半导体基材401上形成多晶硅层，并且部分地延伸进入侧蚀开口中407。在移除位于凸出部406上方的垫化硅层403和氮化硅层404后，进行离子注入工艺，使通过选择式外延成长工艺所形成的多晶硅层具有高浓度的N型掺质。

接着，形成多条栅极线410，藉以包围覆盖每一个凸出部406，并且使栅极线410和源极线409以及凸出部406电性隔离。请参照图4F1至图4F4，图4F1为绘示在图4E1的结构上形成栅极线410之后的结构俯视图；图4F2为沿着图4F1所绘示的切线S4f1所作的结构剖面图；图4F3为沿着图4F1所绘示的切线S4f2所作的结构剖面图；以及图4F4为沿着图4F1所绘示的切线S4f3所作的结构剖面图。

在本实施例中，在形成栅极线410之前，还包括通过热氧化工艺，每一个凸出部406的表面形成栅介电层411。在于栅介电层411上形成栅极线410之后，再以另一个热氧化工艺于栅极线410的侧壁上形成间隙壁412。其中，用来形成栅介电层411和间隙壁412的热工艺，可以使源极线409中的N型掺质扩散至每一个凸出部406的下方，而在凸出部406的下方形成一个扩散区409a，与源极线409连接。

详细来说，在本实施例之中，每一个凸出部406的下方具有两个侧蚀开口407，一个位于凸出部406下方的一侧，另一个位于凸出部406下方的相反一侧。位于每一个凸出部406下方的的源极线409也分别具有两个源极区，例如第一源极区409c和第二源极区409d分别延伸进入两个对应的侧蚀开口407。其中，扩散区409a位于源极区409b和409c之间，且三者彼此相连。第一源极区409b和第二源极区409c的掺杂浓度实际高于扩散区409a的掺杂浓度。

后续，在每一个凸出部406的顶端形成漏极413，藉以在半导体基材410上形成多个具有垂直通道结构的串列选择晶体管414。请参照图4G1至图4G4，图4G1为绘示在图4F1的结构中形成多个串列选择晶体管414之后的结构俯视图；图4G2为沿着图4G1所绘示的切线S4g1所作的结构剖面图；图4G3为沿着图4G1所绘示的切线S4g2所作的结构剖面图；以及图4G4为沿着图4G1所绘示的切线S4g3所作的结构剖面图。

在本发明的一些实施例中，在形成漏极413之前，优选可以在每一个凸出部406的顶端及第一源极区409b和第二源极区409c上方形成金属硅化物层415，并以氮化硅硬掩模层416以及层间介电层417覆盖于凸出部406上。漏极413的制作包含下述步骤：先形成多个贯穿孔418穿过层间介电层417、氮化硅硬掩模层416、金属硅化物层415、栅极线410和栅介电层411，将一部分凸出部406暴露出来。再进行另一次离子注入工艺，在每一个凸出部406的顶端形成一个N型掺杂区。

在形成串列选择晶体管414之后，在贯穿孔418孔中形成多个接触差塞419用来将连接串列选择晶体管414与后续形成于半导体基材401上方的多个串接存储单元422连接。请参照图4H1至图4H4，图4H1为绘示在图4G1的结构中形成多个接触差塞419之后的结构俯视图；图4H2为沿着图4H1所绘示的切线S4h1所作的结构剖面图；图4H3为沿着图4H1所绘示的切线S4h2所作的结构剖面图；以及图4H4为沿着图4H1所绘示的切线S4h3所作的结构剖面图。

在本实施例中，在形成接触差塞419之前，必须先于贯穿孔418孔的侧壁上形成间隙壁420，以确保接触差塞419与栅极线410电性隔离。

后续，于基材401上方形成多个串接存储单元422，使其与位于串列选择晶体管414的凸出部406顶端的漏极413串接。请参照图4I，图4I为根据本发明的再一实施例所绘示的立体存储器元件400的结构透视图。

在本实施例之中，串接存储单元422形成于图4H1至图4H4所绘示的结构上方的立体存储单元阵列421中。其中，存储单元阵列421包含多个平行堆叠且彼此电性隔离的导电平面层421a、多条穿设于多个导电平面层之中的导电柱状体421b以及位于导电平面层421a和导电柱状体421b之间的存储器层421c。每一个串接存储单元422形成于每一条导电柱状体421b和存储器层421c与不同导电平面层421a的交叉处。其中，每一个串接存储单元422通过金导电柱状体421b与位于立体存储单元阵列421下方的串列选择晶体管414的漏极413形成串联。

根据上述实施例，本发明是在提供一种立体存储器元件及其制作方法。此一立体存储器元件是采用具有垂直通道的场效晶体管来作为立体存储器元件的串接存储单元的串列选择晶体管。在本发明的一些实施例中，场效晶体管的垂直通道可以直接建构于凸设在半导体基材表面的凸出部中。在本发明的一些实施例中，可采用选择式外延成长工艺来形成场效晶体管的垂直通道。

由于，垂直通道的场效晶体管具有占地面积较小，以及电流与电压(I/V)之间的变化呈现线性函数关系，在进行多位操作时较易于控制等技术优势。可同时解决现有横向通道场效晶体管限缩存储单元阵列的密度以及双极结晶体管或二极管不易操作控制的问题。

虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (18)

1.一种立体存储器元件，其特征在于，包括：

一半导体基材，具有一第一凸出部；

一第一源极线，位于该半导体基材之中并且部分地延伸于该第一凸出部的下方；

一第一栅极线，包围且覆盖于该第一凸出部上，并与该第一凸出部和该第一源极线电性隔离；以及

多个串接存储单元，位于该基材上方，并与该第一凸出部的一顶端串接。

2.根据权利要求1所述的立体存储器元件，其中该半导体基材具有一第一侧蚀开口(undercut)位于该第一凸出部下方的一侧，以及一第二侧蚀开口位于该第一凸出部下方的相反一侧，分别用以容纳一部分该第一源极线。

3.根据权利要求2所述的立体存储器元件，其中该第一源极线包括：

一第一源极区，部分延伸于该第一侧蚀开口之中；

一第二源极区，部分延伸于该第二侧蚀开口之中；以及

一第一扩散区，位于该第一凸出部下方，且连接该第一源极区和第二源极区。

4.根据权利要求1所述的立体存储器元件，其特征在于，还包括：

一第二凸出部，位于该半导体基材上，并邻接该第一凸出部；

多个串接存储单元，位于该基材上方，并与该第二凸出部的一顶端串接；以及

一第二源极线，与该第一源极线平行，且部分地延伸于该第二凸出部的下方；

其中，该第一栅极线包围且覆盖于该第二凸出部上，并与该第二凸出部和该第二源极线电性隔离。

5.根据权利要求4所述的立体存储器元件，其特征在于，还包括：

一第三凸出部，位于该半导体基材上，并邻接该第一凸出部；

多个串接存储单元，位于该基材上方，并与该第三凸出部的一顶端串接；以及

一第二栅极线，与该第一栅极线平行，包围且覆盖于该第三凸出部上，并与该第三凸出部和该第一源极线电性隔离；

其中该第一源极层部分地延伸于该第三凸出部的下方。

6.一种立体存储器元件的制作方法，其特征在于，包括：

提供一半导体基材，使其具有至少一凸出部；

于该半导体基材之中形成至少一源极线，且使该源极线部分地延伸于该凸出部的下方；

形成至少一栅极线，包围且覆盖于该凸出部，并与该栅极线和该源极线电性隔离；以及

于该基材上方形成多个串接存储单元，使其与该凸出部的一顶端串接。

7.根据权利要求6所述的立体存储器元件的制作方法，其中提供该半导体基材的步骤包括：

于该半导体基材中形成多个浅沟隔离结构(Shallow Trench Isolation，STI)；

将每一该些浅沟隔离结构部分移除，藉以于该半导体材上形成多个脊状部，平行于剩余的该些浅沟隔离结构；以及

以剩余的该些浅沟隔离结构为刻蚀停止层，移除一部分该些脊状部，以形成该至少一凸出部。

8.根据权利要求6所述的立体存储器元件的制作方法，其中形成该源极线的方法包括：

刻蚀该半导体基材，藉以于该凸出部下方形成至少一侧蚀开口；以及

进行一选择式外延成长工艺，于该半导体基材上形成一多晶硅层，并且部分地延伸进入该侧蚀开口中。

9.根据权利要求8所述的立体存储器元件的制作方法，其特征在于，形成该栅极线之前还包括：进行一热氧化工艺，形成一栅介电层包覆该凸出部，并于该凸出部下方形成一扩散区，与该多晶硅层连接。

10.一种存储器元件的制作方法，其特征在于，包括：

提供一半导体基材，使该基材具有一主动区和一周边区(periphery)；

于该主动区之中形成至少一源极线；

进行一选择式外延成长(Selective Epitaxial Growth，SEG)工艺，于该源极线上形成至少一柱状通道结构，使该柱状通道结构的一底部与该源极线连接；

形成至少一栅极线与该源极线交叉，并围绕于该柱状通道结构，且与该柱状通道结构和该源极线电性隔离；

于该主动区上方形成多个串接存储单元，使其与该柱状通道结构的一顶端串接。

11.根据权利要求10所述的立体存储器元件的制作方法，其中形成该源极线的步骤包括一离子注入工艺。

12.根据权利要求10所述的立体存储器元件的制作方法，其中形成该柱状通道结构的步骤包括：

于该源极线上依序形成一第一介电层、一牺牲层和一第二介电层；

图案化该第一介电层、该牺牲层和该第二介电层，以形成至少一贯穿孔，将一部分该源极线暴露于外；

于该牺牲层经由该贯穿孔暴露于外的一部分上形成一间隙壁；

进行该选择式外延成长工艺，于该贯穿孔中形成该柱状通道结构。

13.根据权利要求10所述的立体存储器元件的制作方法，其中形成该柱状通道结构的步骤包括：

于该源极层上依序形成一第一介电层、一导体层和一第二介电层；

图案化该第一介电层、该导体层和该第二介电层，以形成至少一贯穿孔，将一部分该源极线暴露于外；以及

于该导体层经由该贯穿孔暴露于外的一部分上形成一间隙壁。

14.根据权利要求10所述的立体存储器元件的制作方法，其特征在于，在形成该柱状通道结构之后，还包括于该周边区形成至少一平面式(planar)金属-氧化物-半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)元件。

15.一种立体存储器元件的制作方法，其特征在于，包括：

提供一半导体基材；

于该半导体基材中形成至少一源极线；

形成至少一栅极线，与该源极线交叉，并且彼此电性隔离；

于该栅极线中形成至少一贯穿孔，将一部分该栅极线和一部分该源极线暴露于外；

于该贯穿孔的侧壁上形成一间隙壁；

进行一选择式外延成长工艺，于该贯穿孔中形成一柱状通道结构；以及

于该半导体基材上方形成多个串接存储单元，使其与该柱状通道结构的一顶端串接。

16.根据权利要求15所述的立体存储器元件的制作方法，其中形成该源极线的步骤包括一离子注入工艺。

17.根据权利要求15所述的立体存储器元件的制作方法，还包括在该源极线和该栅极线之间形成一栅介电层。

18.根据权利要求15所述的立体存储器元件的制作方法，形成该贯穿孔之前还包括：以该栅极线为掩模，进行一离子掺杂工艺，于该源极线中形成至少二离子掺杂区邻接该栅极线。