CN108615732A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。该半导体元件包含有一基底，该基底内定义有至少一存储器区域，其内包含有多个存储单元。该半导体元件还包含多个第一连接结构、多个第二连接结构、多个分别设置于该多个第二连接结构上的第一存储电极、以及多个分别设置于该多个第一连接结构上的虚设电极。该多个第一连接结构分别包含有一导电部分与一第一金属部分，该多个第二连接结构分别包含有该导电部分与一第二金属部分，该第一金属部分与该第二金属部分包含相同的材料，且该第一金属部分与该第二金属部分的高度不同。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种半导体存储器元件及其制作方法。
背景技术
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。
电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位线存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程续区分为位线上电容(capacitor over bit line，以下简称为COB)与位线下电容(capacitor under bit line，CUB)。
随着DRAM的集成度提高，各存储单元之内与各存储单元之间的电连接的建置益发困难。此外，由于DRAM是由数目庞大的存储单元(memory cell)聚集形成的阵列区，因此包含存储器元件与其他逻辑元件的基底更面临不同区域图案密度不同而造成的制作工艺良率问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。
发明内容
本发明的一目的在于改善制作工艺良率的半导体存储器元件及其制作方法。
为达上述目的，本发明提供一种半导体元件。该半导体元件包含有一基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元。该半导体元件还包含多个设置于该存储器区域内的该基底上的第一连接结构、多个设置于该存储器区域内的该基底上且与该多个存储单元电连接的第二连接结构、多个分别设置于该多个第二连接结构上的第一存储电极(storage node)、以及多个分别设置于该多个第一连接结构上的虚设电极(dummy node)。该多个第一连接结构分别包含有一导电部分与一第一金属部分，且该导电部分夹设于该第一金属部分与该基底之间。该多个第二连接结构分别包含有该导电部分与一第二金属部分，且该导电部分夹设于该第二金属部分与该基底之间。该第一金属部分与该第二金属部分包含相同的材料，且该第一金属部分与该第二金属部分的高度不同。
本发明还提供一种半导体元件的制作方法，该制作方法包含有以下步骤。首先提供一基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元。接下来，在该基底上形成一绝缘层，随后在该绝缘层内形成多个开口(opening)，该多个开口分别暴露出部分该存储单元。接下来，在该多个开口内依序分别形成一导电部分与一金属层。在形成该金属层之后，移除部分该金属层，以形成多个第一金属部分与多个第二金属部分。该导电部分与该第一金属部分形成一第一连接结构，而该导电部分与该第二金属部分形成一第二连接结构。在形成该多个第一连接结构与该多个第二连接结构之后，在该多个第一连接结构上形成一平坦层(passivation layer)。随后，在该基底上形成多个第一存储电极与多个虚设电极，该多个虚设电极电连接至该多个第一连接结构，该多个第一存储电极电连接至该多个第二连接结构。
根据本发明所提供的半导体元件及其制作方法，在该存储器区域内的该基底上形成与存储单元以及存储电极电连接的第二连接结构，以及与虚设电极电连接的第一连接结构，并且利用虚设电极与第一连接结构提升图案密度，以避免因图案密度差异而造成的制作工艺良率问题。因此，根据本发明所提供的半导体元件，可在DRAM集成度持续提高时，仍确保DRAM元件的功能。
附图说明
图1～图5为本发明所提供的半导体元件的制作方法的一较佳实施例示意图；
图6为本发明的另一较佳实施例的示意图。
主要元件符号说明
100 基底
120 存储器区域(记忆体区域)
104 周边区域
104D 晶体管元件
106 浅沟隔离结构
108 凹槽
110 存储单元
112 介电层
114 埋藏式栅极
116 绝缘层
118 源极/漏极区域
119 蚀刻停止层
120 绝缘层
122 开口
124 平坦层
126 绝缘层
130 导电部分
132 半导体层
134 金属硅化物层
140 金属层
142 掩模层
144 图案化光致抗蚀剂
150 第一金属部分
152 第二金属部分
154 连接垫
160 第一连接结构
162 第二连接结构
170 虚设电极
172、174 存储电极
200、200’ 半导体元件
D1 第一方向
D2 第二方向
H1 第一金属部分的高度
H2 第二金属部分的高度
具体实施方式
熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以公开本发明的不同特征，但不以此为限。另外，以下公开的附图被简化以更清楚表达本发明的特征，故以下公开的图示并未绘示出一指定元件(或装置)的所有元件。此外，以下公开的图示是根据本发明理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本发明的公开不应指限定于已下图是公开的特定形状，且应包括如因制作工艺技术造成的形状的偏差。
此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件「上」，是指该组成元件直接设置于该另一组成元件上，也可指涉或有其他组成元件介于两者之间。然而，当某一组成元件背称为直皆形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所公开的当某一组成元件「形成」在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。
另外，本发明中所使用的用语如「底部」、「下方」、「上方」、「顶部」等，用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的「上方」即成为「下方」。由此可知，本发明中所使用的相对性描述用语可依据该元件或设备的方位而定。
请参阅图1～图5，图1～图5为本发明所提供的半导体元件的制作方法的一较佳实施例示意图。如图1所示，本较佳实施例所提供的半导体元件的制作方法首先提供一基底100，基底100上至少定义有一存储器区域102与一周边区域104，且存储器区域102内形成有多个存储单元110。在本较佳实施例中，存储单元110较佳可包含动态随机存取存储器(DRAM)，但不限于此。
如图1所示，在本发明的实施例中，存储单元110可通过以下步骤形成：首先，在存储器区域102与周边区域104内形成多个浅沟隔离(shallow trench isolations，以下简称为STI)结构106，用以定义多个用以容置晶体管元件的主动区域，并且用以提供这些主动区域之间的电性隔离。接下来，在基底100以及存储器区域102内的STI结构106中形成多个凹槽108，并且在各凹槽108内形成覆盖其侧壁与底部的介电层112。之后于凹槽108内分别形成一埋藏式栅极(buried gate)114，并且在形成埋藏式栅极114之后，在各凹槽108内形成密封凹槽108的绝缘层116。之后，在埋藏式栅极114两侧的基底100内形成源极/漏极区域118。值得注意的是，埋藏式栅极114沿一第一方向D1延伸，并沿一第二方向D2排列，且第一方向D1与第二方向D2彼此垂直。是以，在存储器区域102内的基底100内形成上述存储单元110。然而，熟悉该项技术的人士应知，存储单元110可通过任何合适的制作工艺与步骤形成，故不限于此。熟悉该项技术的人士应知，为了缩短制作工艺时间与简化制作工艺，可在制作存储单元时结合周边电路的制作。因此可根据不同的要求，在完成存储单元110之后，更于周边区域104分别形成具有适当功能的晶体管元件104D，随后可于基底100上形成一蚀刻停止层119，如图1所示。另外，熟悉该项技术的人士应知，存储单元110的源极/漏极区域118可与周边区域104内的晶体管元件104D的源极/漏极区域同时或分开制作，此处不予以赘述。
请继续参阅图1。在形成存储单元110以及晶体管元件104D之后，在基底100上形成一绝缘层120与多个形成于绝缘层内的位线结构(图未示)。绝缘层120包含有一绝缘材料，举例来说可以是氧化硅(SiO)，但不限于此。位线结构可包含有位线接触插塞以及与位线接触插塞实体与电连接的位线，由于位线结构的制作为熟悉该项技术的人士所知，故于此不加以赘述。
请仍然参阅图1。在形成绝缘层120以及位线结构之后，在绝缘层120内在形成多个开口122，开口122分别暴露出部分存储单元110。详细地说，开口122对应于各存储单元110的源极/漏极区域118。接下来，移除暴露于开口122底部的蚀刻停止层119，而使开口122暴露出部分存储单元110，即暴露出存储单元110的源极/漏极区域118。
请仍然参阅图1。接下来，在开口122内依序形成一半导体层132与一金属硅化物层134，且半导体层132与金属硅化物层134可作为一导电部分130。在本较佳实施例中，半导体层132可包含有一外延硅(epitaxial silicon)层或一非晶硅(amorphous silicon)层，但不限于此。而金属硅化物层134则为上述半导体层132与一金属反应而得的金属硅化物层。在形成导电部分130之后，在基底100上形成一金属层140。另外，熟悉该项技术的人士可知，在形成金属层140之前，可于基底100上的存储器区域102与周边区域104内依需要还形成其他开口，举例来说可于周边区域104内形成暴露出晶体管元件104D的源极/漏极区域的开口，或可于存储器区域102与周边区域104邻接之处的存储器区域102内形成暴露出埋藏式栅极114的开口，但不限于此。在本发明的其他实施例中，也可移除晶体管元件104D的多晶硅栅极，而于晶体管元件104D内形成一栅极沟槽(gate trench)是以，金属层140填满存储器区域102与周边区域104内的各开口122与栅极沟槽，且金属层140全面性地覆盖基底100表面，如图1所示。在本较佳实施例中，金属层140可包含钨(tungsten，W)，但不限于此。此外，在本发明的实施例中，金属层140可以是单一金属层，也可以是复合金属层。举例来说，当本发明的实施例与金属栅极制作工艺结合时，金属层140可包含一复合金属层，且此复合金属层至少包含了晶体管元件104D所需的n型或p型功函数金属层以及填充金属层，但不限于此。
请参阅图2。接下来，在基底100上形成一掩模层142与一图案化光致抗蚀剂144。在本较佳实施例中，掩模层142可以是一复合膜层，如图2所示，但不限于此。值得注意的是，在本较佳实施例中，图案化光致抗蚀剂144包含一用以定义多个欲形成的连接垫(landingpad)的位置与大小的图案。
请参阅图3。随后，将图案化光致抗蚀剂144所包含的图案转移至掩模层142，并通过掩模层142蚀刻金属层140，随后移除图案化光致抗蚀剂144与掩模层142。是以，如图3所示，部分金属层140被移除，而于基底100上形成多个第一金属部分150与多个第二金属部分152。值得注意的是，在本较佳实施例中，第一金属部分150即是填充于开口122之内的金属层140，但第二金属部分152则包含了填充于开口122之内的金属层140，以及形成于绝缘层120之上，且用以作为一连接垫154的部分金属层140。由图3可知，连接垫154的宽度较佳的是大于开口122的宽度。更重要的是，在存储器区域102内，导电部分130(包含半导体层132与金属硅化物层134)与第一金属部分150形成一第一连接结构160，而导电部分130与第二金属部分152(包含金属层140与连接垫154)形成一第二连接结构162，如图3所示。此外如图3所示，第二连接结构162与存储单元110，尤其是存储单元110的源极/漏极区域118电连接。此外，由于第一金属部分150包含形成于开口122内的金属层140，而第二金属部分152包含形成口122内的金属层140以及形成于绝缘层120上的连接垫154，故第一金属部分150与第二金属部分152虽包含相同的材料，但第一金属部分150与第二金属部分152的顶部表面(即连接垫154)的宽度与高度不同。详细地说，第一金属部分150的顶部表面的宽度小于第二金属部分152的顶部表面(即连接垫154)的宽度，且第一金属部分150的高度H1小于第二金属部分152的高度H2。
请参阅图4。在形成第一连接结构160与第二连接结构162之后，在基底100上形成一平坦层(passivation layer)124，其可包含一绝缘材料。如图4所示，平坦层124覆盖第一连接结构160，是以平坦层124的一顶部表面可与第二连接结构162的顶部表面共平面，而其顶部表面可与第一连接结构160的顶部表面共平面。也就是说，平坦层124形成于第一连接结构160之上，使基底100获得一约略平坦的表面，以利后续结构的制作。
请参阅图5。接下来，在基底100上的存储器区域102内形成一绝缘层126与多个冠状(crown)结构，其可包含金属层。冠状结构分别与第一连接结构160与第二连接结构162对应设置。值得注意的是，设置于第一连接结构160上，且与第一连接结构160电连接的冠状结构作为一虚设电极170；而设置于第二连接结构162上，且与第二连接结构162电连接的冠状结构则作为一存储电极172。
请继续参阅图5。是以，本较佳实施例提供一半导体元件200，其包含有基底100，且基底100定义有存储器区域102与周边区域104，而存储器区域102内包含有多个存储单元110。半导体元件200还包含有设置于存储器区域102内的基底100上的第一连接结构160与第二连接结构162，且在本较佳实施例中第一连接结构160设置于第二连接结构162与周边区域104之间。第一连接结构160分别包含有导电部分130(包含半导体层132与金属硅化物层134)与第一金属部分150，且导电部分130夹设于第一金属部分150与基底100之间。而第二连接结构162与存储单元110电连接，如前所述，第二连接结构162分别包含有导电部分130与第二金属部分(包含金属层与连接垫154)，同理导电部分130夹设于第二金属部分152与基底100之间。半导体元件200还包含虚设电极170与存储电极172，且虚设电极170设置于存储电极172与周边区域104之间。如图5所示，虚设电极170分别设置于第一连接结构160上，且虚设电极170与第一连接结构160的第一金属部分150实体与电连接。而存储电极172分别设置于第二连接结构162上，且存储电极172与第二连接结构162的第二金属部分152，尤其是第二金属部分152的连接垫154实体与电连接。此外如前所述，由于第一连接结构160的高度H1小于第二连接结构162的高度H2，设置于第一连接结构160上的虚设电极170的底部表面如图5所示低于设置于第二连接结构162上的存储电极172的底部表面。
根据本发明所提供的半导体元件200及其制作方法，在存储器区域102内的基底100上形成与存储单元110以及存储电极172电连接的第二连接结构162，以及与虚设电极170电连接的第一连接结构160。由于第一连接结构160未如第二连接结构162包含占用面积较多的连接垫154，因此在单位面积内反而可以增设更多的虚设电极170，并且利用虚设电极170与第一连接结构160提升图案密度，以避免因存储器区域102与周边区域104之间的图案密度差异而造成的制作工艺良率问题。因此，根据本发明所提供的半导体元件200，可在DRAM集成度持续提高时，仍确保DRAM元件的功能。
接下来请参阅图6，图6为本发明的另一较佳实施例的示意图。首先须注意的是，由于本较佳实施例所包含的组成元件的制作步骤于前述较佳实施例相同，故在此将不再予以赘述。另外，本较佳实施例中与前述较佳实施例相同的组成元件包含相同的材料选择，并利用相同的符号说明。根据本较佳实施例所提供的半导体元件200’，在存储器区域102内形成具有不同型态的第一连接结构160与第二连接结构162，以及形成具有不同深度的存储电极172与存储电极174。在本较佳实施例中，第一连接结构160与第二连接结构162分别与一存储单元110电连接。更重要的是，第一连接结构160于存储电极174电连接，而第二连接结构162与存储电极172电连接。是以，第一连接结构160与第二连接结构162皆为可提供存储单元110与存储电极172之间电连接的功能性元件。由于第二连接结构162包含连接垫154，而第一连接结构160则无，因此设置于第一连接结构160上的存储电极174的底部表面低于存储电极172的底部表面。
根据本发明所提供的半导体元件200’及其制作方法，在存储器区域102内的基底100上形成与存储单元110以及存储电极172电连接的第二连接结构162，以及与存储单元110以及存储电极174电连接的第一连接结构160。由于第一连接结构160未如第二连接结构162包含占用面积较多的连接垫154，因此在单位面积内反而可以增设更多的存储电极174，更提高了存储器元件的效能。
综上所述，根据本发明所提供的半导体元件及其制作方法，在该存储器区域内的该基底上形成具有不同型态的连接结构，通过具有连接垫的连接结构提供存储电极与存储单元之间的电连接，并且通过不具有连接垫的连接结构以及虚设电极的设置避免因图案密度差异而造成的制作工艺良率问题。更甚者，可利用不具有连接垫的连接结构提供存储电极与存储单元之间的电连接，以提升存储器元件的效能。因此，根据本发明所提供的半导体元件，可在DRAM集成度持续提高时，仍确保DRAM元件的功能。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件，包含有：
基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元；
多个第一连接结构，设置于该存储器区域内的该基底上，该多个第一连接结构分别包含有一导电部分与一第一金属部分，且该导电部分夹设于该第一金属部分与该基底之间；
多个第二连接结构，设置于该存储器区域内的该基底上，且与该多个存储单元电连接，该多个第二连接结构分别包含有该导电部分与一第二金属部分，该导电部分夹设于该第二金属部分与该基底之间，该第一金属部分与该第二金属部分包含相同的材料，且第一金属部分与该第二金属部分的高度不同；
多个第一存储电极(storage node)，分别设置于该多个第二连接结构上；以及
多个虚设电极(dummy node)，分别设置于该多个第一连接结构上。
2.如权利要求1所述的半导体元件，其中该多个存储单元分别包含一埋藏式栅极(buried gate)，埋设于该基底内。
3.如权利要求1所述的半导体元件，其中该导电部分包含有半导体层以及金属硅化物层。
4.如权利要求3所述的半导体元件，其中该半导体层包含有外延硅(epitaxialsilicon)层或非晶硅(amorphous silicon)层。
5.如权利要求1所述的半导体元件，其中该第二金属部分还包含连接垫。
6.如权利要求5所述的半导体元件，其中该多个第一存储电极与该多个第二连接结构的该连接垫实体与电连接。
7.如权利要求1所述的半导体元件，其中该多个虚设电极与该多个第一连接结构的该第一金属部分实体与电连接。
8.如权利要求1所述的半导体元件，其中该多个虚设电极的底部表面低于该多个第一存储电极的底部表面。
9.如权利要求1所述的半导体元件，其中该基底还定义有一周边区域，该多个第一连接结构设置于该周边区域与第二连接结构之间，且该多个虚设电极设置于该周边区域与该第一存储电极之间。
10.如权利要求1所述的半导体元件，还包含多个第二存储电极，分别设置于该存储器区域内的该多个第一连接结构上。
11.如权利要求10所述的半导体元件，其中该多个第一连接结构分别与该多个存储单元以及该多个第二存储电极电连接。
12.如权利要求11所述的半导体元件，其中该多个第二存储电极的底部表面低于该多个第一存储电极的底部表面。
13.一种半导体元件的制作方法，包含有：
提供一基底，该基底内定义有至少一存储器区域，且该存储器区域内包含有多个存储单元；
在该基底上形成一绝缘层；
在该绝缘层内形成多个开口(opening)，该多个开口分别暴露出部分该存储单元；
分别在该多个开口内依序形成一导电部分与一金属层；
移除部分该金属层，以形成多个第一金属部分与多个第二金属部分，该第一金属部分与该导电部分形成一第一连接结构，且该第二金属部分与该导电部分形成一第二连接结构；
在该多个第一连接结构上形成一平坦层(passivation layer)；以及
在该基底上形成多个第一存储电极与多个虚设电极，该多个虚设电极电连接至该多个第一连接结构，该多个第一存储电极电连接至该多个第二连接结构。
14.如权利要求13所述的制作方法，其中该多个存储单元分别包含一埋藏式栅极，埋设于该基底内。
15.如权利要求13所述的制作方法，其中该导电部分包含有半导体层与金属硅化物层。
16.如权利要求13所述的制作方法，其中该多个第一存储电极与该多个第二连接结构的该第二金属部分实体与电连接，该多个虚设电极与该多个第一连接结构的该第一金属部分实体与电连接。
17.如权利要求13所述的制作方法，其中该多个虚设电极的底部低于该多个第一存储电极的底部。
18.如权利要求13所述的制作方法，其中该基底更定义有一周边区域，该多个第一连接结构设置于该周边区域与第二连接结构之间，且该多个虚设电极设置于该周边区域与该第一存储电极之间。
19.如权利要求13所述的制作方法，还包含多个第二存储电极，分别设置于该存储器区域内的该多个第一连接结构上，且该多个第二存储电极的底部表面低于该多个第一存储电极的底部表面。
20.如权利要求19所述的制作方法，其中该多个第一连接结构分别与该多个存储单元电连接。
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