KR20140010815A - Ｍｏｓ 커패시터, 그 형성 방법 및 그를 이용한 반도체 장치 - Google Patents

Ｍｏｓ 커패시터, 그 형성 방법 및 그를 이용한 반도체 장치 Download PDF

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Abstract

본 발명은 ＭＯＳ 커패시터, 그 형성 방법 및 그를 이용한 반도체 장치에 관한 것이다.
본 발명에 따른 MOS 커패시터는, 오픈 비트라인 구조에서 최외각 셀 매트(cell mat)에 위치하는 반도체 소자로서, 반도체 기판 내에 위치하는 제 1 전극과, 상기 반도체 기판 상부에 위치하는 유전막과, 상기 유전막 상부에 위치하며 더미 비트라인을 포함하는 제 2 전극을 포함한다.

Description

ＭＯＳ 커패시터, 그 형성 방법 및 그를 이용한 반도체 장치{MOS CAPACITOR, METHOD FOR FABRICATING THE SAME, AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 MOS 커패시터, 그 형성 방법 및 그를 이용한 반도체 장치에 관한 것으로서, 특히 사용할 수 없었던 더미 셀을 MOS 커패시터로 사용함으로써 칩 면적을 감소시켜 넷 다이(Net Die) 증대 효과 및 노이즈 특성을 개선할 수 있는 기술에 관한 것이다.
디램(DRAM)에서 비용 절감이 중요시되고 있다. 그로 인하여 칩 사이즈의 축소가 무엇보다도 효과적이다.
지금까지는 미세화 공정 기술을 추진하여 메모리 셀 사이즈를 축소해왔지만, 이제부터는 메모리 배열 방식을 변경하는 것에 의해 칩 사이즈를 축소할 필요가 있다.
특히 DRAM에서, 1-트랜지스터와 1-커패시터로 구성되는 메모리 셀과 메모리 셀 데이터를 감지 증폭하는 센스 앰프의 배치 방법이 DRAM의 칩 사이즈를 좌우하는 중요한 설계 항목이다. 센스 앰프를 포함하는 메모리 셀 어레이의 배치 방법은 크게 폴디드(folded) 비트라인 방식과 오픈(open) 비트라인 방식이 있다.
폴디드 비트라인 방식은 4 비트라인 피치에 1개의 센스 앰프가 배치되기 때문에, 오픈 비트라인 방식보다 센스 앰프의 레이아웃 설계가 용이하다. 그러나,폴디드 비트라인 방식은 메모리 셀의 면적이 오픈 비트라인 방식에 비해 메모리 셀 면적이 2배가 되기 때문에, 칩 사이즈가 증대되는 문제점이 있다.
오픈 비트라인 방식은 도 2에 도시된 바와 같이, 임의의 워드라인과 비트라인이 교차하는 모든 교점에 메모리 셀이 배치되어, 메모리 셀의 밀도가 가장 높고 작은 면적의 칩을 얻을 수 있는 장점이 있다. 그러나, 도 1에 도시된 바와 같이, 오픈 비트라인 방식에서의 센스 앰프는 서로 다른 메모리 셀 어레이에 연결된 비트라인과 상보 비트라인이 연결된다. 즉, 센스 앰프의 배치 설계에서는 2 비트라인 피치(pitch)에 1개의 센스 앰프 블록이 배치된다.
이처럼 오픈 비트라인 방식의 메모리 셀 어레이에서 센스 앰프가 서로 다른 메모리 셀 어레이에 연결된 비트라인에 연결됨에 따라, 최외곽의 메모리 셀 어레이의 비트라인들 중 반은 하나 건너 하나씩 센스 앰프들에 연결되지만(BL), 나머지 반은 더미(dummy)로 남겨지게 된다(DBL). 즉, 최외곽 메모리 셀 매트(mat)에는 1/2 블럭의 더미 셀들이 배열된다. 이에 따라, 전체 메모리 셀 어레이가 만들고자 의도한 메모리 용량보다 더 많은 메모리 셀들이 배열되어, 불필요하게 칩 사이즈 오버해드(overhead)를 갖게 되는 문제점이 있었다.
본 발명에서는 오픈 비트라인 구조에서의 더미 셀을 MOS 커패시터로 대체하여 이용함으로써 칩의 넷 다이를 증대시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 MOS 커패시터는, 오픈 비트라인 구조에서 최외각 셀 매트(cell mat)에 위치하는 반도체 소자로서, 반도체 기판 내에 위치하는 제 1 전극; 상기 반도체 기판 상부에 위치하는 유전막; 및 상기 유전막 상부에 위치하며 더미 비트라인을 포함하는 제 2 전극을 포함한다.
바람직하게는, 상기 더미 비트라인은 폴리 실리콘층 및 금속층(W)이 적층된 구조를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 전극은 N형 이온주입 영역을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 N형 이온주입 영역은, 상기 반도체 기판의 활성영역에 소정 깊이로 형성된 리세스 하부에 위치하도록 하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자는, 비트라인 콘택(BLC) 영역, 스토리지 노드 콘택(SNC) 영역 및 채널영역을 포함하는 활성영역; 상기 채널영역에 위치한 제 1 게이트 및 제 2 게이트(BG); 및 상기 스토리지 노드 콘택 영역 상부에 위치하는 스토리지 노드 콘택을 포함한다.
바람직하게는, 상기 스토리지 노드 콘택 상부에 위치하는 메탈 콘택 및 메탈라인을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 전극은 스토리지 노드 콘택, 메탈 콘택 및 메탈라인을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 유전막은, 이산화규소(SiO2), 규소질산화막(SiON) 하프늄옥사이드(HfO2), 산화탄탈륨(Ta2O5), 하이-케이(high-k) 물질 중 적어도 하나로 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는, 오픈 비트라인 구조에서 최외각 셀 매트(cell mat)에 위치하는 반도체 소자로서, 비트라인 콘택(BLC) 영역, 스토리지 노드 콘택(SNC) 영역 및 채널영역을 포함하는 활성영역; 제 1 전극; 상기 제 1 전극에 인접하고 상기 비트라인 콘택 영역 상부에 위치하는 유전막; 및 상기 유전막 상부에 위치하며 더미 비트라인을 포함하는 제 2 전극을 포함하고, 상기 제 1 전극은, 상기 채널영역 중 N형 이온주입 영역; 상기 스토리지 노드 콘택 영역 상부에 위치하는 스토리지 노드 콘택; 및 상기 스토리지 노드 콘택 상부에 위치하는 메탈 콘택 및 메탈라인을 포함한다.
바람직하게는, 상기 N형 이온주입 영역은, 상기 활성영역에 소정 깊이로 형성된 리세스 하부에 위치하도록 하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 전극은, 폴리 실리콘층 및 금속층(W)이 적층된 구조를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 유전막은, 이산화규소(SiO2), 규소질산화막(SiON) 하프늄옥사이드(HfO2), 산화탄탈륨(Ta2O5), 하이-케이(high-k) 물질 중 적어도 하나로 형성되는 것을 특징으로 한다.
본 발명에 따른 MOS 커패시터 형성 방법은, 오픈 비트라인 구조에서 최외각 셀 매트(cell mat)에 반도체 소자를 형성하는 방법으로서, 반도체 기판 내에 제 1 전극을 형성하는 단계; 반도체 기판 상부에 유전막을 형성하는 단계; 및 상기 유전막 상부에 위치하며, 더미 비트라인을 포함하는 제 2 전극을 형성하는 단계를 포함한다.
바람직하게는, 상기 더미 비트라인을 형성하는 단계는, 상기 반도체 기판 상부에 폴리 실리콘층을 형성하는 단계; 및 상기 폴리 실리콘층 상부에 금속층(W)을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 전극을 형성하는 단계는, N형 이온주입 공정을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 N형 이온주입 공정은, 상기 반도체 기판의 활성영역에 소정 깊이로 형성된 리세스에 N형 이온을 주입하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판에 비트라인 콘택 영역, 스토리지 노드 콘택 영역 및 채널영역을 포함하는 활성영역을 형성하는 단계; 상기 채널영역에 제 1 게이트 및 제 2 게이트(BG)를 형성하는 단계; 및 상기 스토리지 노드 콘택 영역 상부에 스토리지 노드 콘택을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 스토리지 노드 콘택 상부에 메탈 콘택 및 메탈라인을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 제 1 전극은 상기 스토리지 노드 콘택, 메탈 콘택 및 메탈라인을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 유전막은, 이산화규소(SiO2), 규소질산화막(SiON) 하프늄옥사이드(HfO2), 산화탄탈륨(Ta2O5), 하이-케이(high-k) 물질 중 적어도 하나로 형성되는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 가진다.
첫째, 불필요하게 칩의 면적을 차지하던 더미 셀을 MOS 커패시터로서 이용함으로써 칩 면적을 개선할 수 있는 효과가 있다.
둘째, 칩의 MOS 커패시터의 용량을 증가시켜줌으로써 노이즈 특성을 개선할 수 있는 효과가 있다.
도 1은 종래의 반도체 소자의 오픈 비트라인 구조에서의 더미 셀을 나타내는 레이아웃도,
도 2는 종래의 반도체 소자의 평면도,
도 3은 본 발명의 실시예에 따른 반도체 소자의 오픈 비트라인 구조에서의 더미 셀을 나타내는 레이아웃도,
도 4는 본 발명의 실시예에 따른 반도체 소자의 평면도,
도 5는 본 발명의 실시예에 따른 반도체 소자의 단면도,
도 6a 내지 도 6k는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타내는 도면들,
도 7a 내지 도 7i는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타내는 도면들이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
이하, 도 3 내지 도 7i를 참조하여, 본 발명의 실시예를 구체적으로 설명하기로 한다.
본 발명은 도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 오픈 비트라인 구조에서 더미 비트라인들(10)을 MOS 커패시터로서 사용할 수 있는 기술이다.
도 4에 도시된 바와 같이, 도 3과 같은 더미 비트라인들(DBL)은 더미 비트라인(DBL) 양측의 스토리지 노드 콘택상에 메탈 콘택(147)을 형성하여 메탈 콘택(147)을 통해 메탈 라인(149)이 연결되도록 한다. 이처럼 더미셀을 페리(PERI)의 타 지역의 MOS 커패시터로서 사용함으로써 칩의 전체적인 면적을 감소시켜 넷 다이(Net Die)를 증대시킬 수 있게 된다.
도 5는 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 5에서 (i)는 셀 영역에 대한 단면도이고, (ii)는 MOS 커패시터로 사용되는 더미 셀 영역에 대한 단면도이다. 셀 영역(i)은 도 4의 A-A' 단면도이고, 더미 셀 영역(II)은 도 4의 B-B' 단면도이다.
본 발명의 실시예에 따른 더미 셀 영역(ii)에서의 반도체 소자는 매립 게이트(115a, 115b)를 포함하는 반도체 기판(101) 상부의 일 영역(매립 게이트(105b) 사이)에 산화막(125)이 형성되고 산화막(125)의 상부에 폴리 실리콘층(129), 베리어 하드마스크(131), 텅스텐(133)이 순차적으로 적층된 더미 비트라인(150)이 형성된다. 여기서, 산화막(125)은 SiO2, SiON, 하프늄옥사이드(HfO2),Ta2O5 등 하이-케이(high-k) 물질로 형성되는 것이 바람직하다.
이때, 더미 비트라인(150)의 양측벽 및 상부에 질화막(135)이 형성되고, 반도체 기판(101)의 채널 영역, 소스 영역, 드레인 영역 상부에 스토리지 노드 콘택(145a)이 형성되며 스토리지 노드 콘택(145a)의 측벽에 소자 분리막(103) 내의 매립게이트(115a)와 연결되는 질화막(141b)이 형성된다. 아울러, 스토리지 노드 콘택(145a) 상부에 메탈 콘택(147)이 구비되고, 메탈 콘택(147) 상부에 메탈 라인(149)이 연결된다.
이에, 매립 게이트(115b)의 하부의 채널 영역, 소스영역, 드레인영역, 스토리지 노드 콘택(145a), 메탈 콘택(147), 및 메탈라인(149)이 제 1 전극이 되고, 산화막(125)이 유전막이 되며, 더미 비트라인(150)이 제 2 전극을 형성하여 MOS 커패시터로서 구동된다.
즉, 소스 영역과 드레인 영역에 각각 스토리지 노드 콘택(145a)이 연결되고 그 스토리지 노드 콘택(145a)에 메탈 콘택(147)을 연결함으로써, 하나의 전극으로서 사용될 수 있다.
이와 같이, 본 발명은 산화막(125)을 남겨 산화막(125) 상부에 더미 비트라인(150)을 형성함으로써, 더미 비트라인(150)을 MOS 커패시터의 게이트 단자로 사용함으로써, MOS 커패시터 면적을 더미 셀 면적으로 대체시킬 수 있도록 구성함으로써 칩 면적을 감소시킬 수 있다.
이하, 도 6a 내지 도 6k는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 설명하기로 한다. 도 6a 내지 도 6k의 (i)는 셀 영역의 단면도이고, (ii)는 더미 셀 영역의 단면도이다.
먼저, 도 6a에 도시된 바와 같이, 소자 분리막(103)을 포함하는 반도체 기판(101) 상부에 매립 게이트 형성을 위한 패터닝을 위해 하드마스크(105)를 형성하고, 반도체 기판(101) 내에 매립 게이트 형성을 위한 리세스(107a, 107b)를 형성한다. 그 후, 매립 게이트 형성을 위한 채널 영역의 리세스(107b)에 매립 게이트 산화막(111)을 형성한다. 이때, 매립 게이트 산화막(111)은 어닐공정을 통해 형성될 수 있다.
이 후, 더미 셀 영역(ii)의 리세스(107b)에 N형 이온 주입을 위해, 리세스(107b)가 오픈되도록 포토 레지스트(113)를 소자분리막(103) 측의 상부에 형성하고, 리세스(107b)에 N형 이온을 주입한다. 이에, 리세스(107b) 하부의 N형 이온 주입 영역이 채널 영역이 된다.
이어서, 도 6b에 도시된 바와 같이, 포토 레지스트(113)를 제거하고, 리세스(107b)에 텅스텐(W)을 증착하고 에치백을 하여 매립 게이트(115a,115b)를 형성하고, 매립 게이트(115a, 115b) 상부 및 하드 마스크(105) 상부 전면에 매립 게이트 실링(sealing) 질화막(117)을 증착한다. 이때, 매립 게이트(115a, 115b)는 텅스텐(W) 뿐만 아니라 티타늄(Ti), 티타늄 질화막(TiN)과 같은 금속이나 폴리 실리콘으로 형성될 수 있다. 이후, 더미 셀 영역(ii)을 덮은 상태에서 셀 영역(i)에 비트라인 콘택 마스크(미도시)를 형성한 후 비트라인 콘택 식각 공정을 수행하여 비트라인 콘택홀(119)을 형성한다. 이때, 비트라인 콘택홀(119)은 매립 게이트(115b) 상부 측의 반도체 기판상에 형성하게 된다.
그 후, 도 6c에 도시된 바와 같이, 셀 영역(i)의 비트라인 콘택홀(119)에 폴리 실리콘 물질을 증착한 후 그 상부 전면에 비트라인 캐핑 질화막(capping nitride layer; 118)을 증착하여 비트라인 콘택(121)을 형성한다. 이때, 캐핑 질화막(118)은 질화막이나 산화막(Oxide)을 포함하는 것이 바람직하고, 도 6c 이후 비트라인 캐핑 질화막(118)은 질화막(117)을 포함하여 통칭하도록 한다.
한편, 셀 영역(i)을 덮은 상태에서 페리영역 오픈 마스크를 이용하여, 더미 셀 영역(ii)의 매립 게이트(115b) 상부의 하드 마스크(105) 및 캐핑 질화막(118)을 식각하여 매립 게이트(115b) 사이의 반도체 기판이 노출되도록 비트라인 콘택홀(123)을 형성한다.
이어서, 도 6d에 도시된 바와 같이, 셀 영역(i)은 덮은 상태에서 더미 셀 영역(ii)의 비트라인 콘택홀(123)의 저부에 산화막(125)을 형성한다. 이때, 산화막(125) 형성은 페리 영역(미도시)의 게이트 산화막을 형성하는 공정과 동시에 이루어지도록 한다. 또한, 산화막(125)은 어닐 공정 등을 통해 형성되도록 하는 것이 바람직하다.
이 후, 도 6e에 도시된 바와 같이, 셀 영역(i)과 더미 셀 영역(ii)의 상부에 폴리 실리콘층(127)을 증착한다. 이때, 폴리 실리콘층(127)은 더미 셀 영역(ii)의 비트라인 콘택홀(123) 내부를 채우도록 한다.
이어서, 도 6f에 도시된 바와 같이, 셀 영역(i)과 더미 셀 영역(ii)에서 폴리 실리콘층(127) 상부를 평탄화하거나 셀 오픈 마스크를 이용하여 폴리 실리콘층(127)을 식각함으로써 비트라인 콘택(121, 129) 및 캐핑 질화막(118)이 노출되도록 한다.
그 후, 도 6g에 도시된 바와 같이, 비트라인 콘택(121) 및 더미 비트라인 콘택(129) 상부에 베리어 하드마스크(131), 텅스텐(133)을 순차적으로 증착한 후, 글로벌 비트라인 마스크를 이용하여 식각하여 비트라인 패턴을 형성하고 패턴 상부 및 측벽에 하드 마스크 질화막(135)을 형성한다. 이후, 드레인 영역 및 소스 영역을 형성하기 위한 이온을 주입하고 나서, 하드 마스크 질화막(135) 상부 및 측면에 산화막(137)을 증착한다.
이어서, 도 6h에 도시된 바와 같이, 셀 오픈 마스크를 이용하여 산화막(137)을 식각하여 스토리지 노드 스페이서 형성을 위한 홀(139)을 형성한다.
다음에, 도 6i에 도시된 바와 같이, 도 6h에서 형성한 홀(139) 내부 및 전면에 질화물(141)을 증착하고 평탄화 공정을 수행한다.
그 후, 도 6j에 도시된 바와 같이, 스토리지 노드 콘택 형성을 위한 마스크를 이용하여 남아있는 산화막(137)을 모두 제거함으로써 스토리지 노드 콘택을 형성하기 위한 홀(143)을 형성한다.
이어서, 도 6k에 도시된 바와 같이, 도 6j에서 형성된 셀 영역(i)과 더미 셀 영역(ii)의 홀(143) 상부에 폴리 실리콘 물질을 증착한 후 플로우(FLOW) 및 평탄화(CMP)를 수행하여 스토리지 노드 콘택(145a)을 형성하고 스토리지 노드 콘택(145a)의 양측에 질화막 스페이서(141a)가 형성되게 된다. 이때, 질화막 스페이서(141a)는 매립 게이트(115b) 상부에 형성되고 스토리지 노드 콘택(145a)은 질화막 스페이서(141a, 141b) 사이에 형성된다.
그 후, 더미 셀 영역(ii)의 스토리지 노드 콘택(145a) 상부에 메탈 콘택(147)이 형성되고 메탈 콘택(147) 상부에 메탈 라인(149)을 연결한다.
이와 같이, 본 발명의 제 1 실시예는 셀 영역(i)의 비트라인 콘택 형성 시에 더미 셀 영역(ii)의 비트라인 콘택을 함께 형성하지 않고, 페리영역 오픈 마스크를 이용한 식각 진행 시에 더미 셀 영역(ii)의 비트라인 콘택을 형성하도록 하여 더미 비트라인(150)의 스택(stack)을 페리 영역의 게이트와 동일하게 형성함으로써, 산화막(125), 폴리 실리콘층(129), 베리어 하드마스크(131), 텅스텐(133)이 순차적으로 적층된 구조를 가지게 한다.
이에, 채널영역, 스토리지 노드 콘택(145a), 메탈 콘택(147), 메탈라인(149)는 제 1 전극이 되고, 제 1 전극 상부의 산화막(125)이 유전막이 되며, 산화막(125)의 상부에 순차적으로 적층된 폴리 실리콘층(129), 베리어 하드마스크(131), 텅스텐(133)은 제 2 전극이 된다.
이하, 도 7a 내지 도 7i를 참조하여 본 발명의 제 2실시예에 따른 반도체 소자의 형성 방법을 설명하기로 한다.
도 7a 내지 도 7i의 (i)는 셀 영역의 단면도이도, (ii)는 더미 셀 영역의 단면도이다.
먼저, 도 7a에 도시된 바와 같이, 더미 셀 영역 (ii)에서, 반도체 기판(101) 내에 소자 분리막(103) 형성 후 소자 분리막(103) 및 반도체 기판(101) 전면에 패드 산화막(미도시)을 증착하고 식각한다. 이때, 마스크를 이용하거나 식각비를 달리하여 더미 비트라인 자리의 패드 산화막(201)을 소정 두께 남기도록 한다.
그 후, 소자분리막(103)을 포함하는 반도체 기판(101) 상부에 매립 게이트 형성을 위한 패터닝을 위해 하드 마스크(105)를 형성하고, 반도체 기판(101) 내에 매립 게이트 형성을 위한 리세스를 형성한다. 그 후, 매립 게이트 형성을 위한 리세스에 매립 게이트 산화막(111)을 형성한다. 그 후, 매립 게이트(115a, 115b)의 상부 전면에 질화막(117)을 증착한다.
이후, 도 7b에 도시된 바와 같이, 패드 산화막(201) 측의 질화막(117) 상부에 하드 마스크 질화물질을 증착한 후 패터닝하고 식각하여 소정 두께의 질화막(203)을 남긴다.
그 후, 도 7c에 도시된 바와 같이, 식각 공정을 통해 셀 영역(i) 및 더미 셀 영역(ii)의 매립 게이트(115b) 상부 일측에 비트라인 콘택 홀(119, 205)을 형성한다. 이때, 셀 영역(i)의 비트라인 콘택홀(119)은 반도체 기판(101)이 노출될 때까지 식각되어 형성되고, 더미 셀 영역(ii)의 비트라인 콘택홀(205)은 패드 산화막(201)이 노출될 때까지 식각한다.
이하, 도 7d 내지 도 7i의 공정은 도 6f 내지 도 6k의 공정과 동일하므로 그 구체적인 설명은 생략하기로 한다.
이와같이, 본 발명의 제 2 실시예에서는 소자 분리막(103) 형성 시 증착되는 패드 산화막을 일부 남겨 비트라인 콘택(150) 하부의 유전막으로 사용되도록 할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판 103 : 소자 분리막
105 : 하드 마스크 107a, 107b: 리세스
111, 125 : 게이트 산화막 115a, 115b: 매립 게이트
117, 118 : 질화막
121 : 비트라인 콘택 129 : 더미 비트라인 콘택
131 : 베리어 하드마스크 133 : 텅스텐
135, 141a, 141b : 하드마스크 질화막
145a, 145b: 스토리지 노드 콘택
147 : 메탈 콘택 149 : 메탈라인
150 : 더미 비트라인

Claims (20)

  1. 오픈 비트라인 구조에서 최외각 셀 매트(cell mat)에 위치하는 반도체 소자로서,
    반도체 기판 내에 위치하는 제 1 전극;
    상기 반도체 기판 상부에 위치하는 유전막; 및
    상기 유전막 상부에 위치하며 더미 비트라인을 포함하는 제 2 전극
    을 포함하는 MOS 커패시터.
  2. 청구항 1에 있어서,
    상기 더미 비트라인은 폴리 실리콘층 및 금속층(W)이 적층된 구조를 포함하는 것을 특징으로 하는 MOS 커패시터.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1 전극은 N형 이온주입 영역을 포함하는 것을 특징으로 하는 MOS 커패시터.
  4. 청구항 3에 있어서,
    상기 N형 이온주입 영역은, 상기 반도체 기판의 활성영역에 소정 깊이로 형성된 리세스 하부에 위치하도록 하는 것을 특징으로 하는 MOS 커패시터.
  5. 청구항 1에 있어서,
    상기 반도체 소자는,
    비트라인 콘택(BLC) 영역, 스토리지 노드 콘택(SNC) 영역 및 채널영역을 포함하는 활성영역;
    상기 채널영역에 위치한 제 1 게이트 및 제 2 게이트(BG); 및
    상기 스토리지 노드 콘택 영역 상부에 위치하는 스토리지 노드 콘택
    을 포함하는 MOS 커패시터.
  6. 청구항 5에 있어서,
    상기 스토리지 노드 콘택 상부에 위치하는 메탈 콘택 및 메탈라인을 더 포함하는 것을 특징으로 하는 MOS 커패시터.
  7. 청구항 1에 있어서,
    상기 제 1 전극은 스토리지 노드 콘택, 메탈 콘택 및 메탈라인을 더 포함하는 것을 특징으로 하는 MOS 커패시터.
  8. 청구항 1에 있어서,
    상기 유전막은,
    이산화규소(SiO2), 규소질산화막(SiON) 하프늄옥사이드(HfO2), 산화탄탈륨(Ta2O5), 하이-케이(high-k) 물질 중 적어도 하나로 형성되는 것을 특징으로 하는 MOS 커패시터.
  9. 오픈 비트라인 구조에서 최외각 셀 매트(cell mat)에 위치하는 반도체 소자로서,
    비트라인 콘택(BLC) 영역, 스토리지 노드 콘택(SNC) 영역 및 채널영역을 포함하는 활성영역;
    제 1 전극;
    상기 제 1 전극에 인접하고 상기 비트라인 콘택 영역 상부에 위치하는 유전막; 및
    상기 유전막 상부에 위치하며 더미 비트라인을 포함하는 제 2 전극
    을 포함하고,
    상기 제 1 전극은,
    상기 채널영역 중 N형 이온주입 영역;
    상기 스토리지 노드 콘택 영역 상부에 위치하는 스토리지 노드 콘택; 및
    상기 스토리지 노드 콘택 상부에 위치하는 메탈 콘택 및 메탈라인을 포함하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 N형 이온주입 영역은, 상기 활성영역에 소정 깊이로 형성된 리세스 하부에 위치하도록 하는 것을 특징으로 하는 반도체 소자.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 제 2 전극은,
    폴리 실리콘층 및 금속층(W)이 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 청구항 9에 있어서,
    상기 유전막은,
    이산화규소(SiO2), 규소질산화막(SiON) 하프늄옥사이드(HfO2), 산화탄탈륨(Ta2O5), 하이-케이(high-k) 물질 중 적어도 하나로 형성되는 것을 특징으로 하는 반도체 소자.
  13. 오픈 비트라인 구조에서 최외각 셀 매트(cell mat)에 반도체 소자를 형성하는 방법으로서,
    반도체 기판 내에 제 1 전극을 형성하는 단계;
    반도체 기판 상부에 유전막을 형성하는 단계; 및
    상기 유전막 상부에 위치하며, 더미 비트라인을 포함하는 제 2 전극을 형성하는 단계
    를 포함하는 MOS 커패시터의 형성방법.
  14. 청구항 13에 있어서,
    상기 더미 비트라인을 형성하는 단계는,
    상기 반도체 기판 상부에 폴리 실리콘층을 형성하는 단계; 및
    상기 폴리 실리콘층 상부에 금속층(W)을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 커패시터의 형성방법.
  15. 청구항 13 또는 청구항 14에 있어서,
    상기 제 1 전극을 형성하는 단계는,
    N형 이온주입 공정을 포함하는 것을 특징으로 하는 MOS 커패시터의 형성방법.
  16. 청구항 15에 있어서,
    상기 N형 이온주입 공정은, 상기 반도체 기판의 활성영역에 소정 깊이로 형성된 리세스에 N형 이온을 주입하는 것을 특징으로 하는 MOS 커패시터의 형성방법.
  17. 청구항 13에 있어서,
    상기 반도체 기판에 비트라인 콘택 영역, 스토리지 노드 콘택 영역 및 채널영역을 포함하는 활성영역을 형성하는 단계;
    상기 채널영역에 제 1 게이트 및 제 2 게이트(BG)를 형성하는 단계; 및
    상기 스토리지 노드 콘택 영역 상부에 스토리지 노드 콘택을 형성하는 단계를 더 포함하는 MOS 커패시터의 형성방법.
  18. 청구항 17에 있어서,
    상기 스토리지 노드 콘택 상부에 메탈 콘택 및 메탈라인을 형성하는 단계를 더 포함하는 MOS 커패시터의 형성방법.
  19. 청구항 17에 있어서,
    상기 제 1 전극은 상기 스토리지 노드 콘택, 메탈 콘택 및 메탈라인을 포함하는 것을 특징으로 하는 MOS 커패시터의 형성방법.
  20. 청구항 13에 있어서,
    상기 유전막은,
    이산화규소(SiO2), 규소질산화막(SiON) 하프늄옥사이드(HfO2), 산화탄탈륨(Ta2O5), 하이-케이(high-k) 물질 중 적어도 하나로 형성되는 것을 특징으로 하는 MOS 커패시터의 형성방법.
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