WO2014181789A1 - 半導体装置及びその製造方法 - Google Patents

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WO2014181789A1
WO2014181789A1 PCT/JP2014/062219 JP2014062219W WO2014181789A1 WO 2014181789 A1 WO2014181789 A1 WO 2014181789A1 JP 2014062219 W JP2014062219 W JP 2014062219W WO 2014181789 A1 WO2014181789 A1 WO 2014181789A1
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insulating film
bit line
contact
main surface
semiconductor device
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PCT/JP2014/062219
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French (fr)
Inventor
典章 三笠
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a plurality of bit lines extending in the same direction.
  • a memory cell region in which a plurality of memory cells each including a cell transistor and a cell capacitor are formed, and various operations (read / write, etc.) on the memory cells in the memory cell region And a peripheral circuit region in which various circuits are formed.
  • the memory cell region is provided with a plurality of bit lines extending in the first direction and a plurality of word lines extending in the second direction each intersecting the first direction, and the memory cell Is provided.
  • Patent Document 1 discloses an example of such a semiconductor device.
  • bit line capacitance the parasitic capacitance between the bit lines. If the bit line capacitance is large, the detection sensitivity of the read operation is lowered, and therefore a technique capable of preventing the bit line capacitance from increasing is desired.
  • a semiconductor device includes a semiconductor substrate having a main surface, and a first distance from the main surface to the normal direction of the main surface in a first distance parallel to the main surface.
  • a second bit line, the first distance and the second distance are different from each other, and the plurality of first bit lines and the plurality of second bit lines are parallel to the main surface; It is alternately arranged when viewed from a second direction perpendicular to the first direction.
  • a semiconductor device includes a semiconductor substrate having a main surface, a first insulating film formed on the main surface, and an upper surface of the first insulating film parallel to the main surface.
  • a plurality of first bit lines extending along a first direction; and a second insulating film formed on the upper surface of the first insulating film to be thicker than the plurality of first bit lines;
  • a plurality of second bit lines extending along the first direction on an upper surface of the second insulating film, and the plurality of first bit lines and the plurality of second bits.
  • the lines are alternately arranged when viewed from a second direction parallel to the main surface and perpendicular to the first direction.
  • a method of manufacturing a semiconductor device comprising: embedding an element isolation insulating film that partitions a plurality of active regions including first and second active regions adjacent in a word line direction in a main surface of a semiconductor substrate; Forming a word line that passes through the first and second active regions; forming a first impurity diffusion layer in the first active region; and a second impurity diffusion layer in the second active region Forming a first insulating film covering the main surface, and a first bit line contact plug penetrating through the first insulating film and contacting the first impurity diffusion layer on the lower surface And a first bit line extending along the first direction parallel to the main surface to the upper surface of the first insulating film so as to be in contact with the upper surface of the first bit line contact plug And forming the first bit line Forming a second insulating film on the upper surface of the first insulating film with a covering film thickness; forming a second bit line contact plug that penetrates the first
  • the two bit lines adjacent in the second direction are extended at different positions from the main surface. Therefore, the bit line capacitance can be reduced as compared with the case where these two bit lines extend at the same distance from the main surface.
  • FIG. 1A is a figure which shows the planar structure of the semiconductor device 1 by embodiment of this invention
  • (b) is a figure which shows the circuit structure of the semiconductor device 1
  • (c) is a plane of the semiconductor device 1
  • FIG. 2A is a cross-sectional view of the semiconductor device 1 corresponding to the line BB shown in FIG. 1C
  • FIG. 1B is a cross-sectional view of a transistor included in the sense amplifier 5B shown in FIG.
  • C is a cross-sectional view of a transistor included in the sense amplifier 5A shown in FIG. 1 (c).
  • 2A is a cross-sectional view of the semiconductor device 1 corresponding to the line CC shown in FIG. 1C
  • FIG. 2B is a semiconductor device 1 corresponding to the line DD shown in FIG.
  • FIG. (A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • FIG. 6 is a plan view in the manufacturing process of the semiconductor device 1.
  • (A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • (A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • (A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • FIG. 6 is a plan view in the manufacturing process of the semiconductor device 1.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • (A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • FIG. 6 is a plan view in the manufacturing process of the semiconductor device 1.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • (A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • FIG. 6 is a plan view in the manufacturing process of the semiconductor device 1.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • A) is sectional drawing in the manufacturing process of the semiconductor device 1 corresponding to the BB line shown in FIG.1 (c)
  • (b) is a transistor contained in the sense amplifier 5B shown in FIG.1 (c).
  • FIG. 6C is a cross-sectional view in the manufacturing process of the transistor included in the sense amplifier 5A shown in FIG. 1C.
  • FIGS. 1A and 1B illustrate a plan view of a portion corresponding to the region A shown in FIG. 1A in a memory cell region 2B (described later) in FIG.
  • FIG. 1B illustrates only a part of the circuit configuration corresponding to the pair of bit lines BL1T and BL1B (described later).
  • the semiconductor device 1 is a DRAM, for example, and includes a semiconductor substrate 10 having a main surface S as shown in FIG.
  • the semiconductor substrate 10 is preferably a p-type silicon single crystal, but may be an n-type silicon single crystal, a TFT silicon substrate, or the like.
  • memory cell regions 2A to 2C and peripheral circuit regions 3A and 3B are partitioned.
  • FIG. 1A shows three memory cell regions 2A to 2C and two peripheral circuit regions 3A and 3B.
  • the actual number of semiconductor devices 1 is 3 and 2, respectively. It is not limited to.
  • the memory cell regions 2A to 2C are collectively referred to as the memory cell region 2
  • the peripheral circuit regions 3A and 3B are collectively referred to as the peripheral circuit region 3.
  • a semiconductor device 1 includes a plurality of memory cell regions 2 juxtaposed in the X direction (a direction parallel to the main surface S, a first direction, a bit line direction), and a peripheral circuit therebetween.
  • the region 3 is arranged.
  • a plurality of word lines WLA and WLB are extended along the Y direction (a direction parallel to the main surface S and perpendicular to the X direction, a second direction, a word line direction). ing.
  • the word lines WLA and WLB are collectively referred to as word lines WL when it is not necessary to distinguish between them.
  • bit lines BL are extended along the X direction.
  • Each bit line BL is arranged above the main surface S as shown in FIG.
  • suffixes “1T”, “1B”, “2T”, and “2B” are added to the reference numerals of the bit lines BL.
  • “1” and “2” are between the bit lines BL and the main surface S.
  • “T” and “B” indicate one and the other of the bit line pairs constituting the complementary bit lines. The difference in distance indicated by “1” and “2” will be described in detail later.
  • a memory cell 4 is arranged at the intersection of the word line WL and the bit line BL. As illustrated in FIG. 1B, each memory cell 4 includes an N-channel MOS transistor T1 (cell transistor) and a cell capacitor CP, and a power supply wiring to which a corresponding bit line BL and a ground potential are supplied. Are connected in this order. The gate electrode of the cell transistor is connected to the corresponding word line WL.
  • sense amplifiers 5A are arranged in the peripheral circuit region 3A.
  • sense amplifiers 5B are arranged in the peripheral circuit region 3B.
  • sense amplifiers 5A and 5B are collectively referred to as sense amplifier 5 when it is not necessary to distinguish between them.
  • each sense amplifier 5 has a configuration in which a pair of CMOS inverters that are configured to be connected are connected between two bit lines BL that constitute a complementary bit line. ing.
  • One of the two bit lines BL is connected to one control terminal of the pair of CMOS inverters, and the other of the two bit lines BL is connected to the other control terminal of the pair of CMOS inverters.
  • the sense amplifier 5 is also connected between a P-channel type MOS transistor connected between the CMOS inverter and the power supply wiring supplied with the power supply potential VARY, and between the CMOS inverter and the power supply wiring supplied with the ground potential. And an N channel type MOS transistor.
  • the on / off states of these transistors are controlled by sense signals SAP and SAN, respectively.
  • the transistor whose cross section is shown in FIG. 2C corresponds to the transistor T2 shown in FIG. 1B (an N-channel MOS transistor constituting one of a pair of CMOS inverters).
  • FIGS. 1C, 2B, and 3A, 3B the structure in the semiconductor device 1 will be described in detail.
  • FIGS. 1C, 2B, and 3A, 3B the structure in the memory cell region 2 will be described with reference to FIGS. 1C, 2B, and 3A, 3B, and then, FIG.
  • the structure in the peripheral circuit region 3 will be described with reference to c) and FIGS. 2 (a) and 2 (c).
  • each active region K is partitioned in the memory cell region 2 on the main surface S of the semiconductor substrate 10.
  • An element isolation insulating film 11 is embedded.
  • the planar shape of each active region K is a parallelogram surrounded by two sides along the Y direction and two sides inclined at a predetermined angle with respect to the X direction. For example, it may be an oval shape in which the four corners of the parallelogram are rounded.
  • the plurality of active regions K are arranged in a matrix along each of the X direction and the Y direction. The intervals in the X direction and the Y direction are equal pitches.
  • the interval in the Y direction may be the same as the length of the side along the Y direction of the active region K or may be shorter than that.
  • the active regions K 1 and K 2 (first and second regions) adjacent to each other in the Y direction are formed in the plurality of active regions K partitioned by the element isolation insulating film 11. Active region).
  • each word line WL has a gate insulating film 12 (first gate insulating film) interposed in a word trench WT extending in the main surface S along the Y direction. It is constituted by an embedded conductor film (cell gate metal).
  • the film thickness of each word line WL is preferably about 1 ⁇ 2 of the height of the word trench WT.
  • an impurity diffusion layer 13 is disposed between each of the corresponding two word lines WLA and WLB and the element isolation insulating film 11, and correspondingly.
  • An impurity diffusion layer 14 is disposed between the two word lines WLA and WLB.
  • Impurity diffusion layers 13 and 14 are both formed in the vicinity of main surface S inside semiconductor substrate 10 and are adjacent to the side surfaces of the corresponding word trench WT. More specifically, the impurity diffusion layer 13 corresponding to the word line WLA is formed on one side surface in the X direction of the word trench WT in which the word line WLA is embedded in the vicinity of the main surface S in the semiconductor substrate 10. It is provided in an adjacent area.
  • the impurity diffusion layer 13 corresponding to the word line WLB is provided in a region adjacent to the other side surface in the X direction of the word trench WT in which the word line WLB is embedded, in a region near the main surface S in the semiconductor substrate 10. It is done.
  • the impurity diffusion layer 14 is adjacent to the other side surface in the X direction of the word trench WT in which the word line WLA is embedded in the vicinity of the main surface S in the semiconductor substrate 10 and is a word trench in which the word line WLB is embedded. It is provided in a region adjacent to one side surface of the WT in the X direction.
  • the impurity diffusion layers 13 and 14 located on both sides of each word line WL constitute one and the other of the source / drain of the cell transistor T1 using the word line WL as a gate electrode, respectively.
  • a certain word line WL is activated, a channel region connecting the corresponding impurity diffusion layers 13 and 14 is formed in a region adjacent to the word line WL in the semiconductor substrate 10.
  • the corresponding cell transistor T1 is turned on.
  • Such a channel region is not formed for the inactive word line WL, and the corresponding impurity diffusion layers 13 and 14 are insulated from each other. As a result, the corresponding cell transistor T1 is turned off.
  • an interlayer insulating film 22 (first insulating film), an interlayer insulating film 28 (second insulating film), in order from the main surface S side,
  • An interlayer insulating film 34 (third insulating film), a stopper film 42, an interlayer insulating film 43, an interlayer insulating film 54, and a protective insulating film 56 are formed.
  • the bit line BL and the cell capacitor CP are disposed inside these interlayer insulating films.
  • Each bit line BL extends along the X direction and is commonly connected to a plurality of active regions K arranged in the X direction. Each active region K corresponds to one bit line BL.
  • the bit line BL provided in the semiconductor device 1 includes a bit line BL1 (first bit line) provided on the upper surface of the interlayer insulating film 22 and a bit line BL2 (second bit provided on the upper surface of the interlayer insulating film 28). Line).
  • the interlayer insulating film 28 is formed thicker than the bit line BL1, and therefore the bit line BL1 is embedded in the interlayer insulating film 28.
  • the interlayer insulating film 34 is formed thicker than the bit line BL2, and therefore the bit line BL2 is embedded in the interlayer insulating film 34.
  • the upper surface of the bit line BL1 is covered with a cover insulating film 25, and the side surfaces of the bit line BL1 and the cover insulating film 25 are covered with a sidewall insulating film 26.
  • the upper surface of the bit line BL2 is covered with a cover insulating film 32, and the side surfaces of the bit line BL2 and the cover insulating film 32 are covered with a sidewall insulating film 33.
  • the film thickness of the interlayer insulating film 22 is L1 as shown in FIG. Therefore, the bit line BL1 is formed at a position L1 (first distance) in the normal direction from the main surface S.
  • the total film thickness of the interlayer insulating films 22 and 28 is L2 as shown in FIG. Therefore, the bit line BL2 is formed at a position L2 (second distance) in the normal direction from the main surface S. Note that L2 and L1 are different values.
  • the bit line BL1 is electrically connected to the corresponding impurity diffusion layer 14 by a bit line contact plug BC1 penetrating the interlayer insulating film 22.
  • the bit line BL2 is electrically connected to the corresponding impurity diffusion layer 14 by the bit line contact plug BC2 that penetrates the interlayer insulating films 22 and 28.
  • impurity diffusion layers 14 1 and 14 2 are formed in the same word trench WT (the word trench WT corresponding to the word line WLA sandwiched between the CC line and the DD line shown in FIG. 1C). Adjacent to one side of the direction.
  • the upper layer of the impurity diffusion layer 14 1 in contact with the impurity diffusion layer 14 1 in the lower surface, the corresponding bit line contact plug BC1 in contact with the bit lines BL1 to (first bit line contact plug) at the upper surface are provided. Therefore the impurity diffusion layers 14 1, the bit line contact plug BC1, is electrically connected to the corresponding bit line BL1. Further, the upper layer of the impurity diffusion layer 14 2 in contact with the impurity diffusion layer 14 2 at the lower surface, the corresponding bit line contact plug BC2 in contact with the bit line BL2 to (second bit line contact plug) at the upper surface are provided. Therefore the impurity diffusion layer 14 2, the bit line contact plug BC2, is the corresponding bit lines BL2 to electrically connected.
  • bit lines BL1 and BL2 are alternately arranged when viewed from the Y direction. Therefore, in the semiconductor device 1, the two bit lines BL adjacent in the X direction are extended at positions having different distances from the main surface S. In other words, there is a height difference of L2 ⁇ L1 (see FIG. 2B) between two bit lines BL adjacent in the X direction. Thereby, in the semiconductor device 1, the bit line capacitance is reduced as compared with the case where the two bit lines BL adjacent in the X direction are extended at the same distance from the main surface S.
  • each cell capacitor CP includes a bottomed cylindrical lower electrode 50 provided in a cylinder hole that penetrates the stopper film 42 and the interlayer insulating film 43, an inner surface of the lower electrode 50, The capacitor insulating film 51 that covers the upper surface of the interlayer insulating film 43 and the upper electrode 52 that fills the inside of the lower electrode 50 and covers the upper surface of the interlayer insulating film 43 with the capacitor insulating film 51 interposed therebetween. That is, each cell capacitor CP has a cylinder structure, but other structures such as a cell capacitor having a crown structure may be employed instead.
  • the lower electrode 50 is provided for each cell capacitor CP, and the capacitive insulating film 51 and the upper electrode 52 are provided in common for each cell capacitor CP.
  • the upper surface of the upper electrode 52 is covered with an interlayer insulating film 54.
  • Each lower electrode 50 is electrically connected to the corresponding impurity diffusion layer 13 by a capacitive contact plug CC that penetrates the interlayer insulating films 22, 28, and 34.
  • impurity diffusion layers 13 1 and 13 2 are formed in the same word trench WT (the word trench WT corresponding to the word line WLA sandwiched between the CC line and the DD line shown in FIG. 1C). Adjacent to the other side of the direction.
  • the impurity diffusion layer 13 1, cell capacitor CP 1 having a lower electrode 50 1 (first lower electrode) (first cell capacitor) correspond.
  • the impurity diffusion layer 13 2 the cell capacitor CP 2 (second cell capacitor) having the lower electrode 50 2 (second lower electrode) corresponds.
  • the upper layer of the impurity diffusion layer 13 1 in contact with the impurity diffusion layer 13 1 in the lower surface, corresponding capacitor contact plug CC 1 in contact with the lower electrode 50 1 (first capacitor contact plug) at the upper surface are provided. Therefore impurity diffusion layer 13 1 by the capacitor contact plug CC 1, are corresponding connected cell capacitors CP 1 and electrically to. Further, the upper layer of the impurity diffusion layer 13 2, in contact with the impurity diffusion layer 13 2 at the lower surface, corresponding capacitor contact plug CC 2 in contact with the lower electrode 50 2 (second capacitor contact plug) at the upper surface are provided. Therefore the impurity diffusion layer 13 2, this capacitor contact plug CC 2, is corresponding cell capacitors CP 2 which electrically connected.
  • bit line BL extends from the adjacent memory cell region 2 in the peripheral circuit region 3.
  • Each bit line BL is connected to the corresponding sense amplifier 5 as described above.
  • bit lines BL1 and BL2 are extended in one peripheral circuit region 3.
  • the bit line BL1T extends from the memory cell region 2B
  • the bit line BL1B extends from the memory cell region 2C.
  • the bit line BL2T extends from the memory cell region 2A
  • the bit line BL2B extends from the memory cell region 2B.
  • Impurity diffusion layers 27 are disposed at one end and the other end of the active region KP partitioned by the element isolation insulating film 11, respectively, and have a structure in which the main surface S to which no impurities are implanted is exposed.
  • the exposed portion of the main surface S in the active region KP is covered with the conductor film 21 and the bit line BL1T via the gate insulating film 20.
  • the bit line BL1T extends from the adjacent memory cell region 2B.
  • the conductor film 21 is formed to absorb a step generated between the memory cell region 2 and the peripheral circuit region 3 in the manufacturing process of the semiconductor device 1.
  • the upper surface of the bit line BL1T is covered with the same cover insulating film 25 as in the memory cell region 2.
  • the sidewall insulating film 26 that covers the side surfaces of the bit line BL1T and the cover insulating film 25 also covers the side surfaces of the conductor film 21 in the peripheral circuit region 3A.
  • a peripheral transistor (first peripheral transistor) is formed in which the bit line BL1T is a gate electrode and the two impurity diffusion layers 27 are one of the source / drain and the other.
  • the gate insulating film 20 (second gate insulating film), the interlayer insulating film 28 (second insulating film), and the interlayer insulating film 34 (third Insulating film), stopper film 42, interlayer insulating film 43, interlayer insulating film 54, and protective insulating film 56 are formed.
  • This configuration is different from the memory cell region 2 in that a gate insulating film 20 is formed instead of the interlayer insulating film 22.
  • Each impurity diffusion layer 27 is connected to a wiring 41 formed on the upper surface of the interlayer insulating film 34 by a contact plug 40 penetrating the gate insulating film 20 and the interlayer insulating films 28 and 34. As illustrated in FIG. 2C, a part of the wiring 41 is further added to the wiring 55 formed on the upper surface of the interlayer insulating film 54 by the contact plug 53 that penetrates the stopper film 42 and the interlayer insulating films 43 and 54. Connected. The upper surface of the wiring 55 is covered with a protective insulating film 56.
  • the transistors constituting the sense amplifier 5B and the transistors constituting the sense amplifier 5A differ only in the configuration of the gate electrode, and in other respects both Have the same configuration. Below, it demonstrates paying attention to a difference.
  • the exposed portion of the main surface S in the active region KP disposed in the peripheral circuit region 3B has a conductive structure composed of the conductor films 21 and 24 via the gate insulating film 20 (third gate insulating film). Covered with The conductor film 21 is a step-absorbing conductor film also provided in the peripheral circuit region 3A. Thus, a peripheral transistor (second peripheral transistor) having the structure as a gate electrode is formed in the peripheral circuit region 3B. This structure is provided for each active region KP.
  • the upper surface of the conductor film 24 is covered with the same cover insulating film 25 as the bit line BL1, and the side surfaces of the conductor films 21 and 24 and the cover insulating film 25 are covered with the sidewall insulating film 26 that also covers the side surfaces of the bit line BL1. Yes.
  • the reason why the cover insulating film 25 and the sidewall insulating film 26 common to the bit line BL1 are used is to form the conductor film 24 and the bit line BL1 at the same time. Details of this point will be described later when a method for manufacturing the semiconductor device 1 is described.
  • a peripheral contact plug SC that penetrates the cover insulating film 25 and the interlayer insulating film 28 is provided on the conductor film 24.
  • the peripheral contact plug SC is disposed so as to be in contact with the conductor film 24 on the lower surface and in contact with the bit line BL2B extending to the peripheral circuit region 3B on the upper surface. Therefore, the bit line BL2B and the conductor films 21 and 24 are electrically integrated, and as a result, the on / off state of the second peripheral transistor can be controlled by the potential of the bit line BL2B.
  • the two bit lines BL adjacent in the X direction are extended at positions where the distances from the main surface S are different from each other. Compared with the case where the bit lines BL are extended at the same distance from the main surface S, the bit line capacitance can be reduced. Therefore, it is possible to increase the detection sensitivity of the operation (read operation) for reading data stored in the memory cell 4.
  • peripheral contact plug SC is provided in the peripheral circuit region 3 in which the bit line BL2 is extended, not only the bit line BL1 disposed relatively close to the main surface S but also relatively.
  • the sense amplifier 5 and the bit line BL can be connected also to the bit line BL2 arranged at a position far from the main surface S.
  • an element isolation is formed on a main surface S of a semiconductor substrate 10 made of p-type single crystal silicon by using an STI (Shallow Trench Isolation) formation method.
  • the insulating film 11 is embedded.
  • the element isolation insulating film 11 thus buried becomes an element isolation region by the STI formation method, and the active regions K and KP described above are defined on the main surface S of the semiconductor substrate 10.
  • impurity ions are implanted into the active region K by an ion implantation method, thereby forming impurity diffusion layers to be impurity diffusion layers 13 and 14 later.
  • the active region K A (first active region) and the active region K B (second active region) shown in FIG. 4B are both active regions K.
  • the suffix of the subscript “A” indicates a configuration corresponding to the bit line BL1
  • the suffix of the subscript “B” indicates a configuration corresponding to the bit line BL2.
  • the configurations corresponding to the bit lines BL1 and BL2 are explicitly distinguished by adding the same suffix.
  • the word line WL is buried in the main surface S of the semiconductor substrate 10 using a buried word line forming method. Specifically, first, a word trench WT long in the Y direction is formed in the main surface S by photolithography and etching. As a result, the impurity diffusion layer formed in the active region K is divided into impurity diffusion layers 13 and 14. Next, a gate insulating film 12 that is a silicon oxide film covering the inner surface of the word trench WT is formed by, for example, thermal oxidation. Further, a conductive material is formed and the upper surface thereof is etched back, thereby forming the word trench WT. Leave the conductive material in the lower half. The remaining conductive material becomes the word line WL. Next, a silicon oxide film is formed on the entire surface, and etching is performed so as to remain only in the word trench WT, so that the upper half of the word trench WT is filled with the cap insulating film 15.
  • a gate insulating film 20 that is a silicon oxide film and a step absorbing conductor film 21 (first conductor film) are formed only in the peripheral circuit region 3.
  • the conductor film 21 is preferably a conductive polysilicon film.
  • an interlayer insulating film 22 SiO mask film, first insulating film which is a silicon oxide film is formed on the entire surface. The thicknesses of these films are preferably set so that the upper surface of the conductor film 21 is flush with the upper surface of the interlayer insulating film 22 formed in the memory cell region 2.
  • bit line contact hole H1 is opened in the resist 90 by photolithography and dry etching. Further, the bit line contact hole H1 is transferred to the interlayer insulating film 22 by etching the interlayer insulating film 22 using the resist 90 as a mask. As a result, the impurity diffusion layer 14 A (first impurity diffusion layer) is exposed at the bottom surface of the bit line contact hole H1.
  • bit line contact plug BC1 first bit line contact plug.
  • the bit line contact plug BC1 may be configured using a metal film.
  • a conductor film 80 (second conductor film) made of a composite metal film and a silicon nitride film 81 are sequentially formed on the entire surface.
  • the conductor film 80 it is preferable to use a metal silicide film such as titanium silicide, a metal nitride film such as titanium nitride, a tungsten silicide film, a laminated metal made of a tungsten film, or the like.
  • a resist 91 shown in FIGS. 11 and 12A to 12C is formed on the entire surface, and the resist 91 is formed on the bit line BL1 and the conductor film 24 (FIG. 2A) using photolithography and dry etching. To (c)). Then, the pattern of the resist 91 is transferred to the bit line BL1 and the conductor film 24 by etching the silicon nitride film 81 and the conductor film 80 using the resist 91 as a mask. At this time, the pattern of the resist 91 is similarly transferred to the conductor film 21.
  • the conductor film 80 becomes the bit line BL1 (first bit line) and the conductor film 24, and the silicon nitride film 81 covers the upper surfaces thereof.
  • a cover insulating film 25 is formed.
  • a silicon nitride film 82 is thinly formed on the entire surface as shown in FIGS. 13A to 13C by using the CVD method.
  • the sidewalls covering the side surfaces of the bit line BL1, the conductor film 24, and the cover insulating film 25 are formed as shown in FIGS.
  • An insulating film 26 is formed.
  • a polysilazane-containing coating film is applied to the entire surface, and heat treatment is performed in an oxidizing atmosphere to modify the polysilazane into a silicon oxide film.
  • the silicon oxide film thus obtained becomes the interlayer insulating film 28 (second insulating film) shown in FIGS.
  • the film thickness of the interlayer insulating film 28 is set so that the upper surface of the interlayer insulating film 28 is higher than the upper surface of the cover insulating film 25.
  • a resist 92 shown in FIGS. 16 and 17A to 17C is formed on the entire surface, and a bit line contact hole H2 and a peripheral contact hole H3 are opened in the resist 92 using photolithography and dry etching. To do. Further, by etching the interlayer insulating films 28 and 22 and the cover insulating film 25 using the resist 92 as a mask, the bit line contact hole H2 and the peripheral contact hole H3 are transferred thereto. As a result, the impurity diffusion layer 14 B (second impurity diffusion layer) is exposed at the bottom surface of the bit line contact hole H2, and the conductor film 24 is exposed at the bottom surface of the peripheral contact hole H3.
  • the impurity diffusion layer 14 B second impurity diffusion layer
  • bit line contact plug BC2 second bit line contact plug
  • the bit line contact plug SC may also be configured using a metal film, similarly to the bit line contact plug BC1.
  • a conductor film 83 made of a composite metal film and a silicon nitride film 84 are sequentially formed on the entire surface by using the CVD method.
  • a metal silicide film such as titanium silicide, a metal nitride film such as titanium nitride, a tungsten silicide film, a laminated metal made of a tungsten film, or the like is preferably used.
  • a resist 93 shown in FIGS. 21 and 22A to 22C is formed on the entire surface, and the resist 93 is applied to the bit line BL2 (see FIGS. 2A and 2B) by using photolithography and dry etching. ). Then, by etching the silicon nitride film 84 and the conductor film 83 using the resist 93 as a mask, the pattern of the resist 93 is transferred thereto. Accordingly, as shown in FIGS. 21 and 22A to 22C, the conductor film 83 becomes the bit line BL2 (second bit line), and the silicon nitride film 84 covers the upper surface of the bit line BL2. The film 32 is formed.
  • a silicon nitride film 85 is thinly formed on the entire surface by CVD, as shown in FIGS.
  • the silicon nitride film 85 is selectively etched back to form a sidewall insulating film 33 that covers the side surfaces of the bit line BL2 and the cover insulating film 32 as shown in FIGS. To do.
  • a polysilazane-containing coating film is applied to the entire surface, and heat treatment is performed in an oxidizing atmosphere to modify the polysilazane into a silicon oxide film.
  • the silicon oxide film thus obtained becomes an interlayer insulating film 34 shown in FIGS.
  • the film thickness of the interlayer insulating film 34 is set so that the upper surface of the interlayer insulating film 34 is higher than the upper surface of the cover insulating film 32.
  • the bit lines BL1 and BL2 are completed through the steps so far. Thereafter, the capacitor contact plug CC and the contact plug 40 shown in FIGS. 2A to 2C are formed. Further, the wiring 41, the stopper film 42, the interlayer insulating film 43, the lower electrode 50, and the capacitor insulating film 51 are formed.
  • the semiconductor device 1 is completed by sequentially forming the upper electrode 52, the interlayer insulating film 54, the contact plug 53, the wiring 55, and the protective insulating film 56.
  • through holes for embedding the contact plugs 40 are provided in the interlayer insulating films 34 and 28, and then impurity ions are implanted into the surface of the semiconductor substrate 10 through the through holes. It is preferable to form by.
  • the two bit lines BL adjacent in the X direction can be extended to positions with different distances from the main surface S. become.
  • the bit line capacitance can be reduced as compared with the case where these two bit lines BL are extended at the same distance from the main surface S. Therefore, an operation of reading data stored in the memory cell 4 (read operation) ) Detection sensitivity can be increased.
  • peripheral contact plug SC can be provided in the peripheral circuit region 3 where the bit line BL2 is extended, not only the bit line BL1 disposed relatively close to the main surface S but also the relative contact plug SC.
  • the sense amplifier 5 and the bit line BL can be connected also to the bit line BL2 arranged at a position far from the main surface S.

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Abstract

主面（Ｓ）を有する半導体基板（１０）と，それぞれ主面（Ｓ）から該主面（Ｓ）の法線方向に距離Ｌ１の位置に，主面（Ｓ）に平行な第１の方向に沿って延設された複数のビット線（ＢＬ１）と，それぞれ主面（Ｓ）から該主面（Ｓ）の法線方向に距離Ｌ２の位置に，第１の方向に沿って延設された複数のビット線（ＢＬ２）とを備え，距離Ｌ１及び距離Ｌ２は互いに異なり，複数のビット線（ＢＬ１）及び複数のビット線（ＢＬ２）は，主面（Ｓ）に平行でありかつ第１の方向と垂直な第２の方向から見て，交互に配置される半導体装置を提供する。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、同一方向に延伸する複数のビット線を備える半導体装置に関する。
　ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、それぞれセルトランジスタ及びセルキャパシタを含む複数のメモリセルが形成されるメモリセル領域と、メモリセル領域内のメモリセルに対する各種操作（リード／ライトなど）を行うための各種回路が形成される周辺回路領域とを備えるものがある。メモリセル領域には、それぞれ第１の方向に延伸する複数のビット線と、それぞれ第１の方向と交差する第２の方向に延伸する複数のワード線とが設けられ、メモリセルはこれらの交点に設けられる。特許文献１には、このような半導体装置の一例が開示されている。
特開２０１２－０９９７９３号公報
　ところで、近年における微細化技術の進展は目覚ましく、フォトリソグラフィの最小加工寸法が２０ｎｍにまで縮小している。これに伴い、隣接するビット線の間の距離が小さくなり、その結果としてビット線間の寄生容量（ビット線容量）が大きくなっている。ビット線容量が大きいとリード動作の検出感度が低下するため、ビット線容量の増大を防止できる技術が望まれている。
　本発明の一側面による半導体装置は、主面を有する半導体基板と、それぞれ前記主面から該主面の法線方向に第１の距離の位置に、前記主面に平行な第１の方向に沿って延設された複数の第１のビット線と、それぞれ前記主面から該主面の法線方向に第２の距離の位置に、前記第１の方向に沿って延設された複数の第２のビット線とを備え、前記第１の距離及び第２の距離は互いに異なり、前記複数の第１のビット線及び前記複数の第２のビット線は、前記主面に平行でありかつ前記第１の方向と垂直な第２の方向から見て、交互に配置されることを特徴とする。
　本発明の他の一側面による半導体装置は、主面を有する半導体基板と、前記主面に形成された第１の絶縁膜と、前記第１の絶縁膜の上面に、前記主面に平行な第１の方向に沿って延設された複数の第１のビット線と、前記第１の絶縁膜の上面に、前記複数の第１のビット線よりも厚く形成された第２の絶縁膜と、前記第２の絶縁膜の上面に、前記第１の方向に沿って延設された複数の第２のビット線とを備え、前記複数の第１のビット線及び前記複数の第２のビット線は、前記主面に平行でありかつ前記第１の方向と垂直な第２の方向から見て、交互に配置されることを特徴とする。
　本発明による半導体装置の製造方法は、ワード線方向に隣接する第１及び第２の活性領域を含む複数の活性領域を区画する素子分離用絶縁膜を半導体基板の主面に埋め込む工程と、前記第１及び第２の活性領域を通過するワード線を形成する工程と、前記第１の活性領域に第１の不純物拡散層を形成するとともに、前記第２の活性領域に第２の不純物拡散層を形成する工程と、前記主面を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通し、下面で前記第１の不純物拡散層に接する第１のビット線コンタクトプラグを形成する工程と、前記第１のビット線コンタクトプラグの上面と接するよう、前記第１の絶縁膜の上面に、前記主面に平行な第１の方向に沿って延伸する第１のビット線を形成する工程と、前記第１のビット線を覆う膜厚で前記第１の絶縁膜の上面に第２の絶縁膜を形成する工程と、前記第１及び第２の絶縁膜を貫通する第２のビット線コンタクトプラグを形成する工程と、前記第２のビット線コンタクトプラグの上面と接するよう、前記第２の絶縁膜の上面に、前記第１の方向に沿って延伸する第２のビット線を形成する工程とを備えることを特徴とする。
　本発明によれば、第２の方向に隣接する２つのビット線は、主面からの距離が互いに異なる位置に延設されることになる。したがって、これら２つのビット線を主面からの距離が互いに同じ位置に延設する場合に比べ、ビット線容量を低減できる。
（ａ）は本発明の実施の形態による半導体装置１の平面的な構成を示す図であり、（ｂ）は半導体装置１の回路構成を示す図であり、（ｃ）は半導体装置１の平面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの断面図である。 （ａ）は図１（ｃ）に示したＣ－Ｃ線に対応する半導体装置１の断面図であり、（ｂ）は図１（ｃ）に示したＤ－Ｄ線に対応する半導体装置１の断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 半導体装置１の製造工程における平面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 半導体装置１の製造工程における平面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 半導体装置１の製造工程における平面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 半導体装置１の製造工程における平面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。 （ａ）は図１（ｃ）に示したＢ－Ｂ線に対応する半導体装置１の製造工程における断面図であり、（ｂ）は図１（ｃ）に示したセンスアンプ５Ｂに含まれるトランジスタの製造工程における断面図であり、（ｃ）は図１（ｃ）に示したセンスアンプ５Ａに含まれるトランジスタの製造工程における断面図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　まず、図１（ａ）～（ｃ）及び図２（ａ）～（ｃ）を参照しながら、本発明の実施の形態による半導体装置１の構成について説明する。なお、図１（ｃ）のメモリセル領域２Ｂ（後述）には、図１（ａ）に示した領域Ａに対応する部分の平面図のみを例示している。また、図１（ｂ）には、一対のビット線対ＢＬ１Ｔ，ＢＬ１Ｂ（後述）に対応する部分の回路構成の一部のみを例示している。
　本実施の形態に係る半導体装置１は例えばＤＲＡＭであり、図２（ｂ）に示すように、主面Ｓを有する半導体基板１０を備えている。この半導体基板１０は、ｐ型のシリコン単結晶であることが好適であるが、ｎ型のシリコン単結晶やＴＦＴシリコン基板などであってもよい。半導体基板１０の主面Ｓには、図１（ａ）に示すように、メモリセル領域２Ａ～２Ｃ及び周辺回路領域３Ａ，３Ｂが区画される。
　ここで、図１（ａ）には３つのメモリセル領域２Ａ～２Ｃと２つの周辺回路領域３Ａ，３Ｂとを示しているが、実際の半導体装置１に含まれるこれらの個数はそれぞれ３，２に限定されない。以下の説明において特に区別する必要のないときは、メモリセル領域２Ａ～２Ｃをメモリセル領域２と総称し、周辺回路領域３Ａ，３Ｂを周辺回路領域３と総称する。
　図１（ａ）に示すように、半導体装置１は、Ｘ方向（主面Ｓに平行な方向。第１の方向。ビット線方向）に複数のメモリセル領域２が並置され、その間に周辺回路領域３が配置された構成を有している。
　メモリセル領域２には、それぞれＹ方向（主面Ｓに平行であり、かつＸ方向と垂直な方向。第２の方向。ワード線方向）に沿って複数のワード線ＷＬＡ，ＷＬＢが延設されている。なお、以下の説明において特に区別する必要のないときは、ワード線ＷＬＡ，ＷＬＢをワード線ＷＬと総称する。
　また、メモリセル領域２には、それぞれＸ方向に沿って複数のビット線ＢＬが延設されている。各ビット線ＢＬは、図２（ｂ）に示すように、主面Ｓの上方に配置される。各図では、ビット線ＢＬの符号に「１Ｔ」「１Ｂ」「２Ｔ」「２Ｂ」というサフィックスを付しているが、このうち「１」「２」はビット線ＢＬと主面Ｓとの間の距離の違いを示し、「Ｔ」「Ｂ」は相補ビット線を構成するビット線対の一方及び他方を示している。「１」「２」により示される距離の違いについては、後ほど別途詳しく説明する。
　ワード線ＷＬとビット線ＢＬの交点には、メモリセル４が配置される。各メモリセル４は、図１（ｂ）に例示するように、Ｎチャンネル型のＭＯＳトランジスタＴ１（セルトランジスタ）と、セルキャパシタＣＰとが、対応するビット線ＢＬと接地電位が供給される電源配線との間にこの順で接続された構成を有している。セルトランジスタのゲート電極は、対応するワード線ＷＬに接続される。
　周辺回路領域３Ａには、図１（ａ）に示すように、複数のセンスアンプ５Ａが配置される。同様に、周辺回路領域３Ｂには複数のセンスアンプ５Ｂが配置される。なお、以下の説明において特に区別する必要のないときは、センスアンプ５Ａ，５Ｂをセンスアンプ５と総称する。
　各センスアンプ５は、図１（ｂ）に例示するように、相補ビット線を構成する２本のビット線ＢＬの間に、たすき掛け構成された一対のＣＭＯＳインバータが接続された構成を有している。２本のビット線ＢＬの一方は一対のＣＭＯＳインバータの一方の制御端子に接続され、２本のビット線ＢＬの他方は一対のＣＭＯＳインバータの他方の制御端子に接続される。センスアンプ５はまた、ＣＭＯＳインバータと電源電位ＶＡＲＹが供給される電源配線との間に接続されたＰチャンネル型のＭＯＳトランジスタと、ＣＭＯＳインバータと接地電位が供給される電源配線との間に接続されたＮチャンネル型のＭＯＳトランジスタとを含んで構成される。これらのトランジスタのオンオフ状態はそれぞれ、センス信号ＳＡＰ，ＳＡＮによって制御される。なお、図２（ｃ）に断面を示したトランジスタは、図１（ｂ）に示したトランジスタＴ２（一対のＣＭＯＳインバータの一方を構成するＮチャンネル型ＭＯＳトランジスタ）に対応している。
　以下、半導体装置１の構造について、詳しく説明する。以下では、まず初めに図１（ｃ）、図２（ｂ）、及び図３（ａ）（ｂ）を参照しながらメモリセル領域２内の構造について説明し、その後、図１（ａ）（ｃ）及び図２（ａ）（ｃ）を参照しながら、周辺回路領域３内の構造について説明する。
　まずメモリセル領域２内の構造に関して、図１（ｃ）及び図２（ｂ）に示すように、半導体基板１０の主面Ｓには、メモリセル領域２内に複数の活性領域Ｋを区画する素子分離用絶縁膜１１が埋め込まれている。各活性領域Ｋの平面的な形状は、図１（ｃ）に示すように、Ｙ方向に沿う２辺と、Ｘ方向に対して所定角度傾斜してなる２辺とによって囲まれた平行四辺形とするのが好適であるが、例えば、この平行四辺形の４つの角が丸まってなる長楕円形としてもよい。複数の活性領域Ｋは、図１（ｃ）に示すように、Ｘ方向及びＹ方向のそれぞれに沿ってマトリクス状に配置されている。Ｘ方向及びＹ方向の間隔は、それぞれ等ピッチとされている。なお、Ｙ方向の間隔は活性領域ＫのＹ方向に沿う辺の長さと同一としてもよいし、それより短くしてもよい。素子分離用絶縁膜１１によって区画される複数の活性領域Ｋには、図３（ａ）（ｂ）に示すように、Ｙ方向に隣接する活性領域Ｋ１，Ｋ２（第１及び第２の活性領域）が含まれる。
　各活性領域Ｋには２つのセルトランジスタＴ１が対応しており、ワード線ＷＬＡ，ＷＬＢがそれぞれの制御電極として機能する。各ワード線ＷＬは、図２（ｂ）に示すように、Ｙ方向に沿って主面Ｓに延設されたワードトレンチＷＴ内に、ゲート絶縁膜１２（第１のゲート絶縁膜）を介して埋め込まれた導体膜（セルゲートメタル）によって構成される。なお、各ワード線ＷＬの膜厚は、ワードトレンチＷＴの高さの約１／２とすることが好適である。
　図２（ｂ）に示すように、各活性領域Ｋにおいては、対応する２本のワード線ＷＬＡ，ＷＬＢそれぞれと素子分離用絶縁膜１１との間に不純物拡散層１３が配置されるとともに、対応する２本のワード線ＷＬＡ，ＷＬＢの間に不純物拡散層１４が配置される。不純物拡散層１３，１４はいずれも半導体基板１０内部の主面Ｓの近傍領域に形成されており、それぞれ対応するワードトレンチＷＴの側面に隣接している。より具体的に説明すると、ワード線ＷＬＡに対応する不純物拡散層１３は、半導体基板１０内の主面Ｓの近傍領域のうち、ワード線ＷＬＡが埋め込まれたワードトレンチＷＴのＸ方向の一方側面に隣接する領域に設けられる。また、ワード線ＷＬＢに対応する不純物拡散層１３は、半導体基板１０内の主面Ｓの近傍領域のうち、ワード線ＷＬＢが埋め込まれたワードトレンチＷＴのＸ方向の他方側面に隣接する領域に設けられる。不純物拡散層１４は、半導体基板１０内の主面Ｓの近傍領域のうち、ワード線ＷＬＡが埋め込まれたワードトレンチＷＴのＸ方向の他方側面に隣接し、かつワード線ＷＬＢが埋め込まれたワードトレンチＷＴのＸ方向の一方側面に隣接する領域に設けられる。
　各ワード線ＷＬの両側に位置する不純物拡散層１３，１４はそれぞれ、そのワード線ＷＬをゲート電極とするセルトランジスタＴ１のソース／ドレインの一方及び他方を構成する。あるワード線ＷＬが活性化された場合、半導体基板１０内のそのワード線ＷＬに隣接する領域に、対応する不純物拡散層１３，１４を接続するチャネル領域が形成される。これにより、対応するセルトランジスタＴ１がオン状態となる。非活性とされているワード線ＷＬに関してはそのようなチャネル領域は形成されず、対応する不純物拡散層１３，１４は互いに絶縁された状態となる。これにより、対応するセルトランジスタＴ１はオフ状態となる。
　半導体装置１の主面Ｓには、図２（ｂ）に示すように、主面Ｓ側から順に層間絶縁膜２２（第１の絶縁膜）、層間絶縁膜２８（第２の絶縁膜）、層間絶縁膜３４（第３の絶縁膜）、ストッパー膜４２、層間絶縁膜４３、層間絶縁膜５４、及び保護絶縁膜５６が形成される。ビット線ＢＬ及びセルキャパシタＣＰは、これらの層間絶縁膜の内部に配置される。
　各ビット線ＢＬはＸ方向に沿って延設されており、それぞれＸ方向に並ぶ複数の活性領域Ｋに共通に接続される。各活性領域Ｋには、１本のビット線ＢＬが対応する。半導体装置１に設けられるビット線ＢＬには、層間絶縁膜２２の上面に設けられるビット線ＢＬ１（第１のビット線）と、層間絶縁膜２８の上面に設けられるビット線ＢＬ２（第２のビット線）とが含まれる。層間絶縁膜２８はビット線ＢＬ１よりも厚く形成されており、したがって、ビット線ＢＬ１は層間絶縁膜２８の内部に埋設された状態となっている。また、層間絶縁膜３４はビット線ＢＬ２よりも厚く形成されており、したがって、ビット線ＢＬ２は層間絶縁膜３４の内部に埋設された状態となっている。ビット線ＢＬ１の上面はカバー絶縁膜２５で覆われ、ビット線ＢＬ１及びカバー絶縁膜２５の側面はサイドウォール絶縁膜２６で覆われている。一方、ビット線ＢＬ２の上面はカバー絶縁膜３２で覆われ、ビット線ＢＬ２及びカバー絶縁膜３２の側面はサイドウォール絶縁膜３３で覆われている。
　層間絶縁膜２２の膜厚は、図２（ｂ）に示すようにＬ１である。したがってビット線ＢＬ１は、主面Ｓからその法線方向にＬ１（第１の距離）の位置に形成されている。また、層間絶縁膜２２，２８の合計膜厚は、図２（ｂ）に示すようにＬ２である。したがってビット線ＢＬ２は、主面Ｓからその法線方向にＬ２（第２の距離）の位置に形成されている。なお、Ｌ２及びＬ１は、互いに異なる値である。
　ビット線ＢＬ１は、層間絶縁膜２２を貫通するビット線コンタクトプラグＢＣ１によって、対応する不純物拡散層１４と電気的に接続される。一方、ビット線ＢＬ２は、層間絶縁膜２２，２８を貫通するビット線コンタクトプラグＢＣ２によって、対応する不純物拡散層１４と電気的に接続される。
　以上の点について、図３（ｂ）を参照しながら活性領域Ｋ１，Ｋ２に着目して再度説明すると、活性領域Ｋ１，Ｋ２には、それぞれ不純物拡散層１４１，１４２（第１及び第２の不純物拡散層）が設けられる。これら不純物拡散層１４１，１４２は、同一のワードトレンチＷＴ（図１（ｃ）に示す、Ｃ－Ｃ線とＤ－Ｄ線に挟まれたワード線ＷＬＡに対応するワードトレンチＷＴ）のＸ方向の一方側面に隣接している。
　不純物拡散層１４１の上層には、下面で不純物拡散層１４１と接し、上面で対応するビット線ＢＬ１と接するビット線コンタクトプラグＢＣ１（第１のビット線コンタクトプラグ）が設けられる。したがって不純物拡散層１４１は、このビット線コンタクトプラグＢＣ１により、対応するビット線ＢＬ１と電気的に接続される。また、不純物拡散層１４２の上層には、下面で不純物拡散層１４２と接し、上面で対応するビット線ＢＬ２と接するビット線コンタクトプラグＢＣ２（第２のビット線コンタクトプラグ）が設けられる。したがって不純物拡散層１４２は、このビット線コンタクトプラグＢＣ２により、対応するビット線ＢＬ２と電気的に接続される。
　図１（ｃ）に戻る。同図に示すように、ビット線ＢＬ１，ＢＬ２はＹ方向から見て交互に配置される。したがって、半導体装置１においては、Ｘ方向に隣接する２つのビット線ＢＬを、主面Ｓからの距離が互いに異なる位置に延設していることになる。別の言い方をすれば、Ｘ方向に隣接する２つのビット線ＢＬの間には、Ｌ２－Ｌ１の高低差（図２（ｂ）参照）がある。これにより、半導体装置１では、Ｘ方向に隣接する２つのビット線ＢＬを主面Ｓからの距離が互いに同じ位置に延設する場合に比べ、ビット線容量が低減されている。
　セルキャパシタＣＰは、１つの不純物拡散層１３につき１つ設けられる。各セルキャパシタＣＰは、図２（ｂ）に示すように、ストッパー膜４２及び層間絶縁膜４３を貫通するシリンダーホール内に設けられる有底円筒状の下部電極５０と、下部電極５０の内表面及び層間絶縁膜４３の上面を覆う容量絶縁膜５１と、下部電極５０の内部を埋めるとともに、容量絶縁膜５１を介して層間絶縁膜４３の上面を覆う上部電極５２とによって構成される。つまり、各セルキャパシタＣＰはシリンダー構造を有しているが、これに代えて他の構造、例えばクラウン構造のセルキャパシタを採用することも可能である。下部電極５０はセルキャパシタＣＰごとに設けられ、容量絶縁膜５１及び上部電極５２は各セルキャパシタＣＰに共通に設けられる。上部電極５２の上面は、層間絶縁膜５４によって覆われている。各下部電極５０は、層間絶縁膜２２，２８，３４を貫通する容量コンタクトプラグＣＣによって、対応する不純物拡散層１３と電気的に接続される。
　以上の点について、図３（ａ）を参照しながら活性領域Ｋ１，Ｋ２に着目して再度説明すると、活性領域Ｋ１，Ｋ２には、それぞれ不純物拡散層１３１，１３２（第３及び第４の不純物拡散層）が設けられる。これら不純物拡散層１３１，１３２は、同一のワードトレンチＷＴ（図１（ｃ）に示す、Ｃ－Ｃ線とＤ－Ｄ線に挟まれたワード線ＷＬＡに対応するワードトレンチＷＴ）のＸ方向の他方側面に隣接している。
　不純物拡散層１３１には、下部電極５０１（第１の下部電極）を有するセルキャパシタＣＰ１（第１のセルキャパシタ）が対応する。一方、不純物拡散層１３２には、下部電極５０２（第２の下部電極）を有するセルキャパシタＣＰ２（第２のセルキャパシタ）が対応する。
　不純物拡散層１３１の上層には、下面で不純物拡散層１３１と接し、上面で対応する下部電極５０１と接する容量コンタクトプラグＣＣ１（第１の容量コンタクトプラグ）が設けられる。したがって不純物拡散層１３１は、この容量コンタクトプラグＣＣ１により、対応するセルキャパシタＣＰ１と電気的に接続される。また、不純物拡散層１３２の上層には、下面で不純物拡散層１３２と接し、上面で対応する下部電極５０２と接する容量コンタクトプラグＣＣ２（第２の容量コンタクトプラグ）が設けられる。したがって不純物拡散層１３２は、この容量コンタクトプラグＣＣ２により、対応するセルキャパシタＣＰ２と電気的に接続される。
　次に周辺回路領域３内の構造について説明する。図１（ｃ）及び図２（ｂ）に示すように、周辺回路領域３には、隣接するメモリセル領域２からビット線ＢＬが延設されている。各ビット線ＢＬは、上述したように、それぞれ対応するセンスアンプ５に接続される。
　図１（ａ）（ｃ）から理解されるように、１つの周辺回路領域３には、ビット線ＢＬ１，ＢＬ２のうちのいずれか一方のみが延設される。例えば、メモリセル領域２Ｂ，２Ｃの間に配置される周辺回路領域３Ａには、メモリセル領域２Ｂからビット線ＢＬ１Ｔが延設されるとともに、メモリセル領域２Ｃからビット線ＢＬ１Ｂが延設される。また、メモリセル領域２Ａ，２Ｂの間に配置される周辺回路領域３Ｂには、メモリセル領域２Ａからビット線ＢＬ２Ｔが延設されるとともに、メモリセル領域２Ｂからビット線ＢＬ２Ｂが延設される。
　まず、ビット線ＢＬ１Ｔが延設される周辺回路領域３Ａ内のセンスアンプ５Ａに着目すると、図２（ｃ）に示すように、センスアンプ５Ａを構成するトランジスタ（周辺トランジスタ）のうちのひとつは、素子分離用絶縁膜１１によって区画される活性領域ＫＰの一端及び他端にそれぞれ不純物拡散層２７が配置され、その間に不純物が注入されていない主面Ｓが露出する構造を有している。
　活性領域ＫＰ内の主面Ｓの露出部分は、ゲート絶縁膜２０を介して、導体膜２１及びビット線ＢＬ１Ｔに覆われている。このうちビット線ＢＬ１Ｔは、隣接するメモリセル領域２Ｂから延設されたものである。一方、導体膜２１は、半導体装置１の製造工程においてメモリセル領域２と周辺回路領域３の間に生ずる段差を吸収するために、形成されているものである。ビット線ＢＬ１Ｔの上面は、メモリセル領域２内と同じカバー絶縁膜２５で覆われている。また、ビット線ＢＬ１Ｔ及びカバー絶縁膜２５の側面を覆うサイドウォール絶縁膜２６は、周辺回路領域３Ａでは導体膜２１の側面も覆っている。
　以上の構成により、ビット線ＢＬ１Ｔをゲート電極とし、２つの不純物拡散層２７をそれぞれソース／ドレインの一方及び他方とする周辺トランジスタ（第１の周辺トランジスタ）が構成される。
　周辺回路領域３Ａにおける主面Ｓには、主面Ｓ側から順にゲート絶縁膜２０（第２のゲート絶縁膜）、層間絶縁膜２８（第２の絶縁膜）、層間絶縁膜３４（第３の絶縁膜）、ストッパー膜４２、層間絶縁膜４３、層間絶縁膜５４、及び保護絶縁膜５６が形成される。この構成は、メモリセル領域２と比較すると、層間絶縁膜２２に代えてゲート絶縁膜２０が形成されている点で相違している。
　各不純物拡散層２７はそれぞれ、ゲート絶縁膜２０及び層間絶縁膜２８，３４を貫通するコンタクトプラグ４０により、層間絶縁膜３４の上面に形成された配線４１に接続される。配線４１の一部は、図２（ｃ）に例示するように、ストッパー膜４２及び層間絶縁膜４３，５４を貫通するコンタクトプラグ５３により、層間絶縁膜５４の上面に形成された配線５５にさらに接続される。配線５５の上面は、保護絶縁膜５６によって覆われている。
　次に、ビット線ＢＬ２Ｂが延設される周辺回路領域３Ｂ内のセンスアンプ５Ｂに着目する。図２（ａ）及び図２（ｃ）から理解されるように、センスアンプ５Ｂを構成するトランジスタと、センスアンプ５Ａを構成するトランジスタとではゲート電極の構成のみが相違し、その他の点では両者は同一の構成を有している。以下では相違点に着目して説明する。
　周辺回路領域３Ｂ内に配置される活性領域ＫＰ内の主面Ｓの露出部分は、ゲート絶縁膜２０（第３のゲート絶縁膜）を介して、導体膜２１，２４からなる導電性の構造体に覆われている。導体膜２１は、周辺回路領域３Ａにも設けられている段差吸収用の導体膜である。これにより、周辺回路領域３Ｂ内には、この構造体をゲート電極とする周辺トランジスタ（第２の周辺トランジスタ）が構成される。この構造体は、活性領域ＫＰごとに設けられる。
　導体膜２４の上面は、ビット線ＢＬ１と同じカバー絶縁膜２５で覆われ、導体膜２１，２４及びカバー絶縁膜２５の側面は、ビット線ＢＬ１の側面も覆うサイドウォール絶縁膜２６で覆われている。このようにビット線ＢＬ１と共通のカバー絶縁膜２５及びサイドウォール絶縁膜２６が用いられているのは、導体膜２４とビット線ＢＬ１とを同時に形成するためである。この点についての詳細は、後に半導体装置１の製造方法を説明する際に説明する。
　導体膜２４の上層には、カバー絶縁膜２５及び層間絶縁膜２８を貫通する周辺コンタクトプラグＳＣが設けられる。この周辺コンタクトプラグＳＣは、下面で導体膜２４と接し、上面で、周辺回路領域３Ｂに延設されるビット線ＢＬ２Ｂと接するように配置される。したがって、ビット線ＢＬ２Ｂと導体膜２１，２４とは電気的に一体であり、その結果、第２の周辺トランジスタのオンオフ状態をビット線ＢＬ２Ｂの電位によって制御することが可能とされている。
　以上説明したように、本実施の形態による半導体装置１によれば、Ｘ方向に隣接する２つのビット線ＢＬを主面Ｓからの距離が互いに異なる位置に延設しているので、これら２つのビット線ＢＬを主面Ｓからの距離が互いに同じ位置に延設する場合に比べ、ビット線容量を低減できる。したがって、メモリセル４に記憶されるデータを読み出す動作（リード動作）の検出感度を上げることが可能になる。
　また、ビット線ＢＬ２が延設される周辺回路領域３には周辺コンタクトプラグＳＣを設けるようにしたので、相対的に主面Ｓに近い位置に配置されるビット線ＢＬ１だけでなく、相対的に主面Ｓから遠い位置に配置されるビット線ＢＬ２についても、センスアンプ５とビット線ＢＬとを接続することが可能になる。
　次に、本実施の形態による半導体装置１の製造方法について説明する。
　まず初めに、図４（ａ）～（ｃ）に示すように、ＳＴＩ(Shallow Trench Isolation)形成法を用いて、ｐ型の単結晶シリコンからなる半導体基板１０の主面Ｓに、素子分離用絶縁膜１１を埋め込む。こうして埋め込んだ素子分離用絶縁膜１１はＳＴＩ形成法による素子分離領域となり、半導体基板１０の主面Ｓに、上述した活性領域Ｋ，ＫＰを区画する。その後、イオン注入法によって活性領域Ｋに不純物イオンを注入することにより、後に不純物拡散層１３，１４となる不純物拡散層を形成する。
　なお、図４（ｂ）に示した活性領域ＫＡ（第１の活性領域）及び活性領域ＫＢ（第２の活性領域）は、いずれも活性領域Ｋである。下付文字「Ａ」のサフィックスはビット線ＢＬ１に対応する構成であることを示し、下付文字「Ｂ」のサフィックスはビット線ＢＬ２に対応する構成であることを示している。以下の説明では、これと同様のサフィックスを付すことにより、ビット線ＢＬ１，ＢＬ２それぞれに対応する構成を明示的に区別する場合がある。
　次に、埋め込みワード線形成法を用いて、半導体基板１０の主面Ｓにワード線ＷＬを宇込む。具体的には、まず初めに、フォトリソグラフィ及びエッチングにより、主面ＳにＹ方向に長いワードトレンチＷＴを形成する。これにより、活性領域Ｋに形成した不純物拡散層が分割され、不純物拡散層１３，１４となる。次いで、このワードトレンチＷＴの内表面を覆うシリコン酸化膜であるゲート絶縁膜１２を例えば熱酸化によって形成し、さらに、導電性材料を成膜してその上面をエッチバックすることにより、ワードトレンチＷＴの下半分程度に導電性材料を残す。こうして残された導電性材料がワード線ＷＬとなる。次に、全面にシリコン酸化膜を成膜し、ワードトレンチＷＴ内にのみ残るようにエッチングすることで、ワードトレンチＷＴの上半分をキャップ絶縁膜１５によって充填する。
　次に、周辺回路領域３のみに、シリコン酸化膜であるゲート絶縁膜２０と、段差吸収用の導体膜２１（第１の導体膜）とを形成する。導体膜２１は、導電性のポリシリコン膜とすることが好ましい。次いで、全面に、シリコン酸化膜である層間絶縁膜２２（ＳｉＯマスク膜。第１の絶縁膜）を成膜する。これらの膜の膜厚は、導体膜２１の上面が、メモリセル領域２に形成された層間絶縁膜２２の上面と同一平面を構成するように設定することが好ましい。
　続いて、図５及び図６（ａ）～（ｃ）に示すように、全面にレジスト９０を塗布した後、フォトリソグラフィとドライエッチングにより、レジスト９０にビット線コンタクトホールＨ１を開口する。そしてさらに、レジスト９０をマスクとして層間絶縁膜２２をエッチングすることにより、層間絶縁膜２２にビット線コンタクトホールＨ１を転写する。これにより、ビット線コンタクトホールＨ１の底面に不純物拡散層１４Ａ（第１の不純物拡散層）が露出する。
　次に、レジスト９０を除去した後、図７（ａ）～（ｃ）に示すように、ＣＶＤ法によって全面に導電性のポリシリコン膜を成膜する。そして、ポリシリコン膜のエッチバックを行うことで、図８（ａ）～（ｃ）に示すように、ビット線コンタクトホールＨ１の内部のみにポリシリコン膜を残す。こうして残存するポリシリコン膜は、上述したビット線コンタクトプラグＢＣ１（第１のビット線コンタクトプラグ）となる。なお、ビット線コンタクトプラグＢＣ１は金属膜を用いて構成してもよい。
　続いて、図９（ａ）～（ｃ）に示すように、層間絶縁膜２２のうち周辺回路領域３に形成された部分のみを除去する。そして、ＣＶＤ法を用いて、図１０（ａ）～（ｃ）に示すように、全面に、複合金属膜からなる導体膜８０（第２の導体膜）と、シリコン窒化膜８１とを順次成膜する。なお、導体膜８０として具体的には、チタンシリサイドなどの金属シリサイド膜、窒化チタンなどの金属窒化膜、タングステンシリサイド膜、タングステン膜からなる積層金属などを用いることが好適である。
　さらに、図１１及び図１２（ａ）～（ｃ）に示すレジスト９１を全面に成膜し、フォトリソグラフィとドライエッチングを用いて、レジスト９１をビット線ＢＬ１及び導体膜２４（図２（ａ）～（ｃ）参照）の形状にパターニングする。そして、このレジスト９１をマスクとしてシリコン窒化膜８１及び導体膜８０をエッチングすることにより、ビット線ＢＬ１及び導体膜２４にレジスト９１のパターンを転写する。このとき、導体膜２１に対しても、同様にレジスト９１のパターンを転写する。これにより、図１１及び図１２（ａ）～（ｃ）に示すように、導体膜８０はビット線ＢＬ１（第１のビット線）及び導体膜２４となり、シリコン窒化膜８１はこれらの上面を覆うカバー絶縁膜２５となる。
　次に、レジスト９１を除去した後、ＣＶＤ法を用いて、図１３（ａ）～（ｃ）に示すように、全面にシリコン窒化膜８２を薄く成膜する。次いで、このシリコン窒化膜８２を選択的にエッチバックすることにより、図１４（ａ）～（ｃ）に示すように、ビット線ＢＬ１、導体膜２４、及びカバー絶縁膜２５の側面を覆うサイドウォール絶縁膜２６を形成する。
　続いて、ポリシラザンを含有する塗布膜を全面に塗布し、酸化性雰囲気中で熱処理を行うことにより、このポリシラザンをシリコン酸化膜に改質させる。こうして得られるシリコン酸化膜は、図１５（ａ）～（ｃ）に示す層間絶縁膜２８（第２の絶縁膜）となる。層間絶縁膜２８の膜厚は、層間絶縁膜２８の上面がカバー絶縁膜２５の上面より高くなるように設定する。
　次に、図１６及び図１７（ａ）～（ｃ）に示すレジスト９２を全面に成膜し、フォトリソグラフィとドライエッチングを用いて、レジスト９２にビット線コンタクトホールＨ２及び周辺コンタクトホールＨ３を開口する。そしてさらに、レジスト９２をマスクとして層間絶縁膜２８，２２及びカバー絶縁膜２５をエッチングすることにより、これらにビット線コンタクトホールＨ２及び周辺コンタクトホールＨ３を転写する。これにより、ビット線コンタクトホールＨ２の底面には不純物拡散層１４Ｂ（第２の不純物拡散層）が露出し、周辺コンタクトホールＨ３の底面には導体膜２４が露出する。
　続いて、レジスト９２を除去した後、図１８（ａ）～（ｃ）に示すように、ＣＶＤ法によって全面に導電性のポリシリコン膜を成膜する。そして、ポリシリコン膜のエッチバックを行うことで、図１９（ａ）～（ｃ）に示すように、ビット線コンタクトホールＨ２及び周辺コンタクトホールＨ３の内部のみにポリシリコン膜を残す。ビット線コンタクトホールＨ２内に残存するポリシリコン膜はビット線コンタクトプラグＢＣ２（第２のビット線コンタクトプラグ）となり、周辺コンタクトホールＨ３内に残存するポリシリコン膜は周辺コンタクトプラグＳＣとなる。なお、ビット線コンタクトプラグＢＣ２及び周辺コンタクトプラグＳＣについても、ビット線コンタクトプラグＢＣ１と同様、金属膜を用いて構成してもよい。
　次に、ＣＶＤ法を用いて、図２０（ａ）～（ｃ）に示すように、全面に、複合金属膜からなる導体膜８３と、シリコン窒化膜８４とを順次成膜する。なお、導体膜８３として具体的には、チタンシリサイドなどの金属シリサイド膜、窒化チタンなどの金属窒化膜、タングステンシリサイド膜、タングステン膜からなる積層金属などを用いることが好適である。
　さらに、図２１及び図２２（ａ）～（ｃ）に示すレジスト９３を全面に成膜し、フォトリソグラフィとドライエッチングを用いて、レジスト９３をビット線ＢＬ２（図２（ａ）（ｂ）参照）の形状にパターニングする。そして、このレジスト９３をマスクとしてシリコン窒化膜８４及び導体膜８３をエッチングすることにより、これらにレジスト９３のパターンを転写する。これにより、図２１及び図２２（ａ）～（ｃ）に示すように、導体膜８３はビット線ＢＬ２（第２のビット線）となり、シリコン窒化膜８４はビット線ＢＬ２の上面を覆うカバー絶縁膜３２となる。
　次に、レジスト９３を除去した後、ＣＶＤ法を用いて、図２３（ａ）～（ｃ）に示すように、全面にシリコン窒化膜８５を薄く成膜する。次いで、このシリコン窒化膜８５を選択的にエッチバックすることにより、図２４（ａ）～（ｃ）に示すように、ビット線ＢＬ２及びカバー絶縁膜３２の側面を覆うサイドウォール絶縁膜３３を形成する。
　続いて、ポリシラザンを含有する塗布膜を全面に塗布し、酸化性雰囲気中で熱処理を行うことにより、このポリシラザンをシリコン酸化膜に改質させる。こうして得られるシリコン酸化膜は、図２５（ａ）～（ｃ）に示す層間絶縁膜３４となる。層間絶縁膜３４の膜厚は、層間絶縁膜３４の上面がカバー絶縁膜３２の上面より高くなるように設定する。
　ここまでの工程により、ビット線ＢＬ１，ＢＬ２が完成する。この後、図２（ａ）～（ｃ）などに示した容量コンタクトプラグＣＣ及びコンタクトプラグ４０を形成し、さらに、配線４１、ストッパー膜４２、層間絶縁膜４３、下部電極５０、容量絶縁膜５１、上部電極５２、層間絶縁膜５４、コンタクトプラグ５３、配線５５、保護絶縁膜５６を順次形成することにより、半導体装置１が完成する。なお、周辺回路領域３の不純物拡散層２７は、コンタクトプラグ４０を埋め込むためのスルーホールを層間絶縁膜３４，２８などに設けた後、このスルーホールを通じて半導体基板１０の表面に不純物イオンを注入することによって形成することが好適である。
　以上説明したように、本実施の形態による半導体装置１の製造方法によれば、Ｘ方向に隣接する２つのビット線ＢＬを、主面Ｓからの距離が互いに異なる位置に延設することが可能になる。これにより、これら２つのビット線ＢＬを主面Ｓからの距離が互いに同じ位置に延設する場合に比べ、ビット線容量を低減できるので、メモリセル４に記憶されるデータを読み出す動作（リード動作）の検出感度を上げることが可能になる。
　また、ビット線ＢＬ２が延設される周辺回路領域３に周辺コンタクトプラグＳＣを設けることが可能になるので、相対的に主面Ｓに近い位置に配置されるビット線ＢＬ１だけでなく、相対的に主面Ｓから遠い位置に配置されるビット線ＢＬ２についても、センスアンプ５とビット線ＢＬとを接続することが可能になる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１　　　　　　　半導体装置
２，２Ａ～２Ｃ　メモリセル領域
３，３Ａ，３Ｂ　周辺回路領域
４　　　　　メモリセル
５，５Ａ，５Ｂ　センスアンプ
１０　　　　　　半導体基板
１１　　　　　　素子分離用絶縁膜
１２　　　　　　ゲート絶縁膜
１３，１３１，１３２，１４，１４１，１４２，１４Ａ，１４Ｂ，２７　不純物拡散層
１５　　　　　　キャップ絶縁膜
２０　　　　　　ゲート絶縁膜
２１，２４，８０，８３　導体膜
２２，２８，３４，４３，５４　層間絶縁膜
２５，３２　　　カバー絶縁膜
２６，３３　　　サイドウォール絶縁膜
４０，５３　　　コンタクトプラグ
４１，５５　　　配線
４２　　　　　　ストッパー膜
５０，５０１，５０２　下部電極
５１　　　　　　容量絶縁膜
５２　　　　　　上部電極
５６　　　　　　保護絶縁膜
８１，８２，８４，８５　シリコン窒化膜
９０～９３　　　レジスト
ＢＣ１，ＢＣ２　ビット線コンタクトプラグ
ＢＬ，ＢＬ１，ＢＬ１Ｔ，ＢＬ１Ｂ，ＢＬ２，ＢＬ２Ｔ，ＢＬ２Ｂ　ビット線
ＣＣ，ＣＣ１，ＣＣ２　容量コンタクトプラグ
ＣＰ，ＣＰ１，ＣＰ２　セルキャパシタ
Ｈ１，Ｈ２　　　ビット線コンタクトホール
Ｈ３　　　　　　周辺コンタクトホール
Ｋ，Ｋ１，Ｋ２，ＫＡ，ＫＢ，ＫＰ　活性領域
Ｓ　　　　　　　主面
ＳＣ　　　　　　周辺コンタクトプラグ
Ｔ１　　　　　　セルトランジスタ
Ｔ２　　　　　　トランジスタ
ＷＬ，ＷＬＡ，ＷＬＢ　ワード線
ＷＴ　　　　　　ワードトレンチ

Claims (17)

  1. 　主面を有する半導体基板と、
    　それぞれ前記主面から該主面の法線方向に第１の距離の位置に、前記主面に平行な第１の方向に沿って延設された複数の第１のビット線と、
    　それぞれ前記主面から該主面の法線方向に第２の距離の位置に、前記第１の方向に沿って延設された複数の第２のビット線とを備え、
    　前記第１の距離及び第２の距離は互いに異なり、
    　前記複数の第１のビット線及び前記複数の第２のビット線は、前記主面に平行でありかつ前記第１の方向と垂直な第２の方向から見て、交互に配置される
    　ことを特徴とする半導体装置。
  2. 　前記第２の方向に隣接する第１及び第２の活性領域を含む複数の活性領域を前記主面に区画する素子分離用絶縁膜と、
    　前記主面に前記第２の方向に沿って延設されたワードトレンチと、
    　前記ワードトレンチに第１のゲート絶縁膜を介して埋め込まれたワード線と、
    　前記第１の活性領域のうち前記ワードトレンチの前記第１の方向の一方側面に隣接する領域に設けられた第１の不純物拡散層と、
    　前記第２の活性領域のうち前記ワードトレンチの前記第１の方向の一方側面に隣接する領域に設けられた第２の不純物拡散層と、
    　前記主面と前記複数の第１のビット線の下面との間に配置された第１の絶縁膜と、
    　前記第１の絶縁膜の上面と前記複数の第２のビット線の下面との間に配置された第２の絶縁膜と、
    　前記第１の絶縁膜を貫通し、前記第１の不純物拡散層に接する下面と前記第１のビット線に接する上面とを有する第１のビット線コンタクトプラグと、
    　前記第１及び第２の絶縁膜を貫通し、前記第１の不純物拡散層に接する下面と前記第１のビット線に接する上面とを有する第２のビット線コンタクトプラグと
    　をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１の活性領域のうち前記ワードトレンチの前記第１の方向の他方側面に隣接する領域に設けられた第３の不純物拡散層と、
    　前記第２の活性領域のうち前記ワードトレンチの前記第１の方向の他方側面に隣接する領域に設けられた第４の不純物拡散層と、
    　第１の下部電極を有する第１のセルキャパシタと、
    　第２の下部電極を有する第２のセルキャパシタと、
    　前記第３の不純物拡散層に接する下面と前記第１の下部電極に接する上面とを有する第１の容量コンタクトプラグと、
    　前記第４の不純物拡散層に接する下面と前記第２の下部電極に接する上面とを有する第２の容量コンタクトプラグと
    　をさらに備えることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第２の絶縁膜の上面に形成された第３の絶縁膜をさらに備え、
    　前記第１及び第２の下部電極はそれぞれ前記第３の絶縁膜の上面に形成され、
    　前記第１及び第２の容量コンタクトプラグはそれぞれ、前記第１乃至第３の絶縁膜を貫通して設けられる
    　ことを特徴とする請求項３に記載の半導体装置。
  5. 　前記複数の第１のビット線のうちのひとつをゲート電極とする第１の周辺トランジスタ
    　をさらに備えることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１の周辺トランジスタは、ゲート電極である前記第１のビット線と前記主面との間に形成された第２のゲート絶縁膜を含んで構成される
    　ことを特徴とする請求項５に記載の半導体装置。
  7. 　前記主面に第３のゲート絶縁膜を介して形成された導体膜をゲート電極とする第２の周辺トランジスタと、
    　前記第２の絶縁膜に設けられ、前記導体膜に接する下面と前記複数の第２のビット線のうちのひとつに接する上面とを有する周辺コンタクトプラグと
    　をさらに備えることを特徴とする請求項１に記載の半導体装置。
  8. 　主面を有する半導体基板と、
    　前記主面に形成された第１の絶縁膜と、
    　前記第１の絶縁膜の上面に、前記主面に平行な第１の方向に沿って延設された複数の第１のビット線と、
    　前記第１の絶縁膜の上面に、前記複数の第１のビット線よりも厚く形成された第２の絶縁膜と、
    　前記第２の絶縁膜の上面に、前記第１の方向に沿って延設された複数の第２のビット線とを備え、
    　前記複数の第１のビット線及び前記複数の第２のビット線は、前記主面に平行でありかつ前記第１の方向と垂直な第２の方向から見て、交互に配置される
    　ことを特徴とする半導体装置。
  9. 　前記第２の方向に隣接する第１及び第２の活性領域を含む複数の活性領域を前記主面に区画する素子分離用絶縁膜と、
    　前記主面に前記第２の方向に沿って延設されたワードトレンチと、
    　前記ワードトレンチに第１のゲート絶縁膜を介して埋め込まれたワード線と、
    　前記第１の活性領域のうち前記ワードトレンチの前記第１の方向の一方側面に隣接する領域に設けられた第１の不純物拡散層と、
    　前記第２の活性領域のうち前記ワードトレンチの前記第１の方向の一方側面に隣接する領域に設けられた第２の不純物拡散層と、
    　前記第１の絶縁膜を貫通し、前記第１の不純物拡散層に接する下面と前記第１のビット線に接する上面とを有する第１のビット線コンタクトプラグと、
    　前記第１及び第２の絶縁膜を貫通し、前記第１の不純物拡散層に接する下面と前記第１のビット線に接する上面とを有する第２のビット線コンタクトプラグと
    　をさらに備えることを特徴とする請求項８に記載の半導体装置。
  10. 　前記第２の絶縁膜の上面に、前記複数の第２のビット線よりも厚く形成された第３の絶縁膜と、
    　前記第１の活性領域のうち前記ワードトレンチの前記第１の方向の他方側面に隣接する領域に設けられた第３の不純物拡散層と、
    　前記第２の活性領域のうち前記ワードトレンチの前記第１の方向の他方側面に隣接する領域に設けられた第４の不純物拡散層と、
    　前記第３の絶縁膜の上面に形成された第１の下部電極を有する第１のセルキャパシタと、
    　前記第３の絶縁膜の上面に形成された第２の下部電極を有する第２のセルキャパシタと、
    　前記第１乃至第３の絶縁膜を貫通し、前記第３の不純物拡散層に接する下面と前記第１の下部電極に接する上面とを有する第１の容量コンタクトプラグと、
    　前記第１乃至第３の絶縁膜を貫通し、前記第４の不純物拡散層に接する下面と前記第２の下部電極に接する上面とを有する第２の容量コンタクトプラグと
    　をさらに備えることを特徴とする請求項８に記載の半導体装置。
  11. 　前記複数の第１のビット線のうちのひとつをゲート電極とする第１の周辺トランジスタ
    　をさらに備えることを特徴とする請求項８に記載の半導体装置。
  12. 　前記第１の周辺トランジスタは、ゲート電極である前記第１のビット線と前記主面との間に形成された第２のゲート絶縁膜を含んで構成される
    　ことを特徴とする請求項１１に記載の半導体装置。
  13. 　前記主面に第３のゲート絶縁膜を介して形成された導体膜をゲート電極とする第２の周辺トランジスタと、
    　前記第２の絶縁膜に設けられ、前記導体膜に接する下面と前記複数の第２のビット線のうちのひとつに接する上面とを有する周辺コンタクトプラグと
    　をさらに備えることを特徴とする請求項８に記載の半導体装置。
  14. 　隣接する第１及び第２の活性領域を含む複数の活性領域を区画する素子分離用絶縁膜を半導体基板の主面に埋め込む工程と、
    　前記主面に複数のワード線を埋め込む工程と、
    　前記第１の活性領域のうち前記複数のワード線のうちのひとつと隣接する位置に第１の不純物拡散層を形成するとともに、前記第２の活性領域のうち前記複数のワード線のうちのひとつと隣接する位置に第２の不純物拡散層を形成する工程と、
    　前記主面を覆う第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜を貫通し、下面で前記第１の不純物拡散層に接する第１のビット線コンタクトプラグを形成する工程と、
    　前記第１のビット線コンタクトプラグの上面と接するよう、前記第１の絶縁膜の上面に、前記主面に平行な第１の方向に沿って延伸する第１のビット線を形成する工程と、
    　前記第１のビット線を覆う膜厚で前記第１の絶縁膜の上面に第２の絶縁膜を形成する工程と、
    　前記第１及び第２の絶縁膜を貫通する第２のビット線コンタクトプラグを形成する工程と、
    　前記第２のビット線コンタクトプラグの上面と接するよう、前記第２の絶縁膜の上面に、前記第１の方向に沿って延伸する第２のビット線を形成する工程と
    　を備えることを特徴とする半導体装置の製造方法。
  15. 　前記第１の絶縁膜を形成する前の段階で、前記半導体基板の主面の一部に設けられる周辺回路領域にゲート絶縁膜及び第１の導体膜を形成する工程をさらに備え、
    　前記第１のビット線を形成する工程は、
    　第２の導体膜を成膜する工程と、
    　前記第１及び第２の導体膜をパターニングする工程とを有する
    　ことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　前記第１の絶縁膜、前記ゲート絶縁膜、及び前記第１の導体膜それぞれの膜厚は、前記第１の導体膜の上面と、前記主面のうち前記周辺回路領域以外の領域における第１の絶縁膜の上面とが同一の平面を構成するよう、設定される
    　ことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 　前記第２の絶縁膜を形成した後、下面で前記第２の導体膜と接する周辺コンタクトプラグを形成する工程をさらに備え、
    　前記第２のビット線は、前記周辺コンタクトプラグの上面と接するように形成される
    　ことを特徴とする請求項１５に記載の半導体装置の製造方法。
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