KR101844058B1 - 복층 금속 콘택을 포함하는 반도체 소자 - Google Patents

복층 금속 콘택을 포함하는 반도체 소자 Download PDF

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Abstract

본 발명의 메모리 소자의 소자분리 형성 방법은, 셀 영역 및 주변영역을 포함하는 반도체 기판; 주변영역의 반도체 기판 상에 주변회로를 구성하게 형성된 주변트랜지스터의 게이트; 게이트를 덮게 형성된 제1 층간절연층; 주변영역의 제1 층간절연층 상에 형성된 제1 주변회로배선층 패턴; 주변영역의 제1 층간절연층 내에 게이트와 제1 주변회로배선층 패턴을 연결하게 형성된 제1 연결콘택; 제1주변회로배선층 패턴을 덮게 주변영역 상에 형성된 제2 층간절연층; 제2 층간절연층 상에 형성된 제2 주변회로배선층 패턴; 주변회로를 구성하도록 제1 주변회로배선층 패턴과 제2 주변회로배선층 패턴을 연결하게 제2 층간절연층 내에 형성된 제2 연결콘택 및 제2 층간절연층 및 제1 층간절연층을 관통하여 주변트랜지스터의 게이트와 제2 주변회로배선층 패턴을 연결하는 제3 연결콘택을 포함한다.

Description

복층 금속 콘택을 포함하는 반도체 소자{Semiconductor device having double-layered metal contact}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 복층 금속 콘택을 포함하는 반도체 소자에 관한 것이다.
디램(DRAM) 반도체 소자의 데이터(data) 저장 능력의 향상을 위해, 제한된 기판 면적 내에 보다 높은 정전용량을 확보하는 커패시터를 구현하기 위해서, 커패시터의 높이를 증가시키려는 노력이 많이 수행되고 있다. 디자인 룰(design rule) 축소에 따라 DRAM의 테크놀로지 노드(Technology node)가 작아지면서, 가장 어려움을 겪는 부분이, 스토리지노드(storage node)에 저장된 데이터(data)를 센싱(sensing)할 때의 센싱 마진(margin) 확보를 위해 커패시터의 커패시턴스(Cs)를 확보하고 비트라인(bit line)의 기생커패시턴스(Cb)를 감소시키는데 있다.
30㎚ 이하의 테크놀로드 노드 등급에서 패턴의 선폭 크기(dimension)이 급격이 작아지고 있어, 전통적으로 사용해오던 실린더(cylinder) 형상의 스토리지노드를 사용하는 커패시터의 적용이 실질적으로 불가능해지고 있다. 이에 따라, 커패시터의 스토리지노드 높이를 급격히 크게 증가시켜 커패시턴스를 확보하고자 노력하고 있다. 그런데, 커패시터의 높이가 급격히 높아짐에 따라, 플레이트노드(plate node) 식각 시 단차가 급격히 커져, 식각 마진(etch process margin)이 급격히 축소되고 있다. 또한, 주변회로들이 배치되는 주변영역에서, 센스앰플리파이어(SA: Sense Amplifier)와 같은 주변회로를 구성하는 주변회로배선들의 패턴 피치(pitch)가 급격히 감소하고 있어, 이를 패턴으로 구현하기가 어려워지고 있다. 이에 따라, 단일 패터닝(single patterning)으로 주변회로배선들의 패턴을 구현하기 어려워, 이중패터닝기술(DPT: Double Patterning Technology)을 적용하고자 노력하고 있다.
커패시터의 높이가 높아짐에 따라, 주변회로배선 또는 플레이트노드를 금속 배선(metal line 또는 M1)에 연결시키는 금속 콘택(M1C)의 높이 또한 증가되고 있다. 이에 따라, 금속 콘택을 위한 금속 콘택홀의 깊이 또한 깊어지고 있으며, 이에 따라 금속 콘택홀 간의 브리지(bridge) 발생을 증가되고 있다. 금속 콘택홀의 깊이가 깊어지면서 금속 콘택홀의 입구측 크기(top size)가 상대적으로 증가되고 있어, 금속 콘택홀들 사이의 간격 마진이 점차 좁아지고 있고, 또한 금속 콘택홀 형성 후 세정(cleaning) 과정에서 소실(loss)되는 산화물양이 증가되어 홀 크기가 더 크게 증가되므로, 콘택홀 간의 브리지 현상이 보다 빈번하게 유발되고 있다. 또한, 이를 극복하기 위해서 금속 콘택홀들을 보다 넓게 이격시킬 경우, 금속 콘택홀의 홀 크기 증가와 함께 이격 간격 증가에 의해서, 주변영역의 면적이 보다 넓게 증가되고, 이에 따라, 전체 소자 칩(chip)의 크기가 증가되는 문제가 발생하고 있다.
본 발명이 이루고자 하는 기술적 과제는, 워드라인에 연결되는 콘택을 서로 다른 레이어에 나누어 형성하여 패터닝 마진 및 넷 다이를 증가시킬 수 있는 복층 금속 콘택을 포함하는 반도체 소자를 제공하는 데 있다.
본 발명에 따른 복층 금속 콘택을 포함하는 반도체 소자는, 셀 영역 및 주변영역을 포함하는 반도체 기판; 상기 주변영역의 반도체 기판 상에 주변회로를 구성하게 형성된 주변트랜지스터의 게이트; 상기 게이트 상부에서 상기 게이트를 덮는 보호층; 상기 보호층 위에 형성된 제1 층간절연층; 상기 주변영역의 상기 제1 층간절연 상에 형성된 제1 주변회로배선층 패턴; 상기 주변영역의 상기 제1 층간절연층 층 및 보호층을 관통하여 상기 게이트와 상기 제1 주변회로배선층 패턴을 연결하게 형성된 제1 연결콘택; 상기 제1주변회로배선층 패턴을 덮게 상기 주변영역 상에 형성된 제2 층간절연층; 상기 제2 층간절연층 상에 형성된 제2 주변회로배선층 패턴; 및 상기 주변회로를 구성하도록 상기 제1 주변회로배선층 패턴과 제2 주변회로배선층 패턴을 연결하게 상기 제2 층간절연층 내에 형성된 제2 연결콘택 및 상기 제2 층간절연층 및 제1 층간절연층을 관통하여 상기 주변트랜지스터의 게이트와 상기 제2 주변회로배선층 패턴을 연결하는 제3 연결콘택을 포함하는 복층 금속 콘택을 포함하는 것을 특징으로 한다.
본 발명에 따르면 상기 주변회로는 워드라인의 구동신호를 발생하는 서브-워드라인 드라이버(Sub-word line driver)로 구성된다.
상기 주변트랜지스터는 셀 트랜지스터(Cell transistor) 및 분리 트랜지스터(Isolation transistor)로 구성된다.
상기 주변회로는 스토리지노드에 저장될 데이터를 감지(sensing)하는 센스 증폭기로 구성된다.
본 발명에 따르면, 워드라인에 형성되는 콘택홀을 금속 콘택이 형성되는 레이어에 다층 적층 구조로 나누어 형성함으로써 패터닝 마진을 증대시킬 수 있다. 또한 워드라인에 형성되는 콘택홀의 장축 스페이스를 감소시켜 서브 워드라인 드라이버의 크기를 감소시킬 수 있어 넷-다이를 증대시킬 수 있다. 아울러 분리 트랜지스터에 형성되던 콘택을 주변회로배선층 패턴에 직접 연결시켜 계면저항을 감소시켜 안정적인 바이어스 인가가 가능해진다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 서브 워드라인 드라이버를 위한 주변회로배선의 레이아웃을 나타내보인 도면들이다.
도 4 내지 도 8b는 본 발명의 실시예에 따른 복층 금속 콘택을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 단면도들이다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 센스 증폭기를 위한 주변회로배선의 레이아웃을 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명의 반도체 장치에서는 반도체 소자의 디자인 룰이 급격히 감소됨에 따라 제한된 면적 내에 패턴들을 형성함으로써 넷-다이(net-die)를 증가시키는 방법을 제시한다. 이와 함께 단일 패터닝 과정(single pattering)이 어려운 주변회로배선, 예컨대 제1금속층(metal layer: MT0)을 패터닝 마진이 충분하지 않은 이중패터닝 기술(Double patterning process)을 사용하지 않고, 2개의 층으로 나누어 복층으로 구성한다. 복층으로 나눠진 주변회로배선들의 상하층을 별도의 금속 콘택(M0C)으로 연결시켜 서브-워드라인 드라이버(SWD: Sub-word line driver) 또는 센스 증폭기(SA: Sense Amplifier)와 같은 주변회로를 구성한다.
제1 금속층(MT0)은 디램 소자에서 주변영역에 형성된 주변 트랜지스터들을 연결시켜 서브-워드라인 드라이버(SWD) 또는 센스 증폭기(SA)와 같은 주변회로를 구성하는 주변회로배선층을 의미하고, 금속 콘택(M0C)은 주변회로배선층과 주변 트랜지스터들을 연결하는 연결 콘택을 의미한다. 또한 일반적으로 2층으로 구성되는 금속 배선들에서 하부에 위치한 금속 배선은 제1 금속배선(M1)으로 이해되고 제1 금속배선(M1)의 상부에 위치한 금속 배선은 제2 금속 배선(M2)으로 이해될 수 있다. 그리고 제1 금속배선과 워드라인을 연결하는 금속 콘택은 제1 금속콘택(M1C)으로, 제1 금속배선과 제2 금속배선을 연결하는 연결 콘택은 제2 금속콘택(M2C)로 이해될 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 서브 워드라인 드라이버를 위한 주변회로배선의 레이아웃을 나타내보인 도면들이다.
반도체 소자의 셀 영역에 배치된 메모리 셀의 동작을 제어하기 위해 주변영역에 배치되는 주변회로는 감지된(sensing)된 메모리 셀의 전압을 증폭하기 위한 센스 증폭기(SA: Sense Amplifier) 및 워드라인 구동신호를 발생하는 서브-워드라인 드라이버(Sub-word line driver: 이하 SWD라 함) 영역을 포함할 수 있다. 메모리 셀은 비트라인과 워드라인의 교차점에 접속되게 형성된 셀 트랜지스터와, 셀 트랜지스터의 소스(source)에 접속되어 데이터(data)를 저장하는 스토리지노드를 포함하는 커패시터를 포함하여 구성될 수 있다.
SWD 영역은 주변영역에 형성된 주변트랜지스터(peri transistor)를 연결하는 주변회로배선을 포함하여 구성될 수 있다. 이러한 주변회로배선은 도 1에 제시된 바와 같은 배선 레이아웃을 가지는 패턴들로 형성된다. 이러한 주변회로배선의 패턴에는 활성영역, 게이트, 워드라인 및 비트라인과 주변회로배선의 연결을 위해 금속 콘택이 접속되는데, 커패시턴스 확보를 위해 셀 영역에 형성되는 커패시터의 스토리지노드의 높이가 높아질 경우, 금속 콘택의 깊이 또한 스토리지노드의 높이에 상응하게 형성된다. 이러한 깊은 금속 콘택을 형성하기 위한 콘택홀을 식각할 때 패터닝하기 어려운 한계가 있으므로 활성영역, 게이트, 워드라인 및 비트라인과 주변회로배선을 각각 연결시키는 금속 콘택들을 형성시 복층 구조로 형성한다.
도 1을 참조하면, 설계된 주변회로배선의 레이아웃으로부터, 도 2의 제1 주변회로배선층 패턴(100)의 레이아웃과 도 3의 제2 주변회로배선층 패턴(120)의 레이아웃을 추출한다. 여기서 도 1의 주변회로배선은 SWD 영역의 주변회로배선의 레이아웃으로 이해될 수 있다. 도 2의 제1 주변회로배선층 패턴(100)은 하부층으로 도입되고, 도 3의 제2 주변회로배선층 패턴(120)은 제1 주변회로배선층 패턴(100)의 상부층으로 도입된다. 여기서 제1주변회로배선층 패턴(100)들 및 제2주변회로배선층 패턴(120)들은 도 1의 주변회로배선의 레이아웃과 실질적으로 동일한 주변회로, 예컨대 SWD 영역을 구성하도록 제1 주변회로배선층 패턴(100)과 제2주변회로배선층 패턴(120)들을 연결시키는 제1 연결 콘택(130a)의 레이아웃이 함께 포함된다. 또한, 제1주변회로배선층 패턴(100)들 및 제2주변회로배선층 패턴(120)들은 셀 트랜지스터(Cell transistor, C/T)로 구성된 제1 워드라인에 연결되는 제2 연결 콘택(110) 및 분리 트랜지스터(Isolation transistor, I/T)를 구동하기 위한 제2 워드라인에 연결되는 제3 연결 콘택(130b)의 레이아웃이 함께 포함된다. 이 경우 제3 연결 콘택(130b)은 분리 트랜지스터(Isolation transistor, I/T)를 구동하기 위한 제2 워드라인으로부터 제2 주변회로배선층 패턴(120)에 단일 콘택으로 연결되게 레이아웃을 구성하도록 한다.
이와 같이 복층 구조로 주변회로배선을 구성함으로써, 제1 주변회로배선층 패턴(100) 및 제2 주변회로배선층 패턴(120)의 패턴 피치를 넓게 확보할 수 있다. 또한 제1 워드라인 및 제2 워드라인에 연결되는 연결콘택을 제2 연결콘택 및 제3 연결콘택으로 각각 나누어 형성함으로써 셀 트랜지스터 및 분리 트랜지스터에 동시에 형성시 유발되는 콘택홀 이동(hole shift)에 의해 프로세스 여유도(margin)가 감소하는 것을 방지할 수 있다. 아울러 제2 연결콘택 및 제3 연결콘택을 각각 다른 레이어(layer)에 나누어 형성함으로써 콘택홀 사이의 간격(C)을 감소시켜 SWD 영역의 크기를 줄일 수 있다. 칩 사이즈(Chip size)에서 많은 공간을 차지하는 SWD 영역의 크기를 감소시킴으로써 웨이퍼 상의 넷-다이(net-die) 수를 증가시키는 효과가 있다.
도 4 내지 도 8b는 본 발명의 실시예에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 단면도들이다.
도 4를 참조하면, 반도체 기판(200)에 활성영역을 설정하는 소자분리층(205)을 형성한다. 소자분리층(205)은 반도체 기판(200)에 STI(Shallow Trench Isolation) 과정을 수행하여 소자분리트렌치(202)를 형성하고 소자분리트렌치(202)를 실리콘산화물(SiO2)층으로 매립하는 과정으로 형성될 수 있다. 반도체 기판(200)의 셀 영역(cell region)에는 메모리 셀을 구성하는 셀 트랜지스터(cell transistor) 및 분리 트랜지스터(isolation transistor)들이 형성되고, 셀 영역 외곽의 주변영역(peripheral region)에는 서브-워드라인 드라이버(SWD: Sub-word line driver) 및 센스 증폭기(SA: Sense Amplifier)와 같은 주변회로를 구성하는 주변회로배선 및 주변트랜지스터가 형성될 수 있다. 주변영역은 주변회로영역 또는 코어 영역(core region)을 포함할 수 있다.
이때, 셀 트랜지스터들은 좁은 면적 내에 보다 긴 채널 길이를 확보하기 위해 매몰 게이트(buried gate, 210) 구조가 채용될 수 있다. 매몰 게이트 구조(210)는 반도체 기판(200)에 게이트가 형성될 게이트 트렌치를 활성 영역을 가로지르게 형성하고, 게이트 트렌치 내에 셀 게이트가 매몰된 형상으로 이루어진 셀 트랜지스터를 구성할 수 있다. 이러한 셀 트랜지스터의 형성과 함께 반도체 기판(200)의 주변영역에는 주변트랜지스터를 위한 주변 게이트(미도시함)가 형성될 수 있다. 매몰 게이트(210) 및 주변 게이트의 상부에는 보호층(215)으로 실리콘질화물층과 같은 절연층이 라이너(liner) 형상으로 형성될 수 있다. 셀 영역 상에 셀 트랜지스터와 직교하는 비트라인(220)을 형성한다. 비트라인은 다마신 과정을 이용하여 형성할 수 있다. 예를 들어, 셀 트랜지스터 상에 층간절연을 위한 절연층(225)을 형성한다. 다음에 절연층(225)을 리세스하는 다마신 트렌치를 형성한 후, 장벽 금속층 및 텅스텐층을 형성하여 비트라인(220)을 형성한다. 다음에 비트라인(220) 사이의 절연층(225)을 소정 깊이로 리세스시킨 다음, 비트라인(220)의 상부의 절연을 위한 캡핑층(230)을 실리콘질화물층과 같은 절연물질로 리세스를 포함하여 증착하는 방식으로 형성할 수 있다.
이후에, 반도체 기판(200) 상에 층간절연을 위한 제1 층간절연층(235)을 형성한다. 다음에 제1 층간절연층(235)을 식각하여 셀 영역의 매몰 게이트(210)의 상측 표면 일부를 노출시키는 제1 콘택홀(240)을 형성한다. 여기서 제1 콘택홀(240)은 도 2의 제1 콘택의 레이아웃을 따르는 형상의 마스크(미도시함)를 제1 층간절연층(235) 상에 형성하고, 제1 콘택의 노출 부분을 선택적으로 식각 제거하여 형성할 수 있다. 이 경우 도 2의 제1 콘택의 레이아웃은 셀 영역의 셀 트랜지스터(C/T), 즉, 매몰 게이트(210)에 정렬된다.
도 5를 참조하면, 제1 콘택홀(240)을 채우는 제1 주변회로배선층을 형성한다. 제1 주변회로배선층은 티타늄/티타늄질화물(Ti/TiN)을 포함하는 장벽금속층을 증착하고 장벽금속층 상에 제1 콘택홀(240)을 채우는 텅스텐층을 증착하여 형성할 수 있다. 텅스텐층 상에는 이후 주변회로배선 패턴을 형성하기 위한 식각 공정에서 텅스텐층의 과도식각을 방지하기 위한 하드마스크층(255)을 실리콘질화물층과 같은 절연물질로 형성할 수 있다. 이후에, 도 2의 제1 주변회로배선층 패턴의 레이아웃(100)을 따르는 형상의 마스크(미도시함)를 제1 주변회로배선층 상에 형성하고, 노출 부분을 선택적으로 식각 제거하여 제1 주변회로배선층 패턴(250)을 형성하고, 제1 콘택홀(240)을 채우는 부분을 제1 연결 콘택(245)으로 설정한다.
도 6을 참조하면, 제1 주변회로배선층 패턴(250) 및 하드마스크층(255)을 덮는 제2 층간절연층(260)을 형성한다. 제2 층간절연층(260)은 실리콘산화물층과 같은 절연물질을 증착하고 화학기계적연마(CMP: Chemical Mechanical Polishing) 과정으로 평탄화할 수 있다.
도 7a 및 도 7b를 참조하면, 제2 층간절연층(260)을 식각하여 제1 주변회로배선층 패턴(250)의 상측 표면 일부를 노출시키는 제2 콘택홀(265a) 및 셀 영역의매몰 게이트(210), 즉, 분리 트랜지스터(I/S, 도 1 참조)의 상측 표면 일부를 노출시키는 제3 콘택홀(265b)을 형성한다. 여기서 도 7a는 도 1의 레이아웃에서 I-I' 방향을 따라 잘라내어 나타내보인 단면도이고, 도 7b는 도 1의 레이아웃에서 Ⅱ-Ⅱ'방향을 따라 잘라내어 나타내보인 단면도이다.
여기서 제2 콘택홀(240)은 도 3의 제2 연결 콘택(130a) 및 제3 콘택(130b)의 레이아웃을 따르는 형상의 마스크(미도시함)를 제2 층간절연층(260) 상에 형성하고, 제2 연결 콘택 및 제3 연결 콘택의 노출 부분을 선택적으로 식각 제거하여 형성할 수 있다. 이 경우 도 3의 제2 연결 콘택의 레이아웃은 제1 주변회로배선층 패턴(250)에 정렬하게 위치하고, 제3 연결 콘택의 레이아웃은 셀 영역의 분리 트랜지스터(I/T), 즉, 매몰 게이트(210)에 정렬된다.
도 8a 및 도 8b를 참조하면, 제2 콘택홀(265a) 및 제3 콘택홀(265b)을 채우는 제2 주변회로배선층을 형성한다. 제2 주변회로배선층은 티타늄/티타늄질화물(Ti/TiN)을 포함하는 장벽금속층을 증착하고 장벽금속층 상에 제2 콘택홀(265a) 및 제3 콘택홀(265b)을 채우는 텅스텐층을 증착하여 형성할 수 있다. 텅스텐층 상에는 이후 주변회로배선 패턴을 형성하기 위한 식각 공정에서 텅스텐층의 과도식각을 방지하기 위한 하드마스크층(290)을 실리콘질화물층과 같은 절연물질로 형성할 수 있다. 이후에, 도 3의 제2 주변회로배선층 패턴의 레이아웃(120, 도 3 참조)을 따르는 형상의 마스크(미도시함)를 제2 주변회로배선층 상에 형성하고, 노출 부분을 선택적으로 식각 제거하여 제2 주변회로배선층 패턴(280)을 형성한다. 이때, 제2 콘택홀(265a)을 채우는 부분을 제2 연결 콘택(270a)으로 설정하고 제3 콘택홀(265b)을 채우는 부분을 제3 연결 콘택(270b)으로 설정한다.
제3 연결 콘택(270b)은 분리 트랜지스터(I/T, 도 1 참조)와 제2 주변회로배선층 패턴(280)을 직접적으로 연결하여 바이어스(Bias)를 인가하여 분리 트랜지스터를 구동할 수 있고, 제2 연결 콘택(270a)은 제1 주변회로배선층 패턴(250) 및 제1 연결 콘택(245)과 연결되어 제1 연결 콘택(245)과 함께 제2 주변회로배선층 패턴(280)을 셀 트랜지스터(C/T, 도 1 참조)를 연결시키는 금속 콘택을 구성한다.
이와 같이 셀 트랜지스터를 포함하는 워드라인에 형성되는 연결 콘택을 다단 적층 구조로 형성하고 서로 다른 레이어(layer)에 형성함에 따라 동일한 레이어에 형성시 발생하던 프로세스 마진 감소를 방지할 수 있다. 또한 분리 트랜지스터에 다단 적층 구조로 형성하던 연결 콘택을 단일 연결 콘택으로 형성하여 분리 트랜지스터(I/T, 도 1 참조)와 제2 주변회로배선층 패턴(280)을 직접적으로 연결함으로써 계면 저항을 줄일 수 있어 안정적인 바이어스 인가가 가능하다. 아울러, 서로 다른 레이어에 나누어 형성함에 따라 콘택홀 사이의 간격(C, 도 1 참조)을 감소시켜 서브-워드라인 드라이버의 전체 칩에서 차지하는 크기를 보다 유효하게 줄일 수 있다.
한편, 프로세스 마진 감소를 방지하면서 주변회로의 크기를 감소시켜 넷 다이를 증가시키기 위해 셀 영역과 주변회로배선층을 연결하는 콘택을 단일 콘택으로 형성하는 공정은 센스 증폭기 회로에도 적용할 수 있다.
도 9 내지 도 10은 본 발명의 다른 실시예에 따른 센스 증폭기를 위한 주변회로배선의 레이아웃을 나타내보인 도면들이다.
메모리 셀은 비트라인과 워드라인의 교차점에 접속되게 형성된 셀 트랜지스터와, 셀 트랜지스터의 소스(source)에 접속되어 데이터(data)를 저장하는 스토리지노드를 포함하는 커패시터를 포함하여 구성될 수 있다. 센스 증폭기(SA; Sense Amplifier)는 스토리지노드에 저장된 데이터를 감지하며, 주변영역에 형성된 주변트랜지스터를 연결하는 주변회로배선을 포함하여 구성될 수 있다. 이러한 주변회로배선은 도 9에 제시된 바와 같은 배선 레이아웃을 가지는 패턴들로 형성된다.
도 9를 참조하면, 설계된 주변회로배선의 레이아웃으로부터, 도 10의 제3 주변회로배선층 패턴(300)의 레이아웃과 도 11의 제4 주변회로배선층 패턴(320)의 레이아웃을 추출한다. 여기서 도 9의 주변회로배선은 SA 영역의 주변회로배선의 레이아웃으로 이해될 수 있다. 도 10의 제3 주변회로배선층 패턴(300)은 하부층으로 도입되고, 도 11의 제4 주변회로배선층 패턴(320)은 제3 주변회로배선층 패턴(300)의 상부층으로 도입된다. 여기서 제3 주변회로배선층 패턴(300)들 및 제2주변회로배선층 패턴(320)들은 도 9의 주변회로배선의 레이아웃과 실질적으로 동일한 주변회로, 예컨대 SA 영역을 구성하도록 제3 주변회로배선층 패턴(300)과 비트라인(B/L)을 연결시키는 제4 연결 콘택(310a), 주변회로 게이트(미도시함)와 제3 주변회로배선층 패턴(300)을 연결시키는 제5 연결 콘택(310b)의 레이아웃이 함께 포함된다. 또한, 제3 주변회로배선층 패턴(300)과 활성영역과 제4 주변회로배선층 패턴(320)들을 연결시키는 제6 연결 콘택(330)의 레이아웃이 함께 포함된다. 이 경우 제4 연결 콘택(140)은 비트라인(B/L)으로부터 제3 주변회로배선층 패턴(300)에 단일 콘택으로 연결되게 레이아웃을 구성하도록 한다.
100, 250: 제1 주변회로배선층 패턴
120, 280: 제2 주변회로배선층 패턴
110, 270a: 제2 연결 콘택
130, 245: 제1 연결 콘택
140, 270b: 제3 연결 콘택

Claims (4)

  1. 셀 영역 및 주변영역을 포함하는 반도체 기판;
    상기 주변영역의 반도체 기판 상에 주변회로를 구성하게 형성된 주변트랜지스터의 게이트;
    상기 게이트 상부에서 상기 게이트를 덮는 보호층;
    상기 보호층 위에 형성된 제1 층간절연층;
    상기 주변영역의 상기 제1 층간절연층 상에 형성된 제1 주변회로배선층 패턴;
    상기 주변영역의 상기 제1 층간절연층 및 보호층을 관통하여 상기 게이트와 상기 제1 주변회로배선층 패턴을 연결하게 형성된 제1 연결콘택;
    상기 제1주변회로배선층 패턴을 덮게 상기 주변영역 상에 형성된 제2 층간절연층;
    상기 제2 층간절연층 상에 형성된 제2 주변회로배선층 패턴;
    상기 주변회로를 구성하도록 상기 제1 주변회로배선층 패턴과 제2 주변회로배선층 패턴을 연결하게 상기 제2 층간절연층 내에 형성된 제2 연결콘택 및 상기 제2 층간절연층 및 제1 층간절연층을 관통하여 상기 주변트랜지스터의 게이트와 상기 제2 주변회로배선층 패턴을 연결하는 제3 연결콘택을 포함하는 복층 금속 콘택을 포함하는 반도체 소자.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 주변회로는 워드라인의 구동신호를 발생하는 서브 워드라인 드라이버(Sub-word line driver)로 구성되는 복층 금속 콘택을 포함하는 반도체 소자.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 주변트랜지스터는 셀 트랜지스터(Cell transistor) 및 분리 트랜지스터(Isolation transistor)로 구성되는 복층 금속 콘택을 포함하는 반도체 소자.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 주변회로는 스토리지노드에 저장될 데이터를 감지(sensing)하는 센스 증폭기로 구성되는 복층 금속 콘택을 포함하는 반도체 소자.
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