JP4698427B2 - 半導体装置の製造方法 - Google Patents
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Description
基板上に下地絶縁膜を形成する工程と、
前記下地絶縁膜の前記メモリセル部に下地プラグを形成する工程と、
前記下地絶縁膜を覆う第1の導電層を形成する工程と、
前記第1の導電層を加工する工程であって、前記メモリセル部では前記第1の導電層に前記下地プラグを露出させる第1の開口を形成し、かつ、前記周辺回路部では前記第1の導電層からなる第1の配線を形成する工程と、
前記下地プラグの上部を所定量エッチングする工程と、
前記第1の導電層および前記下地プラグの露出面を覆う第1の容量絶縁膜を形成する工程と、
前記第1の容量絶縁膜上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜および前記第1の容量絶縁膜を加工する工程であって、前記メモリセル部では前記第1の開口内の前記第1の層間絶縁膜を除去して前記第1の容量絶縁膜を露出させ、前記第1の開口底部の前記第1の容量絶縁膜を除去して前記第1の開口底部に前記下地プラグを露出させ、かつ、前記周辺回路部では前記第1の配線の一部を露出させる第2の開口を形成する工程と、
前記第1および第2の開口に第1の導電体を埋め込む工程と、を有し、
前記メモリセル部において、前記第1の導電層からなる第1のプレート電極、前記第1の容量絶縁膜、および、前記第1の導電体からなる第1の蓄積電極からなり、前記第1の蓄積電極が前記下地プラグに接続された第1のキャパシタを形成するものである。
21 窒化チタン
31 アルミニウム
41 窒化チタン
71 絶縁膜
Claims (5)
- メモリセル部と周辺回路部とを有する半導体装置の製造方法であって、
基板上に下地絶縁膜を形成する工程と、
前記下地絶縁膜の前記メモリセル部に下地プラグを形成する工程と、
前記下地絶縁膜を覆う第1の導電層を形成する工程と、
前記第1の導電層を加工する工程であって、前記メモリセル部では前記第1の導電層に前記下地プラグを露出させる第1の開口を形成し、かつ、前記周辺回路部では前記第1の導電層からなる第1の配線を形成する工程と、
前記下地プラグの上部を所定量エッチングする工程と、
前記第1の導電層および前記下地プラグの露出面を覆う第1の容量絶縁膜を形成する工程と、
前記第1の容量絶縁膜上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜および前記第1の容量絶縁膜を加工する工程であって、前記メモリセル部では前記第1の開口内の前記第1の層間絶縁膜を除去して前記第1の容量絶縁膜を露出させ、前記第1の開口底部の前記第1の容量絶縁膜を除去して前記第1の開口底部に前記下地プラグを露出させ、かつ、前記周辺回路部では前記第1の配線の一部を露出させる第2の開口を形成する工程と、
前記第1および第2の開口に第1の導電体を埋め込む工程と、を有し、
前記メモリセル部において、前記第1の導電層からなる第1のプレート電極、前記第1の容量絶縁膜、および、前記第1の導電体からなる第1の蓄積電極からなり、前記第1の蓄積電極が前記下地プラグに接続された第1のキャパシタを形成する半導体装置の製造方法。 - 前記第1の層間絶縁膜を覆う第2の導電層を形成する工程と、
前記第2の導電層を加工する工程であって、前記メモリセル部では前記第2の導電層に前記第1の蓄積電極を露出させる第3の開口を形成し、かつ、前記周辺回路部では前記第2の導電層からなる第2の配線を形成する工程と、
前記第1の蓄積電極の上部を所定量エッチングする工程と、
前記第2の導電層および前記第1の蓄積電極の露出面を覆う第2の容量絶縁膜を形成する工程と、
前記第2の容量絶縁膜上に第2の層間絶縁膜を形成する工程と、
前記第2の層間絶縁膜および前記第2の容量絶縁膜を加工する工程であって、前記メモリセル部では前記第3の開口内の前記第2の層間絶縁膜を除去し、前記第3の開口底部の前記第2の容量絶縁膜を除去して前記第3の開口底部に前記第1の蓄積電極を露出させ、かつ、前記周辺回路部では前記第2の配線の一部を露出させる第4の開口を形成する工程と、
前記第3および第4の開口に第2の導電体を埋め込む工程と、を更に有し、
前記メモリセル部において、前記第2の導電層からなる第2のプレート電極、前記第2の容量絶縁膜、および、前記第2の導電体からなる第2の蓄積電極からなり、前記第2の蓄積電極が前記第1の蓄積電極に接続された第2のキャパシタを形成し、
前記第1のキャパシタおよび前記第2のキャパシタによって構成される容量素子を形成する請求項1記載の半導体装置の製造方法。 - 前記第1の層間絶縁膜および前記第1の容量絶縁膜を加工する工程は、
前記メモリセル部において前記第1の開口底部に前記下地プラグの一部を露出させ、前記周辺回路部において前記第1の配線の一部を露出させるために、前記第1の層間絶縁膜および前記第1の容量絶縁膜に異方性のドライエッチングを施す工程と、
前記メモリセル部において前記第1の開口内の前記第1の層間絶縁膜を除去し、前記周辺回路部において前記第2の開口を形成するために、前記第1の層間絶縁膜に等方性のウエットエッチングを施す工程と、を含む請求項1または2に記載の半導体装置の製造方法。 - 前記第1の導電層を加工する工程では、
前記メモリセル部において、前記下地プラグの一部は前記第1の導電層で覆われたまま残し、他の部分を露出させるように前記第1の開口を形成する請求項1から3のいずれか1項に記載の半導体装置の製造方法。 - 前記第1の導電層を形成する工程の後、更に、前記第1の導電層を覆う絶縁キャップ層を形成する工程を有し、
前記第1の層間絶縁膜および前記第1の容量絶縁膜を加工する工程は、
前記メモリセル部において、前記第1の開口内の前記第1の層間絶縁膜を自己整合的に除去し、かつ、前記第1の開口底部に前記下地プラグの一部を露出させるために、前記第1の層間絶縁膜および前記第1の容量絶縁膜に対して前記絶縁キャップ層をマスクとした異方性のドライエッチングを施す工程と、
前記周辺回路部において、前記第1の配線の一部を露出させる前記第2の開口を形成する工程と、
を有する請求項1または2に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006004827A JP4698427B2 (ja) | 2006-01-12 | 2006-01-12 | 半導体装置の製造方法 |
US11/652,072 US7514320B2 (en) | 2006-01-12 | 2007-01-11 | Semiconductor device having increased capacitance of capacitor for data storage and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006004827A JP4698427B2 (ja) | 2006-01-12 | 2006-01-12 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007189009A JP2007189009A (ja) | 2007-07-26 |
JP4698427B2 true JP4698427B2 (ja) | 2011-06-08 |
Family
ID=38233231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006004827A Expired - Fee Related JP4698427B2 (ja) | 2006-01-12 | 2006-01-12 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7514320B2 (ja) |
JP (1) | JP4698427B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5613363B2 (ja) * | 2007-09-20 | 2014-10-22 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置及びその製造方法 |
US7994011B2 (en) * | 2008-11-12 | 2011-08-09 | Samsung Electronics Co., Ltd. | Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method |
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JP2006216649A (ja) * | 2005-02-02 | 2006-08-17 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3250617B2 (ja) | 1999-05-25 | 2002-01-28 | 日本電気株式会社 | 半導体装置の製造方法 |
KR100422063B1 (ko) * | 2001-05-02 | 2004-03-10 | 삼성전자주식회사 | 반도체 장치의 캐패시터 및 그 제조방법 |
-
2006
- 2006-01-12 JP JP2006004827A patent/JP4698427B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-11 US US11/652,072 patent/US7514320B2/en not_active Expired - Fee Related
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JP2006216649A (ja) * | 2005-02-02 | 2006-08-17 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US7514320B2 (en) | 2009-04-07 |
US20070161177A1 (en) | 2007-07-12 |
JP2007189009A (ja) | 2007-07-26 |
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