JP2008547221A - 積層キャパシタdramセルの形成方法 - Google Patents
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Abstract
【選択図】図26
Description
図41には、本発明にかかる例示的な電子システム 700 のいろいろな実施形態についての高レベル構成を示す単純化したブロック図を示してある。システム 700 は、例えば、コンピューターシステム、プロセス制御システム、または、プロセッサおよび関連するメモリを搭載した他の任意のシステム、に相当してもよい。電子システム 700 は、機能素子を有しており、この機能素子としては、プロセッサもしくは演算/論理ユニット(ALU) 702 、制御ユニット 704 、メモリ装置ユニット 706 、ならびに入出力(I/O)装置 708 といったものが含まれる。一般にシステム 700 は、プロセッサ 702 によりデータ上で実行される動作、ならびに、プロセッサ 702 とメモリ装置ユニット 706 とI/O装置 708 との間の他の相互作用、を記述した命令のnativeセットを持つことになる。制御ユニット 704 は、命令セットを循環させ続けることによって、プロセッサ 702 およびメモリ装置ユニット 706 およびI/O装置 708 のすべての動作を調整し、命令がメモリ装置 706 からfetchされるようにしてから実行する。種々の実施形態においては、メモリ装置 706 には、ランダムアクセスメモリ(RAM)装置、リードオンリーメモリ(ROM)装置、ならびに、周辺機器(フロッピーディスクドライブおよびコンパクトディスクCD-ROMドライブなど)、が含まれるが、これらに限定はされない。当業者は、本明細書を読んで把握した上で、示した電子部品のうちのどれでも、本発明の種々の態様にかかるメモリ構造物に含めるようにして組み込むことができる、ということを理解できる。
Claims (52)
- 第一の接触プラグと、
第一の方向に沿うプラグ巾を有し、且つ前記第一の接触プラグから前記第一の方向に第一の距離だけ離れており、前記第一の距離と前記プラグ巾の和をプラグピッチと定義する、第二の接触プラグと、
前記第一の接触プラグと電気的に接続しており、且つ前記第一の方向に沿う板巾を有する、第一の底板と、
前記第一の底板から前記第一の方向に第二の距離だけ離れており、前記第二の距離と前記板巾の和を板ピッチと定義する、第二の底板と
を含み、ここで、前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、半導体構造物。 - 前記第二の底板が、前記第一の接触プラグおよび前記第二の接触プラグから電気的に隔絶されていることを特徴とする、請求項1記載の半導体構造物。
- 前記第二の底板の寸法が、前記第一の底板の寸法と実質的に等しいことを特徴とする、請求項1記載の半導体構造物。
- 前記第二の接触プラグと電気的に接続した第三の底板
をさらに含み、ここで前記第三の底板の寸法が、前記第一の底板の寸法と実質的に等しい
ことを特徴とする、請求項3記載の半導体構造物。 - 前記第一の底板、前記第二の底板および前記第三の底板の、前記第一の方向と直交する第二の方向に沿った長さが、前記プラグピッチの約二倍以上であることを特徴とする、請求項4記載の半導体構造物。
- 前記第一の底板と前記第二の底板との間に配置された導電性セル板
をさらに含むことを特徴とする、請求項1記載の半導体構造物。 - 前記セル板を、前記第一の底板および前記第二の底板のそれぞれから誘電層によって隔てることを特徴とする、請求項6記載の半導体構造物。
- 上面を有する接触プラグと、
前記上面と電気的に接続し、且つ前記上面から見て第一の高さだけ垂直方向で上方に延びている、第一の底板と、
前記第一の底板から或る距離だけ離れて配置される、第二の底板と、
前記第一の底板と前記第二の底板との間の前記距離に亘って、且つ前記上面と前記第一の高さとの間の第二の高さで配置される、絶縁支持構造物と
を含むことを特徴とする、半導体構造物。 - 前記第一の底板および前記第二の底板が、ポリシリコンを含むことを特徴とする、請求項8記載の半導体構造物。
- 前記第一の底板および前記第二の底板が、半球状ポリシリコン粒を含むことを特徴とする、請求項8記載の半導体構造物。
- 前記絶縁支持構造物が、窒化珪素を含むことを特徴とする、請求項8記載の半導体構造物。
- 前記絶縁支持構造物が、第一の絶縁支持構造物であって、また、
前記第一の底板と前記第二の底板との間の前記距離に亘り、且つ前記第一の高さと前記第二の高さとの中間の第三の高さに配置される、第二の絶縁支持構造物
をさらに含む
ことを特徴とする、請求項8記載の半導体構造物。 - 前記支持構造物が、前記第一の底板に含まれた第一の垂直側壁と接続し、且つ、前記第二の垂直板に含まれた第二の垂直側壁と接続することを特徴とする、請求項8記載の半導体構造物。
- 前記第一の垂直側壁の上に配置される、第一の誘電層と、
前記第二の垂直側壁の上に配置される、第二の誘電層と、
前記第一の誘電層と前記第二の誘電層との間に配置される、導電層と
をさらに含むことを特徴とする、請求項13記載の半導体構造物。 - 第一の接触プラグの行と、
前記第一の接触プラグの行から第一の距離だけ離れた、第二の接触プラグの行と、
前記第二の接触プラグの行から、前記第一の距離より大きい第二の距離だけ離れた、第三の接触プラグの行と、
第一の複数の底板と
を含み、ここで、
前記第一の複数の底板のうちの底板のそれぞれは、単独の接触プラグと電気的に接続して、且つ前記第二の距離に亘って展開しており、また、
前記単独の接触プラグは、前記第二の接触プラグの行内に在る
ことを特徴とする、DRAMアレイ。 - 第二の複数の底板
をさらに含み、ここで、
前記第二の複数の底板のうちの底板のそれぞれは、単独の接触プラグと電気的に接続して、且つ前記第二の距離に亘って展開しており、また、
前記単独の接触プラグは、前記第三の接触プラグの行内に在る
ことを特徴とする、請求項15記載のDRAMアレイ。 - 第二の複数の底板
をさらに含み、ここで、
前記第二の複数の底板のうちの底板のそれぞれが、前記第一の複数の底板のうちの二つの底板の間に配置される
ことを特徴とする、請求項15記載のDRAMアレイ。 - 所定の行内の接触プラグのそれぞれが、前記所定の行内の隣接するプラグから、第一の方向に沿って採寸した或る空隙巾だけ離れており、また、
接触プラグのそれぞれが、前記第一の方向に沿ったプラグ巾を有し、また、
プラグピッチが、前記空隙巾と前記プラグ巾との和として定義され、また、
前記第三の行に含まれる複数の接触プラグが、前記第二の行に含まれる複数の接触プラグに対して、半ピッチずれている
ことを特徴とする、請求項15記載のDRAMアレイ。 - 単独の接触プラグに電気的に接続し、且つ前記単独の接触プラグから垂直方向に展開している、単独のキャパシタ底板
を含み、ここで、
前記キャパシタ底板が、垂直方向の高さと、板巾と、前記板巾の約十倍以上の板長と、を有する
ことを特徴とする、メモリセル。 - 前記キャパシタ底板が、ほぼ平坦であることを特徴とする、請求項19記載のメモリセル。
- 前記キャパシタ底板が、ポリシリコンを含むことを特徴とする、請求項19記載のメモリセル。
- 前記キャパシタ底板が、TiNを含むことを特徴とする、請求項19記載のメモリセル。
- キャパシタと接続したトランジスタを含み、ここで、
前記キャパシタが、基板内の接触プラグと電気的に接続した、単独の垂直底板を有しており、また、
前記単独の垂直底板が、第一の隣接するキャパシタ中の第一の底板と、第二の隣接するキャパシタ中の第二の底板との間に、水平方向に整列しており、また、
前記単独の垂直底板が、前記第一の隣接するキャパシタと関連した第一の隣接する接触プラグと、前記第二の隣接するキャパシタと関連した第二の隣接する接触プラグとの間を通るように配置されている
ことを特徴とする、メモリセル。 - 前記単独の垂直底板が、前記第一の底板および前記第二の底板と実質的に平行であることを特徴とする、請求項23記載のメモリセル。
- 前記第一の隣接する接触プラグが、プラグ巾を有し、且つ前記第二の隣接する接触プラグから第一の距離だけ離れており、ここで、前記第一の距離と前記プラグ巾の和がプラグピッチと定義され、また、
前記単独の垂直底板が、板厚を有し、且つ前記第一の底板と前記第二の底板のそれぞれから、第二の距離だけ離れており、ここで、前記第二の距離と前記板厚の和が板ピッチと定義され、また、
前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、請求項23記載のメモリセル。 - メモリアレイの形成方法であって、
基板内に複数の接触プラグを用意するステップであって、ここで、前記複数の接触プラグが、第一の行と、前記第一の行から間隙を隔てた第二の行とに配置される、というステップと、
複数の独立したキャパシタ板からなる行を形成するステップと
を含み、ここで、
前記複数の独立したキャパシタ板が、互いに実質的に平行になるよう前記間隙に亘って配され、また、
前記キャパシタ板の行が、第一のキャパシタ板の組と、第二のキャパシタ板の組とを含み、また、
前記第一の組のうちの各キャパシタ板が、前記第一の行中の接触プラグと関連し、また、
前記第二の組のうちの各キャパシタ板が、前記第二の行中の接触プラグと関連し、且つ前記第一の組のうちの二つのキャパシタ板の間に挟まるように配される
ことを特徴とする、方法。 - 前記複数の接触プラグが、第一の複数の接触プラグであって、また、
前記複数の独立したキャパシタ板からなる行が、第一の複数の独立したキャパシタ板からなる行であって、そしてさらに、
第三の接触プラグの行および第四の接触プラグの行を含んだ第二の複数の接触プラグを用意するステップと、
第二の複数の独立したキャパシタ板からなる行を、第三のキャパシタ板の組および第四のキャパシタ板の組を含んだキャパシタ板の行のそれぞれに対して、実質的に平行になるように形成するステップと
を含み、ここで、
前記第三の組のうちの各キャパシタ板が、前記第三の行中の接触プラグと関連し、また、
前記第四の組のうちの各キャパシタ板が、前記第四の行中の接触プラグと関連し、且つ前記第三の組のうちの二つのキャパシタ板の間に挿入するように配される
ことを特徴とする、請求項26記載の方法。 - 前記第一の複数の独立したキャパシタ板からなる行および前記第二の複数の独立したキャパシタ板からなる行が、同時に形成されることを特徴とする、請求項28記載の方法。
- 前記第一の複数の独立したキャパシタ板からなる行および前記第二の複数の独立したキャパシタ板からなる行を形成する前記ステップが、
複数の導電板からなる単独の行を形成するステップと、
前記単独の行を過る溝を蝕刻するステップと
を含み、ここで前記溝は、前記第二の接触プラグの行と前記第三の接触プラグの行との間に横向きに配置され、且つ前記複数の導電板のうちのそれぞれを通って走っている
ことを特徴とする、請求項28記載の方法。 - 前記複数の導電板が、ポリシリコンを含むことを特徴とする、請求項29記載の方法。
- 前記複数の導電板を形成する前記ステップが、
前記基板上に絶縁材料を形成するステップと、
前記絶縁材料を蝕刻して、複数の溝を形成するステップと、
前記複数の溝の中に導電性材料を堆積させるステップと
を含むことを特徴とする、請求項29記載の方法。 - 前記絶縁材料を形成する前記ステップが、
前記基板上に、第一の絶縁層を堆積させるステップと、
前記第一の絶縁層の上に、第二の絶縁層を堆積させるステップと、
前記第二の絶縁層の上に、第三の絶縁層を堆積させるステップと
を含むことを特徴とする、請求項31記載の方法。 - 前記第二の絶縁層が、窒化珪素を含むことを特徴とする、請求項32記載の方法。
- 前記第二の絶縁層の一部が、仕上がった構造物中の前記複数の独立したキャパシタ板の間に保持されることを特徴とする、請求項32記載の方法。
- 前記複数の導電板を形成する前記ステップが、
前記基板上に絶縁材料の層を堆積させるステップと、
前記絶縁材料を蝕刻して、複数の第一の溝を形成するステップと、
前記複数の第一の溝を拡張するステップと、
前記複数の第一の溝の中に導電性材料を堆積させるステップと、
前記導電性材料を蝕刻して、複数の第二の溝を形成するステップと
を含むことを特徴とする、請求項29記載の方法。 - 前記複数の導電板を形成する前記ステップが、
前記基板上に導電性材料を堆積させるステップと、
前記導電性材料を蝕刻して、前記導電性材料を過る複数の溝を形成するステップと
を含むことを特徴とする、請求項29記載の方法。 - DRAMアレイの形成方法であって、
基板内に複数の接触プラグを形成するステップであって、ここで、
前記複数のプラグが、第一のプラグの行と、前記第一のプラグの行から第一の距離だけ離れた第二のプラグの行と、前記第二のプラグの行から第二の距離だけ離れた第三のプラグの行と、を含み、また、
前記第二の距離が、前記第一の距離よりも大きく、また、
前記第一のプラグの行と前記第二のプラグの行と前記第三のプラグの行が、実質的に平行である
というステップと、
前記第一のプラグの行および前記第二のプラグの行および前記第三のプラグの行に対して実質的に直交する、複数の導電層を形成するステップであって、ここで、
前記複数の導電層のうちのそれぞれが、前記第一のプラグの行および前記第二のプラグの行および前記第三のプラグの行を過るようにして延びている、
というステップと、
前記複数の導電層のうちのそれぞれを貫くようにして、且つ前記第一のプラグの行と前記第二のプラグとの間に来るように、開口部を形成するステップと
を含み、ここで、
開口部を形成する前記ステップにより、前記第二の距離に亘り、前記第二のプラグの行と前記第三のプラグの行との間に、複数の独立した導電板を形成する
ことを特徴とする、方法。 - 前記複数の導電板のうちのそれぞれの上に、誘電体を堆積させるステップと、
前記誘電体の上に、導電性材料を形成するステップと
をさらに含むことを特徴とする、請求項27記載の方法。 - 前記複数の導電層を形成する前記ステップが、
前記基板の上に、導電性材料を堆積させるステップと、
前記導電性材料を過るようにして、複数の溝を蝕刻するステップと
を含むことを特徴とする、請求項27記載の方法。 - 前記複数の導電層を形成する前記ステップが、
前記基板の上に、絶縁材料を堆積させるステップと、
前記絶縁材料を過るようにして、実質的に平行である複数の溝を蝕刻するステップと、
前記複数の溝の中に、導電性材料を堆積させるステップと
を含むことを特徴とする、請求項27記載の方法。 - 前記絶縁材料を堆積させる前記ステップが、
第一の酸化物層を堆積させるステップと、
前記第一の酸化物層の上に、窒化物層を堆積させるステップと、
前記窒化物層の上に、第二の酸化物の層を堆積させるステップと
を含むことを特徴とする、請求項40記載の方法。 - 前記導電性材料を堆積させた後に、前記絶縁材料のうちの少なくとも一部を除去するステップ
をさらに含むことを特徴とする、請求項40記載の方法。 - 半導体構造物の形成方法であって、
第一の接触プラグの行、第二の接触プラグの行および第三の接触プラグの行を有する基板を用意するステップと、
前記基板上の第一の導電性材料を含んだ第一の複数の導電層を形成するステップであって、ここで前記複数の導電層が、前記第一の行、前記第二の行および前記第三の行に対して実質的に直交しており、また、前記複数の導電層が、
前記第三の行に含まれる独立した接触プラグにそれぞれが電気的に接続し、且つ、前記第一の行および前記第二の行に含まれる接触プラグから、電気的に絶縁されている、第一の導電層の組と、
前記第一の行に含まれる接触プラグおよび前記第二の行に含まれる接触プラグとそれぞれが電気的に接続する、第二の導電層の組と
から成っている
というステップと、
前記複数の導電層に含まれる導電層のそれぞれを貫通するように、開口部を蝕刻するステップであって、ここで前記開口部は、前記第一の接触プラグの行と前記第二の接触プラグの行との間に横向きに配置される、というステップと、
前記開口部を蝕刻した後に、誘電体を前記 の上に堆積させるステップと、
前記誘電体の上に、第二の導電性材料を堆積させるステップと
を含むことを特徴とする、方法。 - 前記複数の導電層を形成する前記ステップが、
前記基板の上に、第一の酸化物層を堆積させるステップと、
前記第一の酸化物層の上に、第一の窒化珪素層を堆積させるステップと、
前記第一の窒化珪素層の上に、第二の酸化物層を堆積させるステップと、
前記第二の酸化物層の上に、第二の窒化珪素層を堆積させるステップと、
前記第二の窒化珪素層の上に、第三の酸化物層を堆積させるステップと、
前記第一の酸化物層、前記第二の酸化物層および前記第三の酸化物層ならびに前記第一の窒化珪素層および前記第二の窒化珪素層を過るように、複数の溝を蝕刻するステップと、
前記複数の溝を、前記第一の導電性材料で満たすステップと
を含むことを特徴とする、請求項43記載の方法。 - 前記第一の導電性材料を堆積させた後に、前記第一の導電性材料の上に、上部窒化珪素層を堆積させるステップ
をさらに含むことを特徴とする、請求項44記載の方法。 - 前記誘電体を堆積させる前に、前記第一の酸化物層、前記第二の酸化物層および前記第三の酸化物層を、前記複数の導電層の間から実質的に除去するステップ
をさらに含むことを特徴とする、請求項44記載の方法。 - 前記第一の窒化珪素層および前記第二の窒化珪素層の一部が、仕上がった構造物中の前記複数の導電層の間に配置されたままであることを特徴とする、請求項44記載の方法。
- プロセッサと、
前記プロセッサと協働するメモリdeviseと
を含み、ここで、前記メモリ装置がメモリアレイを有しており、前記メモリアレイが、
第一の接触プラグの行と、
前記第一の接触プラグの行から第一の距離だけ離れた、第二の接触プラグの行と、
前記第二の接触プラグの行から、前記第一の距離より大きい第二の距離だけ離れた、第三の接触プラグの行と、
前記第二の距離に亘る、複数のキャパシタ底板と
を含み、ここで前記第二の行に含まれる接触プラグのそれぞれが、前記複数のキャパシタ底板に含まれる単独のキャパシタ底板と、電気的に接続される
ことを特徴とする、電子システム。 - 前記複数のキャパシタ底板が、第一の複数のキャパシタ底板であって、そしてさらに、
前記第二の距離に亘る、第二の複数のキャパシタ底板
を含み、ここで、前記第三の行に含まれる接触プラグのそれぞれが、前記第二の複数のキャパシタ底板に含まれる単独のキャパシタ底板と、電気的に接続される
ことを特徴とする、請求項48記載の電子システム。 - 前記第一の複数の底板および前記第二の複数の底板に含まれる底板が、互いに実質的に平行であることを特徴とする、請求項49記載の電子システム。
- 前記第一の複数の底板に含まれる底板のそれぞれが、前記第二の複数の底板に含まれるうちの二つの隣接する底板の間に配置されることを特徴とする、請求項49記載の電子システム。
- 前記第一の複数の底板および前記第二の複数の底板が、隣接する底板に対して板ピッチを措いて位置するような単独の底板の行の中に配列され、また、
前記独立したプラグの複数の行のそれぞれの中のプラグが、その行の中の他のプラグに対してプラグピッチを措いて配置され、ここで、前記プラグピッチが、前記板ピッチの約二倍である
ことを特徴とする、請求項49記載の電子システム。
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