JP2003142605A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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Abstract

(57)【要約】 【課題】 キャパシタの下部電極の転倒を防止でき、大
きなキャパシタ容量を確保できる半導体記憶装置及びそ
の製造方法を提供する。 【解決手段】 半導体基板１表面に絶縁性台座部材５０
によって、底部が保持され、且つ誘電体膜６２を介して
下部電極６１と上部電極６３とが対向配置された複数の
シリンダー型スタックドキャパシタ６０を具備し、互い
に近接する前記複数のスタックドキャパシタ６０の前記
下部電極６１が、その上端と前記絶縁性台座部材５０と
間の対向側面部において、少なくとも一つの絶縁体梁２
００で連結されてなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に半導体記憶装置のシリンダ
ー型スタックドキャパシタ電極の構造とその製造方法に
関する。
【０００２】
【従来の技術】半導体記憶装置には、記憶情報を書き込
み、読み出しが可能なＤＲＡＭがある。このＤＲＡＭに
おけるメモリセルは、１個のスイッチング・トランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタとして
は、ＤＲＡＭの更なる高集積化に伴い、縮小した占有面
積の中で、ある一定以上のキャパシタ容量が確保できる
３次元構造のものが開発され使用されてきている。この
３次元構造のキャパシタには、スタック型のものとトレ
ンチ型のものとがあるが、スタック型のものは、α線の
入射あるいは回路等のからのノイズに対する耐圧が高
く、比較的に容量値が小さい場合でも安定動作する。こ
のために、スタッド型のキャパシタが有効であるとされ
ている。
【０００４】このスタック型のキャパシタ（以下、スタ
ックド・キャパシタと呼称する）として、シリンダ構造
の下部電極のものが精力的に検討され、種々の改良が加
えられてきている。そこで、このシリンダー構造のスタ
ックド・キャパシタを有する従来のメモリセルについ
て、図５３乃至図５５を参照して説明する。
【０００５】図５３乃至図５５は従来のメモリセルの構
造を示す図で、図５３はその平面図、図５４は図５３中
のＡ−Ａ’線に沿う断面図、図５５は図５４中のＬ−
Ｌ’線に沿う断面図を示している。
【０００６】図示のように、半導体基板５０１の表面に
素子分離領域５０２が選択的に形成され、それらにより
取り囲まれた素子形成領域５０３には、互いに離間され
たソース／ドレインとしての拡散層５０４ａ、５０４
ｂ、この拡散層５０４ａ、５０４ｂ間にゲート絶縁膜５
０５を介して設けられ、且つ窒化シリコン膜５０６で被
覆されたゲート電極５０７等からなるＭＯＳトランジス
タ（以下、単にトランジスタという）Ｔｒ1、Ｔｒ2…
が、例えばマトリックス状に配列されている。
【０００７】そして、前記ゲート電極５０７は、行方向
（紙面左右方向）に連続して形成され、行方向に隣接す
るトランジスタ同士で共通とされ、ワード線Ｗ１，Ｗ
２、…として機能する。
【０００８】また、前記半導体基板５０１上には、前記
拡散層５０４ａ及び５０４ｂ上にそれぞれ多結晶シリコ
ンからなるキャパシタ用プラグ５１０及びビット線用プ
ラグ５１１が埋め込まれた第１の層間絶縁膜（酸化シリ
コン膜）５２０が形成されている。
【０００９】このキャパシタ用プラグ５１０及びビット
線用プラグ５１１を含む前記第１の層間絶縁膜５２０上
には、第２の層間絶縁膜（酸化シリコン膜）５３０が形
成され、この第２の層間絶縁膜５３０には、前記ビット
線用プラグ５１１と連結する例えばタングステンからな
るビット線コンタクトプラグ５１２が埋め込まれてい
る。
【００１０】前記隣接するトランジスタ間には、例えば
タングステンからなるビット線ＢＬ０、ＢＬ１…が列方
向（紙面垂直方向）に形成され、このビット線ＢＬ０，
ＢＬ１…は、前記ビット線コンタクトプラグ５１２を介
して前記ビット線用プラグ５１１に電気的接続されてい
る。
【００１１】そして、前記第２の層間絶縁膜５３０上に
第３の層間絶縁膜（酸化シリコン膜）５４０が、このビ
ット線ＢＬ０、ＢＬ１…を埋め込むように形成されてい
る。
【００１２】このビット線ＢＬ０，ＢＬ１…間には、前
記第３の層間絶縁膜５４０及び前記第２の層間絶縁膜５
３０を貫通して前記キャパシタ用プラグ５１０に達する
キャパシタ用コンタクトプラグ５１３が形成され、この
キャパシタ用コンタクトプラグ５１３及び前記キャパシ
タ用プラグ５１０によりキャパシタ用導電プラグ５１５
が形成されている。
【００１３】このキャパシタ用コンタクトプラグ５１３
を含む前記第３の層間絶縁膜５４０上には、キャパシタ
の台座となる例えば窒化シリコン膜からなる絶縁性台座
部材５５０が形成されている。
【００１４】この絶縁性台座部材５５０には、前記キャ
パシタ用導電プラグ５１５に達するスルーホール５５１
が形成され、このスルーホール５５１内に底部が埋設さ
れて支持され、前記キャパシタ用プラグ５１５を介して
前記拡散層５０４ａに電気的接続され、且つ前記絶縁性
台座部材５５０上に突出した平面四角形のシリンダー構
造の下部電極５６１が形成されている。
【００１５】この下部電極５６１の内外表面には、誘電
体膜５６２が形成され、この誘電体膜５６２を介して上
部電極５６３が形成され、前記下部電極５６１、前記誘
電体膜５６２及び前記上部電極５６３によりなるキャパ
シタ５６０が形成されている。
【００１６】そして、このキャパシタ５６０の内外に
は、絶縁膜５７０が形成され、且つ図示しないが所定の
上部電極との配線等が施されてトランジスタとシリンダ
ー構造のキャパシタとを有するメモリセルが構成されて
いる。
【００１７】次に、上記メモリセルの製造方法につい
て、図５６乃至図６３を参照して説明する。図５６乃至
図６３は、各製造工程における工程断面図で、図５６中
のＡ―Ａ’線、Ｂ−Ｂ’線、またはＣ−Ｃ’線に沿う工
程断面図である。
【００１８】図示のように、ｐ型の半導体基板５０１上
に素子分離領域５０２を選択的に形成した後、それらに
より取り囲まれた素子形成領域５０３上にゲート絶縁膜
５０５を介して多結晶シリコン層とタングステンシリサ
イド層との積層構造を有し、且つ表面全体が窒化シリコ
ン膜５０６で覆われたゲート電極５０７を形成する。次
いで、そのゲート電極５０７をマスクにして前記半導体
基板５０１表面にｎ型不純物を注入してｎ型のソース／
ドレインとしての拡散層５０４ａ及び５０４ｂを形成し
て、ＭＯＳトランジスタを形成する（図５６（ａ））。
【００１９】次に、前記ゲート電極５０７を含む前記半
導体基板５０１上にプラズマＣＶＤ（化学気相成長：Ch
emical Vapor Deposition）法により酸化シリコン膜を
堆積した後、ＣＭＰ化学的機械的研磨：Chemical Mecha
nical polishing）法により前記ゲート電極５０７上面
の窒化シリコン膜５０６が露出するまで平坦化処理を行
い、前記ゲート電極５０７間に第１の層間絶縁膜５２０
を埋め込む（図５６（ｂ））。
【００２０】続いて、前記拡散層５０４ａ及び５０４ｂ
上の前記第１の層間絶縁膜５２０を選択的に除去して開
口部５２０ａ及び５２０ｂをそれぞれ設ける。このと
き、この開口部５２０ｂは、前記拡散層５０４ｂから前
記素子分離領域５０２上まで達する大きさに形成され
る。次いで、ＬＰ−ＣＶＤ（低圧−化学気相成長：Low-
Pressure Chemical Vapor Deposition ）法でリンドー
プ多結晶シリコン膜を堆積した後、ＣＭＰ法による平坦
化処理を行い、前記拡散層５０４ａ，５０４ｂ上部の前
記開口部５２０ａ及び５２０ｂ内に低抵抗の多結晶シリ
コン膜からなるキャパシタ用プラグ５１０及びビット線
用プラグ５１１をそれぞれ埋め込み形成する（図５６
（ｃ）、（ｃ’））。
【００２１】次に、前記キャパシタ用プラグ５１０及び
前記ビット線用プラグ５１１が埋め込まれた前記第１の
層間絶縁膜５２０上に、酸化シリコン等の第２の層間絶
縁膜５３０を形成した後、この第２の層間絶縁膜５３０
に前記ビット線用プラグ５１１を露出する開口部５３０
ａを形成し、この開口部５３０ａの内壁面にバリアメタ
ル膜５３１を形成する。
【００２２】次に、この開口部５３０ａ内を埋め込むよ
うに、第２の層間絶縁膜５３０上にタングステン等の導
電膜を堆積した後、ＣＭＰ法による平坦化処理を施して
前記開口部５３０ａ内にタングステンからなるビット線
コンタクト５１２を埋め込む（図５７（ｄ）、
（ｄ’））。
【００２３】次に、再度、タングステン膜を堆積した
後、このタングステン膜上に設けた所定パターンの窒化
シリコン膜５４１をマスクにしてタングステン膜をパタ
ーニングし、前記ビット線コンタクト５１２を介して前
記ビット線用プラグ５１１ｂに接続されたビット線ＢＬ
を形成する（図５７（ｅ）、（ｅ’））。
【００２４】次に、このビット線ＢＬを含む前記第２の
層間絶縁膜５３０上に酸化シリコン膜等の第３の層間絶
縁膜を堆積した後、ＣＭＰ法による平坦化処理を施して
そのビット線ＢＬ間に第３の層間絶縁膜５４０を埋め込
み形成する（図５８（ｆ）、（ｆ’））。
【００２５】次に、前記ビット線ＢＬ間の前記第３の層
間絶縁膜５４０及び前記第２の層間絶縁膜５３０を貫通
して、前記キャパシタ用プラグ５１０に達するスルーホ
ール５４０ａを形成した後、このスルーホール５４０ａ
の内壁面にバリアメタル膜５３２を形成する（図５９
（ｇ）、（ｇ’））。
【００２６】次に、このスルーホール５４０ａ内を埋め
込むように、第３の層間絶縁膜５４０上にタングステン
等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を
施してこのスルーホール５４０ａ内にタングステンから
なるキャパシタ用コンタクト５１３を埋め込み、このキ
ャパシタ用コンタクト５１３及びキャパシタ用プラグ５
１０により、拡散層５０４ａに電気的接続されたキャパ
シタ用導電プラグ５１５を形成する（図６０（ｈ）、
（ｈ’））。
【００２７】続いて、ＬＰ−ＣＶＤ法により、キャパシ
タの下部電極を支えるための窒化シリコン膜等からなる
絶縁性台座部材５５０を堆積し、更に酸化シリコン膜等
の犠牲絶縁膜膜５８０を順次堆積する。
【００２８】次に、通常のリソグラフィー技術及びエッ
チング技術により、前記犠牲絶縁膜５８０及び前記絶縁
性台座部材５５０をパターニングし、前記キャパシタ用
コンタクトプラグ５１３を露出させるスルーホール５５
１を形成する（図６１（ｉ））。
【００２９】続いて、前記スルーホール５５１の内周
面、底面、及び前記犠牲絶縁膜５８０上面に、ＬＰ−Ｃ
ＶＤ法により下部電極５６１となる導電膜、例えば、ル
テニウム（Ｒｕ）膜を形成した後、前記スルーホール５
５１内が十分に埋まる膜厚にフォトレジスト５９０を塗
布する（図６０（ｊ））。
【００３０】次に、このフォトレジスト５９０をＣＭＰ
法により平坦化処理して、前記スルーホール５５１内を
フォトレジスト５９０で充填させると共に、前記犠牲絶
縁膜５８０上の下部電極５６１を除去する（図６２
（ｋ））。
【００３１】次に、前記スルーホール５５１内に埋め込
んでいた前記フォトレジスト５９０をシンナーで除去し
た後、引続いて前記スルーホール５５１が形成された前
記犠牲絶縁膜５８０をフッ酸水溶液で除去して、前記キ
ャパシタ用導電プラグ５１５上に配設され、前記絶縁性
台座部材５５０で底部が支えられた四角筒形状の下部電
極５６１を形成する（図６２（ｌ））。
【００３２】次いで、前記下部電極５６１の内外表面を
覆う誘電体膜５６２、例えばTaO膜を形成する。続い
て、前記誘電体膜５６２の表面に、ＬＰ−ＣＶＤ法によ
り上部電極５６３となる導電膜、例えば、Ｒｕ膜を形成
し、導電膜をパターニングし、上部電極５６３を形成し
て、この下部電極５６１、誘電体膜５６２及び上部電極
５６３により、キャパシタ５６０形成する（図６３
（ｍ））。
【００３３】次いで、このキャパシタの内外部分に絶縁
物５７０を堆積し、平坦化処理を施す（図６３
（ｎ））。
【００３４】その後、通常の配線技術により所定の上部
電極との配線等が施されて、１個のトランジスタと１個
のシリンダー構造のキャパシタとを有するメモリセルが
形成される。
【００３５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のメモリセルでは、次のような問題がある。
【００３６】即ち、シリンダー型下部電極５６１は、絶
縁性台座部材５５０によって底部が取り囲まれて支持さ
れており、この絶縁性台座部材５５０で取り囲まれた外
表面は、誘電体膜５６２及び上部電極５６３が形成され
ないため、キャパシタとして動作には寄与しない。
【００３７】近年、ＤＲＡＭメモリの更なる微細化、高
集積化の要請に伴い、キャパシタの形成される領域の床
面積は更に縮小する傾向にある。その一方、ＤＲＡＭの
メモリセルでは、α線ソフトエラーの問題や読み出し時
の信号強度の確保のためには、キャパシタの容量は、ほ
ぼ一定の値になるように維持する必要がある。従って、
キャパシタの高さは、ますます増大するようになる。
【００３８】このため、絶縁台座部材５５０の膜厚を薄
くして十分なキャパシタンス容量を確保しようとする
と、下部電極５６１の機械的強度（自立能力）が低下す
るため、スタックドキャパシタの製造工程時に、下部電
極５６１が転倒する恐れがあり、一方、下部電極５６１
の転倒を防止するために、絶縁性台座部材５５０の膜厚
を厚くすると、必要なキャパシタ容量が確保できないと
言う問題がある。
【００３９】また、従来のメモリセルの製造方法におい
ては、次のような問題がある。
【００４０】即ち、下部電極５６１は、膜厚約３０ｎｍ
と薄く、機械的に弱い。しかもこの下部電極５６１は絶
縁性台座部材５５０によって底部が支持されているのみ
である。従って、下部電極間の犠牲絶縁膜の選択エッチ
ング工程、下部電極内のフォトレジストの除去工程、下
部電極表面への誘電体膜及び上部電極の形成工程、並び
にキャパシタの内外部分への絶縁物の埋め込み形成工程
等の処理において、下部電極が転倒し、歩留まりが低下
する。
【００４１】本発明の目的は、上記課題に鑑みなされた
もので、シリンダー型スタックドキャパシタの転倒を防
止するとともに、必要なキャパシタ容量が確保すること
が可能な半導体記憶装置及びその製造方法を提供するこ
とにある。
【００４２】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明（請求項１）に係わる半導体記憶装置
は、半導体基板表面に絶縁性台座部材によって、底部が
保持され、且つ誘電体膜を介して下部電極と上部電極と
が対向配置された複数のシリンダー型スタックドキャパ
シタを具備し、互いに近接する前記複数のスタックドキ
ャパシタの前記下部電極が、その上端と前記絶縁性台座
部材と間の対向側面部において、少なくとも一つの絶縁
体梁で連結されてなることを特徴としている。
【００４３】第２の発明（請求項２）に係わる半導体記
憶装置は、半導体基板表面に形成されたトランジスタ
と、前記トランジスタを被覆するように形成された絶縁
性台座部材と、底部が前記絶縁性台座部材を貫通して前
記トランジスタの拡散層に電気的接続されたシリンダー
型下部電極、前記下部電極の内外周面を覆う誘電体膜、
及び前記誘電体膜上に形成された上部電極を有する複数
のシリンダー型スタックドキャパシタとを具備し、互い
に近接する前記複数のスタックドキャパシタの前記下部
電極が、その上端と前記絶縁性台座部材との間の対向側
面部において、少なくとも一つの絶縁体梁で連結されて
なることを特徴としている。
【００４４】なお、上記半導体記憶装置において、前記
トランジスタの拡散層と前記シリンダー型下部電極との
電気的接続は、導電プラグによっておこなわれことが好
ましい。
【００４５】また、上記半導体記憶装置において、前記
複数のスタクッドキャパシタの全てが、前記絶縁体梁で
連結されてもよい。
【００４６】また、上記半導体記憶装置において、前記
複数のスタクッドキャパシタの内、所定方向に配列され
たスタックドキャパシタのみが、前記絶縁体梁で連結さ
れてもよい。
【００４７】また、上記半導体記憶装置において、前記
絶縁体梁が、シリンダー軸に沿って複数段配置されても
よい。
【００４８】また、上記半導体記憶装置において、前記
絶縁体梁が、シリンダーの全長に亘って形成されてもよ
い。
【００４９】また、上記半導体記憶装置において、前記
絶縁体梁が、窒化シリコン、酸化シリコン、酸化タンタ
ル、酸化アルミニウム、BST、STO、BTO、PZT、SBTのい
ずれかから形成されてなることが望ましい。
【００５０】第３の発明（請求項９）に係わる半導体記
憶装置の製造方法は、半導体基板上面に拡散層と電気的
接続された導電プラグが埋め込まれた層間絶縁膜を形成
する工程と、前記層間絶縁膜上に絶縁性台座部材となる
第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に
第1の犠牲絶縁膜を形成する工程と、前記第1の犠牲絶縁
膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして絶縁体梁を形成す
る工程と、前記第1の犠牲絶縁膜上に前記第２の絶縁膜
とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶
縁体梁を埋め込むように形成する工程と、前記第1、第
２の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去
し、外表面の一部が前記絶縁体梁に接触し、かつ底部が
前記導電プラグに達するスルーホールを形成する工程
と、前記スルーホール内表面及び底部に連続した下部電
極となる第１の導電膜を形成する工程と、前記第1及び
第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁
膜に対し選択的に除去して、前記下部電極、前記絶縁体
梁及び前記第１の絶縁膜だけを残す工程、前記下部電極
の内外表面を覆う誘電体膜を形成する工程と、前記誘電
体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴としている。
【００５１】第４の発明（請求項１０）に係わる半導体
記憶装置の製造方法は、拡散層を有する半導体基板上に
層間絶縁膜を形成する工程と、前記層間絶縁膜に前記拡
散層に達する第1のスルーホールを形成する工程と、前
記第1のスルーホール内に導電プラグとなる第1の導電膜
を埋め込み形成する工程と、前記導電プラグを含む前記
層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に第1の犠牲絶縁膜
を形成する工程と、前記第1の犠牲絶縁膜上に絶縁体梁
となる第２の絶縁膜を形成する工程と、前記第２の絶縁
膜をパターニングし、前記導電プラグ上方に位置する絶
縁体梁を形成する工程と、前記第1の犠牲絶縁膜上に前
記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶
縁膜を、前記絶縁体梁を埋め込むように形成する工程
と、前記第２の犠牲絶縁膜、第２の絶縁膜、第１の犠牲
絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面
の一部が前記絶縁体梁に接触し、かつ底部が前記導電プ
ラグに達する第2のスルーホールを形成する工程と、前
記第２のスルーホールの内表面に下部電極となる第２の
導電膜を形成し、更に前記導電プラグと電気的接続させ
る工程と、前記第1及び第2の犠牲絶縁膜だけを前記絶縁
体梁及び前記第１の絶縁膜に対し選択的に除去して、前
記下部電極と前記絶縁体梁だけを残す工程と、前記下部
電極の内外表面を覆う誘電体膜を形成する工程と、前記
誘電体膜上に上部電極となる第３の導電膜を形成する工
程とを含むことを特徴としている。
【００５２】第５の発明（請求項１１）に係わる半導体
記憶装置の製造方法は、半導体基板上面に拡散層と電気
的接続された導電プラグが埋め込まれた層間絶縁膜を形
成する工程と、前記層間絶縁膜上に絶縁性台座部材とな
る第１の絶縁膜を形成する工程と、前記第１の絶縁膜上
に絶縁体梁となる第２の絶縁膜を形成する工程と、前記
第２の絶縁膜をパターニングして絶縁体梁を形成する工
程と、前記絶縁体梁間に前記第２の絶縁膜とエッチング
特性が異なる第１の犠牲絶縁膜を形成する工程と、前記
絶縁体梁を分断するように、前記絶縁体梁、第1の犠牲
絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面
の一部が前記絶縁体梁に接触し、かつ底部が前記導電プ
ラグに達するスルーホールを形成する工程と、前記スル
ーホール内表面及び底部に連続した下部電極となる第１
の導電膜を形成する工程と、前記第１及び第２の犠牲絶
縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択
的に除去して前記下部電極、前記絶縁体梁及び前記第１
の絶縁膜だけを残す工程、前記下部電極の内外表面を覆
う誘電体膜を形成する工程と、前記誘電体膜上に上部電
極となる第２の導電膜を形成する工程とを含むことを特
徴としている。
【００５３】第６の発明（請求項１２）に係わる半導体
記憶装置の製造方法は、半導体基板上面に拡散層と電気
的接続された導電プラグが埋め込まれた層間絶縁膜を形
成する工程と、前記層間絶縁膜上に絶縁性台座部材とな
る第１の絶縁膜を形成する工程と、前記第１の絶縁膜上
に第1の犠牲絶縁膜を形成する工程と、前記第１の犠牲
絶縁膜をパターニングして当該犠牲絶縁膜上面に所定パ
ターンの溝を形成する工程と、前記第１の犠牲絶縁膜の
溝内に絶縁体梁となる第２の絶縁膜を埋め込む工程と、
少なくとも前記第１の犠牲絶縁膜及び第１の絶縁膜を選
択的に除去し、外表側面の一部が前記絶縁体梁に接触
し、かつ底部が前記導電プラグに達するスルーホールを
形成する工程と、前記スルーホール内表面及び底部に連
続した下部電極となる第１の導電膜を形成する工程と、
前記第１及び第２の犠牲絶縁膜だけを前記絶縁体梁及び
前記第１絶縁膜に対し選択的に除去して、前記下部電
極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工
程、前記下部電極の内外表面を覆う誘電体膜を形成する
工程と、前記誘電体膜上に上部電極となる第２の導電膜
を形成する工程とを含むことを特徴としている。
【００５４】第７の発明（請求項１３）に係わる半導体
記憶装置の製造方法は、半導体基板上面に拡散層と電気
的接続された導電層が埋め込まれた層間絶縁膜を形成す
る工程と、前記層間絶縁膜上に絶縁性台座部材となる第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第
１の犠牲絶縁膜を形成する工程と、前記第１の犠牲絶縁
膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして絶縁体梁を形成す
る工程と、前記第１の犠牲絶縁膜上に前記第２の絶縁膜
とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶
縁体梁を埋め込むように形成する工程と、前記絶縁体梁
を形成する工程と前記前記絶縁体梁を埋め込むように第
２の犠牲絶縁膜を形成する工程とを複数回交互に行う工
程と、前記第１、第２の犠牲絶縁膜及び前記第１の絶縁
膜を選択的に除去し、外表面の一部が複数層の前記絶縁
体梁に接触し、かつ底部が前記導電プラグに達するスル
ーホールを形成する工程と、前記スルーホール内表面及
び底部に連続した下部電極となる第１の導電膜を形成す
る工程と、前記第１及び第２の犠牲絶縁膜だけを前記絶
縁体梁及び前記第１絶縁膜に対し選択的に除去して、前
記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを
残す工程、前記下部電極の内外表面を覆う誘電体膜を形
成する工程と、前記誘電体膜上に上部電極となる第２の
導電膜を形成する工程とを含むことを特徴としている。
【００５５】上記した本発明の半導体記憶装置によれ
ば、隣接するキャパシタの下部電極は、絶縁性台座部材
と下部電極の上端との間の対向側面部において、絶縁体
梁で機械的に連結支持しているため、絶縁性台座部材の
膜厚を最小限にできる。しかも、絶縁体梁による下部電
極の連結は、対向面の一部で行われるため、キャパシタ
に寄与しない面積は極めて小さく、絶縁性台座部材及び
絶縁体梁の両者によるキャパシタとして寄与しない面積
は、絶縁性台座のみで支持する場合に比べて、低減で
き、キャパシタ容量を増加できる。
【００５６】また、隣接する下部電極を絶縁体梁で連結
支持することにより、下部電極の機械的強度を確保で
き、下部電極の高さを増大することができるため、大き
なキャパシタ容量を確保することができる。
【００５７】また、上記した本発明の半導体記憶装置の
製造方法によれば、膜厚が薄く、機械的強度の弱い下部
電極を、絶縁性台座と下部電極の上部との間の対向面に
おいて、絶縁体梁で連結支持することにより、機械的強
度を確保する。その後、下部電極間の犠牲絶縁膜の選択
エッチング工程、下部電極表面への誘電体膜及び上部電
極の形成工程、並びにキャパシタの内外部分への絶縁物
の埋め込み形成工程等の処理を行っている。そのため、
下部電極の転倒を防止でき、半導体記憶装置の製造歩留
まりの向上がはかれる。
【００５８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。 （第１の実施の形態）まず、本発明の第１の実施形態に
係わる半導体記憶装置の構造について、図１乃至図３を
用いて説明する。図１は半導体記憶装置を模式的に示す
平面図、図２（ａ）は図１中のＡ−Ａ’線に沿う断面
図、図２（ａ’）は図２（ａ）中のＤ−Ｄ’線に沿う断
面図、図３は図１中のＢ−Ｂ’線に沿う断面図を示して
いる。
【００５９】図に示すように、ｐ型の半導体基板１表面
に素子分離領域２が選択的に形成され、それらにより取
り囲まれた素子形成領域３には、互いに離間されたｎ型
のソース／ドレインとしての拡散層４ａ、４ｂ、前記拡
散層４ａ、４ｂ間にゲート絶縁膜５を介して設けられ、
且つ窒化シリコン膜６で覆われた、多結晶シリコン層／
タングステンシリサイド層の積層構造のゲート電極７等
からなるトランジスタＴｒ１，Ｔｒ２…が、例えば、マ
トリックス状に配列されている。
【００６０】そして、このゲート電極７は、行方向（紙
面左右方向）に連続して形成され、行方向に隣接するト
ランジスタ同士で共通とされ、ワード線Ｗ１，Ｗ２、…
として機能する。
【００６１】また、前記半導体基板１上には、前記拡散
層４ａ及び４ｂ上に、導電層、例えば多結晶シリコンか
らなるキャパシタ用プラグ１０及びビット線用プラグ１
１がそれぞれ埋め込まれた第１の層間絶縁膜２０、例え
ば酸化シリコン膜が形成されている。
【００６２】このキャパシタ用プラグ１０及びビット線
用プラグ１１を含む第１の層間絶縁膜２０上には、第２
の層間絶縁膜３０、例えば酸化シリコン膜が形成され、
この第２の層間絶縁膜３０には、前記ビット線用プラグ
１１と連結する例えばタングステンからなるビット線コ
ンタクトプラグ１２が埋め込まれている。
【００６３】前記隣接するトランジスタ間には、例えば
タングステンからなるビット線ＢＬ０、ＢＬ１…が列方
向（紙面垂直方向）に形成され、このビット線ＢＬ０，
ＢＬ１…は、ビット線コンタクトプラグ１２を介して前
記ビット線用プラグ１１に電気的接続されている。
【００６４】そして、前記第２の層間絶縁膜３０上に第
３の層間絶縁膜４０が、前記ビット線ＢＬ０、ＢＬ１…
を埋め込むように形成されている。
【００６５】前記ビット線ＢＬ０，ＢＬ１…間には、こ
の第３の層間絶縁膜４０及び前記第２の層間絶縁膜３０
を貫通してキャパシタ用プラグ１０に達するキャパシタ
用コンタクトプラグ１３が形成され、このキャパシタ用
コンタクトプラグ１３及びキャパシタ用プラグ１０によ
りキャパシタ用導電プラグ１５が形成されている。
【００６６】このキャパシタ用コンタクトプラグ１３を
含む前記第３の層間絶縁膜４０上には、キャパシタの台
座の役目をする絶縁性台座部材５０、例えば窒化シリコ
ン膜が膜厚約（２００ｎｍ）に形成されている。この絶
縁性台座部材５０は、エッチングストッパーとしての役
目も担っている。
【００６７】この絶縁性台座部材５０には、前記キャパ
シタ用コンタクトプラグ１３に達するスルーホール５１
が形成され、このスルーホール５１内に底部が埋設され
て支持され、且つ前記キャパシタ用導電プラグ１５を介
して前記拡散層４ａに電気的接続され、前記絶縁性台座
部材５０上に突出したシリンダー構造の下部電極６１が
形成されている。ここでは、下部電極６１は、例えば、
肉厚３０ｎｍ、長辺３００ｎｍ×短辺２００ｎｍの平面
四角形で、高さ１０００ｎｍの筒状に形成している。
【００６８】そして、隣接する下部電極６１は、その上
端部と前記絶縁性台座部材５０との間の各対向側面部に
おいて、互いに絶縁体梁２００によって連結され支持さ
れている。即ち、各下部電極６１は、その４つの側面の
各々が、隣接する下部電極６１の側面と絶縁体梁２００
によって連結されている。ここでは、絶縁体梁２００
は、例えば、窒化シリコン膜からなり、５０ｎｍ×５０
ｎｍの断面四角形に形成されている。また、絶縁体梁２
００としては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯ
Ｓ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、
酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ
膜、ＢＳＴ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることがで
きる。
【００６９】そして、この下部電極６１の内外表面に
は、誘電体膜６２、例えば、Ｔａ2Ｏ5膜が膜厚約１０ｎ
ｍに形成されている。この誘電体膜６２としては、Ｔａ
2Ｏ5膜以外に、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳ
ｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘電体膜を用い
てもよい。
【００７０】また、前記下部電極６１の内外表面には、
この誘電体膜６２を介して上部電極６３、例えばルテニ
ウム（Ｒｕ）が形成されている。こうして、下部電極５
０、誘電体膜５１及び上部電極５２よりなるキャパシタ
６０が構成される。なお、本明細書にいう「シリンダー
構造」とは、筒状に中央部が刳り抜かれているようなパ
ターンで形成されていることを意味するものであり、そ
の平面形状は四角形や円形に限られるものではない。
【００７１】そして、このキャパシタ６０の内部及びキ
ャパシタ６０間には、絶縁膜７０が埋め込まれ、図示し
ないが、この絶縁膜７０上、或いはこの絶縁膜７０介し
て所定の配線、例えば上部電極取り出し配線等が形成さ
れる。
【００７２】次に、上記半導体記憶装置の製造方法につ
いて、図４乃至図１６を用いて説明する。図４乃至図１
６は、図１中のＡ−Ａ’線、Ｂ−Ｂ’線、またはＣ−
Ｃ’線に沿う工程図で、図１０（ｊ’）、図１１
（ｋ’）及び図１４（ｏ’）は、それぞれ図１０
（ｊ）、図１１（ｋ）及び図１４（ｏ）の平面図、また
図１５（ｐ’）及び図１６（ｑ’）は、それぞれ図１５
（Ｐ）のＥ−Ｅ’線及び図１６（ｑ）のＦ−Ｆ’線の沿
う平面図を示している。
【００７３】図示のように、ｐ型の半導体基板１上に素
子分離領域２を選択的に形成した後、それらにより取り
囲まれた素子形成領域３上にゲート絶縁膜５、多結晶シ
リコン層、タングステンシリサイド層、窒化シリコン膜
を順次積層形成する。次いで、通常のリソグラフィー技
術及びエッチング技術により、この窒化シリコン膜をパ
ターニングし、これをマスクに用いて前記タングステン
シリサイド層及び多結晶シリコン層を順次パターニング
した後、これら層の側面を窒化シリコン膜６で被覆する
ことにより、窒化シリコン膜６で覆われた多結晶シリコ
ン層及びタングステンシリサイド層からなる積層構造の
ゲート電極７を形成する。
【００７４】次いで、このゲート電極７をマスクにして
前記半導体基板１の表面にｎ型不純物を注入してｎ型ソ
ース／ドレインとしての拡散層４ａ及び４ｂを形成して
ＭＯＳスイッチング・トランジスタを形成する。このト
ランジスタのゲート電極７は、行方向（紙面左右方向）
に連続して形成し、行方向に隣接するトランジスタのゲ
ート電極７同士を連結して図示しないワード線Ｗ0，Ｗ1
…を形成する（図４（ａ））。
【００７５】次に、このゲート電極７を含む前記半導体
基板１１全面に、例えばＣＶＤ法により、酸化シリコン
膜を堆積した後、ＣＭＰ法により、前記ゲート電極７上
面の前記窒化シリコン膜６が露出するまで平坦化処理す
る。こうして、前記ゲート電極７間に、例えば酸化シリ
コン膜よりなり、表面が平坦化された第1の層間絶縁膜
２０を埋め込み形成する（図４（ｂ））。
【００７６】なお、この第1の層間絶縁膜２０を平坦化
するのは後工程で、この第1の層間絶縁膜２０にプラグ
を埋め込むためであり、プラグを形成しない場合には、
必ずしも平坦化する必要はない。
【００７７】続いて、通常のリソグラフィー技術及びエ
ッチング技術により、前記拡散層４ａ及び４ｂ上の前記
第１の層間絶縁膜２０を選択的に除去して開口部２０ａ
及び２０ｂをそれぞれ設ける。このとき、この開口部２
０ｂは、前記拡散層４ｂから前記素子分離領域２上まで
達する大きさに形成される。次いで、ＬＰ−ＣＶＤ法で
リンドープ多結晶シリコン膜を堆積した後、ＣＭＰ法に
よる平坦化処理を行い、前記拡散層４ａ，４ｂ上部の前
記開口部２０ａ、２０ｂ内に低抵抗の多結晶シリコン膜
からなるキャパシタ用プラグ１０及びビット線用プラグ
１１をそれぞれ埋め込み形成する（図４（ｃ）、
（ｃ’））。
【００７８】次に、このキャパシタ用プラグ１０及びビ
ット線用プラグ１１が埋め込まれた前記第１の層間絶縁
膜２０上に、例えば、ＣＶＤ法により、酸化シリコン膜
を堆積し、第２の層間絶縁膜３０を形成する。
【００７９】この第２の層間絶縁膜３０を形成した後、
通常のリソグラフィー技術及びエッチング技術により、
この第２の層間絶縁膜３０に前記ビット線用プラグ１１
を露出する開口部３０ｂを形成し、この開口部３０ｂの
内壁面に、例えば窒化チタン（ＴｉＮ）膜／チタン（Ｔ
ｉ）膜の積層構造のバリアメタル膜３１を形成する。
【００８０】次に、この開口部３０ｂ内を埋め込むよう
に、前記第２の層間絶縁膜３０上にタングステン等の導
電膜を堆積した後、ＣＭＰ法による平坦化処理を施して
この開口部３０ｂ内にタングステンからなるビット線コ
ンタクトプラグ１２を埋め込む（図５（ｄ）、
（ｄ’））。
【００８１】次に、再度、タングステン膜を堆積した
後、このタングステン膜上に設けた所定パターンの窒化
シリコン膜４１をマスクにしてタングステン膜をパター
ニングし、前記ビット線コンタクトプラグ１２を介して
前記ビット線用プラグ１１に接続されたビット線ＢＬを
形成する（図５（ｅ）、（ｅ’））。
【００８２】次に、このビット線ＢＬを含む前記第２の
層間絶縁膜３０上に、例えばＣＶＤ法により、例えば、
酸化シリコン膜からなる第３の層間絶縁膜を堆積した
後、ＣＭＰ法による平坦化処理を施してそのビット線Ｂ
Ｌ間に第３の層間絶縁膜４０を埋め込み形成する（図６
（ｆ）、（ｆ’））。
【００８３】次に、通常のリソグラフィー技術及びエッ
チング技術により、前記ビット線ＢＬ間における前記第
３の層間絶縁膜４０及び前記第２の層間絶縁膜３０を貫
通して、前記キャパシタ用プラグ１０に達するスルーホ
ール（第１のスルーホール）４０ａを形成した後、この
スルーホール４０ａの内壁面にＴｉＮ膜／Ｔｉ膜の積層
構造のバリアメタル膜４２を形成する（図７（ｇ）、
（ｇ’））。
【００８４】次に、このスルーホール４０ａ内を埋め込
むように、前記第３の層間絶縁膜４０上にタングステン
等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を
施してこのスルーホール４０ａ内にタングステンからな
るキャパシタ用コンタクトプラグ１３を埋め込み、この
キャパシタ用コンタクトプラグ１３及び前記キャパシタ
用プラグ１０により、前記拡散層４ａに電気的接続され
たキャパシタ用導電プラグ１５を形成する（図８
（ｈ）、（ｈ’））。
【００８５】次いで、このキャパシタ用コンタクトプラ
グ１３を埋め込んだ前記第３の層間絶縁膜４０上に、キ
ャパシタの下部電極を支えるための絶縁性台座部材５０
を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２０
０ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０
とする。なお、この絶縁性台座部材５０は、後工程でエ
ッチングストッパ膜として機能する。
【００８６】続いて、この絶縁性台座部材５０上に、エ
ッチング特性の異なる材料からなる第１の犠牲絶縁膜８
０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約
５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁
膜とする。なお、この第１の犠牲絶縁膜８０としては、
例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコ
ン膜やノンドープド酸化シリコン膜等を適用することが
できる。
【００８７】次いで、ＣＭＰ法により、この第１の犠牲
絶縁膜８０の表面を研磨し、表面を平坦化する。続い
て、この第１の犠牲絶縁膜８０上に、後工程でスタック
ドキャパシタ間を連結する絶縁体梁を形成するための絶
縁梁膜２００ａを形成する。例えば、ＬＰ−ＣＶＤ法に
より、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁
梁膜２００ａとする（図９（ｉ））。
【００８８】なお、この絶縁梁膜２００ａとしては、前
記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁
膜を選択することが望ましく、例えば、窒化シリコン膜
以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化
タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）
膜、ＢＳＴ膜、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、ＳＢＴ
膜等を適用することができる。
【００８９】次いで、この絶縁梁膜２００ａ上に、例え
ば、格子幅約５０ｎｍの微細な格子状のフォトレジスト
パターン９０を形成する。
【００９０】次いで、前記フォトレジストパターン９０
をマスクとして前記絶縁梁膜２００ａをドライエッチン
グ法でエッチングし、前記キャパシタ用コンタクトプラ
グ１３上方に交点を有する格子状の絶縁体梁２００を形
成する（図１０（ｊ）、（ｊ’））。
【００９１】次いで、前記フォトレジストパターン９０
を除去した後、前記絶縁体梁２００を含む前記第１の犠
牲絶縁膜８０上に、第２の犠牲絶縁膜８１を形成する。
【００９２】例えば、ＣＶＤ法により、膜厚約５００ｎ
ｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１と
する。なお、この第２の犠牲絶縁膜８１としては、前記
絶縁体梁２００とエッチング特性が異なり、前記第１の
犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を
選択することが望ましく、例えば、ＢＰＳＧ膜等の不純
物をドープド酸化シリコン膜やノンドープド酸化シリコ
ン膜を適用することができる。
【００９３】次いで、格子状の前記絶縁体梁２００の交
点上に四角形状の開口部９１ａを有する格子状のフォト
レジストパターン９１を形成する（図１１（ｋ）、
（ｋ’））。ここで、開口部９１ａは、例えば、長辺３
００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【００９４】次いで、このフォトレジストパターン９１
をマスクとして、前記第２の犠牲絶縁膜８１、前記絶縁
体梁２００の交点部分、前記第１の犠牲絶縁膜８０及び
前記絶縁性台座部材５０を順次ドライエッチング法でエ
ッチングし、前記キャパシタ用コンタクトプラグ１３の
表面を露出させるスルーホール５１を形成した後、前記
フォトレジストパターン１１１を除去する（図１２
（ｌ））。
【００９５】続いて、前記スルーホール５１の内面、前
記スルーホール５１間の前記第２の犠牲絶縁膜８１及び
前記キャパシタ用コンタクトプラグ１３の表面に、キャ
パシタの下部電極６１となる第１の導電膜を成膜する。
例えば、ＣＶＤ法により、Ｒｕ膜を膜厚約３０ｎｍに成
膜して下部電極とする。この下部電極６１として、Ｒｕ
膜以外に、プラチナ（Ｐｔ）膜、窒化チタン（ＴｉＮ）
膜等の導電膜を適用することができる。
【００９６】次に、前記スルールーホール５１内が十分
に埋まる膜厚のフォトレジスト９２を堆積する。その
後、ドライエッチング法により、このフォトレジスト９
２をエッチングバックして前記スルーホール５１内をこ
のフォトレジスト９２で充填させる。（図１２
（ｍ））。
【００９７】次いで、ＣＭＰ法、ＲＩＥ（反応性イオン
エッチング：Reactive Ion Etching）法等により、前記
スルーホール５１間における前記第２の犠牲絶縁膜８１
上の前記下部電極膜６１を除去し電気的に分離する（図
１３（ｎ））。
【００９８】次いで、前記スルーホール５１内の前記フ
ォトレジスト９２をシンナー等の溶剤で除去する。シン
ナーを用いることにより、前記第２の犠牲絶縁膜８１及
び前記下部電極６１にダメージを与えることなく、前記
フォトレジス９２を選択的に除去することができる。
【００９９】次いで、前記スルーホール５１間の前記第
２の犠牲絶縁膜８１をフッ酸水溶液で除去する。これに
より、四角筒形状の前記下部電極６１は、前記絶縁性台
座部材５０で底部が支持される。また、隣接する前記下
部電極６１は、前記絶縁性台座部材５０と前記下部電極
上部６１との間、例えば、中間位置において、対向面の
一部に連結された格子状の前記絶縁体梁２００で互いに
連結されて支持されている（図１４（ｏ）、
（ｏ’））。
【０１００】次いで、前記下部電極膜６１の内外表面を
覆う誘電体膜６２を形成する。例えば、ＣＶＤ法によ
り、膜厚約１０ｎｍのＴａ2Ｏ5膜を堆積し、酸化シリコ
ン膜換算で例えば膜厚約１.３ｎｍの誘電体膜を形成す
る。この誘電体膜６２は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢ
Ｔ）、ＢａＳｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘
電体膜を用いてもよい。
【０１０１】次いで、この誘電体膜６２により覆われた
前記下部電極６１の内外表面に、ＬＰ−ＣＶＤ法により
上部電極６３となる導電膜、例えば、Ｒｕ膜を形成して
上部電極を形成し、この上部電極６３、前記誘電体膜６
２及び前記下部電極６１により、キャパシタ６０形成す
る（図１５（ｐ）、（ｐ’））。
【０１０２】次いで、このキャパシタの内外部分に絶縁
物７０を堆積し、平坦化処理を施した後、通常の配線技
術により所定の上部電極との配線等が施されて、１個の
トランジスタと１個のシリンダー構造のキャパシタとを
有するメモリセルが形成される（図１６（ｑ）、
（ｑ’））。
【０１０３】上記実施形態の半導体記憶装置では、隣接
するキャパシタ６０の下部電極６１は、絶縁性台座部材
５０と下部電極６１上部との間において、互いに、絶縁
体梁２００により連結支持されて機械的強度が高められ
ている。従って、絶縁性台座部材５０の膜厚を最小限に
できる。しかも、絶縁体梁２００による下部電極６１の
連結は、対向面の一部で行われるため、キャパシタに寄
与しない連結部分の面積（以下、キャパシタとして寄与
しない面積を、単に、無効面積という）は極めて小さ
い。例えば、四角筒形状の下部電極６１が、長辺約３０
０ｎｍ×短辺約２００ｎｍ、高さ約１、０００ｎｍで、
絶縁性台座部材５０が膜厚約３００ｎｍとした従来技術
の場合、絶縁性台座部材５０による無効面積は３００,
０００ｎｍ2で、且つキャパシタ容量は３９.８ｆFであ
る。
【０１０４】これに対して、本実施形態は、絶縁性台座
部材５０が膜厚約２００ｎｍと薄く、絶縁性台座部材５
０による無効面積は２００，０００ｎｍ2で、一方、絶
縁体梁２００の断面積を５０ｎｍ×５０ｎｍとすると、
１つの絶縁体梁２００による無効面積は２,５００ｎｍ2
で、１つのキャパシタにおいて４個の絶縁体梁２００が
連結されているので、絶縁体梁２００による無効面積は
１０,０００ｎｍ2となり、絶縁性台座部材５０と絶縁体
梁２００の両者による無効面積は２１０,０００ｎｍ
2で、従来技術の場合に比べて、３０％低減でき、その
結果、キャパシタ容量は４２.２ｆFでキャパシタ容量を
６％増加できる。
【０１０５】また、隣接する下部電極６１を絶縁体梁２
００で連結支持しているため、下部電極６１の機械的強
度を確保でき、下部電極６１の高さを高くすることがで
き、大きなキャパシタ容量を確保することができる。
【０１０６】また、本実施形態によるメモリセルの製造
方法では、次のような効果を有する。即ち、一般に、下
部電極６１は、膜厚約３０ｎｍと薄く、機械的に弱い
が、本実施形態では、隣接する前記下部電極６１は、絶
縁性台座部材５０と前記下部電極の上部との間の各対向
面において、絶縁体梁２００で連結支持することによ
り、機械的強度を確保した後、下部電極間の第２の犠牲
絶縁膜及び第１の犠牲絶縁膜の選択エッチング工程、下
部電極内のフォトレジスト除去工程、下部電極表面への
誘電体膜及び上部電極の形成工程、並びにキャパシタの
内外部分への絶縁物の埋め込み工程等の処理を行ってい
る。そのため、下部電極の転倒を防止でき、歩留まり向
上がはかれる。 （第２の実施の形態）次に、本発明の第２の実施の形態
に係わる半導体記憶装置及びその製造方法について、図
１７乃至図２３を参照して説明する。なお、図におい
て、上記第1の実施の形態と同一構成要素には、同一符
号を付して重複部分の説明は省略し、以下、相違する部
分のみ説明する。
【０１０７】図１７及び図１８は本実施形態による半導
体記憶装置の構造を示す断面図で、図１７（ａ）は、図
１中のＡ−Ａ’線に沿う断面図、図１７（ａ’）は、図
１７（ａ）中のＧ−Ｇ’線に沿う平面図を示している。
【０１０８】図に示すように、第２の実施の形態の半導
体記憶装置では、格子状に配列された複数の下部電極６
１の内、所定方向、例えば行方向（紙面左右方向、また
は水平方向）に配列された、隣接する前記下部電極６１
間にのみ、絶縁体梁２１０を配置している。そして、前
記絶縁体梁２１０は、前記下部電極６１の上端と絶縁性
台座部材５０との間で、前記対向側面の一部において連
結し、隣接する前記下部電極６１を、互いに、支持して
いる。それ以外の構成要素については、上記第1の実施
の形態と同じ構成となっている。
【０１０９】次に、本実施の形態の半導体記憶装置の製
造方法について、図１８及び図２３を参照して説明す
る。図１８及び図２３は本実施形態による半導体記憶装
置の製造方法を示す工程図で、図１８（ａ）、図１９
（ｂ）、図２０（ｃ）、図２１、図２２及び図２３
（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１
９（ｂ’）、図２０（ｃ’）及び図２３（ｇ’）は、い
ずれも図１９（ｂ）、図２０（ｃ）及び図２３（ｇ）の
平面図を示している。
【０１１０】図に示すように本実施の形態の製造方法で
は、上記第１の実施の形態における図４乃至図８に示す
ように、キャパシタ用コンタクトプラグ１３を形成する
工程までは同じである。
【０１１１】次に、キャパシタ用コンタクトプラグ１３
を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの
下部電極を支えるための絶縁性台座部材５０を堆積す
る。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの
窒化シリコン膜を堆積し、絶縁性台座部材５０とする。
なお、この絶縁性台座部材５０は、後工程でエッチング
ストッパ膜として機能する。
【０１１２】続いて、この絶縁性台座部材５０上に、エ
ッチング特性の異なる材料からなる第１の犠牲絶縁膜８
０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約
５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁
膜８０とする。なお、この第１の犠牲絶縁膜８０として
は、例えばＢＰＳＧ膜等の不純物をドープした酸化シリ
コン膜やノンドープド酸化シリコン膜等を適用すること
ができる。
【０１１３】次いで、ＣＭＰ法により、この第１の犠牲
絶縁膜８０の表面を研磨し、表面を平坦化する。続い
て、この第１の犠牲絶縁膜８０上に、後工程でスタック
キャパシタ間を連結する絶縁体梁を形成するための絶縁
梁膜２１０ａを形成する。例えば、ＬＰ−ＣＶＤ法によ
り、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁
膜２００ａとする（図１８（ａ））。
【０１１４】なお、この絶縁梁膜２１０ａとしては、前
記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁
膜を選択することが望ましく、例えば、窒化シリコン膜
以外にＴａＯ膜、Ａｌ2Ｏ3膜、ＢＳＴ膜、ＳＴＯ膜、Ｂ
ＳＴ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することできる。
【０１１５】次いで、前記絶縁梁膜２１０ａ上に、例え
ば、幅約５０ｎｍの微細な直線状のフォトレジストパタ
ーン９３を行方向に沿って形成する。
【０１１６】次いで、前記直線状のフォトレジストパタ
ーン９３をマスクとして前記絶縁梁膜２１０ａをドライ
エッチング法でエッチングし、格子状に配列されたキャ
パシタ用コンタクトプラグ１３の内、行方向に配列され
た複数のキャパシタ用コンタクトプラグ１３上を横切る
ように一方向に延びる直線状の絶縁体梁２１０を形成す
る（図１９（ｂ）、（ｂ’））。
【０１１７】次いで、上記第１の実施の形態における図
１１と同様に、前記フォトレジストパターン９３を除去
した後、前記絶縁体梁２１０を含む前記第１の犠牲絶縁
膜８０上に、第２の犠牲絶縁膜８１を形成する。例え
ば、ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン
膜を堆積し、第２の犠牲絶縁膜８１とする。なお、この
第２の犠牲絶縁膜８１としては、前記絶縁体梁２００と
エッチング特性が異なり、前記第１の犠牲絶縁膜８０と
エッチング特性がほぼ等しい絶縁膜を選択することが望
ましく、例えば、ＢＰＳＧ膜等の不純物をドープド酸化
シリコン膜やノンドープド酸化シリコン膜を適用するこ
とができる。
【０１１８】更に前記第２の犠牲絶縁膜８１上に、格子
状に配列された四角形状の開口部９４ａを有するフォト
レジストパターン９４を形成する（図２０（ｃ）、
（ｃ’））。
【０１１９】ここで、開口部９４ａは、例えば、長辺３
００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【０１２０】次いで、上記第１の実施の形態における図
１２（ｌ）と同様に、前記フォトレジストパターン９４
をマスクとして、前記第２の犠牲絶縁膜８１、前記絶縁
体梁２１０の前記キャパシタ用コンタクトプラグ１３上
に位置する部分、前記第１の犠牲絶縁膜８０及び絶縁性
台座部材５０を順次ドライエッチング法でエッチング
し、キャパシタ用コンタクトプラグ１３の表面を露出さ
せるスルーホール５１を形成する（図２１（ｄ））。
【０１２１】次いで、上記第１の実施の形態における図
１２（ｍ）と同様に、前記スルーホール５１の内面、前
記スルーホール５１間の前記第２の犠牲絶縁膜８１及び
前記キャパシタ用コンタクトプラグ１３の表面に、キャ
パシタの下部電極６１となるＲｕ膜を、例えば、ＣＶＤ
法により膜厚約３０ｎｍ成膜する。
【０１２２】次に、前記スルールーホール５１内が十分
に埋まる膜厚のフォトレジスト９５を堆積し、前記スル
ーホール５１内をこのフォトレジスト９５で充填させ
る。（図２１（ｅ））。
【０１２３】次いで、上記第１の実施の形態における図
１３（ｎ）と同様に、ＣＭＰ法、ＲＩＥ法等により、前
記スルーホール５１間における前記第２の犠牲絶縁膜８
１上の前記下部電極膜６１を除去し電気的に分離する
（図２２（ｆ））。
【０１２４】次いで、上記第１の実施の形態における図
１４（ｏ）と同様に、前記スルーホール５１内の前記フ
ォトレジスト９５をシンナー等の溶剤で除去する。シン
ナーを用いることにより、前記第２の犠牲絶縁膜８１及
び前記下部電極６１にダメージを与えることなく、前記
フォトレジス９２を選択的に除去することができる。
【０１２５】次いで、前記スルーホール５１間の前記第
２の犠牲絶縁膜８１をフッ酸水溶液で除去する。これに
より、四角筒形状の前記下部電極６１は、前記絶縁性台
座部材５０で底部が支持される。また、所定方向におい
て隣接するキャパシタの下部電極６１は、絶縁性台座部
材５０と前記下部電極６１上端との間において、互い
に、絶縁体梁２１０により連結支持されて（図２３
（ｇ）、（ｇ’））。
【０１２６】次いで、上記第１の実施の形態における図
１５以降と同様な、誘電体膜の形成工程、上部電極の形
成工程、キャパシタの内外部分への絶縁膜の埋め込み工
程及び配線の形成工程等を経て、図１７に示すような、
トランジスタとシリンダ構造のキャパシタとを有するメ
モリセルが形成される。
【０１２７】本実施の形態による半導体記憶装置では、
所定方向において隣接するキャパシタの下部電極６１
は、絶縁性台座部材５０と前記下部電極６１上端との間
において、互いに、絶縁体梁２１０により連結支持され
て機械的強度が高められている。従って、上記第1の実
施の形態と同様に、キャパシタ容量の増加、または大き
なキャパシタ容量を確保できる。しかも、本実施の形態
では、前記下部電極と絶縁体梁との連結は、下部電極に
おける四辺の外周面の内、一辺同士で行われるため、上
記第１の実施の形態よりも、大きなキャパシタ容量を確
保できる。
【０１２８】また、本実施形態の製造方法によれば、上
記第1の実施の形態と同様に、下部電極の転倒を防止で
きるため、歩留まり向上がはかれる。 （第３の実施の形態）以下、本発明の第３の実施の形態
に係わる半導体記憶装置及びその製造方法を図２４乃至
図３０を参照して説明する。なお、図において、上記第
１の実施の形態と同一構成要素には同一符号を付して重
複部分の説明は省略し、以下、相違する部分のみ説明す
る。
【０１２９】図２４は本実施の形態に係わる半導体記憶
装置の構造を示す断面図で、図２４（ａ）は図１中のＡ
−Ａ’線に沿う断面図、図２４（ａ’）は図２４（ａ）
中のＨ−Ｈ’線に沿う断面図を示している。
【０１３０】図に示すように、本実施の形態の半導体記
憶装置では、格子状に配列された複数の下部電極６１の
内、所定方向、例えば、行方向の各列において、隣接す
る２個の前記下部電極６１を１組として区分する。そし
て、各組の隣接する前記下部電極６１間にのみ、絶縁体
梁２２０を配置し、隣接する各組間には、前記絶縁体梁
２２０を配置しない。また、各組において、前記絶縁体
梁２２０は、前記下部電極６１上端と絶縁性台座部材５
０との間で、前記対向側面の一部において連結し、隣接
する前記下部電極６１を、互いに、支持している。それ
以外の構成要素については、上記第１の実施の形態と同
じ構成となっている。
【０１３１】次に、本実施の形態の半導体記憶装置の製
造方法について、図２２及び図２３を参照して説明す
る。図２５及び図３０は本実施の形態による半導体記憶
装置の製造方法を示す工程図で、図２５（ａ）、図２６
（ｂ）、図２７（ｃ）、図２８（ｄ）、（ｅ）、２９
（ｆ）及び図３０（ｇ）は、図１中のＡ−Ａ’線に沿う
断面図、図２６（ｂ’）、図２７（ｃ’）及び図３０
（ｇ’）は、それぞれ図２６（ｂ）、図２７（ｃ）及び
図３０（ｇ）の平面図を示している。
【０１３２】図に示すように本実施の形態の製造方法で
は、上記第１の実施の形態における図４乃至図８に示す
ように、キャパシタ用コンタクトプラグ１３を形成する
工程までは同じである。
【０１３３】次に、キャパシタ用コンタクトプラグ１３
を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの
下部電極を支えるための絶縁性台座部材５０を堆積す
る。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの
窒化シリコン膜を堆積し、絶縁性台座部材５０とする。
なお、この絶縁性台座部材５０は、後工程でエッチング
ストッパ膜として機能する。
【０１３４】続いて、この絶縁性台座部材５０上に、エ
ッチング特性の異なる材料からなる第１の犠牲絶縁膜８
０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約
５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁
膜８０とする。なお、この第１の犠牲絶縁膜８０として
は、例えばＢＰＳＧ膜等の不純物をドープした酸化シリ
コン膜やノンドープド酸化シリコン膜等を適用すること
ができる。
【０１３５】次いで、ＣＭＰ法により、この第１の犠牲
絶縁膜８０の表面を研磨し、表面を平坦化する。続い
て、この第１の犠牲絶縁膜８０上に、後工程でスタック
キャパシタ間を連結する絶縁体梁を形成するための絶縁
梁膜２２０ａを形成する。例えば、ＬＰ−ＣＶＤ法によ
り、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁
膜２２０ａとする（図２５（ａ））。
【０１３６】なお、この絶縁梁膜２１０ａとしては、前
記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁
膜を選択することが望ましく、例えば、窒化シリコン膜
以外にＴａＯ膜、Ａｌ2Ｏ3膜、ＢＳＴ膜、ＳＴＯ膜、Ｂ
ＳＴ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することできる。
【０１３７】次いで、に示すように、前記絶縁梁膜２２
０ａ上に、例えば、幅約５０ｎｍの微細な直線状のフォ
トレジストパターン９６を行方向に沿って所定間隔をお
いて形成する。前記フォトレジストパターン９６は、行
方向に配列されたキャパシタ用コンタクトプラグ１３の
各列に、しかも前記キャパシタ用コンタクトプラグ１３
の中央部上方に位置するように設けられる。
【０１３８】また、前記フォトレジストパターン９６
は、各キャパシタ用コンタクトプラグ１３列において、
隣接する２個の前記キャパシタ用コンタクトプラグ１３
を１組として区分される、各組の隣接する前記キャパシ
タ用コンタクトプラグ１３間にのみ設けられ、隣接する
各組間には、設けない。そして、前記フォトレジストパ
ターン９６の直線状の長さは、各組の隣接する前記キャ
パシタ用コンタクトプラグ１３間に跨る長さに形成され
ている。
【０１３９】次いで、前記直線状のフォトレジストパタ
ーン９６をマスクとして前記絶縁梁膜２２０ａをドライ
エッチング法でエッチングし、行方向のキャパシタ用コ
ンタクトプラグ１３列の各列において、各組の隣接する
キャパシタ用コンタクトプラグ１３間を跨く直線状の絶
縁体梁２２０を、各々、形成する（図２６（ｂ）、
（ｂ’））。
【０１４０】次いで、上記第１の実施の形態における図
１１と同様に、前記フォトレジストパターン９５を除去
した後、前記絶縁体梁２２０を含む前記第１の犠牲絶縁
膜８０上に、第２の犠牲絶縁膜８１を形成する。例え
ば、ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン
膜を堆積し、第２の犠牲絶縁膜８１とする。
【０１４１】なお、この第２の犠牲絶縁膜８１として
は、前記絶縁体梁２００とエッチング特性が異なり、前
記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい
絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜
等の不純物をドープド酸化シリコン膜やノンドープド酸
化シリコン膜を適用することができる。
【０１４２】更に前記第２の犠牲絶縁膜８１上に、格子
状に配列された四角形状の開口部９７ａを有するフォト
レジストパターン９７を形成する（図２７（ｃ）、
（ｃ’））。
【０１４３】ここで、開口部９７ａは、例えば、長辺３
００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【０１４４】次いで、上記第１の実施の形態における図
１２と同様に、前記フォトレジストパターン９７をマス
クとして、前記第２の犠牲絶縁膜８１、前記絶縁体梁２
２０ａの前記キャパシタ用コンタクトプラグ１３上に位
置する部分、前記第１の犠牲絶縁膜８０及び前記絶縁性
台座部材５０を順次ドライエッチング法でエッチング
し、キャパシタ用コンタクトプラグ１３の表面を露出さ
せるスルーホール５１を形成する（図２８（ｄ））。
【０１４５】次いで、上記第１の実施の形態における図
１２（ｍ）と同様に、前記スルーホール５１の内面、前
記スルーホール５１間の前記第２の犠牲絶縁膜８１及び
前記キャパシタ用コンタクトプラグ１３の表面に、キャ
パシタの下部電極６１となるＲｕ膜を、例えば、ＣＶＤ
法により膜厚約３０ｎｍ成膜する。
【０１４６】次に、前記スルールーホール５１内が十分
に埋まる膜厚のフォトレジスト９８を堆積し、前記スル
ーホール５１内をこのフォトレジスト９８で充填させ
る。（図２８（ｅ））。
【０１４７】次いで、上記第１の実施の形態における図
１３（ｎ）と同様に、ＣＭＰ法、ＲＩＥ法等により、前
記スルーホール５１間における前記第２の犠牲絶縁膜８
１上の前記下部電極膜６１を除去し電気的に分離する
（図２８（ｆ））。
【０１４８】次いで、上記第１の実施の形態における図
１４（ｏ）と同様に、前記スルーホール５１内の前記フ
ォトレジスト９８をシンナー等の溶剤で除去する。シン
ナーを用いることにより、前記第２の犠牲絶縁膜８１及
び前記下部電極６１にダメージを与えることなく、前記
フォトレジス９８を選択的に除去することができる。
【０１４９】次いで、前記スルーホール５１間の前記第
２の犠牲絶縁膜８１をフッ酸水溶液で除去する。これに
より、四角筒形状の前記下部電極６１は、前記絶縁性台
座部材５０で底部が支持される。また、行方向の各列に
おいて、隣接する２個の前記下部電極６１を１組とし、
各組内の隣接する前記下部電極６１は、絶縁体梁２２０
により、絶縁性台座部材５０と前記下部電極６１上端と
の間において、互いに、連結され、支持されている（図
３０（ｇ）、（ｇ’））。
【０１５０】次いで、上記第１の実施の形態における図
１５以降と同様な、誘電体膜の形成工程、上部電極の形
成工程、キャパシタの内外部分への絶縁膜の埋め込み工
程及び配線の形成工程等を経て、図２４に示すような、
トランジスタとシリンダ構造のキャパシタとを有するメ
モリセルが形成される。
【０１５１】本実施の形態による半導体記憶装置では、
所定方向において隣接する２個のキャパシタの下部電極
６１を１組として、各組の前記下部電極６１は、絶縁性
台座部材５０と前記下部電極６１上端との間において、
互いに、絶縁体梁２２０により連結支持されて機械的強
度が高められている。従って、上記第1の実施の形態と
同様に、キャパシタ容量の増加、または大きなキャパシ
タ容量を確保できる。しかも、本実施の形態では、各下
部電極において前記絶縁体梁との連結は、下部電極にお
ける四辺の外周側面の内、一側面のみで行われるため、
上記第１及び第１の実施の形態よりも、大きなキャパシ
タ容量を確保できる。
【０１５２】また、本実施形態の製造方法によれば、上
記第1及び第２の実施の形態と同様に、下部電極の転倒
を防止できるため、歩留まり向上がはかれる。 （第４の実施の形態）以下、本発明の第４の実施の形態
に係わる半導体記憶装置及びその製造方法を図３１及び
図３８を参照して説明する。なお、図において、上記第
１の実施の形態と同一構成要素には同一符号を付して重
複部分の説明は省略し、以下、相違する部分のみ説明す
る。
【０１５３】図３１は本実施の形態に係わる半導体記憶
装置の構造を示す断面図で、図３１（ａ）は、図１中の
Ａ−Ａ’線に沿う断面図、図３１（ａ’）は、図３１
（ａ）中のＩ−Ｉ’線に沿う断面図、図３２は、図１中
のＢ−Ｂ’線に沿う断面図を示している。
【０１５４】図に示すように、本実施の形態では、隣接
する下部電極６１は、その上端と絶縁性台座部材５０と
の間に、２個の絶縁体梁２３０、２４０を上下に配置
し、且つ対向する四辺の各対向側面部の一部と連結する
ことにより、互いに、支持している。それ以外の構成要
素については、上記第1の実施の形態と同じ構成となっ
ている。
【０１５５】次に、本実施の形態の半導体記憶装置の製
造方法について、図３３乃至図３８を参照して説明す
る。
【０１５６】図３３乃至図３８は本実施形態に係わる半
導体記憶装置の製造方法を示す工程図で、図３３
（ａ）、図３４（ｂ）、図３５（ｃ）、図３６（ｄ）、
（ｅ）及び図３７（ｆ）及び図３８（ｇ）は、いずれも
図１中のＡ−Ａ’線に沿う断面図、図３４（ｂ’）、図
３５（ｃ’）及び図３７（ｆ’）は、いずれも図３４
（ｂ）、図３５（ｃ）及び図３７（ｆ）の平面図を示し
ている。
【０１５７】図に示すように、本実施の形態の製造方法
では、上記第１の実施の形態における図４乃至図１０の
第１の犠牲絶縁膜８０上に、前記キャパシタ用コンタク
トプラグ１３上方に交点を有する格子状の第１の絶縁体
梁２３０（第１の実施形態では、１００）を形成する工
程までは、同じである。
【０１５８】次いで、前記第１の絶縁体梁２３０のパタ
ーニングに用いたフォトレジストパターンを除去した
後、前記第１の絶縁体梁２３０を含む前記第１の犠牲絶
縁膜８０上に、例えば、ＣＶＤ法により、膜厚約３００
ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１
を形成する。なお、前記第２の犠牲絶縁膜８１として
は、前記第１の絶縁梁２３０の材料とエッチング特性が
異なり、前記第１の犠牲絶縁膜８０とエッチング特性が
ほぼ等しい絶縁膜を選択することが望ましく、例えば、
ＢＰＳＧ膜等の不純物をドープド酸化シリコン膜やノン
ドープド酸化シリコン膜を適用することができる。
【０１５９】次いで、ＣＭＰ法により、前記第２の犠牲
絶縁膜８１の表面を研磨し、前記第２の犠牲絶縁膜８１
の表面を平坦化する。続いて、前記第２の犠牲絶縁膜８
１上に、後工程でスタックキャパシタ間を連結する第２
の絶縁体梁を形成するための第２の絶縁梁膜２４０ａを
形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０
ｎｍの窒化シリコン膜を堆積し、絶縁梁膜とする（図３
３（ａ））。
【０１６０】なお、前記第２の絶縁梁膜２４０ａとして
は、前記第１の犠牲絶縁膜８０及び第２の犠牲絶縁膜８
１とエッチング特性が異なる絶縁膜を選択することが望
ましく、例えば、窒化シリコン膜以外に、ＨＤＰ−ＴＥ
ＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）
膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴ
Ｏ膜、ＢＳＴ膜、ＰＺＴ膜、ＳＢＴ膜等を適用すること
ができる。
【０１６１】次いで、前記第２の絶縁梁膜２４０ａ上
に、例えば、格子幅約５０ｎｍの微細な格子状のフォト
レジストパターン９９を形成する。
【０１６２】次いで、前記フォトレジストパターン９９
をマスクとして前記第２の絶縁梁膜２４０ａをドライエ
ッチング法でエッチングし、前記キャパシタ用コンタク
トプラグ１３上方に交点を有する格子状の第２の絶縁性
体２４０を形成する（図３４（ｂ）））。
【０１６３】なお、前記第２の絶縁体梁２４０は、前記
第１の絶縁体梁２３０と同じ形状を有し、且つ前記第１
の絶縁体梁２３０上方に形成している。
【０１６４】次いで、前記フォトレジストパターン９９
を除去した後、前記第２の絶縁体梁２４０を含む前記第
２の犠牲絶縁膜８１上に、例えば、ＣＶＤ法により、膜
厚約３００ｎｍの酸化シリコン膜を堆積し、第３の犠牲
絶縁膜８２を形成する。なお、前記第３の犠牲絶縁膜８
２としては、前記第２の絶縁梁２４０の材料とエッチン
グ特性が異なり、前記第１の犠牲絶縁膜８０及び前記第
２の犠牲絶縁膜８１とエッチング特性がほぼ等しい絶縁
膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の
不純物をドープド酸化シリコン膜やノンドープド酸化シ
リコン膜を適用することができる。
【０１６５】次いで、格子状の前記第２の絶縁体梁２４
０の交点上に四角形状の開口部１００ａを有する格子状
のフォトレジストパターン１００を形成する（図３５
（ｃ）、（ｃ’））。ここで、開口部９８ａは、例え
ば、長辺約３００ｎｍ）×短辺約２００ｎｍの平面四角
形状に形成する。
【０１６６】次いで、前記フォトレジストパターン１０
０をマスクとして、前記第３の犠牲絶縁膜８２、前記第
２の絶縁体梁２４０の交点部分、前記第２の犠牲絶縁膜
８１、前記第１の絶縁体梁２３０の交点部分、前記第１
の犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ド
ライエッチング法でエッチングし、トランジスタの前記
キャパシタ用コンタクトプラグ１３の表面を露出させる
スルーホール５１を形成する。
【０１６７】次いで、前記フォトレジスト１００を除去
した後、前記スルーホール５１の内表面、前記スルーホ
ール５１間の前記第３の犠牲絶縁膜８２及び前記キャパ
シタ用コンタクトプラグ１３表面に、キャパシタの下部
電極６１となる第１の導電膜を成膜する。例えば、ＣＶ
Ｄ法により、Ｒｕ膜を膜厚約３０ｎｍに成膜して下部電
極とする。前記下部電極６１として、Ｒｕ膜以外に、Ｐ
ｔ膜、ＴｉＮ膜等の導電膜を適用することができる（図
３６（ｄ））。
【０１６８】次に、前記スルールーホール５１内が十分
に埋まる膜厚のフォトレジスト１０１を堆積した後、ド
ライエッチング法により、前記フォトレジスト１０１を
エッチングバックして前記スルーホール５１内を前記フ
ォトレジスト１０１で充填させる。
【０１６９】次いで、ＣＭＰ法、RIE法等により、前記
スルーホール５１間における前記第３の犠牲絶縁膜８２
上の前記下部電極膜６１を除去し、電気的に分離する
（図３６（ｅ））。
【０１７０】次に、前記スルーホール５１内の前記フォ
トレジスト１０１をシンナー等の溶剤で除去する。シン
ナーを用いることにより、前記第３の犠牲絶縁膜８２及
び前記下部電極６１にダメージを与えることなく、前記
フォトレジスト１０１を選択的に除去することができ
る。
【０１７１】次いで、前記スルーホール５１間の前記第
３の犠牲絶縁膜８２、前記第２の犠牲絶縁膜８１及び前
記第１の犠牲絶縁膜８０をフッ酸水溶液で除去する。こ
れにより、四角筒形状の前記下部電極６１は、前記絶縁
性台座部材５０で底部が支持される。また、隣接する前
記下部電極６１は、前記絶縁性台座部材５０と前記下部
電極６１上端との間において、上下に所定間隔をおいて
配置され、且つ対向面の一部に連結された格子状の前記
第１の絶縁体梁２３０及び前記第２の絶縁体梁２４０で
互いに連結されて支持されている（図３７（ｆ）、
（ｆ’））。
【０１７２】次いで、前記下部電極膜６１の表面を覆う
誘電体膜６２を形成する。例えば、ＣＶＤ法により、膜
厚約１０ｎｍのＴａ2Ｏ5膜を堆積し、酸化膜換算で例え
ば膜厚約（１.３ｎｍ）の誘電体膜を形成する。前記誘
電体膜６２は、ＳｒＢｉ2Ｔａ 2Ｏ9（ＳＢＴ）、ＢａＳ
ｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘電体膜を用い
てもよい。
【０１７３】次いで、前記誘電体膜６２により覆われた
前記下部電極６１の間隙及び前記下部電極５０の筒内外
表面に、ＬＰ−ＣＶＤ法により上部電極６３となる第２
の導電膜、例えば、Ｒｕ膜を形成し、この上部電極６
３、前記誘電体膜６２及び前記下部電極６１により、キ
ャパシタ６０を形成する（図３８（ｇ））。
【０１７４】次いで、このキャパシタ６０の内外部分に
絶縁物７０を堆積し、平坦化処理を施した後、通常の配
線技術により所定の上部電極との配線等が施されて、図
３１及び図３２に示すような、１個のトランジスタと１
個のシリンダー構造のキャパシタとを有するメモリセル
が形成される。
【０１７５】本実施の形態による半導体記憶装置では、
隣接するキャパシタの下部電極６１は、その上端と絶縁
性台座部材５０との間の各対向面の中間位置において、
上下、２段に設けられた第１の絶縁体梁２３０及び第２
の絶縁体梁２４０により、互いに、連結して支持してい
る。
【０１７６】これによって、上記第１乃至第３の実施形
態に比べて、シリンダー型スタックキャパシタの機械的
強度をより高められるため、下部電極をより高くでき
る。したがって、より大きなキャパシタ容量を確保でき
る。
【０１７７】また、本実施の形態の製造方法によれば、
上記第１乃至第３の実施形態に比べて、キャパシタの転
倒をより確実に防止でき、歩留まり向上が更にはかれ
る。 （第５の実施の形態）以下、本発明の第５の実施の形態
に係わる半導体記憶装置及びその製造方法について図３
９乃至４５を参照して説明する。なお、図において、上
記第1の実施の形態と同一構成要素には同一符号を付し
て重複説明は省略し、以下、相違する部分のみ説明す
る。
【０１７８】図３９は本実施の形態に係わる半導体記憶
装置の構造を示す断面図で、図３９（ａ）は、図１中の
Ａ−Ａ’線に沿う断面図、図３９（ａ’）は、図３９中
のＪ−Ｊ’線に沿う断面図を示している。
【０１７９】図に示すように、本実施の形態の半導体記
憶装置では、隣接するシリンダー構造の下部電極６１に
は、四辺の各対向側面部の中央部にシリンダーの全長に
亘って衝立状の絶縁体梁２５０が形成され、且つこの衝
立て状の絶縁体梁２５０によって、隣接する前記下部電
極６１が、互いに、連結されて支持されている。ここで
は、前記絶縁体梁２５０は、例えば、窒化シリコン膜か
らなり、厚み約５０ｎｍ×縦長さ約１、０００ｎｍに形
成されている。前記絶縁体梁２５０としては、窒化シリ
コン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン
膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａ
ｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ
膜、ＳＢＴ膜等を用いることができる。なお、それ以外
の構成要素は、上記第1の実施の形態の構成と同じであ
る。
【０１８０】次に、上記半導体記憶装置の製造方法につ
いて、図４０乃至図４５を用いて説明する。
【０１８１】図４０乃至図４５は本実施の形態の半導体
記憶装置の製造方法を示す工程図で、図４０（ａ）、図
４３（ｃ）、図４４（ｄ）、（ｅ）及び図４５は、図１
中のＡ−Ａ’線に沿う工程断面図、図４１及び図４２
は、図１中のＡ−Ａ’に沿う斜視図、図４０（ａ’）及
び図４５（ｆ’）は、それぞれ図４０（ａ）及び図４５
（ｆ’）の平面図を示している。
【０１８２】図に示すように、本実施の形態の製造方法
では、上記第1の実施の形態における図４乃至図８に示
すように、キャパシタ用コンタクトプラグ１３を形成す
る工程までは、同じである。
【０１８３】次に、キャパシタ用コンタクトプラグ１３
が埋め込んだ第３の層間絶縁膜４０上に、キャパシタの
下部電極を支えるための絶縁性台座部材５０を堆積す
る。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの
窒化シリコン膜を堆積し、絶縁性台座部材５０とする。
なお、この絶縁性台座部材５０は、エッチングストッパ
膜として機能する。
【０１８４】次いで、この絶縁性台座部材５０上に、後
工程でスタックキャパシタ間を連結する絶縁体梁を形成
するための絶縁梁膜２５０ａを形成する。例えば、ＬＰ
−ＣＶＤ法により膜厚約１、０００ｎｍの窒化シリコン
膜を堆積し、絶縁梁膜２５０ａとする。
【０１８５】なお、前記絶縁梁膜２５０ａとしては、窒
化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリ
コン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム
（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＳＴ膜、ＰＺ
Ｔ膜、ＳＢＴ膜等を用いることができる。
【０１８６】次いで、前記絶縁梁膜２５０ａ上に、格子
状の微細なフォトレジストパターン１０２を形成する
（図４０（ａ）、（ａ‘’））。このフォトレジストパ
ターン１０２は、格子幅約５０ｎｍで、格子の交点が前
記キャパシタ用コンタクトプラグ１３上に位置するパタ
ーンに形成される。
【０１８７】次いで、前記フォトレジストパターン１０
２をマスクとして前記絶縁梁膜２５０ａをドライエッチ
ング法でエッチングし、前記キャパシタ用コンタクトプ
ラグ１３上方に交点を有する格子状の絶縁体梁２５０を
形成する（図４１（ｂ））。
【０１８８】次いで、前記フォトレジスト１０２を除去
した後、格子状の前記絶縁体梁２５０を埋めるように前
記絶縁性台座部材５０上に、犠牲絶縁膜８０を形成し、
ＣＭＰ法により平坦化する。例えば、ＣＶＤ法により、
膜厚約１,０００ｎｍの酸化シリコン膜を堆積し、犠牲
絶縁膜８０とする（図４１（ｃ））。
【０１８９】なお、この犠牲絶縁膜８０としては、前記
絶縁梁膜２５０ａとエッチング特性が異なる絶縁膜を選
択することが望ましく、例えば、ＢＰＳＧ膜等の不純物
をドープドＳｉＯ2膜やノンドープドＳｉＯ2膜を適用す
ることができる。
【０１９０】次いで、格子状の前記絶縁体梁２５０の交
点上に平面四角形状の開口部１０３ａを有する格子状の
フォトレジストパターン１０３を形成する（図）４２
（ｄ））。ここで、この開口部１０３ａは、例えば、長
辺約３００ｎｍ×短辺約２００ｎｍの大きさに形成す
る。
【０１９１】次いで、前記フォトレジストパターン１０
３をマスクとして、前記犠牲絶縁膜３０、前記絶縁体梁
２５０の交点部分、及び前記絶縁性台座部材５０を順次
ドライエッチング法でエッチングし、前記キャパシタ用
コンタクトプラグ１３の表面を露出させるスルーホール
５１を形成する（図４３（ｃ）、（ｃ’））。
【０１９２】次いで、前記フォトレジストパターン１０
３を除去した後、前記スルーホール５１の内表面、前記
スルーホール５１間の前記犠牲絶縁膜８０及び前記キャ
パシタ用コンタクトプラグ１３表面に、キャパシタの下
部電極６１となる導電膜を成膜する。例えば、ＣＶＤ法
により、Ｒｕ膜を約３０ｎｍ成膜して下部電極６１とす
る。前記下部電極６１として、Ｒｕ膜以外に、Ｐｔ（プ
ラチナ）膜、ＴｉＮ（窒化チタン）膜等の導電膜を適用
することができる。
【０１９３】次に、前記スルールーホール５１内が十分
に埋まる膜厚のフォトレジスト１０４を堆積した後、Ｃ
ＭＰ法、ＲＩＥ法等により、前記フォトレジスト１０４
をエッチングバックして前記スルーホール５１内を前記
フォトレジスト１０４で充填させる（図４４（ｄ））。
【０１９４】次いで、ＣＭＰ法、ＲＩＥ法等により、前
記スルーホール５１間における前記絶縁体梁２５０及び
前記犠牲絶縁膜８０上の前記下部電極膜６１を除去し、
電気的に分離する（図４４（ｅ））。
【０１９５】次に、前記スルーホール５１内の前記フォ
トレジスト１０４をシンナー等の溶剤で除去する。シン
ナーを用いることにより、前記犠牲絶縁膜８０及び前記
下部電極６１にダメージを与えることなく、前記フォト
レジスト１０４を選択的に除去することができる。
【０１９６】次いで、前記スルーホール５１間の前記犠
牲絶縁膜８０をフッ酸水溶液で除去する。これにより、
四角筒形状の前記下部電極６１は、前記絶縁性台座部材
５０で底部が支持される。また、隣接する前記下部電極
６１は、対向する四辺の各対向面の中央部で、且つ筒全
長に亘って形成された衝立て状の前記絶縁体梁２５０で
互いに連結されて支持されている（図）４５（ｆ）、
（ｆ’）。
【０１９７】次いで、上記第１の実施の形態における図
１５以降と同様な、誘電体膜の形成工程、上部電極の形
成工程、キャパシタの内外部分への絶縁膜の埋め込み工
程及び配線工程を経て、図３９に示すような１個のトラ
ンジスタと１個のシリンダ構造のキャパシタとを有する
メモリセルが形成される。
【０１９８】上記実施の形態の半導体記憶装置では、隣
接するキャパシタの下部電極６１は、対向する四辺の各
対向側面部に、筒全長に亘って形成した衝立て状の絶縁
体梁２５０により連結支持されて機械的強度が高められ
ている。従って、下部電極６１の高さを高くすることが
でき、大きなキャパシタ容量を確保することができる。
【０１９９】また、本実施の形態による製造方法では、
次のような効果を有する。即ち、一般に、下部電極６１
は、膜厚約３０ｎｍと薄く、機械的に弱いが、本実施形
態では、隣接する下部電極６１の各対向側面部は、筒全
長に亘たる、衝立て状の絶縁体梁２５０で連結支持する
ことにより、機械的強度を確保した後、下部電極間の犠
牲絶縁膜及び絶縁性台座部材の選択エッチング工程、下
部電極内のフォトレジスト除去工程、下部電極表面への
誘電体膜の形成工程、並びに上部電極の形成工程、キャ
パシタの内外部への絶縁物の埋め込み工程等の処理を行
っている。そのため、下部電極の転倒を防止でき、歩留
まり向上がはかれる。
【０２００】上記実施の形態において、衝立て状の前記
絶縁体梁２５０は、前記下部電極６１の各辺に形成した
が、上記第２の実施の形態のように、格子状に配列され
た複数の下部電極６１の内、所定方向、例えば行方向に
配列された、隣接する前記下部電極６１間にのみに配置
してもよい。
【０２０１】また、上記第３の実施の形態のように、格
子状に配列された複数の下部電極６１の内、所定方向、
例えば、行方向の各列において、隣接する２個の前記下
部電極を１組として区分し、そして、各組の隣接する前
記下部電極間にのみに配置し、隣接する各組間には配置
しないようにしてもよい。
【０２０２】また、前記衝立状の絶縁体梁２５０は、隣
接する下部電極６１間を互に連結するように設けず、途
中で切断された構造に形成してもよい。（第６の実施の
形態）以下、本発明の第６の実施の形態に係わる半導体
記憶装置及びその製造方法について、図４６乃至図５２
を参照して説明する。なお、図において、上記第1の実
施の形態と同一構成要素には同一符号を付して重複部分
の説明は省略し、以下、相違する部分のみ説明する。
【０２０３】図４６は本実施の形態に係わる半導体記憶
装置の構造を示す断面図で、図４６（ａ）は、図1中の
Ａ−Ａ’に沿う断面図、図４６（ｂ）は、図４６（ａ）
中のＪ−Ｊ’線に沿う断面図を示している。
【０２０４】図に示すように、本実施の形態の半導体記
憶装置では、行方向に配列された各列におけるシリンダ
-構造の下部電極６１の両側には、列全長に亘る長さの
直線状の絶縁体梁２６０が配置されている。また、前記
絶縁体梁２６０は、前記下部電極６１の上端部の位置に
設けられている。各列の下部電極６１は、その上端部の
両外側面部が前記絶縁体梁２６０に連結されて支持され
ている。ここでは、前記絶縁体梁２６０は、例えば、窒
化シリコン膜からなり、幅約１００ｎｍ×厚み約５０ｎ
ｍの断面四角形に形成されている。前記絶縁体梁２６０
としては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜
等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化
アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、Ｂ
ＳＴ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。
それ以外の構成要素については、上記第１の実施の形態
と同じ構成となっている。
【０２０５】次に、上記半導体記憶装置の製造方法につ
いて、図４７乃至図５２を用いて説明する。図４７乃至
図５２は本実施の形態の半導体記憶装置の製造方法を示
す工程図で、図４７（ａ）は、図１中のＡ−Ａ’線に沿
う工程断面図、図４８、図４９（ｄ）、図５０、図５１
及び図５３（ｉ）は、いずれも図１中のＢ−Ｂ’線に沿
う工程断面図、図４７（ａ’）、図４９（ｄ’）及び図
５２（ｉ’）は、それぞれ図４７（ａ）、図４９（ｄ）
及び図５２（ｉ）を示している。
【０２０６】図に示すように、本実施の形態の製造方法
では、上記第1の実施の形態における図４乃至図９に示
すように、キャパシタ用コンタクトプラグ１３を形成す
る工程までは、同じである。
【０２０７】次に、キャパシタ用コンタクトプラグ１３
を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの
下部電極を支えるための絶縁性台座部材５０を堆積す
る。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの
窒化シリコン膜を堆積し、絶縁性台座部材とする。な
お、この絶縁性台座部材５０は、後工程でエッチングス
トッパとして機能する。
【０２０８】続いて、前記絶縁性台座部材５０上に、エ
ッチング特性の異なる材料となる犠牲絶縁膜８０を形成
する。例えば、ＬＰ−ＣＶＤ法により、膜厚約１、００
０ｎｍの酸化シリコン膜を堆積し、犠牲絶縁膜とする。
【０２０９】なお、前記犠牲絶縁膜８０としては、酸化
シリコン膜以外に、例えば、ＢＰＳＧ膜等の不純物をド
ープした酸化シリコン膜やノンドープド酸化シリコン膜
等を適用することができる。
【０２１０】次いで、ＣＭＰ法により、前記犠牲絶縁膜
８０の表面を研磨し、表面を平坦化する。
【０２１１】次いで、この犠牲絶縁膜８０上に、直線状
のフォトレジストパターン１０５を形成する。このフォ
トレジストパターン１０５は、行方向に配列された各列
のキャパシタ用コンタクトプラグ１３上に列に沿って列
全長に亘って形成される（図４７（ａ）、（ａ’））。
ここでは、例えば、幅約２００ｎｍで、間隔約１００ｎ
ｍに形成される。
【０２１２】続いて、このフォトレジストパターン１０
５をマスクとしてRIE法により、前記犠牲絶縁膜８０
に、直線状の溝８０ａを形成する。この溝８０ａは、行
方向に配列された各列のキャパシタ用コンタクトプラグ
１３両側の上方に、水平方向で、且つ行全長に亘る長さ
に形成する。また、深さ５０ｎｍに形成する（図４８
（ｂ））。
【０２１３】続いて、前記溝８０ａを含む前記犠牲絶縁
膜８０上に、後工程でスタックキャパシタ間を連結する
絶縁体梁を形成するための絶縁梁膜２６０ａ、例えば窒
化シリコンをＬＰ−ＣＶＤ法により堆積し、次に、ＣＭ
Ｐ法を用いて、前記犠牲絶縁膜８０の表面が露出するま
で前記絶縁梁膜２６０ａを平坦化し、前記溝８０ａ内に
のみ前記絶縁梁膜を埋め込み、絶縁体梁２６０を形成す
る（図４８（ｃ）））。
【０２１４】なお、前記絶縁梁膜２７０ａとしては、前
記犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選
択することが望ましく、例えば、窒化シリコン膜以外
に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タン
タル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、
ＢＳＴ膜、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、ＳＢＴ膜等
を適用することができる。
【０２１５】次に、リソグラフィ法で、前記溝８０ａに
対して垂直に直線状のフォトレジストパターン１０６を
形成する。前記フォトレジストパターン１０６は、列方
向のキャパシタ用コンタクトプラグ１３列に対して、各
列の前記キャパシタ用コンタクトプラグ１３の両側に、
各々、位置するように形成する（図４９（ｄ）、
（ｄ’））。
【０２１６】このフォトレジストパターン１０６と前記
絶縁梁膜２６０ａにより、前記キャパシタ用コンタクト
プラグ１３上に平面四角形状の開口部１２０を形成す
る。ここで、開口部１２０は、例えば、長辺約３００ｎ
ｍ×短辺約２００ｎｍの大きさに形成する。
【０２１７】次いで、前記フォトレジストパターン１０
６と前記絶縁梁膜２６０ａをマスクとして、前記開口部
１２０内の前記犠牲絶縁膜８０及び前記絶縁性台座部材
５０を順次ドライエッチング法でエッチングし、自己整
合的に、前記キャパシタ用コンタクトプラグ１３の表面
を露出させるスルーホール５１を形成する（図５０
（ｅ））。
【０２１８】次いで、前記フォトレジストパターン１０
６を除去した後、前記スルーホール５１の内表面、前記
スルーホール５１間の前記犠牲絶縁膜８０及び前記キャ
パシタ用コンタクトプラグ１３表面に、キャパシタの下
部電極６１となる導電膜を成膜する。例えば、ＣＶＤ法
により、Ｒｕ膜を膜厚約３０ｎｍに成膜して下部電極と
する（図５０（ｆ））。前記下部電極６１として、Ｒｕ
膜以外に、Ｐｔ（プラチナ）膜、ＴｉＮ（窒化チタン）
膜等の導電膜を適用することができる。
【０２１９】次に、前記スルールーホール５１内が十分
に埋まる膜厚のフォトレジスト１０７を堆積した後、ド
ライエッチング法により、前記フォトレジスト１０７を
エッチングバックして前記スルーホール５１内を前記フ
ォトレジスト１０７で充填させる（図５１（ｇ））。
【０２２０】次いで、ＣＭＰ法、ＲＩＥ法等により、前
記スルーホール５１間における前記犠牲絶縁膜８０上の
前記下部電極膜６１を除去し、電気的に分離する。
【０２２１】次に、前記スルーホール５１内の前記フォ
トレジスト１０７をシンナー等の溶剤で除去する。シン
ナーを用いることにより、前記犠牲絶縁膜８０及び前記
下部電極６１にダメージを与えることなく、前記フォト
レジスト１０７を選択的に除去することができる。
【０２２２】次いで、前記スルーホール５１間の前記犠
牲絶縁膜８０をフッ酸水溶液で除去する。これにより、
四角筒形状の前記下部電極６１は、前記絶縁性台座部材
５０で底部が支持される。また、行方向に配列された各
下部電極６１は、その上端の両側に配置された前記絶縁
体梁２６０で互いに連結されて支持されている（図５２
（ｉ）、（ｉ’））。
【０２２３】次いで、上記第１の実施の形態における図
１５以降と同様な、誘電体膜の形成工程、上部電極の形
成工程、キャパシタの内外部分への絶縁膜の埋め込み工
程及び配線工程を経て、図４６に示すような１個のトラ
ンジスタと１個のシリンダ構造のキャパシタとを有する
メモリセルが形成される。
【０２２４】上記実施の形態の半導体記憶装置では、行
方向に配列された各列の下部電極６１上端部の両側に直
線状の絶縁体梁２６０を配置し、前記下部電極６１の両
外側面部と前記絶縁体梁２６０とを連結することによ
り、各列の下部電極６１は前記絶縁体梁２６０に支持さ
れ、機械的強度が高められている。従って、下部電極６
１の高さを高くすることができ、大きなキャパシタ容量
を確保することができる。
【０２２５】また、本実施の形態による製造方法では、
次のような効果を有する。即ち、行方向に配列された各
下部電極６１は、その上端両側に配置した絶縁体梁２６
０で連結支持することにより、機械的強度を確保した
後、下部電極間の犠牲絶縁膜及び絶縁性台座部材の選択
エッチング工程、下部電極内のフォトレジスト除去工
程、下部電極表面への誘電体膜の形成工程、並びに上部
電極の形成工程、キャパシタの内外部分への絶縁物の埋
め込み工程等の処理を行っている。そのため、下部電極
の転倒を防止でき、歩留まり向上がはかれる。
【０２２６】上記実施の形態において、前記絶縁体梁２
６０は、各列の下部電極６１の両側に設けたが、各列の
下部電極の片側にのみ設けてもよく、前記下部電極６１
の上端部に限らず、前記下部電極６１の上端と前記絶縁
性台座部材５０との間に設けてもよい。
【０２２７】また、前記絶縁体梁２６０は、一層に限ら
ず、筒長方向に複数層設けてもよい。
【０２２８】また、前記絶縁梁２６０は、行方向に配置
された前記下部電極６１列に限らず、列方向（紙面垂直
方向、または垂直方向）に配列された前記下部電極６１
の各列に対して設けてもよい。
【０２２９】
【発明の効果】上記のように、本発明の半導体記憶装置
によれば、シリンダー型スタックドキャパシタの下部電
極を、その上端、若しくはその上端と絶縁性台座部材と
の間において、絶縁体梁で連結支持して下部電極の機械
的強度を高めているため、前記絶縁性台座位部材の厚み
を最小限にでき、キャパシタ容量の増加が図れる。
【０２３０】また、下部電極の高さを高くでき、大きな
キャパシタ容量を確保することができる。
【０２３１】また、本発明の半導体記憶装置の製造法方
によれば、下部電極を、その上端、若しくはその上端と
絶縁性台座位部材との間に絶縁体梁を配置し、下部電極
の外側面部を前記絶縁体梁に連結支持することにより、
機械的強度を確保した後、下部電極間の犠牲絶縁膜及び
絶縁性台座部材の選択エッチング工程、下部電極内のホ
トレジスト除去工程、下部電極表面への誘電体膜の形成
工程、並びに上部電極の形成工程、キャパシタの内外部
分への絶縁物の埋め込み工程等の処理を行っている。そ
のため、下部電極の転倒を防止でき、半導体記憶装置の
製造歩留まり向上がはかれる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装
置を模式的に示す平面図。
【図２】本発明の第１の実施の形態に係る半導体記憶装
置を示す断面図で、図２（ａ）は図１中のＡ−Ａ’線に
沿う断面図、図２（ａ’）は図２（ａ）中のＤ−Ｄ‘’
線に沿う断面図。
【図３】本発明の第１に実施の形態に係る半導体記憶装
置の図１中のＢ−Ｂ’線に沿う断面図。
【図４】本発明の第１の実施の形態に係る半導体記憶装
置の製造工程を示す工程断面図で、図４（ａ）乃至図４
（ｃ）は、いずれも図１中のＡ−Ａ’線に沿う工程断面
図、図４（ｃ’）は、図１中のＣ−Ｃ’線に沿う工程断
面図。
【図５】本発明の第１の実施の形態に係る半導体記憶装
置の製造工程を示す工程断面図で、図５（ｄ）及び図５
（ｅ）は、いずれも図１中のＡ−Ａ’線に沿う工程断面
図、図５（ｄ’）及び図５（ｅ’）は、いずれも図１中
のＣ−Ｃ’線に沿う工程断面図。
【図６】本発明の第１の実施の形態に係る半導体記憶装
置の製造工程を示す工程断面図で、図６（ｆ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図６（ｆ’）は、図
１中のＣ−Ｃ’線に沿う工程断面図。
【図７】本発明の第１の実施の形態に係る半導体記憶装
置の製造工程を示す工程断面図で、図７（ｇ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図７（ｇ’）は、図
１中のＢ−Ｂ’線に沿う工程断面図。
【図８】本発明の第１の実施の形態に係る半導体記憶装
置の製造工程を示す工程断面図で、図８（ｈ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図８（ｈ’）は、図
１中のＢ−Ｂ’線に沿う工程断面図。
【図９】本発明の第１の実施の形態に係る半導体記憶装
置の製造工程を示す工程断面図で、図１中のＡ−Ａ’線
に沿う工程断面図。
【図１０】本発明の第１の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１０（ｊ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図１０（ｊ’）は、
図１０（ｊ）の工程平面図。
【図１１】本発明の第１の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１１（ｋ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図１１（ｋ’）は、
図１１１（ｋ）の工程平面図。
【図１２】本発明の第１の実施の形態に係る半導体記憶
装置の製造工程を示す工程断面図で、図１中のＡ−Ａ’
線に沿う工程断面図。
【図１３】本発明の第１の実施の形態に係る半導体記憶
装置の製造工程を示す工程断面図で、図１中のＡ−Ａ’
線に沿う工程断面図。
【図１４】本発明の第１の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１４（ｏ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図１４（ｏ’）は、
図１４（ｏ）の工程平面図。
【図１５】本発明の第２の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１５（ｐ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図１５（ｐ’）は、
図１５（ｐ）中のＥ−Ｅ’線に沿う工程断面図。
【図１６】本発明の第１の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１６（ｇ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図１６（ｇ’）は、
図１６中のＦ−Ｆ’線に沿う工程断面図。
【図１７】本発明の第２の実施の形態に係る半導体記憶
装置を示す図で、図１７（ａ）は、図１中のＡ−Ａ’線
に沿う断面図、図１７（ａ’）は、図１７（ａ）１中の
Ｇ−Ｇ’線に沿う断面図。
【図１８】本発明の第２の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程断面図。
【図１９】本発明の第２の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１９（ｂ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図１９（ｂ’）は、
図１９の工程平面図。
【図２０】本発明の第２の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図２０（ｃ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図２０（ｃ’）は、
図２０（ｃ）の工程平面図。
【図２１】本発明の第２の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程断面図。
【図２２】本発明の第２の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程断面図。
【図２３】本発明の第２の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図２３（ｇ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図２３（ｇ’）は、
図２３（ｇ）の工程平面図。
【図２４】本発明の第３の実施の形態に係る半導体記憶
装置を示す図で、図２４（ａ）は、図１中のＡ−Ａ’線
に沿う断面図、図２４（ａ’）は、図２４（ａ）中のＨ
−Ｈ’に沿う断面図。
【図２５】本発明の第３の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図２５は、図１中のＡ
−Ａ’線に沿う工程断面図。
【図２６】本発明の第３の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図２６（ｂ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図２６（ｂ’）は、
図２６（ｂ）の工程平面図。
【図２７】本発明の第３の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図２７（ｃ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図２７（ｃ’）は、
図２７（ｃ）の工程平面図。
【図２８】本発明の第３の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図２８（ｄ）及び図２
８（ｅ）は、いずれも図１中のＡ−Ａ’線に沿う工程断
面図。
【図２９】本発明の第３の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程断面図。
【図３０】本発明の第３の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図３０（ｇ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図３０（ｇ’）は、
図３０（ｇ）の工程平面図。
【図３１】本発明の第４の実施の形態に係る半導体記憶
装置を示す図で、図３１（ａ）は、図１中のＡ−Ａ’線
に沿う断面図、図３１（ａ’）は、図３１（ａ）Ｉ−
Ｉ’線に沿う断面図。
【図３２】本発明の第４の実施の形態に係る半導体記憶
装置を示す図で、図１中のＢ−Ｂ’線に沿う断面図。
【図３３】本発明の第４の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程断面図。
【図３４】本発明の第４の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図３４（ｂ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図３４（ｂ’）は、
図３４（ｂ）の工程平面図。
【図３５】本発明の第４の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図３５（ｃ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図３５（ｃ’）は、
図３５（ｃ）の工程平面図。
【図３６】本発明の第４の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程断面図。
【図３７】本発明の第４の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図３７（ｆ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図３７（ｆ’）は、
図３７（ｆ）の工程平面図。
【図３８】本発明の第４の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程断面図。
【図３９】本発明の第５の実施の形態に係る半導体記憶
装置を示す図で、図３９（ａ）は、図１中のＡ−Ａ’線
に沿う断面図、図３９（ａ’）は、図３９（ａ）１中の
Ｊ−Ｊ’線に沿う断面図。
【図４０】本発明の第５の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図４０（ａ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図４０（ａ’）は、
図４０（ａ）の工程平面図。
【図４１】本発明の第５の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程斜視図。
【図４２】本発明の第５の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程斜視図。
【図４３】本発明の第５の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図４３（ｃ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図４３（ｃ’）は、
図４３（ｃ）の工程平面図。
【図４４】本発明の第５の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に
沿う工程断面図。
【図４５】本発明の第５の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図４５（ｆ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図４５（ｆ’）は、
図４５（ｆ）の工程平面図。
【図４６】本発明の第６の実施の形態に係る半導体記憶
装置を示す図で、図４６（ａ）は、図１中のＡ−Ａ’線
に沿う断面図、図４６（ａ’）は、図４６（ａ）中のＫ
−Ｋ’に沿う断面図。
【図４７】本発明の第６の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図４７（ａ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図４７（ａ’）は、
図４７（ａ）の工程平面図。
【図４８】本発明の第６の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に
沿う工程断面図。
【図４９】本発明の第６の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図４８（ｄ）は、図１
中のＡ−Ａ’線に沿う工程断面図、図４９（ｄ’）は、
図４９（ｄ）の工程平面図。
【図５０】本発明の第６の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に
沿う工程断面図。
【図５１】本発明の第６の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に
沿う工程断面図。
【図５２】本発明の第６の実施の形態に係る半導体記憶
装置の製造工程を示す工程図で、図５２（ｉ）は、図１
中のＢ−Ｂ’線に沿う工程断面図、図５２（ｉ’）は、
図５２（ｉ）の工程平面図。
【図５３】従来の半導体記憶装置を模式的に示す平面
図。
【図５４】従来の半導体記憶装置を示す図で、図５３中
のＡ−Ａ’線に沿う断面図。
【図５５】従来の半導体記憶装置を示す図で、図５３中
のＢ−Ｂ’線に沿う断面図。
【図５６】従来の半導体記憶装置の製造工程を示す工程
図で、図５６（ａ）、図５６（ｂ）及び図５６（ｃ）
は、図５３中のＡ−Ａ’線に沿う工程断面図、図５６
（ｃ’）は、図５６（ｃ）の工程平面図。
【図５７】従来の半導体記憶装置の製造工程を示す工程
図で、図５７（ｄ）及び図５７（ｅ）は、いずれも図５
３中のＡ−Ａ’線に沿う工程断面図、図５７（ｄ’）及
び図５７（ｅ’）は、いずれも図５３中のＣ−Ｃ’線に
沿う工程断面図。
【図５８】従来の半導体記憶装置の製造工程を示す工程
図で、図５８（ｆ）は、図５３中のＡ−Ａ’線に沿う工
程断面図、図５８（ｆ’）は、図５３中のＣ−Ｃ’線に
沿う工程断面図。
【図５９】従来の半導体記憶装置の製造工程を示す工程
図で、図５９（ｇ）は、図５３中のＡ−Ａ’線に沿う工
程断面図、図５９（ｇ’）は、図５３中のＢ−Ｂ’線に
沿う工程断面図。
【図６０】従来の半導体記憶装置の製造工程を示す工程
図で、図６０（ｈ）は、図５３中のＡ−Ａ’線に沿う工
程断面図、図６０（ｈ’）は、図５３中のＢ−Ｂ’線に
沿う工程断面図。
【図６１】従来の半導体記憶装置の製造工程を示す工程
図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【図６２】従来の半導体記憶装置の製造工程を示す工程
図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【図６３】従来の半導体記憶装置の製造工程を示す工程
図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【符号の説明】
１、５０１…半導体基板 ２、５０２…素子分離領域 ３、５０３…素子形成領域 ４、５０４…拡散層 ５、５０５…ゲート絶縁膜 ６、４１、５０６、５４１…窒化シリコン膜 ７、５０７…ゲート電極 １０、５１０…キャパシタ用プラグ １１、５１１…ビット線用プラグ １２、５１２…ビット線用コンタクトプラグ １３、５１３…キャパシタ用コンタクトプラグ １５、５１５…キャパシタ用導電プラグ ２０、５２０…第１の層間絶縁膜 ２０ａ、３０ｂ、９１ａ、９４ａ，９７ａ、１００ａ、
１０３ａ １２０，５２０ａ，５２０ｂ，５３０ａ…開口部 ３０、５３０…第２の層間絶縁膜 ４０、５４０…第３の層間絶縁膜 ４０ａ、５４０ａ…スルーホール（第１のスルーホー
ル） ４２、５３１、５３２…バリアメタル膜 ５０、５５０…絶縁性台座部材 ５１、５５１…スルーホール（第２のスルーホール） ６０、５６０…キャパシタ ６１、５６１…下部電極 ６２、５６２…誘電体膜 ６３、５６３…上部電極 ７０、５７０…絶縁物 ８０、５８０…第１の犠牲絶縁膜（犠牲絶縁膜） ８１…第２の犠牲絶縁膜 ８２…第３の犠牲絶縁膜 ８０ａ…溝 ９４、９６、９７、９９、１００、１０２、１０３、１
０４、１０５、１０６…フォトレジストパターン ９５、９８、１０７、５９０…フォトレジスト ２００、２１０、２２０、２３０、２４０、２５０、２
６０…絶縁体梁 ２００ａ、２１０ａ、２２０ａ，２４０ａ、２６０ａ…
絶縁梁膜 ＢＬ…ビット線 Ｗ…ワード線 Ｔｒ…トランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 AD56 GA09 JA06 JA14 JA17 JA19 JA35 JA38 JA39 JA40 MA05 MA17 MA19 PR03

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】半導体基板表面に絶縁性台座部材によっ
    て、底部が保持され、且つ誘電体膜を介して下部電極と
    上部電極とが対向配置された複数のシリンダー型スタッ
    クドキャパシタを具備し、互いに近接する前記複数のス
    タックドキャパシタの前記下部電極が、その上端と前記
    絶縁性台座部材と間の対向側面部において、少なくとも
    一つの絶縁体梁で連結されてなることを特徴とする半導
    体記憶装置。
  2. 【請求項２】半導体基板表面に形成されたトランジスタ
    と、前記トランジスタを被覆するように形成された絶縁
    性台座部材と、底部が前記絶縁性台座部材を貫通して前
    記トランジスタの拡散層に電気的接続されたシリンダー
    型下部電極、前記下部電極の内外周面を覆う誘電体膜、
    及び前記誘電体膜上に形成された上部電極を有する複数
    のシリンダー型スタックドキャパシタとを具備し、互い
    に近接する前記複数のスタックドキャパシタの前記下部
    電極が、その上端と前記絶縁性台座部材との間の対向側
    面部において、少なくとも一つの絶縁体梁で連結されて
    なることを特徴とする半導体記憶装置。
  3. 【請求項３】前記トランジスタの拡散層と前記シリンダ
    ー型下部電極との電気的接続は、導電プラグによってお
    こなわれることを特徴とする請求項２に記載の半導体記
    憶装置。
  4. 【請求項４】前記複数のスタクッドキャパシタの全てが
    前記絶縁体梁で連結されてなることを特徴とする請求項
    １乃至請求項３に記載の半導体記憶装置。
  5. 【請求項５】前記複数のスタクッドキャパシタの内、所
    定方向に配列されたスタックドキャパシタのみが前記絶
    縁体梁で連結されてなることを特徴とする請求項１乃至
    請求項３に記載の半導体記憶装置。
  6. 【請求項６】前記絶縁体梁がシリンダー軸に沿って複数
    段配置されてなることを特徴とする請求項１乃至５のい
    ずれか１項に記載の半導体記憶装置。
  7. 【請求項７】前記絶縁体梁がシリンダーの全長に亘って
    形成されてなることを特徴とする請求項１乃至６のいず
    れか１項に記載の半導体記憶装置。
  8. 【請求項８】前記絶縁体梁が窒化シリコン、酸化シリコ
    ン、酸化タンタル、酸化アルミニウム、BST、STO、BT
    O、PZT、SBTのいずれかから形成されてなることを特徴
    とする請求項１乃至７のいずれか１項に記載の半導体記
    憶装置。
  9. 【請求項９】半導体基板上面に拡散層と電気的接続され
    た導電プラグが埋め込まれた層間絶縁膜を形成する工程
    と、 前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程
    と、 前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜
    を形成する工程と、 前記第２の絶縁膜をパターニングして絶縁体梁を形成す
    る工程と、 前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチン
    グ特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋
    め込むように形成する工程と、 前記第1、第2の犠牲絶縁膜及び前記第１の絶縁膜を選択
    的に除去し、外表面の一部が前記絶縁体梁に接触し、か
    つ底部が前記導電プラグに達するスルーホールを形成す
    る工程と、 前記スルーホール内表面及び底部に連続した下部電極と
    なる第１の導電膜を形成する工程と、 前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前
    記第１絶縁膜に対し選択的に除去して、前記下部電極、
    前記絶縁体梁及び前記第１の絶縁膜だけを残す工程、 前記下部電極の内外表面を覆う誘電体膜を形成する工程
    と、前記誘電体膜上に上部電極となる第２の導電膜を形
    成する工程とを含むことを特徴とする半導体記憶装置の
    製造方法。
  10. 【請求項１０】拡散層を有する半導体基板上に層間絶縁
    膜を形成する工程と、 前記層間絶縁膜に前記拡散層に達する第1のスルーホー
    ルを形成する工程と、 前記第1のスルーホール内に導電プラグとなる第1の導電
    膜を埋め込み形成する工程と、前記導電プラグを含む前
    記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を
    形成する工程と、 前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程
    と、 前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜
    を形成する工程と、前記第２の絶縁膜をパターニング
    し、前記導電プラグ上方に位置する絶縁体梁を形成する
    工程と、 前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチン
    グ特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋
    め込むように形成する工程と、 前記第２の犠牲絶縁膜、第２の絶縁膜、第１の犠牲絶縁
    膜及び前記第１の絶縁膜を選択的に除去し、外表面の一
    部が前記絶縁体梁に接触し、かつ底部が前記導電プラグ
    に達する第2のスルーホールを形成する工程と、 前記第２のスルーホールの内表面に下部電極となる第２
    の導電膜を形成し、更に前記導電プラグと電気的接続さ
    せる工程と、 前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前
    記第１の絶縁膜に対し選択的に除去して、前記下部電極
    と前記絶縁体梁だけを残す工程と、 前記下部電極の内外表面を覆う誘電体膜を形成する工程
    と、前記誘電体膜上に上部電極となる第３の導電膜を形
    成する工程とを含むことを特徴とする半導体記憶装置の
    製造方法。
  11. 【請求項１１】半導体基板上面に拡散層と電気的接続さ
    れた導電プラグが埋め込まれた層間絶縁膜を形成する工
    程と、 前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に絶縁体梁となる第２の絶縁膜を形
    成する工程と、 前記第２の絶縁膜をパターニングして絶縁体梁を形成す
    る工程と、前記絶縁体梁間に前記第２の絶縁膜とエッチ
    ング特性が異なる第１の犠牲絶縁膜を形成する工程と、 前記絶縁体梁を分断するように、前記絶縁体梁、第1の
    犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外
    表面の一部が前記絶縁体梁に接触し、かつ底部が前記導
    電プラグに達するスルーホールを形成する工程と、 前記スルーホール内表面及び底部に連続した下部電極と
    なる第１の導電膜を形成する工程と、 前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前
    記第１絶縁膜に対し選択的に除去して、前記下部電極、
    前記絶縁体梁及び前記第１の絶縁膜だけを残す工程、 前記下部電極の内外表面を覆う誘電体膜を形成する工程
    と、前記誘電体膜上に上部電極となる第２の導電膜を形
    成する工程とを含むことを特徴とする半導体記憶装置の
    製造方法。
  12. 【請求項１２】半導体基板上面に拡散層と電気的接続さ
    れた導電プラグが埋め込まれた層間絶縁膜を形成する工
    程と、 前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程
    と、前記第1の犠牲絶縁膜をパターニングして当該犠牲
    絶縁膜上面に所定パターンの溝を形成する工程と、 前記第1の犠牲絶縁膜の溝内に絶縁体梁となる第２の絶
    縁膜を埋め込む工程と、 少なくとも前記第1の犠牲絶縁膜及び第１の絶縁膜を選
    択的に除去し、外表面の一部が前記絶縁体梁に接触し、
    かつ底部が前記導電プラグに達するスルーホールを形成
    する工程と、 前記スルーホール内表面及び底部に連続した下部電極と
    なる第１の導電膜を形成する工程と、 前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前
    記第１絶縁膜に対し選択的に除去して、前記下部電極、
    前記絶縁体梁及び前記第１の絶縁膜だけを残す工程、 前記下部電極の内外表面を覆う誘電体膜を形成する工程
    と、前記誘電体膜上に上部電極となる第２の導電膜を形
    成する工程とを含むことを特徴とする半導体記憶装置の
    製造方法。
  13. 【請求項１３】半導体基板上面に拡散層電気的に接続さ
    れた導電プラグが埋め込まれた層間絶縁膜を形成する工
    程と、 前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜
    を形成する工程と、 前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程
    と、 前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜
    を形成する工程と、前記第２の絶縁膜をパターニングし
    て絶縁体梁を形成する工程と、 前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチン
    グ特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋
    め込むように形成する工程と、 前記絶縁体梁を形成する工程と前記前記絶縁体梁を埋め
    込むように第２の犠牲絶縁膜を形成する工程とを複数回
    交互に行う工程と、 前記第1、第2の犠牲絶縁膜及び前記第１の絶縁膜を選択
    的に除去し、外表面の一部が複数層の前記絶縁体梁に接
    触し、かつ底部が前記導電プラグに達するスルーホール
    を形成する工程と、 前記スルーホール内表面及び底部に連続した下部電極と
    なる第１の導電膜を形成する工程と、 前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前
    記第１絶縁膜に対し選択的に除去して、前記下部電極、
    前記絶縁体梁及び前記第１の絶縁膜だけを残す工程、 前記下部電極の内外表面を覆う誘電体膜を形成する工程
    と、 前記誘電体膜上に上部電極となる第２の導電膜を形成す
    る工程とを含むことを特徴とする半導体記憶装置の製造
    方法。
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