KR100589078B1 - 커패시터 제조 방법 및 이를 채용한 디램 장치의 제조 방법 - Google Patents

커패시터 제조 방법 및 이를 채용한 디램 장치의 제조 방법 Download PDF

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Abstract

커패시터 및 이를 갖는 디램 장치를 제조하는 방법에서, 커패시터를 형성하기 위하여 우선 기판 상에 콘택 플러그의 표면을 노출시키는 개구부를 갖는 몰드 막을 형성한다. 상기 개구부 측벽, 저면 및 몰드막의 상부면에 하부 전극용 금속막을 연속적으로 형성한다. 상기 개구부 내부를 채우는 포토레지스트 패턴을 형성한다. 상기 하부 전극용 금속막을 부분적으로 제거시켜 실린더형 하부 전극을 형성한다. 상기 몰드막 하부의 구조물들이 손상되는 것을 상기 포토레지스트 패턴에 의해 저지하면서 상기 몰드막을 선택적으로 제거한다. 상기 포토레지스트 패턴을 제거한다. 다음에, 상기 층간 절연막, 하부 전극 외벽, 내벽 및 내부 저면 상에 유전막을 형성한 후 상부 전극을 형성함으로서 커패시터를 완성한다. 상기 공정에 의하면, 커패시터의 하부 전극과 전기적으로 접속하는 콘택 플러그의 손상을 최소화할 수 있다.

Description

커패시터 제조 방법 및 이를 채용한 디램 장치의 제조 방법{Method for manufacturing of capacitor and DRAM device having the same}
도 1 내지 도 10은 본 발명의 제1 실시예에 따른 DRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11 및 도 12는 본 발명의 제2 실시예에 따른 DRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 102, 202 : 소자 분리막
104, 204 : 게이트 106, 206 : 소오스, 드레인
108a, 208a : 제1 패드 전극 108b, 208b : 제2 패드 전극
110, 210 : 비트 라인 112, 212 : 제2 층간 절연막
114, 214 : 콘택 플러그 116, 216 : 식각 저지막
118, 218 : 몰드막 120 : 개구부
122, 222 : 도전막 122a, 222a : 하부 전극
124 : 포토레지스트막 124a : 제1 포토레지스트 패턴
224 : 포토레지스트 패턴 126 : 유전막
128 : 상부 전극
본 발명은 커패시터 제조 방법 및 이를 채용한 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 하부 전극이 금속 물질로 이루어지는 커패시터 및 이를 갖는 디램 장치의 제조 방법 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
일반적으로, DRAM과 같은 메모리 장치와 LOGIC장치에는 데이터를 저장하기 위한 커패시터가 장착된다. 상기 커패시터는 고정 밀도이며 전압에 의존하지 않고 안정된 특성을 갖도록 형성되어야 한다. 상기 커패시터로서 PIP(polysilicon insulator polysilicon)구조를 갖는 커패시터가 범용적으로 사용되고 있다. 상기 폴리실리콘은 고온에서 안정하며 증착 시에 스텝커버러지 특성이 양호하기 때문에 복잡한 3차원 구조를 갖는 하부 전극을 형성할 수 있다.
그러나, PIP 구조의 커패시터는 가해지는 전압에 따라 커패시턴스의 특성이 변화하는 문제가 있다. 구체적으로, 하부 전극 및 상부 전극을 도핑된 폴리실리콘으로 사용하기 때문에, 전압을 가할 시에 상기 하부 전극과 유전막의 계면 및 상기 상부 전극과 절연막의 계면에 공핍층이 형성된다. 상기 공핍층이 형성됨에 따라, 상기 커패시터 절연막의 두께가 증가되는 효과를 나타낸다. 때문에, 안정적인 커패시턴스를 확보하기가 어렵다. 더구나, 최근의 90㎚이하의 디자인 룰을 갖는 고집적화된 반도체 장치에 상기 PIP구조의 커패시터를 채용하는 경우에는 원하는 커패시턴스를 만족시키기가 어려운 실정이다.
이러한 문제점을 극복하기 위해 최근에는 금속 물질을 전극으로 사용하는 MIM 구조의 커패시터가 개발되고 있다. 또한, 상기 커패시터의 하부 전극을 실린더형으로 형성하고 있다.
그런데, 상기 MIM커패시터를 형성하는 경우에는, 실린더형의 하부 전극과 접속하는 콘택 플러그가 습식 세정 또는 습식 식각 공정에서 사용되는 케미컬에 의해 쉽게 식각됨으로서 상기 콘택 플러그에 보이드가 발생되는 등의 불량이 빈번하게 발생하게 된다. 이는, 상기 하부 전극이 금속으로 이루어짐에 따라 상기 금속의 그레인 바운더리 및 결정 결함 부위를 따라 쉽게 상기 케미컬이 하부 콘택 플러그로 침투할 수 있기 때문이다. 또한, 상기 콘택 플러그와 상기 커패시터 하부 전극은 서로 다른 재질의 물질로서 접촉되어 있는 갈바닉 커플 구조로 되어 있기 때문에, 상기 콘택 플러그는 케미컬에 의해 더욱 빠르게 식각된다. 상기와 같이, 콘택 플러그가 손상됨에 따라 누설 전류가 발생되어 반도체 장치의 특성이 나빠지게 된다.
한편, 실린더 형상을 갖는 커패시터의 하부 전극을 형성하기 위해서는 커패시터 노드 분리를 위해서 화학 기계적 연마 공정이 수행되고 있다. 그러나, 상기 화학 기계적 연마 공정을 수행하기 위해서는 버퍼로 사용하기 위한 희생층 형성 공정 등이 추가적으로 진행되어야 한다. 또한, 상기 화학 기계적 연마 공정에 소요되는 비용이 다른 단위 공정에 비해 많고, 공정 진행의 난이도가 높다. 더구나, 상기 커패시터 하부 전극이 금속으로 이루어지는 경우에는 연마에 의한 제거율이 폴리실리콘의 경우에 비해 상대적으로 낮기 때문에 상기 연마 공정 시간이 더욱 증가된다.
상기 화학 기계적 연마 공정을 수행하지 않으면서 하부 전극의 노드 분리를 수행하는 방법의 일 예로는 한국 공개특허 2004-046704호, 한국 공개특허 2004-001886호 및 일본 공개 특허 2001-053251호에 개시되어 있다. 상기한 종래 기술들에서는, 커패시터를 형성하기 위한 개구부 내부에 포토레지스트를 형성한 후 식각 공정을 통해 하부 전극을 노드 분리시키고 있다.
그러나, 상기 종래 기술들은 공히 실린더형의 하부 전극의 형성 방법을 제시한 것이 아니라 실린더 내부만을 커패시터의 유효 면적으로 사용하는 콘케이브 형태의 하부 전극 형성 방법만을 제시하고 있다. 상기 콘케이브 형태의 하부 전극의 경우 구조적으로는 안정적이지만 유전막이 증착되는 면적이 실린더형의 하부 전극에 비해 작다. 또한, 상기 방법들은 하부 전극을 금속 물질로 형성하지 않고 폴리실리콘으로 형성하고 있다. 상기와 같이, 하부 전극을 폴리실리콘으로 형성하는 경우에는 하부 전극과 유전막의 계면에 공핍층이 생기게되어 상기 유전막이 더욱 두꺼워지는 효과를 나타내게 된다. 때문에, 상기 방법을 통해서는 최근의 고집적화된 반도체 장치에서 요구하고 있는 높은 커패시턴스를 확보하기가 어렵다.
따라서, 본 발명의 제1 목적은 하부의 콘택 플러그에 손상을 최소화하면서 높은 커패시턴스를 확보할 수 있는 커패시터 제조 방법을 제공한다.
본 발명의 제2 목적은 상기한 커패시터를 갖는 DRAM장치의 제조 방법을 제공한다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 커패시터의 제조에서, 우선 기판 상에 콘택 플러그의 표면을 노출시키는 개구부를 갖는 몰드막을 형성한다. 상기 개구부의 측벽, 저면 및 몰드막 상부면 상에 하부 전극용 금속막을 연속적으로 형성한다. 상기 개구부 내부를 채우는 포토레지스트 패턴을 형성한다. 상기 하부 전극용 금속막을 부분적으로 제거시켜 실린더형 하부 전극을 형성한다. 상기 몰드막 하부의 구조물들이 손상되는 것을 상기 포토레지스트 패턴에 의해 저지하면서 상기 몰드막을 선택적으로 제거한다. 상기 포토레지스트 패턴을 제거한다. 상기 층간 절연막, 하부 전극 외벽, 내벽 및 내부 저면 상에 유전막을 형성한다. 다음에, 상기 유전막 상에 상부 전극을 형성함으로서 커패시터를 완성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 디램 장치의 제조에서, 우선 기판 상에 트랜지스터를 형성한다. 상기 트랜지스터의 소오스/드레인과 접속하는 제1 및 제2 콘택 패드를 구비하는 제1 층간 절연막을 형성한다. 상기 제1 콘택 패드와 접속하는 비트 라인을 구비하는 제2 층간 절연막을 형성한다. 상기 제2 콘택 패드와 접속하는 커패시터 콘택 플러그를 구비하는 제3 층간 절연막 을 형성한다. 상기 커패시터 콘택 플러그의 표면을 노출시키는 개구부를 갖는 몰드막을 형성한다. 상기 개구부의 측벽, 저면 및 몰드막 상부면에 하부 전극용 금속막을 형성한다. 상기 개구부 내부를 채우는 포토레지스트 패턴을 형성한다. 상기 하부 전극용 금속막을 부분적으로 제거시켜 실린더형 하부 전극을 형성한다. 상기 몰드막 하부의 구조물들이 손상되는 것을 상기 포토레지스트 패턴에 의해 저지하면서 상기 몰드막을 선택적으로 제거한다. 상기 포토레지스트 패턴을 제거한다. 상기 제3 층간 절연막, 하부 전극 외벽, 내벽 및 내부 저면 상에 유전막을 형성한다. 다음에, 상기 유전막 상에 상부 전극을 형성함으로서 디램 장치를 완성한다.
상기 공정 방법에 의하면, 상기 몰드막을 제거할 시에 하부 전극의 실린더 내부에 포토레지스트 패턴이 남아있기 때문에, 상기 하부 전극의 실린더 내부를 통해 케미컬들이 콘택 플러그로 침투하는 것을 최소화할 수 있다. 이로 인해, 상기 케미컬과 상기 콘택 플러그 물질간의 반응에 의해 상기 콘택 플러그가 손상되는 등의 불량 발생을 감소시킬 수 있다. 따라서, 반도체 장치의 동작 불량을 감소시킬 수 있으며 신뢰성을 향상시킬 수 있다.
또한, 상기 커패시터는 하부 전극이 금속 물질로 형성됨에 따라 높은 커패시턴스를 확보할 수 있다. 부가적으로, 상기 하부 전극을 형성하기 위한 노드 분리 공정에서 화학 기계적 연마 공정을 요구하지 않기 때문에 공정 시간이 단축되고 비용이 감소된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
제1 실시예
도 1 내지 도 10은 본 발명의 제1 실시예에 따른 DRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자간 분리를 위한 소자 분리막(102)을 형성한다. 상기 소자 분리막(102)이 형성되어 있는 기판에 소오스/드레인(106) 및 게이트(104)로 구성되는 트랜지스터를 형성한다. 다음에, 상기 트랜지스터를 매립하는 제1 층간 절연막(109)을 형성한다.
상기 제1 층간 절연막(109)을 부분적으로 식각하여 상기 소오스/드레인(106)을 노출시키는 제1 및 제2 패드 전극(108a, 108b)을 형성한다. 후속 공정을 통해, 상기 제1 패드 전극(108a)은 비트 라인과 접속되고, 상기 제2 패드 전극(108b)은 커패시터와 접속된다.
상기 제1 층간 절연막(109) 상에 상기 제1 패드 전극(108a)과 접속하는 비트 라인(110)을 형성한다. 다음에, 상기 비트 라인(110)을 매립하는 제2 층간 절연막(112)을 형성한다.
상기 제2 층간 절연막(112)을 부분적으로 식각하여 상기 제2 패드 전극(108b)을 노출시키는 콘택홀을 형성한다. 도시되지는 않았지만, 상기 콘택홀의 상부는 상기 콘택홀의 하부에 비해 더 넓은 개구 사이즈를 가질 수 있다.
다음에, 상기 콘택홀 내부에 도전성 물질을 채워넣고 평탄화함으로서, 커패시터의 하부 전극과 접속하기 위한 콘택 플러그(114)를 형성한다. 상기 콘택 플러 그(114)는 폴리실리콘 물질로 이루어질 수 있다.
상기 콘택홀의 상부가 하부에 비해 더 넓은 개구 사이즈를 갖는 경우, 상기 콘택 플러그(114)의 상부 폭은 하부 폭에 비해 더 넓은 형상을 갖는다. 이 경우, 상기 콘택 플러그(114)와 커패시터 하부 전극이 서로 접촉하는 부위가 증가되어서 커패시터 하부 전극과의 얼라인 마진을 확보할 수 있다.
도 2를 참조하면, 상기 제2 층간 절연막(112) 및 콘택 플러그(114) 상에 식각 저지막(116)을 형성한다. 상기 식각 저지막(116)은 후속에 형성되는 몰드막과 식각 선택비를 갖는 물질로서 형성한다. 다시 말하면, 상기 식각 저지막(116)은 상기 몰드막을 식각하기 위한 식각 조건에서 거의 식각되지 않는 물질로서 형성되어야 한다. 구체적으로, 상기 식각 저지막(116)은 실리콘 질화막으로 형성할 수 있다.
상기 식각 저지막(116) 상에 몰드막(118)을 형성한다. 상기 몰드막(118)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 몰드막(118)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 상기 몰드막(118)은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다. 또한, 상기 물질들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막(118)을 형성함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다.
상기 몰드막(118)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(118)의 두께에 의하여 주로 결정 되므로, 요구되는 캐패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(118)의 두께를 적절하게 조절할 수 있다.
다음에, 몰드막(118) 및 식각 저지막(116)을 부분적으로 식각함으로써, 저면에 콘택 플러그(114)의 상부면을 노출시키는 개구부(120)를 형성한다. 상기 개구부(120)를 형성할 시에, 기판 전 영역에서 개구부(120)저면에 상기 식각 저지막(116)이 조금도 남아있지 않도록 하기 위해서 상기 식각 저지막(116)을 과도하게 식각한다. 때문에, 도시되지는 않았으나, 상기 식각 공정을 수행하고 나면 상기 콘택 플러그(114) 상부면이 다소 식각될 수 있다.
도 3을 참조하면, 상기 개구부(120) 측벽 및 저면과 상기 몰드막(118) 상부면에 하부 전극으로 제공되기 위한 도전막(122)을 연속적으로 형성한다. 상기 도전막(122)은 하부의 콘택 플러그(114)와는 서로 다른 재질의 물질로서 이루어진다. 상기 도전막(122)은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 도전막(122)은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 바람직하게는, 상기 도전막(122)은 금속 원자의 확산을 방지하기 위한 베리어막으로서 티타늄막을 증착하고 상기 티타늄 막 상에 티타늄 질화막을 증착함으로서 형성될 수 있다.
설명한 바와 같이, 상기 도전막(122)을 폴리실리콘 물질을 사용하여 형성하지 않고 금속 또는 금속을 포함하는 물질로 형성하는 경우에는, 후속 공정에 의해 형성되는 하부 전극과 유전막의 계면에 공핍층이 형성되지 않기 때문에 커패시터의 커패시턴스를 증가시킬 수 있다.
상기 도전막(122)은 높은 종횡비를 갖는 개구부의 내부 표면을 따라 형성되어야 하므로 스텝커버러지 특성이 양호한 증착 방법에 의해 형성되어야 한다. 또한, 상기 도전막(122)은 상기 개구부를 완전히 매립하지 않을 정도의 얇은 두께로 증착되어야 한다. 이를 만족시키기 위하여, 상기 도전막(122)은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 형성할 수 있다.
그런데, 상기 도전막(122)을 금속 또는 금속을 포함하는 물질로 형성할 경우에는 폴리실리콘 물질로 형성하는 경우에 비해 상대적으로 상기 도전막(122) 내에 크랙이나 결정 결함이 더 쉽게 발생하게 된다. 그러므로, 상기 결함 부위를 통해 용이하게 케미컬이 침투할 수 있다. 또한, 상기 도전막(122)의 결정 구조가 주상 구조(columnar structure)를 갖는 경우에는 상기 도전막(122) 내의 그레인 바운더리를 통해 케미컬이 쉽게 침투할 수 있다.
한편, 상기 도전막(122)으로서 상기 화학 기상 증착 방법에 의해 상기 티타늄/티타늄 질화막을 형성하는 경우에, 상기 티타늄/티타늄 질화막은 주상 구조를 갖게된다. 또한, 상기 티타늄/티타늄 질화막을 일정 두께 이상 두껍게 형성하는 경우에는 상기 티타늄/티타늄 질화막에 부분적으로 크랙이 발생하게 된다.
도 4를 참조하면, 상기 도전막(122) 상에 포토레지스트를 스핀 코팅한다.
그런데, 이 후의 포토레지스트 노광 공정에서 포토레지스트의 상부만이 노광되어야 하므로, 노광 조건을 용이하게 조절할 수 있는 포토레지스트를 사용하는 것이 바람직하다. 따라서, 상기 포토레지스트에는 노광광의 투과도를 조절하기 위한 염료가 더 포함될 수 있다.
다음에, 상기 코팅된 포토레지스트를 열처리함으로서 상기 포토레지스트를 플로우시킨다. 상기 포토레지스트를 열처리하면 상기 포토레지스트가 상기 개구부(120) 내부로 유입되면서, 상기 개구부 내부를 완전하게 채우는 포토레지스트막(124)이 형성된다.
이 때, 도시되지는 않았으나, 주변 영역에는 커패시터들이 형성되지 않기 때문에 상기 개구부(120)들이 형성되지 않는다. 따라서, 상기 주변 영역에는 상기 개구부(120)들이 형성되는 셀 영역에 비해 포토레지스트막(124)의 상부면이 더 높게 위치하게 된다.
도 5를 참조하면, 상기 포토레지스트막(124)을 블랭크 노광한다. 여기서, 상기 블랭크 노광은 레티클(reticle)을 개재하지 않은 상태에서 노광하는 공정을 의미한다.
상기 블랭크 노광 공정을 수행하면, 상기 몰드막(118)상에 위치하는 포토레지스트막(124)의 상부는 충분히 노광되어 수용성의 제2 포토레지스트 패턴(125)으로 전환된다. 한편, 상기 개구부(122) 내부에 위치하는 포토레지스트막(124)은 거의 노광되지 않게 된다. 이하에서, 상기 노광되지 않은 포토레지스트막 부위를 제1 포토레지스트 패턴(124a)이라 하면서 설명한다.
상기 블랭크 노광 공정 시에, 상기 개구부(122) 내부에 위치하는 포토레지스트막(124)이 거의 노광되지 않도록 조절하기 위하여 상기 포토레지스트막(124)의 표면과 디포커스된 노광광을 사용하는 것이 바람직하다.
도 6을 참조하면, 상기 제1 및 제2 포토레지스트 패턴(124a, 125)을 현상함 으로서 상기 개구부 내부를 채우는 제1 포토레지스트 패턴(124a)만을 남긴다. 구체적으로, 상기 현상 공정을 수행하면 상기 수용성의 제2 포토레지스트 패턴(125)은 완전히 제거되고 상기 개구부(120) 내부의 제1 포토레지스트 패턴(124a)이 남게된다. 따라서, 상기 몰드막(118) 상부 표면상에는 상기 도전막(122)이 노출된다.
도 7을 참조하면, 상기 도전막(122)을 에치백 공정에 의해 부분적으로 제거한다. 상기 에치백 공정을 수행하면, 상기 몰드막(118) 상부 표면에 노출되어 있는 도전막(122)이 부분적으로 제거되면서 상기 개구부(120) 내부 표면상에만 도전막 패턴이 남아있는 형태의 실린더형의 하부 전극(122a)이 형성된다. 상기 에치백 공정은 건식 식각 공정을 포함한다.
상기 공정을 수행하고 나면, 상기 하부 전극(122a)의 실린더 내부에는 제1 포토레지스트 패턴(124a)이 남아있게 되고, 상기 하부 전극(122a)의 실린더 외부에는 몰드막(118)으로 둘러싸여 있게 된다.
도 8을 참조하면, 상기 제1 포토레지스트 패턴(124a)이 상기 하부 전극(122a)의 실린더 내부에 그대로 남아있도록 하면서, 상기 몰드막(118)만을 선택적으로 제거한다.
상기 몰드막(118)의 제거는 습식 식각 공정에 의해 달성될 수 있다. 구체적으로, 상기 몰드막(118)은 불화수소(HF)를 포함하는 식각액, 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액 등을 습식 식각액으로 사용하는 습식 식각 공정으로 제거할 수 있다.
상기 몰드막(118)을 제거하는 공정에서 사용되는 상기 습식 식각액은 상기 하부 전극(122a)의 그레인 바운더리나 크랙등을 통해 하부의 콘택 플러그(114)로 침투할 수 있다. 특히, 상기 하부 전극(122a)의 실린더 내부의 측면과 저면이 서로 만나는 부위(즉, 하부 전극의 내부 저면 가장자리 부위, 125)에서는 구조적으로 결정 결함이나 크랙이 더 많이 발생될 수 있다. 따라서, 상기 습식 식각액은 상기 하부 전극의 실린더 내부 저면의 취약 부위를 통해 대부분 하부의 콘택 플러그(114)로 침투하게 된다.
그러나, 본 발명의 제1 실시예에 의하면, 상기 하부 전극(122a)의 실린더 내부에 제1 포토레지스트 패턴(124a)이 남아있어서 상기 습식 식각액이 상기 하부 전극(122a)의 실린더 저면까지 도달하지 못하게 된다. 즉, 상기 습식 식각액이 하부의 콘택 플러그(114)로 거의 침투하지 못하게 된다. 그러므로, 상기 콘택 플러그(114)로 침투된 습식 식각액에 의해 상기 콘택 플러그(114)가 식각되거나 손상되는 등의 불량을 최소화할 수 있다.
설명한 바와 같이, 상기 몰드막(118)을 선택적으로 제거할 시에, 상기 제1 포토레지스트 패턴(124)에 의해 상기 몰드막(118) 하부에 형성되어 있는 하부 구조물들이 손상되는 것을 최소화할 수 있다.
도 9를 참조하면, 상기 하부 전극(122a)의 실린더 내부에 남아있는 제1 포토레지스트 패턴(124a)을 에싱 및 스트립 공정에 의해 완전히 제거한다. 상기 에싱 및 스트립 공정에서는 유기물로 이루어지는 상기 제1 포토레지스트 패턴(124a)만을 녹여낸다. 때문에, 상기 에싱 및 스트립 공정을 수행하더라도 상기 콘택 플러그 (114)가 거의 손상되지 않는다.
상기 제1 포토레지스트 패턴은 에싱과 스트립 공정 중 어느 하나의 공정만으로도 제거될 수 있다.
상기 설명한 바와 같이, 상기 몰드막(118) 및 상기 제1 포토레지스트 패턴(124a)을 제거함으로서 상기 하부 전극(122a)은 외벽, 상부면, 내벽 및 내부 저면이 완전히 노출된다. 그런데, 상기 하부 전극(122a)의 노출된 면이 커패시터의 유효 면적이 되기 때문에, 상기 하부 전극(122a)을 갖는 커패시터는 종래의 콘케이브 형태의 하부 전극을 갖는 커패시터에 비해 높은 커패시턴스를 가질 수 있다.
도 10을 참조하면, 상기 식각 저지막(116), 하부 전극(122a)의 외벽, 상부면, 외벽 및 내부 저면 상에 유전막(126)을 형성한다. 상기 유전막(126)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다.
다음에, 상기 유전막(126) 상에 상부 전극(128)을 형성한다. 상기 상부 전극(128)은 금속 또는 금속을 포함하는 물질로 형성될 수 있다. 또는, 상기 상부 전극(128)은 금속 또는 금속을 포함하는 물질을 증착한 이 후에 폴리실리콘을 적층한 다층막으로 형성될 수 있다.
상기 공정을 통해, 본 발명의 제1 실시예에 따른 디램 장치가 완성된다.
상기 공정 방법에 의하면, 하부 전극을 형성하기 위한 노드 분리 공정에서 화학 기계적 연마 공정이 수행되지 않기 때문에 공정 시간이 단축되고 비용이 감소된다. 또한, 상기 몰드막을 제거할 시에 하부 전극의 실린더 내부에 포토레지스트 패턴이 남아있기 때문에, 상기 하부 전극의 실린더 내부를 통해 케미컬이 하부로 침투하여 콘택 플러그가 손상되는 것을 방지할 수 있다.
제2 실시예
도 11 및 도 12는 본 발명의 제2 실시예에 따른 DRAM 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 제2 실시예의 방법은 포토레지스트 패턴을 형성하는 방법을 제외하고는 상기 제1 실시예의 방법과 동일하다.
도 11을 참조하면, 도 1 내지 도 4에서 설명한 공정과 동일한 공정을 수행하여 도 4에 도시된 것과 동일한 구조를 형성한다.
이 후에, 상기 포토레지스트막을 에치백하여 부분적으로 제거함으로서 상기 개구부 내부를 채우는 포토레지스트 패턴(225a)을 형성한다. 구체적으로, 상기 에치백 공정에서 상기 몰드막(218) 상에 형성되어 있는 포토레지스트막을 선택적으로 제거함으로서 상기 몰드막(218) 상부면에 도전막이 노출되도록 한다. 상기 포토레지스트막의 에치백은 건식 식각 공정에 의해 수행될 수 있다.
도 12를 참조하면, 상기 노출된 도전막(218)을 에치백하여 상기 개구부의 측면 및 저면에 도전막 패턴을 형성함으로서 하부 전극(222a)을 완성한다. 상기 에치백은 건식 식각 공정에 의해 수행될 수 있다.
상기 포토레지스트막과 상기 도전막(222)의 식각율의 차이가 거의 없는 경우에는 상기 포토레지스트막 및 도전막(222)의 에치백 공정을 1회의 식각 공정에 의 해 수행할 수 있다. 그러나, 상기 포토레지스트막과 상기 도전막(222)의 식각율의 차이가 큰 경우에는 상기 포토레지스트막을 에치백한 이 후 별도의 식각 공정을 통해 상기 도전막(222)을 에치백하여야 한다.
이 후에, 도 8 내지 도 10을 참조로 하여 설명한 것과 동일한 공정을 수행하여 디램 장치를 완성한다.
상술한 바와 같이 본 발명에 의하면, 커패시터 하부 전극을 형성하기 위한 노드 분리 공정에서 화학 기계적 연마 공정을 요구하지 않기 때문에 공정 시간이 단축되고 비용이 감소된다. 또한, 커패시터 하부 전극과 전기적으로 접속하는 콘택 플러그의 손상을 감소시킬 수 있다. 때문에, 반도체 장치의 동작 불량을 감소시킬 수 있으며 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에 콘택 플러그의 표면을 노출시키는 개구부를 갖는 몰드막을 형성하는 단계;
    상기 개구부의 측벽, 저면 및 몰드막의 상부면에 하부 전극용 금속막을 연속적으로 형성하는 단계;
    상기 개구부 내부를 채우는 포토레지스트 패턴을 형성하는 단계;
    상기 하부 전극용 금속막을 부분적으로 제거시켜 실린더형 하부 전극을 형성하는 단계;
    상기 몰드막 하부의 구조물들이 손상되는 것을 상기 포토레지스트 패턴에 의해 저지하면서 상기 몰드막을 선택적으로 제거하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 기판, 하부 전극 외벽, 내벽 및 내부 저면 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 하부 전극용 금속막은 티타늄막, 티타늄 질화막 또는 이들을 순차적으로 적층시킨 다층막으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 콘택 플러그는 상기 하부 전극용 금속막과는 다른 재질의 도전성 물질로 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제3항에 있어서, 상기 콘택 플러그는 폴리실리콘으로 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제1항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는,
    상기 하부 전극용 금속막 상에 상기 개구부 내부를 완전히 채우도록 포토레지스트 막을 코팅하는 단계;
    상기 포토레지스트막을 블랭크 노광시키는 단계; 및
    상기 포토레지스트막을 현상하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제5항에 있어서, 상기 블랭크 노광 공정에서, 상기 포토레지스트막의 상부가 선택적으로 현상되도록 상기 포토레지스트막 표면과 디포커스된 노광광을 사용하는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제5항에 있어서, 상기 포토레지스트막은 투과도를 조절하기 위한 염료가 포함된 포토레지스트를 코팅시켜 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제5항에 있어서, 상기 포토레지스트막을 코팅하는 단계 이 후에 상기 포토레지스트막을 열처리하는 단계를 더 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제1항에 있어서, 상기 실린더형 하부 전극을 형성하는 단계는 에치백 공정에 의해 수행되는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제1항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는,
    상기 하부 전극용 금속막 상에 상기 개구부 내부를 완전히 채우도록 포토레지스트 막을 코팅하는 단계; 및
    상기 포토레지스트 패턴의 상부를 에치백하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  11. 제1항에 있어서, 상기 몰드막은 습식 식각액에 의해 제거하는 것을 특징으로 하는 커패시터 제조 방법.
  12. 제1항에 있어서, 상기 포토레지스트 패턴은 에싱 및/또는 스트립 공정에 의해 제거하는 것을 특징으로 하는 커패시터 제조 방법.
  13. 제1항에 있어서, 상기 몰드막을 형성하는 단계 이 전에 상기 몰드막 아래에 식각 저지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  14. 제1항에 있어서, 상기 하부 전극용 금속막은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  15. 기판 상에 트랜지스터를 형성하는 단계;
    상기 트랜지스터의 소오스/드레인과 접속하는 제1 및 제2 콘택 패드를 구비하는 제1 층간 절연막을 형성하는 단계;
    상기 제1 콘택 패드와 접속하는 비트 라인을 구비하는 제2 층간 절연막을 형성하는 단계;
    상기 제2 콘택 패드와 접속하는 커패시터 콘택 플러그를 구비하는 제3 층간 절연막을 형성하는 단계;
    상기 커패시터 콘택 플러그의 표면을 노출시키는 개구부를 갖는 몰드막을 형성하는 단계;
    상기 개구부 측벽, 저면 및 몰드막 상부면에 하부 전극용 금속막을 연속적으로 형성하는 단계;
    상기 개구부 내부를 채우는 포토레지스트 패턴을 형성하는 단계;
    상기 하부 전극용 금속막을 부분적으로 제거시켜 실린더형 하부 전극을 형성하는 단계;
    상기 몰드막 하부의 구조물들이 손상되는 것을 상기 포토레지스트 패턴에 의해 저지하면서 상기 몰드막을 선택적으로 제거하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 제3 층간 절연막, 하부 전극 외벽, 내벽 및 내부 저면 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 수행하는 것을 특징으로 하는 디램 장치의 제조 방법.
  16. 제15항에 있어서, 상기 하부 전극용 금속막은 티타늄막, 티타늄 질화막 또는 이들을 순차적으로 적층시킨 다층막으로 형성하는 것을 특징으로 하는 디램 장치의 제조 방법.
  17. 제15항에 있어서, 상기 콘택 플러그는 폴리실리콘으로 형성되는 것을 특징으로 하는 디램 장치의 제조 방법.
  18. 제15항에 있어서, 상기 몰드막은 습식 식각액에 의해 제거하는 것을 특징으로 하는 디램 장치의 제조 방법.
  19. 제15항에 있어서, 상기 포토레지스트 패턴은 에싱 및/또는 스트립 공정에 의해 제거하는 것을 특징으로 하는 디램 장치의 제조 방법.
  20. 제15항에 있어서, 상기 몰드막을 형성하는 단계 이 전에, 상기 제3 층간 절연막 상에 식각 저지막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 디램 장치의 제조 방법.
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