JPH06314776A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06314776A JPH06314776A JP5136288A JP13628893A JPH06314776A JP H06314776 A JPH06314776 A JP H06314776A JP 5136288 A JP5136288 A JP 5136288A JP 13628893 A JP13628893 A JP 13628893A JP H06314776 A JPH06314776 A JP H06314776A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- diffusion region
- impurity diffusion
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 239000003990 capacitor Substances 0.000 claims abstract description 74
- 229910001260 Pt alloy Inorganic materials 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 43
- 239000012535 impurity Substances 0.000 claims description 41
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 32
- 239000004020 conductor Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 14
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 11
- 229910052697 platinum Inorganic materials 0.000 claims description 11
- 229910052723 transition metal Inorganic materials 0.000 claims description 8
- 150000003624 transition metals Chemical class 0.000 claims description 8
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 239000012528 membrane Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 34
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 abstract description 18
- 229910001362 Ta alloys Inorganic materials 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- LEYNFUIKYCSXFM-UHFFFAOYSA-N platinum tantalum Chemical compound [Ta][Pt][Ta] LEYNFUIKYCSXFM-UHFFFAOYSA-N 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 238000003746 solid phase reaction Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- -1 hafnium nitride Chemical class 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000010671 solid-state reaction Methods 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- SJKRCWUQJZIWQB-UHFFFAOYSA-N azane;chromium Chemical compound N.[Cr] SJKRCWUQJZIWQB-UHFFFAOYSA-N 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 1
- SKKMWRVAJNPLFY-UHFFFAOYSA-N azanylidynevanadium Chemical compound [V]#N SKKMWRVAJNPLFY-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052845 zircon Inorganic materials 0.000 description 1
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 キャパシタを具備する半導体装置に関し、下
部電極内部に絶縁膜が形成されるのを抑え且つ結晶性の
劣化を防止し、更には電極の側壁を用いてキャパシタ面
積の拡大を図ることが可能なペロブスカイト誘電体膜を
用いたキャパシタ構造の提供を目的とする。 【構成】 半導体基板１と、該基板中に拡散された不純
物拡散領域７と、該基板上に設けられた絶縁膜２と、該
絶縁膜２に該拡散領域７まで達するように設けられた開
口部11と、該開口部11を埋め底部が該不純物拡散層７に
接続する第１の導電材料層３と、下面が該第１の導電材
料層３の上面全域に接して該絶縁膜２上に延在する白金
合金膜パターン20（下部電極）と、該白金合金膜パター
ン20の表面上に設けられたペロブスカイト誘電体を含む
容量絶縁膜５と、該容量絶縁膜５上に設けられた第２の
導電材料膜６とを有するか、又は下部電極にＣＶＤ形成
可能な金属窒化物膜を用いるように構成する。
部電極内部に絶縁膜が形成されるのを抑え且つ結晶性の
劣化を防止し、更には電極の側壁を用いてキャパシタ面
積の拡大を図ることが可能なペロブスカイト誘電体膜を
用いたキャパシタ構造の提供を目的とする。 【構成】 半導体基板１と、該基板中に拡散された不純
物拡散領域７と、該基板上に設けられた絶縁膜２と、該
絶縁膜２に該拡散領域７まで達するように設けられた開
口部11と、該開口部11を埋め底部が該不純物拡散層７に
接続する第１の導電材料層３と、下面が該第１の導電材
料層３の上面全域に接して該絶縁膜２上に延在する白金
合金膜パターン20（下部電極）と、該白金合金膜パター
ン20の表面上に設けられたペロブスカイト誘電体を含む
容量絶縁膜５と、該容量絶縁膜５上に設けられた第２の
導電材料膜６とを有するか、又は下部電極にＣＶＤ形成
可能な金属窒化物膜を用いるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高誘電率であるペロブスカイト誘電体を用いたキャパシ
タ部に関するものである。
高誘電率であるペロブスカイト誘電体を用いたキャパシ
タ部に関するものである。
【０００２】ＤＲＡＭ（ダイナミックランダムアクセス
メモリー）に代表されるような、キャパシタ部を有する
半導体装置の集積度は年々向上している。この高集積化
は半導体装置の微細化により達成されるが、キャパシタ
部で必要とされる容量値はほぼ一定なままである。従っ
て、キャパシタ部の占める面積の縮小を補って必要容量
を確保するため、シリコン基板に溝を設けてその内面を
用いたり、あるいはトランジスタ部に積み上げたり等の
複雑な構造を採用することで対処している。
メモリー）に代表されるような、キャパシタ部を有する
半導体装置の集積度は年々向上している。この高集積化
は半導体装置の微細化により達成されるが、キャパシタ
部で必要とされる容量値はほぼ一定なままである。従っ
て、キャパシタ部の占める面積の縮小を補って必要容量
を確保するため、シリコン基板に溝を設けてその内面を
用いたり、あるいはトランジスタ部に積み上げたり等の
複雑な構造を採用することで対処している。
【０００３】しかし、256 ＭＤＲＡＭ以降の場合、上記
構造形成のための工程数の増加は生産性の低下に大きく
響くため、生産コスト低減等の面からキャパシタ部の構
造をよりシンプルにすることが要求される。キャパシタ
部をシンプルな構造とするためには、比誘電率の高い容
量絶縁膜が必要となってくる。この容量絶縁膜として現
在は、シリコン酸化膜（比誘電率εr ＝3.9 ）及びシリ
コン窒化膜（εr ＝７）の積層膜が使用されているが、
比誘電率の高い容量絶縁膜として、酸化タンタル膜（ε
r ＝25）等の遷移金属の酸化物が試みられている。ま
た、より比誘電率の高いチタン酸ストロンチウム（εr
＝240 ）等のペロブスカイト構造を持つ高誘電体の検討
も始まっている。
構造形成のための工程数の増加は生産性の低下に大きく
響くため、生産コスト低減等の面からキャパシタ部の構
造をよりシンプルにすることが要求される。キャパシタ
部をシンプルな構造とするためには、比誘電率の高い容
量絶縁膜が必要となってくる。この容量絶縁膜として現
在は、シリコン酸化膜（比誘電率εr ＝3.9 ）及びシリ
コン窒化膜（εr ＝７）の積層膜が使用されているが、
比誘電率の高い容量絶縁膜として、酸化タンタル膜（ε
r ＝25）等の遷移金属の酸化物が試みられている。ま
た、より比誘電率の高いチタン酸ストロンチウム（εr
＝240 ）等のペロブスカイト構造を持つ高誘電体の検討
も始まっている。
【０００４】以上のような状況から、半導体装置のキャ
パシタ部に比誘電率の高いペロブスカイト誘電体が使用
可能な半導体装置用キャパシタ部の構造が要望されてい
る。
パシタ部に比誘電率の高いペロブスカイト誘電体が使用
可能な半導体装置用キャパシタ部の構造が要望されてい
る。
【０００５】
【従来の技術】従来のペロブスカイト誘電体を用いた半
導体装置用キャパシタ部の製造方法について、図７によ
り詳細に説明する。
導体装置用キャパシタ部の製造方法について、図７によ
り詳細に説明する。
【０００６】図７はペロブスカイト誘電体を用いた従来
のメモリセル部の概略図である。図に示すように、１は
シリコン基板、２は酸化シリコン(SiO2)等の絶縁膜であ
り、５の容量絶縁膜であるペロブスカイト誘電体のチタ
ン酸ストロンチウム膜を挟んで、第１電極が不純物をド
ープした多結晶シリコン（ドープドポリSi）層３と白金
（Pt）／タンタル（Ta）膜10（下部電極10a はTa膜、10
b はPt膜）の３層からなっており、第２電極（上部電
極）がドープドポリSi層６である。この構造でキャパシ
タ部が構成される。また、トランジスタ部の不純物拡散
領域は７、ワード線は８、ビット線は９として示してお
り、第２電極であるドープドポリSi層６は、セルプレー
トを兼ねている。これらとキャパシタ部によって、メモ
リセルとして機能させることが可能になる。
のメモリセル部の概略図である。図に示すように、１は
シリコン基板、２は酸化シリコン(SiO2)等の絶縁膜であ
り、５の容量絶縁膜であるペロブスカイト誘電体のチタ
ン酸ストロンチウム膜を挟んで、第１電極が不純物をド
ープした多結晶シリコン（ドープドポリSi）層３と白金
（Pt）／タンタル（Ta）膜10（下部電極10a はTa膜、10
b はPt膜）の３層からなっており、第２電極（上部電
極）がドープドポリSi層６である。この構造でキャパシ
タ部が構成される。また、トランジスタ部の不純物拡散
領域は７、ワード線は８、ビット線は９として示してお
り、第２電極であるドープドポリSi層６は、セルプレー
トを兼ねている。これらとキャパシタ部によって、メモ
リセルとして機能させることが可能になる。
【０００７】かかる従来のキャパシタ部は以下のように
して製作される。まず、１のシリコン基板上にＣＶＤ等
でSiO2等の絶縁膜２を形成し、この絶縁膜２に容量部接
続用の開口部（コンタクトホール）11を形成した後、こ
の開口部11にドープドポリSi層３をエッチバックで埋め
込む。次に、下部電極10として50 nm のTa膜10a と50nm
のPt膜10b をスパッタで形成した後、このPt／Ta膜10
をドライエッチングでパターニング加工する。図示しな
いが、もし、このPt／Ta膜10無しに多結晶シリコン層３
上に直接ペロブスカイト誘電体膜を形成すると、多結晶
シリコン層３の表面が酸化されて低誘電率の酸化シリコ
ン膜となる。そうなると、容量絶縁膜がペロブスカイト
誘電体と上記酸化シリコン膜の２層構造となってしまう
ので、容量絶縁膜としての合成の比誘電率が低下し、キ
ャパシタの容量値が小さくなる。
して製作される。まず、１のシリコン基板上にＣＶＤ等
でSiO2等の絶縁膜２を形成し、この絶縁膜２に容量部接
続用の開口部（コンタクトホール）11を形成した後、こ
の開口部11にドープドポリSi層３をエッチバックで埋め
込む。次に、下部電極10として50 nm のTa膜10a と50nm
のPt膜10b をスパッタで形成した後、このPt／Ta膜10
をドライエッチングでパターニング加工する。図示しな
いが、もし、このPt／Ta膜10無しに多結晶シリコン層３
上に直接ペロブスカイト誘電体膜を形成すると、多結晶
シリコン層３の表面が酸化されて低誘電率の酸化シリコ
ン膜となる。そうなると、容量絶縁膜がペロブスカイト
誘電体と上記酸化シリコン膜の２層構造となってしまう
ので、容量絶縁膜としての合成の比誘電率が低下し、キ
ャパシタの容量値が小さくなる。
【０００８】よって、ペロブスカイト誘電体の下部電極
としてPt／Ta膜10を形成した後に、高誘電率の絶縁膜と
して、例えばペロブスカイト誘電体であるチタン酸スト
ロンチウム膜５をスパッタ法で成長させる。最後にペロ
ブスカイト誘電体の上部電極としてドープドポリSi膜６
を形成する。
としてPt／Ta膜10を形成した後に、高誘電率の絶縁膜と
して、例えばペロブスカイト誘電体であるチタン酸スト
ロンチウム膜５をスパッタ法で成長させる。最後にペロ
ブスカイト誘電体の上部電極としてドープドポリSi膜６
を形成する。
【０００９】こうして形成されたキャパシタ部は、トラ
ンジスタ部の一方の不純物拡散領域７と接続されてお
り、もう一方の不純物拡散領域７には、ビット線として
アルミ系配線９を形成すれば、図７に示した半導体装置
のメモリセル部が完成される。
ンジスタ部の一方の不純物拡散領域７と接続されてお
り、もう一方の不純物拡散領域７には、ビット線として
アルミ系配線９を形成すれば、図７に示した半導体装置
のメモリセル部が完成される。
【００１０】
【発明が解決しようとする課題】しかし、以上説明した
従来のキャパシタ部の構造には、以下に示す種々の問題
点が含まれていた。
従来のキャパシタ部の構造には、以下に示す種々の問題
点が含まれていた。
【００１１】先ず、図８に示すように、酸素を含んだ雰
囲気中で基板加熱を行った状態でなされるペロブスカイ
ト誘電体の例えば上記チタン酸ストロンチウム膜５の形
成に際して、下部電極であるTa膜10a の一部が酸化され
て絶縁膜である酸化タンタル（εr ＝25）10oxとなり、
この酸化タンタル10oxの容量がペロブスカイト誘電体で
あるチタン酸ストロンチウム膜５の容量に直列に加わる
ことになるため、前記εr ＝3.9 の酸化シリコン程では
ないがキャパシタ容量の低下を招くというのが第１の問
題点であった。
囲気中で基板加熱を行った状態でなされるペロブスカイ
ト誘電体の例えば上記チタン酸ストロンチウム膜５の形
成に際して、下部電極であるTa膜10a の一部が酸化され
て絶縁膜である酸化タンタル（εr ＝25）10oxとなり、
この酸化タンタル10oxの容量がペロブスカイト誘電体で
あるチタン酸ストロンチウム膜５の容量に直列に加わる
ことになるため、前記εr ＝3.9 の酸化シリコン程では
ないがキャパシタ容量の低下を招くというのが第１の問
題点であった。
【００１２】この現象は、下部電極のPtとTaがどちらも
高融点金属で、スパッタや蒸着等の通常の成膜方法では
周知のように柱状結晶構造になることによるものであ
り、柱状結晶構造であるために、ペロブスカイト誘電体
（チタン酸ストロンチウム膜５）成膜雰囲気中の酸素
が、それ自体酸化されにくい酸化阻止用のPt膜10b 中を
粒界を通じて簡単に通り抜けて下層のTa膜10a に達しそ
の上部を酸化することによる。
高融点金属で、スパッタや蒸着等の通常の成膜方法では
周知のように柱状結晶構造になることによるものであ
り、柱状結晶構造であるために、ペロブスカイト誘電体
（チタン酸ストロンチウム膜５）成膜雰囲気中の酸素
が、それ自体酸化されにくい酸化阻止用のPt膜10b 中を
粒界を通じて簡単に通り抜けて下層のTa膜10a に達しそ
の上部を酸化することによる。
【００１３】そこで、上記Ta膜10a の酸化を防止するた
めに、ペロブスカイト誘電体成膜雰囲気中の酸素の分圧
を下げる方法も考えられたが、この方法によると、図９
に示すように、下部電極のPt膜10b とTa膜10a の間で固
相反応が起きて（10abはPtとTaとの固相反応領域）、ペ
ロブスカイト誘電体の下地になる下部電極の結晶性が著
しく損なわれる（図中に丸で示す）ため、ペロブスカイ
ト誘電体膜（チタン酸ストロンチウム膜５）はその下地
の影響を受けて結晶性が貧弱となって（図中に丸で示
す）、比誘電率が劣化するというのが第２の問題点であ
った。
めに、ペロブスカイト誘電体成膜雰囲気中の酸素の分圧
を下げる方法も考えられたが、この方法によると、図９
に示すように、下部電極のPt膜10b とTa膜10a の間で固
相反応が起きて（10abはPtとTaとの固相反応領域）、ペ
ロブスカイト誘電体の下地になる下部電極の結晶性が著
しく損なわれる（図中に丸で示す）ため、ペロブスカイ
ト誘電体膜（チタン酸ストロンチウム膜５）はその下地
の影響を受けて結晶性が貧弱となって（図中に丸で示
す）、比誘電率が劣化するというのが第２の問題点であ
った。
【００１４】また、上記従来のキャパシタ部の構造にお
いては、下部電極に用いられる高融点金属のPt膜の成膜
がスパッタ法または蒸着法に限られるため、段差被覆性
が悪く、従ってプレーナ構造を採らざるを得ないという
のが第３の問題点であった。何故ならば、プレーナ構造
ではスタック構造のように電極の側面を使用して単位平
面積あたりのキャパシタ面積を増やすことができないた
め、前記のように下部電極内に低誘電率の絶縁膜が形成
されると、現在の成膜技術で得られるペロブスカイト誘
電体膜の十分に高くない比誘電率の値では、256 Ｍ以上
のＤＲＡＭのような将来のより一層高集積化される半導
体装置においては、必要容量値の確保が困難となるから
である。従って、ＣＶＤ法のような段差被覆性の優れた
方法により、スタック構造でペロブスカイト誘電体の下
部電極を形成する必要が生ずる。
いては、下部電極に用いられる高融点金属のPt膜の成膜
がスパッタ法または蒸着法に限られるため、段差被覆性
が悪く、従ってプレーナ構造を採らざるを得ないという
のが第３の問題点であった。何故ならば、プレーナ構造
ではスタック構造のように電極の側面を使用して単位平
面積あたりのキャパシタ面積を増やすことができないた
め、前記のように下部電極内に低誘電率の絶縁膜が形成
されると、現在の成膜技術で得られるペロブスカイト誘
電体膜の十分に高くない比誘電率の値では、256 Ｍ以上
のＤＲＡＭのような将来のより一層高集積化される半導
体装置においては、必要容量値の確保が困難となるから
である。従って、ＣＶＤ法のような段差被覆性の優れた
方法により、スタック構造でペロブスカイト誘電体の下
部電極を形成する必要が生ずる。
【００１５】本発明は以上のような状況から、簡単なキ
ャパシタ部の構造の変更により、下部電極の酸化反応を
防止して下部電極内に低誘電率の絶縁物が形成されるの
を回避し、且つ下部電極内部の金属間の固相反応を防ぎ
下部電極の結晶性の劣化を防止して、比誘電率の劣化の
ない良質なペロブスカイト誘電体膜の形成が可能なキャ
パシタ構造、及び下部電極にＣＶＤ形成が不能なPtを用
いないで、ＣＶＤ法により容易にスタック構造でペロブ
スカイト誘電体の下部電極の形成が行え、且つ下地のシ
リコン層の酸化を抑えてペロブスカイト誘電体の形成が
可能なキャパシタ部の構造を提供することを目的とす
る。
ャパシタ部の構造の変更により、下部電極の酸化反応を
防止して下部電極内に低誘電率の絶縁物が形成されるの
を回避し、且つ下部電極内部の金属間の固相反応を防ぎ
下部電極の結晶性の劣化を防止して、比誘電率の劣化の
ない良質なペロブスカイト誘電体膜の形成が可能なキャ
パシタ構造、及び下部電極にＣＶＤ形成が不能なPtを用
いないで、ＣＶＤ法により容易にスタック構造でペロブ
スカイト誘電体の下部電極の形成が行え、且つ下地のシ
リコン層の酸化を抑えてペロブスカイト誘電体の形成が
可能なキャパシタ部の構造を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】上記目的は、半導体基板
（１）と、該基板中に拡散された不純物拡散領域（７）
と、該半導体基板上に設けられた絶縁膜（２）と、該絶
縁膜に該拡散領域まで達するように設けられた開口部
（11) と、該開口部（11) を埋め底部が該不純物拡散領
域（７）に電気的に接続する第１の導電材料層（３）
と、下面が該第１の導電材料層（３）の上面全域に接し
て該絶縁膜（２）上に延在する例えばパラジウムを除く
遷移金属と白金との合金からなる白金合金膜パターン
（20）と、該白金合金膜パターン（20）の表面上に該表
面を覆って設けられたペロブスカイト誘電体を含む容量
絶縁膜（５）と、該容量絶縁膜（５）上に設けられた第
２の導電材料膜（６）とを有する本発明による半導体装
置、若しくは、半導体基板と、該基板中に拡散され、Ｍ
ＯＳトランジスタのソースまたはドレイン領域となる第
１及び第２の不純物拡散領域と、該トランジスタのゲー
トに接続されたワード線と、該第２の不純物拡散領域と
電気的に接続されたビット線と、該半導体基板上に設け
られ、半導体基板、ワード線、ビット線をそれぞれ電気
的に絶縁する役割を担う絶縁膜と、該絶縁膜に該第１の
不純物拡散領域まで達するように設けられた開口部と、
該開口部を埋め底部が該不純物拡散層に電気的に接続す
る第１の導電材料層と、下面が該第１の導電材料層の上
面全域に接して該絶縁膜上に延在する例えばパラジウム
を除く遷移金属と白金とからなる白金合金膜パターン
と、該白金合金膜パターンの表面上に設けられたペロブ
スカイト誘電体を含む容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電材料膜とを有する本発明による半
導体装置、若しくは、半導体基板（１）と、該基板
（１）中に拡散された不純物拡散領域（７）と、該半導
体基板（１）上に設けられた絶縁膜（２）と、該絶縁膜
（２）に該不純物拡散領域（７）まで達するように設け
られた開口部(11)と、該開口部(11)を介して該不純物拡
散領域（７）と電気的に接続されて該絶縁膜（２）上に
設けられた金属窒化物膜（４）と、該金属窒化物膜
（４）上に設けられたペロブスカイト誘電体を含む容量
絶縁膜（５）と、該容量絶縁膜上に設けられた導電性材
料膜（６）とを有する本発明による半導体装置、若しく
は、半導体基板と、該基板中に拡散され、ＭＯＳトラン
ジスタのソースまたはドレイン領域となる第１及び第２
の不純物拡散領域と、該トランジスタのゲートに接続さ
れたワード線と、該第２の不純物拡散領域と電気的に接
続されたビット線と、該半導体基板上に設けられ、半導
体基板、ワード線、ビット線をそれぞれ電気的に絶縁す
る役割を担う絶縁膜と、該絶縁膜に該第１の不純物拡散
領域まで達するように設けられた開口部と、該開口部を
介して該第１の不純物拡散領域と電気的に接続されて該
絶縁膜上に設けられた金属窒化物膜と、該金属窒化物膜
上に設けられたペロブスカイト誘電体を含む容量絶縁膜
と、該容量絶縁膜上に設けられた導電性材料膜（６）と
を有する本発明による半導体装置により達成される。
（１）と、該基板中に拡散された不純物拡散領域（７）
と、該半導体基板上に設けられた絶縁膜（２）と、該絶
縁膜に該拡散領域まで達するように設けられた開口部
（11) と、該開口部（11) を埋め底部が該不純物拡散領
域（７）に電気的に接続する第１の導電材料層（３）
と、下面が該第１の導電材料層（３）の上面全域に接し
て該絶縁膜（２）上に延在する例えばパラジウムを除く
遷移金属と白金との合金からなる白金合金膜パターン
（20）と、該白金合金膜パターン（20）の表面上に該表
面を覆って設けられたペロブスカイト誘電体を含む容量
絶縁膜（５）と、該容量絶縁膜（５）上に設けられた第
２の導電材料膜（６）とを有する本発明による半導体装
置、若しくは、半導体基板と、該基板中に拡散され、Ｍ
ＯＳトランジスタのソースまたはドレイン領域となる第
１及び第２の不純物拡散領域と、該トランジスタのゲー
トに接続されたワード線と、該第２の不純物拡散領域と
電気的に接続されたビット線と、該半導体基板上に設け
られ、半導体基板、ワード線、ビット線をそれぞれ電気
的に絶縁する役割を担う絶縁膜と、該絶縁膜に該第１の
不純物拡散領域まで達するように設けられた開口部と、
該開口部を埋め底部が該不純物拡散層に電気的に接続す
る第１の導電材料層と、下面が該第１の導電材料層の上
面全域に接して該絶縁膜上に延在する例えばパラジウム
を除く遷移金属と白金とからなる白金合金膜パターン
と、該白金合金膜パターンの表面上に設けられたペロブ
スカイト誘電体を含む容量絶縁膜と、該容量絶縁膜上に
設けられた第２の導電材料膜とを有する本発明による半
導体装置、若しくは、半導体基板（１）と、該基板
（１）中に拡散された不純物拡散領域（７）と、該半導
体基板（１）上に設けられた絶縁膜（２）と、該絶縁膜
（２）に該不純物拡散領域（７）まで達するように設け
られた開口部(11)と、該開口部(11)を介して該不純物拡
散領域（７）と電気的に接続されて該絶縁膜（２）上に
設けられた金属窒化物膜（４）と、該金属窒化物膜
（４）上に設けられたペロブスカイト誘電体を含む容量
絶縁膜（５）と、該容量絶縁膜上に設けられた導電性材
料膜（６）とを有する本発明による半導体装置、若しく
は、半導体基板と、該基板中に拡散され、ＭＯＳトラン
ジスタのソースまたはドレイン領域となる第１及び第２
の不純物拡散領域と、該トランジスタのゲートに接続さ
れたワード線と、該第２の不純物拡散領域と電気的に接
続されたビット線と、該半導体基板上に設けられ、半導
体基板、ワード線、ビット線をそれぞれ電気的に絶縁す
る役割を担う絶縁膜と、該絶縁膜に該第１の不純物拡散
領域まで達するように設けられた開口部と、該開口部を
介して該第１の不純物拡散領域と電気的に接続されて該
絶縁膜上に設けられた金属窒化物膜と、該金属窒化物膜
上に設けられたペロブスカイト誘電体を含む容量絶縁膜
と、該容量絶縁膜上に設けられた導電性材料膜（６）と
を有する本発明による半導体装置により達成される。
【００１７】
【作用】即ち本発明の第１、第２、第３の発明に係るキ
ャパシタ構造においては、第１の電極の一部を構成する
ドープドポリSi層上に、下部電極として予め合金化され
た例えばパラジウムを除く遷移金属と白金とからなる白
金合金膜が設けられ、その上にペロブスカイト誘電体膜
が形成される。そのため、ペロブスカイト成膜に際して
の加熱時に下部電極内に白金と遷移金属との固相反応が
起こることがなく、下部電極の良質な結晶性は維持され
て、その上に形成されるペロブスカイト膜は欠陥の少な
い良質のペロブスカイト誘電体膜となる。更に、ペロブ
スカイト誘電体膜が直に積層される下部電極が、前記の
ように例えば遷移金属と白金とが予め合金化された白金
合金のスパッタ膜あるいは蒸着膜により形成されるの
で、電極内での固相反応を防止する必要がないためペロ
ブスカイト成膜雰囲気中の酸素分圧を十分に下げること
が可能になる。従って、ペロブスカイト成膜時の酸化に
より下部電極内に絶縁膜が生成されるのが回避され、こ
の絶縁物に起因するキャパシタ容量の低下が防止され
る。
ャパシタ構造においては、第１の電極の一部を構成する
ドープドポリSi層上に、下部電極として予め合金化され
た例えばパラジウムを除く遷移金属と白金とからなる白
金合金膜が設けられ、その上にペロブスカイト誘電体膜
が形成される。そのため、ペロブスカイト成膜に際して
の加熱時に下部電極内に白金と遷移金属との固相反応が
起こることがなく、下部電極の良質な結晶性は維持され
て、その上に形成されるペロブスカイト膜は欠陥の少な
い良質のペロブスカイト誘電体膜となる。更に、ペロブ
スカイト誘電体膜が直に積層される下部電極が、前記の
ように例えば遷移金属と白金とが予め合金化された白金
合金のスパッタ膜あるいは蒸着膜により形成されるの
で、電極内での固相反応を防止する必要がないためペロ
ブスカイト成膜雰囲気中の酸素分圧を十分に下げること
が可能になる。従って、ペロブスカイト成膜時の酸化に
より下部電極内に絶縁膜が生成されるのが回避され、こ
の絶縁物に起因するキャパシタ容量の低下が防止され
る。
【００１８】また、本発明の第４、第５の発明に係るキ
ャパシタ構造においては、ドープドポリSi層上に、段差
被覆性の優れたＣＶＤ法により金属窒化物膜を下部電極
として形成するので、プレーナ構造以外の電極の側壁を
も使用するような複雑な電極構造にも対応することが可
能となり、単位平面積当たりのキャパシタ容量の増大が
図れる。更に、この金属窒化物膜は比抵抗が小さく、し
かも酸素のバリア層として機能するので、多結晶シリコ
ン層上に低誘電率のシリコン酸化膜が形成されることが
なく、ペロブスカイト誘電体膜の高い誘電率による高い
キャパシタ容量はそのまま維持される。
ャパシタ構造においては、ドープドポリSi層上に、段差
被覆性の優れたＣＶＤ法により金属窒化物膜を下部電極
として形成するので、プレーナ構造以外の電極の側壁を
も使用するような複雑な電極構造にも対応することが可
能となり、単位平面積当たりのキャパシタ容量の増大が
図れる。更に、この金属窒化物膜は比抵抗が小さく、し
かも酸素のバリア層として機能するので、多結晶シリコ
ン層上に低誘電率のシリコン酸化膜が形成されることが
なく、ペロブスカイト誘電体膜の高い誘電率による高い
キャパシタ容量はそのまま維持される。
【００１９】以上により本発明によれば、ますます高集
積化され微細化されるＤＲＡＭ等の半導体装置の、キャ
パシタ容量を所要の大きさに安定して保つことが可能に
なり、上記半導体装置の高信頼性を向上維持することが
可能になる。
積化され微細化されるＤＲＡＭ等の半導体装置の、キャ
パシタ容量を所要の大きさに安定して保つことが可能に
なり、上記半導体装置の高信頼性を向上維持することが
可能になる。
【００２０】
【実施例】以下図面により、本発明の半導体装置のキャ
パシタ部を形成する実施例を説明する。
パシタ部を形成する実施例を説明する。
【００２１】図１は本発明による第１の実施例の半導体
装置のメモリセル部の概略構造を示す図、図２は本発明
による第１の実施例の半導体装置のキャパシタ部の製造
工程を示す図、図３は本発明による第２の実施例の半導
体装置のメモリセル部の概略構造を示す図、図４は本発
明による第２の実施例の半導体装置のキャパシタ部の製
造工程を示す図、図５は本発明による第２の実施例の半
導体装置のキャパシタ部の他の応用例の概略構造を示す
図、図６は本発明による第３の実施例の半導体装置のメ
モリセル部の概略構造を示す図である。全図を通じ同一
対象物は同一符合で示す。
装置のメモリセル部の概略構造を示す図、図２は本発明
による第１の実施例の半導体装置のキャパシタ部の製造
工程を示す図、図３は本発明による第２の実施例の半導
体装置のメモリセル部の概略構造を示す図、図４は本発
明による第２の実施例の半導体装置のキャパシタ部の製
造工程を示す図、図５は本発明による第２の実施例の半
導体装置のキャパシタ部の他の応用例の概略構造を示す
図、図６は本発明による第３の実施例の半導体装置のメ
モリセル部の概略構造を示す図である。全図を通じ同一
対象物は同一符合で示す。
【００２２】図１に示すように、本発明に係る第１の実
施例の半導体装置におけるメモリセル部は下記の構造を
有する。即ち、シリコン(Si)基板１上にゲート酸化膜2G
を介しゲート電極（ワード線）８が配設され、Si基板１
面にはゲート電極８に自己整合し、ソース或いはドレイ
ンとなる第１の不純物拡散領域7Aと第２の不純物拡散領
域7Bが形成され、これらによってセルトランジスタが構
成されている。
施例の半導体装置におけるメモリセル部は下記の構造を
有する。即ち、シリコン(Si)基板１上にゲート酸化膜2G
を介しゲート電極（ワード線）８が配設され、Si基板１
面にはゲート電極８に自己整合し、ソース或いはドレイ
ンとなる第１の不純物拡散領域7Aと第２の不純物拡散領
域7Bが形成され、これらによってセルトランジスタが構
成されている。
【００２３】そして、このセルトランジスタ上を酸化シ
リコン(SiO2)等からなる第１の絶縁膜2Aで覆い、この絶
縁膜2Aに第１の不純物拡散領域7Aを表出するキャパシタ
部接続用の開口部（コンタクトホール）11を設け、この
開口部11内に不純物をドープした多結晶シリコン（ドー
プドポリSi）層３を埋込み、その上部に前記ドープドポ
リSi層３の上面全域に直に接し、且つ第１の絶縁膜2A上
に延在する白金合金の例えば白金タンタル合金（TaP
t2 ）膜パターン20を下部電極として設け、これらによ
りキャパシタの第１の電極を構成し、前記TaPt2 膜パタ
ーン20の全面上にペロブスカイト誘電体膜の例えばチタ
ン酸ストロンチウム誘電体膜５を形成し、その上を第１
の絶縁膜2A上に広く延在するドープドポリSi膜６等から
なる第２の電極（上部電極）で直に覆うことによりキャ
パシタ部が構成される。なお、第２の電極はセルプレー
トとしても機能する。
リコン(SiO2)等からなる第１の絶縁膜2Aで覆い、この絶
縁膜2Aに第１の不純物拡散領域7Aを表出するキャパシタ
部接続用の開口部（コンタクトホール）11を設け、この
開口部11内に不純物をドープした多結晶シリコン（ドー
プドポリSi）層３を埋込み、その上部に前記ドープドポ
リSi層３の上面全域に直に接し、且つ第１の絶縁膜2A上
に延在する白金合金の例えば白金タンタル合金（TaP
t2 ）膜パターン20を下部電極として設け、これらによ
りキャパシタの第１の電極を構成し、前記TaPt2 膜パタ
ーン20の全面上にペロブスカイト誘電体膜の例えばチタ
ン酸ストロンチウム誘電体膜５を形成し、その上を第１
の絶縁膜2A上に広く延在するドープドポリSi膜６等から
なる第２の電極（上部電極）で直に覆うことによりキャ
パシタ部が構成される。なお、第２の電極はセルプレー
トとしても機能する。
【００２４】そして、更にキャパシタ部形成面上を第２
の絶縁膜2Bで覆い、この第２の絶縁膜2Bに前記セルトラ
ンジスタの第２の不純物拡散領域7Bを表出する配線接続
用の開口部（配線コンタクトホール）13を設け、この開
口部13で第２の不純物拡散領域7Bに接続し、第２の絶縁
膜2B上に延在するアルミニウム(Al)系配線（ビット線）
９を設けることによってメモリセル部の構造が完成せし
められる。
の絶縁膜2Bで覆い、この第２の絶縁膜2Bに前記セルトラ
ンジスタの第２の不純物拡散領域7Bを表出する配線接続
用の開口部（配線コンタクトホール）13を設け、この開
口部13で第２の不純物拡散領域7Bに接続し、第２の絶縁
膜2B上に延在するアルミニウム(Al)系配線（ビット線）
９を設けることによってメモリセル部の構造が完成せし
められる。
【００２５】この実施例のキャパシタ部は以下のように
して形成される。図２により製造工程について詳細に説
明する。先ず、Si基板１上にＣＶＤ法によりSiO2等から
なる第１の絶縁膜2Aを形成する。なお、８はSi基板１上
にゲート酸化膜2Gを介して予め配設されるゲート電極
（ワード線）を示す（図２(a))。次いで、第１の絶縁膜
2Aにキャパシタ部接続用の開口部（コンタクトホール）
11を通常のエッチング手段を用いて形成する（図２
(b))。次いで、この基板上にドープドポリSi層３を堆積
し（不純物のドープは堆積後行ってもよい）、その上に
SiO2膜12を堆積し、平坦化を行った後（図２(c))、等方
性エッチングを行い、所謂エッチバック法によりキャパ
シタ部接続用の開口部11内に前記ドープドポリSi層３が
上面まで埋め込まれる（図２(d))。次いで、この基板上
に下部電極となる白金合金の例えばTaPt2 膜120 をスパ
ッタ法または蒸着法により形成し（図２(e))、ドライエ
ッチング手段によりパターニングして、前記容量部コン
タクト用の開口部11内に埋め込まれた多結晶シリコン層
３の上面全面に接し、且つ第１の絶縁膜2A上に延在する
下部電極のTaPt2 膜パターン20を形成する（図２(f))。
このとき、白金合金として白金タンタル合金以外に、ク
ロム、ジルコン、タングステン等のパラジウム以外の遷
移金属と白金との合金を用いることも可能である。
して形成される。図２により製造工程について詳細に説
明する。先ず、Si基板１上にＣＶＤ法によりSiO2等から
なる第１の絶縁膜2Aを形成する。なお、８はSi基板１上
にゲート酸化膜2Gを介して予め配設されるゲート電極
（ワード線）を示す（図２(a))。次いで、第１の絶縁膜
2Aにキャパシタ部接続用の開口部（コンタクトホール）
11を通常のエッチング手段を用いて形成する（図２
(b))。次いで、この基板上にドープドポリSi層３を堆積
し（不純物のドープは堆積後行ってもよい）、その上に
SiO2膜12を堆積し、平坦化を行った後（図２(c))、等方
性エッチングを行い、所謂エッチバック法によりキャパ
シタ部接続用の開口部11内に前記ドープドポリSi層３が
上面まで埋め込まれる（図２(d))。次いで、この基板上
に下部電極となる白金合金の例えばTaPt2 膜120 をスパ
ッタ法または蒸着法により形成し（図２(e))、ドライエ
ッチング手段によりパターニングして、前記容量部コン
タクト用の開口部11内に埋め込まれた多結晶シリコン層
３の上面全面に接し、且つ第１の絶縁膜2A上に延在する
下部電極のTaPt2 膜パターン20を形成する（図２(f))。
このとき、白金合金として白金タンタル合金以外に、ク
ロム、ジルコン、タングステン等のパラジウム以外の遷
移金属と白金との合金を用いることも可能である。
【００２６】次いで、上記TaPt2 膜パターン20を有する
基板上に、スパッタ法或いはＣＶＤ法により、ペロブス
カイト誘電体であるチタン酸ストロンチウム膜５を誘電
体膜として所定の厚さに成長させた後、前記TaPt2 膜パ
ターン20の全面上を覆うようにパターニングする（図２
(g))。そして最後に、上記基板上に、上部電極となるド
ープドポリSi膜６を形成し、所定のパターニングを行っ
て上記チタン酸ストロンチウム膜５上を直に覆い第２の
絶縁膜2A上に延在するドープドポリSiよりなる上部電極
６を形成し、キャパシタ部が完成する。
基板上に、スパッタ法或いはＣＶＤ法により、ペロブス
カイト誘電体であるチタン酸ストロンチウム膜５を誘電
体膜として所定の厚さに成長させた後、前記TaPt2 膜パ
ターン20の全面上を覆うようにパターニングする（図２
(g))。そして最後に、上記基板上に、上部電極となるド
ープドポリSi膜６を形成し、所定のパターニングを行っ
て上記チタン酸ストロンチウム膜５上を直に覆い第２の
絶縁膜2A上に延在するドープドポリSiよりなる上部電極
６を形成し、キャパシタ部が完成する。
【００２７】この実施例のようにして形成される半導体
装置のメモリセルはプレーナ構造である。しかし、誘電
体膜として使用されるペロブスカイト構造のチタン酸ス
トロンチウムがεr ＝240 程度の高い比誘電率を有し、
更に下部電極が、内部に低誘電率である金属酸化物の生
成を伴わない結晶性の優れた白金−タンタル合金により
形成されることにより、従来に比べ安定して高い容量値
を有するメモリセルのキャパシタを得ることが容易に可
能となる。
装置のメモリセルはプレーナ構造である。しかし、誘電
体膜として使用されるペロブスカイト構造のチタン酸ス
トロンチウムがεr ＝240 程度の高い比誘電率を有し、
更に下部電極が、内部に低誘電率である金属酸化物の生
成を伴わない結晶性の優れた白金−タンタル合金により
形成されることにより、従来に比べ安定して高い容量値
を有するメモリセルのキャパシタを得ることが容易に可
能となる。
【００２８】なお、ペロブスカイト誘電体は、キュリー
温度が室温以上である強誘電体材料と、室温以下の高誘
電体材料とに分けられる。上記実施例のように、高誘電
体材料であるチタン酸ストロンチウムをセルキャパシタ
の誘電体膜に使えば、半導体装置はＤＲＡＭとして機能
するが、強誘電体材料である例えばチタン酸バリウム等
をセルキャパシタの誘電体に使用した場合、全く同じ構
造でも半導体装置はＦＲＡＭ（強誘電体の不揮発メモ
リ）として機能させることが可能である。
温度が室温以上である強誘電体材料と、室温以下の高誘
電体材料とに分けられる。上記実施例のように、高誘電
体材料であるチタン酸ストロンチウムをセルキャパシタ
の誘電体膜に使えば、半導体装置はＤＲＡＭとして機能
するが、強誘電体材料である例えばチタン酸バリウム等
をセルキャパシタの誘電体に使用した場合、全く同じ構
造でも半導体装置はＦＲＡＭ（強誘電体の不揮発メモ
リ）として機能させることが可能である。
【００２９】次に、プレーナ構造以外の、スタックドキ
ャパシタ構造或いはトレンチキャパシタ構造の半導体メ
モリセルに適用可能な本発明の構造をスタックドキャパ
シタ構造による第２の実施例について詳細に説明する。
ャパシタ構造或いはトレンチキャパシタ構造の半導体メ
モリセルに適用可能な本発明の構造をスタックドキャパ
シタ構造による第２の実施例について詳細に説明する。
【００３０】図３に示すように、本発明に係るスタック
構造のメモリセル部は下記の構造を有する。即ち、１は
Si基板、２はSiO2からなる絶縁膜であり、５の容量絶縁
膜であるチタン酸ストロンチウムを挟んで、第１電極が
ドープドポリSi層３と窒化チタン膜４の２層からなって
おり、第２電極がドープドポリSi層６である。この構造
でキャパシタ部が構成される。また、トランジスタ部の
不純物拡散領域は7Aと7B、ゲート電極（ワード線）は
８、ビット線となるAl系配線は９として示しており、第
２電極であるドープドポリSi層６は、セルプレートを兼
ねている。
構造のメモリセル部は下記の構造を有する。即ち、１は
Si基板、２はSiO2からなる絶縁膜であり、５の容量絶縁
膜であるチタン酸ストロンチウムを挟んで、第１電極が
ドープドポリSi層３と窒化チタン膜４の２層からなって
おり、第２電極がドープドポリSi層６である。この構造
でキャパシタ部が構成される。また、トランジスタ部の
不純物拡散領域は7Aと7B、ゲート電極（ワード線）は
８、ビット線となるAl系配線は９として示しており、第
２電極であるドープドポリSi層６は、セルプレートを兼
ねている。
【００３１】この半導体装置のキャパシタ部は以下のよ
うにして製作される。図４により製造工程について詳細
に説明する。先ず、１のSi基板上に、ＣＶＤ等でSiO2等
からなる第１の絶縁膜2Aを形成して（図４(a) ）、キャ
パシタコンタクト用の開口部11をエッチング法で形成す
ると、図４(b) のようになる。その後、ドープドポリSi
層３をＣＶＤ等で堆積し、その上にSiO2膜12を堆積して
平坦化を行った後に（図４(c))、等方性エッチングを行
うと、所謂エッチバック法により開孔したキャパシタコ
ンタクト用の開口部11にドープドポリSi層３が埋め込ま
れて図４(d) のようになる。次に、下部電極として金属
窒化物である４の窒化チタン膜をＣＶＤ法で形成した後
（図４(e))、ドライエッチングでパターニングすると図
４(f) のようになる。この時、金属窒化物として、窒化
チタン、窒化ジルコニウム、窒化ハフニウム、窒化バナ
ジウム、窒化ニオブ、窒化タンタル、窒化クロム、窒化
モリブデン、窒化タングステン、窒化パラジウムを用い
ることも可能である。
うにして製作される。図４により製造工程について詳細
に説明する。先ず、１のSi基板上に、ＣＶＤ等でSiO2等
からなる第１の絶縁膜2Aを形成して（図４(a) ）、キャ
パシタコンタクト用の開口部11をエッチング法で形成す
ると、図４(b) のようになる。その後、ドープドポリSi
層３をＣＶＤ等で堆積し、その上にSiO2膜12を堆積して
平坦化を行った後に（図４(c))、等方性エッチングを行
うと、所謂エッチバック法により開孔したキャパシタコ
ンタクト用の開口部11にドープドポリSi層３が埋め込ま
れて図４(d) のようになる。次に、下部電極として金属
窒化物である４の窒化チタン膜をＣＶＤ法で形成した後
（図４(e))、ドライエッチングでパターニングすると図
４(f) のようになる。この時、金属窒化物として、窒化
チタン、窒化ジルコニウム、窒化ハフニウム、窒化バナ
ジウム、窒化ニオブ、窒化タンタル、窒化クロム、窒化
モリブデン、窒化タングステン、窒化パラジウムを用い
ることも可能である。
【００３２】そして、高誘電率の誘電体膜として、ペロ
ブスカイト誘電体である例えばチタン酸ストロンチウム
膜５をスパッタ法またはＣＶＤ法で成長させ、下部電極
の全面上を覆うようにパターニングする（図４(g))。最
後に上部電極としてドープドポリSi層６を形成する（図
４(h))。こうして形成されたキャパシタ部は、図３に示
したようにセルトランジスタの一方の拡散層7Aと接続さ
れており、もう一方の拡散層7Bには、ビット線としてア
ルミ系配線９を形成すれば、図３に示す半導体装置のメ
モリセル部が完成される。この構造は、限られた平面積
内に形成される実効のキャパシタ面積の増大を図ること
ができるので、前記第１の実施例に比べ一層キャパシタ
容量を増大させることが可能になる。
ブスカイト誘電体である例えばチタン酸ストロンチウム
膜５をスパッタ法またはＣＶＤ法で成長させ、下部電極
の全面上を覆うようにパターニングする（図４(g))。最
後に上部電極としてドープドポリSi層６を形成する（図
４(h))。こうして形成されたキャパシタ部は、図３に示
したようにセルトランジスタの一方の拡散層7Aと接続さ
れており、もう一方の拡散層7Bには、ビット線としてア
ルミ系配線９を形成すれば、図３に示す半導体装置のメ
モリセル部が完成される。この構造は、限られた平面積
内に形成される実効のキャパシタ面積の増大を図ること
ができるので、前記第１の実施例に比べ一層キャパシタ
容量を増大させることが可能になる。
【００３３】またこの構造においても、誘電体膜にはペ
ロブスカイト誘電体が用いられるので、前記実施例で述
べたのと同様に、強誘電体材料のペロブスカイト誘電体
と高誘電体材料のペロブスカイト誘電体を使い分けるこ
とで、半導体装置はＤＲＡＭ或いはＦＲＡＭの何れかと
して機能させることが可能である。
ロブスカイト誘電体が用いられるので、前記実施例で述
べたのと同様に、強誘電体材料のペロブスカイト誘電体
と高誘電体材料のペロブスカイト誘電体を使い分けるこ
とで、半導体装置はＤＲＡＭ或いはＦＲＡＭの何れかと
して機能させることが可能である。
【００３４】また、この実施例では、容量値をかせぐた
めに、キャパシタ部をトランジスタ部まで積み上げたス
タック構造を採用している。図５にはスタック構造の範
疇である他のキャパシタ部の応用例の概略構造を示して
いる。。図５(a) は、第１電極に埋込み用の導電性材料
を使わない単純スタック型であり、(b) は下部電極の表
面を凹凸にして表面積をかせぐＨＳＧ(Hemispherical g
rain) 型であり、(c)はＣｒｏｗｎ型、(d) はＦｉｎ型
と呼ばれる通常のスタック構造をより複雑にした構造の
ものである。図中の各符号は図４の各符号の対象物に対
応させてある。この図のように電極の側壁をもキャパシ
タとして使う場合には、下部電極をＣＶＤ法で形成する
ことの威力が発揮される。また、第２電極（上部電極）
であるドープドポリSi膜６とペロブスカイト誘電体であ
るチタン酸ストロンチウム膜５との間に金属窒化物を挿
入させる必要はない。なぜなら、チタン及びストロンチ
ウムが共にシリコンよりも酸化しやすく界面での反応は
無視でき、わざわざ工程を増やすことはないからであ
る。
めに、キャパシタ部をトランジスタ部まで積み上げたス
タック構造を採用している。図５にはスタック構造の範
疇である他のキャパシタ部の応用例の概略構造を示して
いる。。図５(a) は、第１電極に埋込み用の導電性材料
を使わない単純スタック型であり、(b) は下部電極の表
面を凹凸にして表面積をかせぐＨＳＧ(Hemispherical g
rain) 型であり、(c)はＣｒｏｗｎ型、(d) はＦｉｎ型
と呼ばれる通常のスタック構造をより複雑にした構造の
ものである。図中の各符号は図４の各符号の対象物に対
応させてある。この図のように電極の側壁をもキャパシ
タとして使う場合には、下部電極をＣＶＤ法で形成する
ことの威力が発揮される。また、第２電極（上部電極）
であるドープドポリSi膜６とペロブスカイト誘電体であ
るチタン酸ストロンチウム膜５との間に金属窒化物を挿
入させる必要はない。なぜなら、チタン及びストロンチ
ウムが共にシリコンよりも酸化しやすく界面での反応は
無視でき、わざわざ工程を増やすことはないからであ
る。
【００３５】図６の概略構造図に示される本発明の第３
の実施例の半導体装置のメモリセル部は、下部電極に窒
化チタン膜４を用いてプレーナ構造のキャパシタ部を形
成した例で、不純物拡散領域７を有するSi基板１上を第
１の絶縁膜２で覆い、この絶縁膜２に前記不純物拡散領
域７を表出するキャパシタ接続用開口部11を形成し、こ
の開口部11内にドープドポリSi層３を平坦に埋込み、そ
の上部にドープドポリSi層３の上面全域に直に接し第１
の絶縁膜2A上に延在して下部電極となる窒化チタン膜４
を形成し、その表面を覆ってペロブスカイト誘電体のチ
タン酸ストロンチウム膜５を形成し、更にその全面を覆
って上部電極となるドープドポリSi膜６が形成してな
る。この構造では、前記第１の実施例の場合と同様に、
下部電極内に低誘電率の絶縁膜の形成がなく、またペロ
ブスカイト誘電体膜の良好な結晶性も保たれて、第１の
実施例同様、従来に比べ高い容量値で安定したキャパシ
タが形成される。
の実施例の半導体装置のメモリセル部は、下部電極に窒
化チタン膜４を用いてプレーナ構造のキャパシタ部を形
成した例で、不純物拡散領域７を有するSi基板１上を第
１の絶縁膜２で覆い、この絶縁膜２に前記不純物拡散領
域７を表出するキャパシタ接続用開口部11を形成し、こ
の開口部11内にドープドポリSi層３を平坦に埋込み、そ
の上部にドープドポリSi層３の上面全域に直に接し第１
の絶縁膜2A上に延在して下部電極となる窒化チタン膜４
を形成し、その表面を覆ってペロブスカイト誘電体のチ
タン酸ストロンチウム膜５を形成し、更にその全面を覆
って上部電極となるドープドポリSi膜６が形成してな
る。この構造では、前記第１の実施例の場合と同様に、
下部電極内に低誘電率の絶縁膜の形成がなく、またペロ
ブスカイト誘電体膜の良好な結晶性も保たれて、第１の
実施例同様、従来に比べ高い容量値で安定したキャパシ
タが形成される。
【００３６】
【発明の効果】以上の説明のように、本発明に係る第
１、第２、第３の発明によれば、簡単な構造の改良によ
り、下部電極内に低誘電率の絶縁層を形成させず、しか
も結晶性のよいままでペロブスカイト誘電体膜を成膜す
ることが可能になり、高誘電性の損なわれないペロブス
カイト膜による高い容量値のキャパシタを形成すること
が可能になる。また本発明に係る第４、第５の発明によ
れば、上記第１、第２、第３の発明と同様の効果に加え
て、下部電極の形成が段差被覆性のよいＣＶＤ法により
形成されるために、キャパシタ部電極の側壁部をもキャ
パシタとして用いることが容易に可能になり、単位面積
当たりの実効キャパシタ容量をより一層増大させること
が可能になる。
１、第２、第３の発明によれば、簡単な構造の改良によ
り、下部電極内に低誘電率の絶縁層を形成させず、しか
も結晶性のよいままでペロブスカイト誘電体膜を成膜す
ることが可能になり、高誘電性の損なわれないペロブス
カイト膜による高い容量値のキャパシタを形成すること
が可能になる。また本発明に係る第４、第５の発明によ
れば、上記第１、第２、第３の発明と同様の効果に加え
て、下部電極の形成が段差被覆性のよいＣＶＤ法により
形成されるために、キャパシタ部電極の側壁部をもキャ
パシタとして用いることが容易に可能になり、単位面積
当たりの実効キャパシタ容量をより一層増大させること
が可能になる。
【００３７】従って本発明は、セルキャパシタを具備し
た高集積度の半導体装置の信頼性の向上及び原価低減に
寄与するところが極めて大きい。
た高集積度の半導体装置の信頼性の向上及び原価低減に
寄与するところが極めて大きい。
【図１】 本発明に係る第１の実施例の半導体装置のメ
モリセル部の概略構造を示す図
モリセル部の概略構造を示す図
【図２】 本発明の第１の実施例の半導体装置のキャパ
シタ部の製造工程を示す図
シタ部の製造工程を示す図
【図３】 本発明に係る第２の実施例の半導体装置のメ
モリセル部の概略構造を示す図
モリセル部の概略構造を示す図
【図４】 本発明の第２の実施例の半導体装置のキャパ
シタ部の製造工程を示す図
シタ部の製造工程を示す図
【図５】 本発明に係る第２の実施例の半導体装置にお
けるキャパシタ部の他の応用例の概略構造を示す図
けるキャパシタ部の他の応用例の概略構造を示す図
【図６】 本発明に係る第３の実施例の半導体装置のメ
モリセル部の概略構造を示す図
モリセル部の概略構造を示す図
【図７】 従来の半導体装置のメモリセル部の概略構造
を示す図
を示す図
【図８】 従来の半導体装置のキャパシタ部の第１の問
題点を示す図
題点を示す図
【図９】 従来の半導体装置のキャパシタ部の第２の問
題点を示す図
題点を示す図
１ シリコン基板 ２ 絶縁膜（SiO2）膜 2A 第１の絶縁膜 2B 第２の絶縁膜 2G ゲート酸化膜 ３ ドープドポリSi層 ４ 窒化チタン膜 ５ チタン酸ストロンチウム膜 ６ ドープドポリSi膜（上部電極） ７ 不純物拡散領域 7A 第１の不純物拡散領域 7B 第２の不純物拡散領域 ８ ゲート電極（ワード線） ９ Al系配線（ビット線） 10 白金(Pt)／タンタル(Ta)膜 10a Ta膜 10b Pt膜 11 キャパシタ接続用の開口部（コンタクトホール） 12 SiO2膜 13 配線接続用の開口部（配線コンタクトホール） 20 白金タンタル合金（TaPt2 ）膜パターン
Claims (5)
- 【請求項１】 半導体基板（１）と、該基板中に拡散さ
れた不純物拡散領域（７）と、該半導体基板上に設けら
れた絶縁膜（２）と、該絶縁膜（２）に該拡散領域
（７）まで達するように設けられた開口部（11) と、該
開口部（11) を埋め底部が該不純物拡散領域（７）に電
気的に接続する第１の導電材料層（３）と、下面が該第
１の導電材料層（３）の上面全域に接して該絶縁膜
（２）上に延在する白金合金膜パターン（20）と、該白
金合金膜パターン（20）の表面上に該表面を覆って設け
られたペロブスカイト誘電体を含む容量絶縁膜（５）
と、該容量絶縁膜（５）上に設けられた第２の導電材料
膜（６）とを有することを特徴とする半導体装置。 - 【請求項２】 半導体基板と、該基板中に拡散され、Ｍ
ＯＳトランジスタのソースまたはドレイン領域となる第
１及び第２の不純物拡散領域と、該トランジスタのゲー
トに接続されたワード線と、該第２の不純物拡散領域と
電気的に接続されたビット線と、該半導体基板上に設け
られ、半導体基板、ワード線、ビット線をそれぞれ電気
的に絶縁する役割を担う絶縁膜と、該絶縁膜に該第１の
不純物拡散領域まで達するように設けられた開口部と、
該開口部を埋め底部が該第１の不純物拡散領域に電気的
に接続する第１の導電材料層と、下面が該第１の導電材
料層の上面全域に接して該絶縁膜上に延在する白金合金
膜パターンと、該白金合金膜パターンの表面上に設けら
れたペロブスカイト誘電体を含む容量絶縁膜と、該容量
絶縁膜上に設けられた第２の導電材料膜とを有すること
を特徴とする半導体装置。 - 【請求項３】 前記白金合金として、パラジウムを除く
遷移金属と白金との合金を用いることを特徴とする請求
項１または２記載の半導体装置。 - 【請求項４】 半導体基板（１）と、該基板（１）中に
拡散された不純物拡散領域（７）と、該半導体基板
（１）上に設けられた絶縁膜（２）と、該絶縁膜（２）
に該拡散領域（７）まで達するように設けられた開口部
（11) と、該開口部（11) を介して該拡散領域（７）と
電気的に接続されて該絶縁膜（２）上に設けられた金属
窒化物膜（４）と、該金属窒化物膜（４）上に設けられ
たペロブスカイト誘電体を含む容量絶縁膜（５）と、該
容量絶縁膜（５）上に設けられた導電性材料膜（６）と
を有することを特徴とする半導体装置。 - 【請求項５】 半導体基板と、該基板中に拡散され、Ｍ
ＯＳトランジスタのソースまたはドレイン領域となる第
１及び第２の不純物拡散領域と、該トランジスタのゲー
トに接続されたワード線と、該第２の不純物拡散領域と
電気的に接続されたビット線と、該半導体基板上に設け
られ、半導体基板、ワード線、ビット線をそれぞれ電気
的に絶縁する役割を担う絶縁膜と、該絶縁膜に該第１の
不純物拡散領域まで達するように設けられた開口部と、
該開口部を介して該第１の不純物拡散領域と電気的に接
続されて該絶縁膜上に設けられた金属窒化物膜と、該金
属窒化物膜上に設けられたペロブスカイト誘電体を含む
容量絶縁膜と、該容量絶縁膜上に設けられた導電性材料
膜とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5136288A JPH06314776A (ja) | 1993-03-01 | 1993-06-08 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-39816 | 1993-03-01 | ||
| JP3981693 | 1993-03-01 | ||
| JP5136288A JPH06314776A (ja) | 1993-03-01 | 1993-06-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314776A true JPH06314776A (ja) | 1994-11-08 |
Family
ID=26379221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5136288A Withdrawn JPH06314776A (ja) | 1993-03-01 | 1993-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314776A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400289B1 (ko) * | 1996-12-31 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| JP2006157002A (ja) * | 2004-11-29 | 2006-06-15 | Samsung Electronics Co Ltd | キャパシタの製造方法及び半導体装置の製造方法 |
-
1993
- 1993-06-08 JP JP5136288A patent/JPH06314776A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400289B1 (ko) * | 1996-12-31 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| JP2006157002A (ja) * | 2004-11-29 | 2006-06-15 | Samsung Electronics Co Ltd | キャパシタの製造方法及び半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1079481A (ja) | 導電層接続構造およびその製造方法 | |
| JP2003068987A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10144884A (ja) | 半導体装置及びその製造方法 | |
| US5396094A (en) | Semiconductor memory device with a capacitor having a protection layer | |
| JPH0685187A (ja) | 半導体記憶装置 | |
| JPH06204431A (ja) | 半導体装置 | |
| US6218258B1 (en) | Method for fabricating semiconductor device including capacitor with improved bottom electrode | |
| KR100972212B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20030173613A1 (en) | Memory-storage node and the method of fabricating the same | |
| US20020106854A1 (en) | Semiconductor memory device and method of producing the same | |
| JPH0311552B2 (ja) | ||
| US6686265B2 (en) | Method of producing a capacitor electrode with a barrier structure | |
| JPH02219264A (ja) | Ｄｒａｍセルおよびその製造方法 | |
| US6501113B2 (en) | Semiconductor device with capacitor using high dielectric constant film or ferroelectric film | |
| WO2000046856A1 (fr) | Condensateur et son procede de fabrication | |
| JPH06314776A (ja) | 半導体装置 | |
| JPH1093043A (ja) | キャパシタを有する半導体装置 | |
| JPH0982915A (ja) | 半導体装置の製造方法 | |
| JP3627814B2 (ja) | 集積回路用コンデンサの構造およびその製造方法 | |
| JP3964798B2 (ja) | 誘電体メモリ及びその製造方法 | |
| JP2000022109A (ja) | 半導体装置およびその製造方法 | |
| US20030057464A1 (en) | Ferroelectric memory device and method of fabricating the same | |
| KR20030019273A (ko) | 반도체 집적 회로 장치 및 그 제조방법 | |
| US6465300B2 (en) | Method for forming a lower electrode for use in a semiconductor device | |
| JPH09289291A (ja) | 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |