JP2000022109A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】電極材料としてＳｒＲｕＯ3 を用いキャパシタ
の下部電極とその下地のＷプラグ電極との間のコンタク
ト抵抗を下げること。 【解決手段】Ｗプラグ２が埋込み形成された第１の層間
絶縁膜１上にＳｒＲｕＯ3 下部電極４を形成するととも
に、Ｗプラグ電極２上に導電性を有する酸化タングステ
ンであるＷＯ2 からなる界面層３を自己整合的に形成す
る。
の下部電極とその下地のＷプラグ電極との間のコンタク
ト抵抗を下げること。 【解決手段】Ｗプラグ２が埋込み形成された第１の層間
絶縁膜１上にＳｒＲｕＯ3 下部電極４を形成するととも
に、Ｗプラグ電極２上に導電性を有する酸化タングステ
ンであるＷＯ2 からなる界面層３を自己整合的に形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特にキャパシタが接続電極を介
して下地と電気的に接続された構造を有する半導体装置
およびその製造方法に関する。
その製造方法に係わり、特にキャパシタが接続電極を介
して下地と電気的に接続された構造を有する半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】高誘電体膜または強誘電体膜を適用する
ＤＲＡＭまたはＦｅＡＭのキャパシタにおいて、リーク
電流の低減化および信頼性の向上の対策として、電極材
料にＲｕＯ2 やＩｒＯ2 などの貴金属酸化物、またはＳ
ｒＲｕＯ3 やＬａ1-x Ｓｒx ＣｏＯ3 などの導電性プロ
ブスカイト酸化物を使用することが検討されている。
ＤＲＡＭまたはＦｅＡＭのキャパシタにおいて、リーク
電流の低減化および信頼性の向上の対策として、電極材
料にＲｕＯ2 やＩｒＯ2 などの貴金属酸化物、またはＳ
ｒＲｕＯ3 やＬａ1-x Ｓｒx ＣｏＯ3 などの導電性プロ
ブスカイト酸化物を使用することが検討されている。
【０００３】しかしながら、この種の電極材料を下部キ
ャパシタ電極に用いた場合、下部キャパシタ電極と、Ｗ
プラグ電極またはＴｉＮバリアメタル膜などの下地との
界面に絶縁性の界面層が形成され、これにより下部キャ
パシタ電極とＷプラグ電極等の下地との間のコンタクト
抵抗が増大するという問題があった。
ャパシタ電極に用いた場合、下部キャパシタ電極と、Ｗ
プラグ電極またはＴｉＮバリアメタル膜などの下地との
界面に絶縁性の界面層が形成され、これにより下部キャ
パシタ電極とＷプラグ電極等の下地との間のコンタクト
抵抗が増大するという問題があった。
【０００４】一方、プラズマＣＶＤ法等のプラズマを利
用した成膜方法により、ＲｕＯ2 などの貴金属酸化物か
らなる上部キャパシタ電極上に層間絶縁膜を形成する場
合には、例えば酸素プラズマにより上部キャパシタ電極
とＢＳＴなどからなるキャパシタ絶縁膜との界面特性が
劣化し、これにより素子特性が劣化するという問題があ
った。また、酸素プラズマにより上部キャパシタ電極が
エッチングされ、これにより上部キャパシタ電極の形状
が劣化するという問題があった。
用した成膜方法により、ＲｕＯ2 などの貴金属酸化物か
らなる上部キャパシタ電極上に層間絶縁膜を形成する場
合には、例えば酸素プラズマにより上部キャパシタ電極
とＢＳＴなどからなるキャパシタ絶縁膜との界面特性が
劣化し、これにより素子特性が劣化するという問題があ
った。また、酸素プラズマにより上部キャパシタ電極が
エッチングされ、これにより上部キャパシタ電極の形状
が劣化するという問題があった。
【０００５】また、層間絶縁膜を形成する際の雰囲気温
度がもともと比較的高いこと、および雰囲気中にプラズ
マが存在することによって、雰囲気温度は例えば２００
℃以上の高温になり、これにより上部キャパシタ電極か
らその構成材料であるＲｕＯ2 がＲｕＯ4 ガスの形で減
少し、これにより上部キャパシタ電極の形状が劣化する
という問題があった。
度がもともと比較的高いこと、および雰囲気中にプラズ
マが存在することによって、雰囲気温度は例えば２００
℃以上の高温になり、これにより上部キャパシタ電極か
らその構成材料であるＲｕＯ2 がＲｕＯ4 ガスの形で減
少し、これにより上部キャパシタ電極の形状が劣化する
という問題があった。
【０００６】また、ＰｔやＲｕ等の貴金属を下部キャパ
シタ電極に用いた場合、この種の貴金属が酸素の透過性
が高いことから、キャパシタ絶縁膜を高温酸素雰囲気中
で形成すると、下部キャパシタ電極と例えばＷプラグ電
極との間に、ＷＯ3 からなる絶縁性の界面層が形成さ
れ、これにより下部キャパシタ電極・Ｗプラグ電極間の
コンタクト抵抗が増大するという問題があった。
シタ電極に用いた場合、この種の貴金属が酸素の透過性
が高いことから、キャパシタ絶縁膜を高温酸素雰囲気中
で形成すると、下部キャパシタ電極と例えばＷプラグ電
極との間に、ＷＯ3 からなる絶縁性の界面層が形成さ
れ、これにより下部キャパシタ電極・Ｗプラグ電極間の
コンタクト抵抗が増大するという問題があった。
【０００７】
【発明が解決しようとする課題】上述の如く、下部キャ
パシタ電極の材料として、貴金属酸化物や導電性プロブ
スカイト酸化物などの導電性酸化物またはＲｕなどの貴
金属を用いた場合、下部キャパシタ電極とその下地のプ
ラグ電極との界面に絶縁性の界面層が形成され、これに
より下部キャパシタ電極・プラグ電極間のコンタクト抵
抗が増大するという問題があった。
パシタ電極の材料として、貴金属酸化物や導電性プロブ
スカイト酸化物などの導電性酸化物またはＲｕなどの貴
金属を用いた場合、下部キャパシタ電極とその下地のプ
ラグ電極との界面に絶縁性の界面層が形成され、これに
より下部キャパシタ電極・プラグ電極間のコンタクト抵
抗が増大するという問題があった。
【０００８】また、ＲｕＯ2 などの貴金属酸化物からな
る上部キャパシタ電極上に層間絶縁膜をプラズマ法等に
より形成する場合には、上部キャパシタ電極とキャパシ
タ絶縁膜との界面特性が劣化し、素子特性が劣化すると
いう問題があった。
る上部キャパシタ電極上に層間絶縁膜をプラズマ法等に
より形成する場合には、上部キャパシタ電極とキャパシ
タ絶縁膜との界面特性が劣化し、素子特性が劣化すると
いう問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、キャパシタ電極材料と
して導電性酸化物や貴金属を用いた場合における素子特
性の劣化を防止できるキャパシタを有する半導体装置お
よびその製造方法を提供することにある。
ので、その目的とするところは、キャパシタ電極材料と
して導電性酸化物や貴金属を用いた場合における素子特
性の劣化を防止できるキャパシタを有する半導体装置お
よびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る第１の半導体装置は、半導体
基板上に形成され、接続孔を有する絶縁膜と、前記接続
孔内に形成され、Ｗからなる接続電極と、この接続電極
上に形成され、ＷＯ3-d （０＜ｄ＜３）からなる界面層
と、この界面層を介して前記接続電極と電気的に接続さ
れ、導電性酸化物からなる下部キャパシタ電極と、この
下部キャパシタ電極上に形成されたキャパシタ絶縁膜
と、このキャパシタ絶縁膜上に形成された上部キャパシ
タ電極とを備えていることを特徴とするここで、前記導
電性酸化物は、例えば導電性ペロブスカイト酸化物また
は貴金属酸化物である。
するために、本発明に係る第１の半導体装置は、半導体
基板上に形成され、接続孔を有する絶縁膜と、前記接続
孔内に形成され、Ｗからなる接続電極と、この接続電極
上に形成され、ＷＯ3-d （０＜ｄ＜３）からなる界面層
と、この界面層を介して前記接続電極と電気的に接続さ
れ、導電性酸化物からなる下部キャパシタ電極と、この
下部キャパシタ電極上に形成されたキャパシタ絶縁膜
と、このキャパシタ絶縁膜上に形成された上部キャパシ
タ電極とを備えていることを特徴とするここで、前記導
電性酸化物は、例えば導電性ペロブスカイト酸化物また
は貴金属酸化物である。
【００１１】また、本発明に係る第２の半導体装置は、
半導体基板上に形成され、接続孔を有する絶縁膜と、前
記接続孔内に形成された接続電極と、この接続電極上に
形成された導電性の界面層と、この界面層を介して前記
接続電極と電気的に接続され、導電性酸化物からなる非
晶質の第１の導電膜と、この第１の導電膜上に形成さ
れ、導電性酸化物からなる結晶性の第２の導電膜とから
なる下部キャパシタ電極と、この下部キャパシタ電極上
に形成されたキャパシタ絶縁膜と、このキャパシタ絶縁
膜上に形成された上部キャパシタ電極とを備えているこ
とを特徴とする。ここで、前記界面層は、例えばその下
地の構成材料を含む導電性酸化物からなるものである。
また、前記導電性酸化物は、例えば導電性ペロブスカイ
ト酸化物からなるものである。
半導体基板上に形成され、接続孔を有する絶縁膜と、前
記接続孔内に形成された接続電極と、この接続電極上に
形成された導電性の界面層と、この界面層を介して前記
接続電極と電気的に接続され、導電性酸化物からなる非
晶質の第１の導電膜と、この第１の導電膜上に形成さ
れ、導電性酸化物からなる結晶性の第２の導電膜とから
なる下部キャパシタ電極と、この下部キャパシタ電極上
に形成されたキャパシタ絶縁膜と、このキャパシタ絶縁
膜上に形成された上部キャパシタ電極とを備えているこ
とを特徴とする。ここで、前記界面層は、例えばその下
地の構成材料を含む導電性酸化物からなるものである。
また、前記導電性酸化物は、例えば導電性ペロブスカイ
ト酸化物からなるものである。
【００１２】また、本発明に係る第３の半導体装置は、
半導体基板上に形成され、貴金属酸化物からなる電極
と、この電極上に形成され、導電性ペロブスカイト酸化
物からなる保護膜と、前記電極上に前記保護膜を介して
形成された絶縁膜とを備えていることを特徴とする。
半導体基板上に形成され、貴金属酸化物からなる電極
と、この電極上に形成され、導電性ペロブスカイト酸化
物からなる保護膜と、前記電極上に前記保護膜を介して
形成された絶縁膜とを備えていることを特徴とする。
【００１３】前記電極は、例えばキャパシタの上部キャ
パシタ電極である。
パシタ電極である。
【００１４】本発明に係る第１の半導体装置の製造方法
は、半導体基板上に絶縁膜を形成する工程と、この絶縁
膜にその下地に達する接続孔を形成する工程と、この接
続孔内にＷからなる接続電極を埋込み形成する工程と、
この接続電極を含む領域上に導電性酸化物からなる導電
膜を形成するとともに、前記接続電極と前記導電膜との
界面にＷＯ3-d （０＜ｄ＜３）からなる界面層を自己整
合的に形成する工程と、前記導電膜をパターニングして
下部キャパシタ電極を形成する工程と、この下部キャパ
シタ電極上にキャパシタ絶縁膜および上部キャパシタ電
極を形成する工程とを有することを特徴とする。
は、半導体基板上に絶縁膜を形成する工程と、この絶縁
膜にその下地に達する接続孔を形成する工程と、この接
続孔内にＷからなる接続電極を埋込み形成する工程と、
この接続電極を含む領域上に導電性酸化物からなる導電
膜を形成するとともに、前記接続電極と前記導電膜との
界面にＷＯ3-d （０＜ｄ＜３）からなる界面層を自己整
合的に形成する工程と、前記導電膜をパターニングして
下部キャパシタ電極を形成する工程と、この下部キャパ
シタ電極上にキャパシタ絶縁膜および上部キャパシタ電
極を形成する工程とを有することを特徴とする。
【００１５】また、本発明に係る第２の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成する工程と、こ
の絶縁膜にその下地に達する接続孔を形成する工程と、
この接続孔内に接続電極を埋込み形成する工程と、酸化
種を含まない不活性雰囲気中で前記接続電極を含む領域
上に導電性酸化物からなる非晶質の第１の導電膜を形成
した後、酸化種を含む不活性雰囲気中で前記第１の導電
膜上に導電性酸化物からなる結晶性の第２の導電膜を形
成する工程と、前記第１および第２の導電膜をパターニ
ングして、下部キャパシタ電極を形成する工程と、この
下部キャパシタ電極上にキャパシタ絶縁膜および上部キ
ャパシタ電極を形成する工程とを有することを特徴とす
る。
造方法は、半導体基板上に絶縁膜を形成する工程と、こ
の絶縁膜にその下地に達する接続孔を形成する工程と、
この接続孔内に接続電極を埋込み形成する工程と、酸化
種を含まない不活性雰囲気中で前記接続電極を含む領域
上に導電性酸化物からなる非晶質の第１の導電膜を形成
した後、酸化種を含む不活性雰囲気中で前記第１の導電
膜上に導電性酸化物からなる結晶性の第２の導電膜を形
成する工程と、前記第１および第２の導電膜をパターニ
ングして、下部キャパシタ電極を形成する工程と、この
下部キャパシタ電極上にキャパシタ絶縁膜および上部キ
ャパシタ電極を形成する工程とを有することを特徴とす
る。
【００１６】また、本発明に係る第３の半導体装置の製
造方法は、半導体基板上に貴金属酸化物からなる電極を
形成する工程と、この電極上に導電性ペロブスカイト酸
化物からなる保護膜を形成する工程と、プラズマを利用
した成膜方法により、前記電極上に前記保護膜を介して
絶縁膜を形成する工程とを有することを特徴とする。ま
た、Ｒｕ等の酸素の透過性が高い材料からなる下部キャ
パシタ電極を用い、かつキャパシタ絶縁膜を高温酸素雰
囲気中で形成する場合における下部キャパシタ電極・接
続電極間のコンタクト抵抗の増大を抑制するには、以下
のような構成のキャパシタを採用すると良い。
造方法は、半導体基板上に貴金属酸化物からなる電極を
形成する工程と、この電極上に導電性ペロブスカイト酸
化物からなる保護膜を形成する工程と、プラズマを利用
した成膜方法により、前記電極上に前記保護膜を介して
絶縁膜を形成する工程とを有することを特徴とする。ま
た、Ｒｕ等の酸素の透過性が高い材料からなる下部キャ
パシタ電極を用い、かつキャパシタ絶縁膜を高温酸素雰
囲気中で形成する場合における下部キャパシタ電極・接
続電極間のコンタクト抵抗の増大を抑制するには、以下
のような構成のキャパシタを採用すると良い。
【００１７】すなわち、半導体基板上に形成され、接続
孔を有する第１の絶縁膜と、前記接続孔内に形成された
接続電極と、前記絶縁膜上に形成され、前記接続電極に
達する開口部を有する第２の絶縁膜と、前記開口部内に
形成され、前記開口部の底面における膜厚が前記開口部
の側面における膜厚よりも厚い下部キャパシタ電極と、
この下部キャパシタ電極上に形成されたキャパシタ絶縁
膜と、このキャパシタ絶縁膜上に形成された上部キャパ
シタ電極とで構成されたキャパシタを採用する。
孔を有する第１の絶縁膜と、前記接続孔内に形成された
接続電極と、前記絶縁膜上に形成され、前記接続電極に
達する開口部を有する第２の絶縁膜と、前記開口部内に
形成され、前記開口部の底面における膜厚が前記開口部
の側面における膜厚よりも厚い下部キャパシタ電極と、
この下部キャパシタ電極上に形成されたキャパシタ絶縁
膜と、このキャパシタ絶縁膜上に形成された上部キャパ
シタ電極とで構成されたキャパシタを採用する。
【００１８】このキャパシタのより具体的な構成は以下
の通りである。 （１）下部キャパシタ電極の材料として、Ｒｕ等の貴金
属よりも酸素透過性の低い導電性ペロブストカイト酸化
物を用いる。 （２）下部キャパシタ電極は、開口部の底面において２
層以上の膜から構成されている。ここで、最も最下層の
膜は非晶質であることが好ましい。非晶質にすることに
より酸素透過性をさらに低くすることができる。 （３）開口部は下に向かって広くなるテーパ形状であ
る。また、第２の絶縁膜の開口部の側面と第２の絶縁膜
の底面とのなす角度（テーパ角）は、８０°以上８９°
以下であることが好ましい。このような範囲で下部キャ
パシタ電極を形成すれば、下部キャパシタ電極の膜厚が
厚すぎたり、薄すぎるという問題は起こらない。
の通りである。 （１）下部キャパシタ電極の材料として、Ｒｕ等の貴金
属よりも酸素透過性の低い導電性ペロブストカイト酸化
物を用いる。 （２）下部キャパシタ電極は、開口部の底面において２
層以上の膜から構成されている。ここで、最も最下層の
膜は非晶質であることが好ましい。非晶質にすることに
より酸素透過性をさらに低くすることができる。 （３）開口部は下に向かって広くなるテーパ形状であ
る。また、第２の絶縁膜の開口部の側面と第２の絶縁膜
の底面とのなす角度（テーパ角）は、８０°以上８９°
以下であることが好ましい。このような範囲で下部キャ
パシタ電極を形成すれば、下部キャパシタ電極の膜厚が
厚すぎたり、薄すぎるという問題は起こらない。
【００１９】［作用］本発明（請求項１，２，３）によ
れば、Ｗからなる接続電極と下部キャパシタ電極との間
に、導電性を有するＷＯ3-d からなる界面層が形成され
ているので、下部キャパシタ電極の材料として導電性酸
化物を用いても、接続電極と下部キャパシタ電極との間
のコンタクト抵抗の増加を抑制できるようになる。ま
た、このような界面層は本発明（請求項３）により自己
整合的に形成できる。
れば、Ｗからなる接続電極と下部キャパシタ電極との間
に、導電性を有するＷＯ3-d からなる界面層が形成され
ているので、下部キャパシタ電極の材料として導電性酸
化物を用いても、接続電極と下部キャパシタ電極との間
のコンタクト抵抗の増加を抑制できるようになる。ま
た、このような界面層は本発明（請求項３）により自己
整合的に形成できる。
【００２０】また、本発明（請求項３〜５，９）によれ
ば、接続電極と下部キャパシタ電極との間に導電性を有
する界面層が形成されていることと、界面層と接する部
分の下部キャパシタ電極が酸素透過率の低い非晶質の第
１の導電膜であることから、特に酸化による接続電極と
下部キャパシタ電極との間のコンタクト抵抗の増加を効
果的に抑制できるようになる。
ば、接続電極と下部キャパシタ電極との間に導電性を有
する界面層が形成されていることと、界面層と接する部
分の下部キャパシタ電極が酸素透過率の低い非晶質の第
１の導電膜であることから、特に酸化による接続電極と
下部キャパシタ電極との間のコンタクト抵抗の増加を効
果的に抑制できるようになる。
【００２１】また、本発明（請求項６，７，１０）によ
れば、貴金属酸化物からなる電極上に導電性ペロブスカ
イト酸化物からなる保護膜を介して絶縁膜が形成されて
いるので、プラズマＣＶＤ法等のプラズマを利用した成
膜方法によって上記絶縁膜を形成する際に、酸素プラズ
マにより上記電極と絶縁膜との界面特性が劣化すること
による素子特性の劣化を防止できるようになる。
れば、貴金属酸化物からなる電極上に導電性ペロブスカ
イト酸化物からなる保護膜を介して絶縁膜が形成されて
いるので、プラズマＣＶＤ法等のプラズマを利用した成
膜方法によって上記絶縁膜を形成する際に、酸素プラズ
マにより上記電極と絶縁膜との界面特性が劣化すること
による素子特性の劣化を防止できるようになる。
【００２２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る平面型ＤＲＡＭキャパシタを示す断面図である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る平面型ＤＲＡＭキャパシタを示す断面図である。
【００２３】図中、１は酸化膜等からなる層間絶縁膜を
示しており、この層間絶縁膜１にはコンタクトホールが
形成され、そしてこのコンタクトホール内を埋め込むよ
うにＷ（タングステン）からなるＷプラグ電極２、導電
性の酸化タングステンからなる界面層３が順次形成され
ている。
示しており、この層間絶縁膜１にはコンタクトホールが
形成され、そしてこのコンタクトホール内を埋め込むよ
うにＷ（タングステン）からなるＷプラグ電極２、導電
性の酸化タングステンからなる界面層３が順次形成され
ている。
【００２４】Ｗプラグ電極２上には界面層３を介してＳ
ｒＲｕＯ3 下部電極４（下部キャパシタ電極）が形成さ
れ、このＳｒＲｕＯ3 下部電極４上にはそれを覆うよう
にＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜５（キャパシタ絶縁
膜）が形成されている。
ｒＲｕＯ3 下部電極４（下部キャパシタ電極）が形成さ
れ、このＳｒＲｕＯ3 下部電極４上にはそれを覆うよう
にＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜５（キャパシタ絶縁
膜）が形成されている。
【００２５】そして、このＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶
縁膜５上には、ＳｒＲｕＯ3 下部電極４と対向するよう
に、ＳｒＲｕＯ3 上部電極６（上部キャパシタ電極）が
形成されている。
縁膜５上には、ＳｒＲｕＯ3 下部電極４と対向するよう
に、ＳｒＲｕＯ3 上部電極６（上部キャパシタ電極）が
形成されている。
【００２６】この平面型ＤＲＡＭキャパシタは、例えば
以下のようにして製造する。まず、層間絶縁膜１にコン
タクトホールを開口し、このコンタクトホール内にＷプ
ラグ電極２を埋込み形成する。
以下のようにして製造する。まず、層間絶縁膜１にコン
タクトホールを開口し、このコンタクトホール内にＷプ
ラグ電極２を埋込み形成する。
【００２７】次に例えば基板温度（成膜温度）６００
℃、１００［％］Ａｒ雰囲気中で、ＤＣスパッタ法によ
り、厚さ３０ｎｍのＳｒＲｕＯ3 膜を全面に形成した
後、このＳｒＲｕＯ3 膜をフォトリソグラフィとＲＩＥ
を用いて加工し、ＳｒＲｕＯ3 下部電極４を形成する。
℃、１００［％］Ａｒ雰囲気中で、ＤＣスパッタ法によ
り、厚さ３０ｎｍのＳｒＲｕＯ3 膜を全面に形成した
後、このＳｒＲｕＯ3 膜をフォトリソグラフィとＲＩＥ
を用いて加工し、ＳｒＲｕＯ3 下部電極４を形成する。
【００２８】このとき、ＳｒＲｕＯ3 下部電極４とＷプ
ラグ電極２との界面に厚さ数ｎｍの界面層３が同時に自
己整合的に形成される。この界面層３は化学量論比が約
ＷＯ2 からなる導電性を有する酸化タングステン層であ
る。
ラグ電極２との界面に厚さ数ｎｍの界面層３が同時に自
己整合的に形成される。この界面層３は化学量論比が約
ＷＯ2 からなる導電性を有する酸化タングステン層であ
る。
【００２９】すなわち、本実施形態によれば、ＳｒＲｕ
Ｏ3 下部電極４の形成時に、Ｗプラグ電極２上に導電性
を有するＷＯ3-d （０＜ｄ＜３）からなる界面層３が自
己整合的に形成されので、Ｗプラグ電極２とＳｒＲｕＯ
3 下部電極４との間のコンタクト抵抗の増加を抑制でき
るようになる。
Ｏ3 下部電極４の形成時に、Ｗプラグ電極２上に導電性
を有するＷＯ3-d （０＜ｄ＜３）からなる界面層３が自
己整合的に形成されので、Ｗプラグ電極２とＳｒＲｕＯ
3 下部電極４との間のコンタクト抵抗の増加を抑制でき
るようになる。
【００３０】最後に、厚さ３０ｎｍのＢａ0.5 Ｓｒ0.5
ＴｉＯ3 絶縁膜５をＣＶＤ法により全面に形成し、この
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜５上にＳｒＲｕＯ3 上
部電極６としての厚さ３０ｎｍのＳｒＲｕＯ3 をスパッ
タ法により形成し、これをパターニングして、平面型Ｄ
ＲＡＭキャパシタが完成する。
ＴｉＯ3 絶縁膜５をＣＶＤ法により全面に形成し、この
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜５上にＳｒＲｕＯ3 上
部電極６としての厚さ３０ｎｍのＳｒＲｕＯ3 をスパッ
タ法により形成し、これをパターニングして、平面型Ｄ
ＲＡＭキャパシタが完成する。
【００３１】このとき、Ｗプラグ電極２上には界面層３
が形成されているので、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁
膜５の成膜時の酸素雰囲気および結晶化のためのアニー
ル時の酸素雰囲気によるＷプラグ電極２の酸化を防止で
き、Ｗプラグ電極２とＳｒＲｕＯ3 下部電極４との間の
コンタクト抵抗の増加を抑制できるようになる。
が形成されているので、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁
膜５の成膜時の酸素雰囲気および結晶化のためのアニー
ル時の酸素雰囲気によるＷプラグ電極２の酸化を防止で
き、Ｗプラグ電極２とＳｒＲｕＯ3 下部電極４との間の
コンタクト抵抗の増加を抑制できるようになる。
【００３２】かくして本実施形態によれば、リーク電流
の低減化および信頼性の向上の対策として有効な電極材
料であるＳｒＲｕＯ3 を有効活用できた平面型ＤＲＡＭ
キャパシタを実現できるようになる。 （第２の実施形態）図２は、本発明の第２の実施形態に
係る平面型ＤＲＡＭキャパシタを示す断面図である。な
お、図１と対応する部分には図１と同一符号を付してあ
り、詳細な説明は省略する。
の低減化および信頼性の向上の対策として有効な電極材
料であるＳｒＲｕＯ3 を有効活用できた平面型ＤＲＡＭ
キャパシタを実現できるようになる。 （第２の実施形態）図２は、本発明の第２の実施形態に
係る平面型ＤＲＡＭキャパシタを示す断面図である。な
お、図１と対応する部分には図１と同一符号を付してあ
り、詳細な説明は省略する。
【００３３】本実施形態が第１の実施形態と主として異
なる点は、下部キャパシタ電極としてＲｕＯ2 下部電極
４ａを用いたことにある。また、上部キャパシタ電極は
ＳｒＲｕＯ3 上部電極６であるので、層間絶縁膜７をプ
ラズマＣＶＤ等のプラズマを利用した成膜方法によって
形成する際に、上部キャパシタ電極上に保護膜を予め形
成しておく必要ない。また、上部キャパシタ電極として
ＳｒＲｕＯ3 上部電極６を用いたことによって、Ｈ2 雰
囲気中でのシンター工程などによるプロセスダメージを
低減できる。その他、第１の実施形態と同様な効果が得
られる。 （第３の実施形態）図３は、本発明の第３の実施形態に
係るスタック型ＤＲＡＭキャパシタを示す断面図であ
る。
なる点は、下部キャパシタ電極としてＲｕＯ2 下部電極
４ａを用いたことにある。また、上部キャパシタ電極は
ＳｒＲｕＯ3 上部電極６であるので、層間絶縁膜７をプ
ラズマＣＶＤ等のプラズマを利用した成膜方法によって
形成する際に、上部キャパシタ電極上に保護膜を予め形
成しておく必要ない。また、上部キャパシタ電極として
ＳｒＲｕＯ3 上部電極６を用いたことによって、Ｈ2 雰
囲気中でのシンター工程などによるプロセスダメージを
低減できる。その他、第１の実施形態と同様な効果が得
られる。 （第３の実施形態）図３は、本発明の第３の実施形態に
係るスタック型ＤＲＡＭキャパシタを示す断面図であ
る。
【００３４】図中、１１は酸化膜等からなる層間絶縁膜
を示しており、この層間絶縁膜１１にはコンタクトホー
ルが形成され、そしてこのコンタクトホール内を埋め込
むようにＷプラグ電極１２、ＴｉＮバリア層１３、導電
性の酸化チタンからなる界面層１４が順次形成されてい
る。
を示しており、この層間絶縁膜１１にはコンタクトホー
ルが形成され、そしてこのコンタクトホール内を埋め込
むようにＷプラグ電極１２、ＴｉＮバリア層１３、導電
性の酸化チタンからなる界面層１４が順次形成されてい
る。
【００３５】Ｗプラグ電極１２上には界面層１４を介し
てＲｕＯ2 下部電極１５（下部キャパシタ電極）が形成
され、このＲｕＯ2 下部電極１５上にはそれを覆うよう
にＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜１６（キャパシタ絶
縁膜）が形成されている。
てＲｕＯ2 下部電極１５（下部キャパシタ電極）が形成
され、このＲｕＯ2 下部電極１５上にはそれを覆うよう
にＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜１６（キャパシタ絶
縁膜）が形成されている。
【００３６】そしてこのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁
膜１６上にはＲｕＯ2 下部電極１５と対向するようにＲ
ｕＯ2 上部電極１７（上部キャパシタ電極）が形成され
ている。
膜１６上にはＲｕＯ2 下部電極１５と対向するようにＲ
ｕＯ2 上部電極１７（上部キャパシタ電極）が形成され
ている。
【００３７】このスタック型ＤＲＡＭキャパシタは、例
えば以下のようにして製造する。まず、層間絶縁膜１１
にコンタクトホールを開口し、このコンタクトホール内
にＷプラグ電極１２を形成した後、このプラグ電極１３
上にＴｉＮバリア膜１４を形成する。
えば以下のようにして製造する。まず、層間絶縁膜１１
にコンタクトホールを開口し、このコンタクトホール内
にＷプラグ電極１２を形成した後、このプラグ電極１３
上にＴｉＮバリア膜１４を形成する。
【００３８】次に例えば基板温度室温、Ｏ2 ／（Ｏ2 ＋
Ａｒ）＝８０［％］のＯ2 ・Ａｒ雰囲気中で、ＤＣスパ
ッタ法により、厚さ３０ｎｍのＲｕＯ2 膜を全面に形成
した後、このＲｕＯ2 膜をフォトリソグラフィとＲＩＥ
を用いて加工し、ＲｕＯ2 下部電極１５を形成する。
Ａｒ）＝８０［％］のＯ2 ・Ａｒ雰囲気中で、ＤＣスパ
ッタ法により、厚さ３０ｎｍのＲｕＯ2 膜を全面に形成
した後、このＲｕＯ2 膜をフォトリソグラフィとＲＩＥ
を用いて加工し、ＲｕＯ2 下部電極１５を形成する。
【００３９】このとき、ＲｕＯ2 下部電極１５とＴｉＮ
バリア層１３との界面に厚さ数ｎｍの界面層１４が同時
に自己整合的に形成される。この界面層１３は化学量論
比が約ＴｉＯからなる酸化チタン層である。
バリア層１３との界面に厚さ数ｎｍの界面層１４が同時
に自己整合的に形成される。この界面層１３は化学量論
比が約ＴｉＯからなる酸化チタン層である。
【００４０】すなわち、本実施形態によれば、ＲｕＯ2
下部電極１５の形成時に、Ｗプラグ電極１２上に導電性
を有する酸化チタンからなる界面層１４が自己整合的に
形成されので、Ｗプラグ電極１２とＲｕＯ2 下部電極１
５との間のコンタクト抵抗の増加を抑制できるようにな
る。また、ＴｉＮバリア層１３によって、Ｗプラグ電極
１２の酸化およびＷの下部電極への拡散を防止すること
ができる。
下部電極１５の形成時に、Ｗプラグ電極１２上に導電性
を有する酸化チタンからなる界面層１４が自己整合的に
形成されので、Ｗプラグ電極１２とＲｕＯ2 下部電極１
５との間のコンタクト抵抗の増加を抑制できるようにな
る。また、ＴｉＮバリア層１３によって、Ｗプラグ電極
１２の酸化およびＷの下部電極への拡散を防止すること
ができる。
【００４１】最後に、厚さ３０ｎｍのＢａ0.5 Ｓｒ0.5
ＴｉＯ3 絶縁膜１５をＣＶＤ法により全面に形成し、こ
のＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜１５上にＲｕＯ2 上
部電極１６としての厚さ３０ｎｍのＳｒＲｕＯ3 をスパ
ッタ法により形成し、これをパターニングして、スタッ
ク型ＤＲＡＭキャパシタが完成する。
ＴｉＯ3 絶縁膜１５をＣＶＤ法により全面に形成し、こ
のＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜１５上にＲｕＯ2 上
部電極１６としての厚さ３０ｎｍのＳｒＲｕＯ3 をスパ
ッタ法により形成し、これをパターニングして、スタッ
ク型ＤＲＡＭキャパシタが完成する。
【００４２】かくして本実施形態によれば、リーク電流
の低減化および信頼性の向上の対策として有効な電極材
料であるＲｕＯ2 を有効活用できたスタック型ＤＲＡＭ
キャパシタを実現できるようになる。また、上部・下部
電極として、ＲｕＯ2 よりもＳｒＲｕＯ3 を用いたが方
がよりリーク電流の低減化および信頼性の向上を行うこ
とができた上で同様のプラグ電極との良好なコンタクト
接続が可能となる。 （第４の実施形態）図４は、本発明の第４の実施形態に
係る内堀コンケイブ型ＤＲＡＭキャパシタを示す断面図
である。
の低減化および信頼性の向上の対策として有効な電極材
料であるＲｕＯ2 を有効活用できたスタック型ＤＲＡＭ
キャパシタを実現できるようになる。また、上部・下部
電極として、ＲｕＯ2 よりもＳｒＲｕＯ3 を用いたが方
がよりリーク電流の低減化および信頼性の向上を行うこ
とができた上で同様のプラグ電極との良好なコンタクト
接続が可能となる。 （第４の実施形態）図４は、本発明の第４の実施形態に
係る内堀コンケイブ型ＤＲＡＭキャパシタを示す断面図
である。
【００４３】図中、２１は酸化膜等からなる第１の層間
絶縁膜を示しており、この第１の層間絶縁膜２１にはコ
ンタクトホールが形成され、そしてこのコンタクトホー
ル内を埋め込むように例えばＷプラグ電極２２、導電性
の酸化タングステンからなる界面層２３が順次形成され
ている。
絶縁膜を示しており、この第１の層間絶縁膜２１にはコ
ンタクトホールが形成され、そしてこのコンタクトホー
ル内を埋め込むように例えばＷプラグ電極２２、導電性
の酸化タングステンからなる界面層２３が順次形成され
ている。
【００４４】第１の層間絶縁膜２１上には第２の層間絶
縁膜２４が形成され、この第２の層間絶縁膜２４には界
面層２３に繋がるテーパ状の開口部が形成され、この開
口部の側壁および底面はＳｒＲｕＯ3 下部電極２５によ
り被覆されている。したがって、Ｗプラグ電極２２は界
面層２３を介してＳｒＲｕＯ3 下部電極２５に接続する
ことになる。ここで、第２の層間絶縁膜２４の側面と第
２の層間絶縁膜２４の底面とのなす角度（テーパ角）は
８０°以上８９°であることが好ましい。このような範
囲であれば、厚すぎることも薄すぎることもないＳｒＲ
ｕＯ3 下部電極２５を容易に形成することができる。
縁膜２４が形成され、この第２の層間絶縁膜２４には界
面層２３に繋がるテーパ状の開口部が形成され、この開
口部の側壁および底面はＳｒＲｕＯ3 下部電極２５によ
り被覆されている。したがって、Ｗプラグ電極２２は界
面層２３を介してＳｒＲｕＯ3 下部電極２５に接続する
ことになる。ここで、第２の層間絶縁膜２４の側面と第
２の層間絶縁膜２４の底面とのなす角度（テーパ角）は
８０°以上８９°であることが好ましい。このような範
囲であれば、厚すぎることも薄すぎることもないＳｒＲ
ｕＯ3 下部電極２５を容易に形成することができる。
【００４５】そして、上記開口部内はＢａ0.5 Ｓｒ0.5
ＴｉＯ3 絶縁膜２６（キャパシタ絶縁膜）を介してＳｒ
ＲｕＯ3 上部電極２７（上部キャパシタ電極）により埋
め込まれている。
ＴｉＯ3 絶縁膜２６（キャパシタ絶縁膜）を介してＳｒ
ＲｕＯ3 上部電極２７（上部キャパシタ電極）により埋
め込まれている。
【００４６】この内堀コンケイブ型ＤＲＡＭキャパシタ
は、例えば以下のようにして製造する。まず、層間絶縁
膜２１にコンタクトホールを開口し、このコンタクトホ
ール内にＷプラグ電極２２を埋込み形成する。
は、例えば以下のようにして製造する。まず、層間絶縁
膜２１にコンタクトホールを開口し、このコンタクトホ
ール内にＷプラグ電極２２を埋込み形成する。
【００４７】次に第１の層間絶縁膜２１上に第２の層間
絶縁膜２５を形成した後、この第２の層間絶縁膜２５に
Ｗプラグ電極２２と繋がるテーパ状の開口部を形成す
る。
絶縁膜２５を形成した後、この第２の層間絶縁膜２５に
Ｗプラグ電極２２と繋がるテーパ状の開口部を形成す
る。
【００４８】次に例えば１００［％］Ａｒ雰囲気中で基
板温度６００℃を設定し、ＤＣスパッタ法により、厚さ
３０ｎｍのＳｒＲｕＯ3 膜を全面に形成した後、開口部
外の余剰なＳｒＲｕＯ3 膜を例えばＣＭＰにより除去す
ることによって、ＳｒＲｕＯ3 下部電極２５を形成す
る。
板温度６００℃を設定し、ＤＣスパッタ法により、厚さ
３０ｎｍのＳｒＲｕＯ3 膜を全面に形成した後、開口部
外の余剰なＳｒＲｕＯ3 膜を例えばＣＭＰにより除去す
ることによって、ＳｒＲｕＯ3 下部電極２５を形成す
る。
【００４９】このとき、ＳｒＲｕＯ3 下部電極２５とＷ
プラグ電極２２との界面に厚さ数ｎｍの界面層２３が同
時に自己整合的に形成される。この界面層３は化学量論
比が約ＷＯ2 からなる酸化タングステン層である。
プラグ電極２２との界面に厚さ数ｎｍの界面層２３が同
時に自己整合的に形成される。この界面層３は化学量論
比が約ＷＯ2 からなる酸化タングステン層である。
【００５０】すなわち、本実施形態によれば、ＳｒＲｕ
Ｏ3 下部電極２５の形成時に、Ｗプラグ電極２２上に導
電性を有するＷＯ3-d （０＜ｄ＜３）からなる界面層２
３が形成されので、Ｗプラグ電極２２とＳｒＲｕＯ3 下
部電極２５との間のコンタクト抵抗の増加を抑制できる
ようになる。
Ｏ3 下部電極２５の形成時に、Ｗプラグ電極２２上に導
電性を有するＷＯ3-d （０＜ｄ＜３）からなる界面層２
３が形成されので、Ｗプラグ電極２２とＳｒＲｕＯ3 下
部電極２５との間のコンタクト抵抗の増加を抑制できる
ようになる。
【００５１】最後に、ＳｒＲｕＯ3 下部電極２５の表面
を覆うように全面に厚さ３０ｎｍのＢａ0.5 Ｓｒ0.5 Ｔ
ｉＯ3 絶縁膜２６をＣＶＤ法により形成した後、開口部
内を埋め込むようにＳｒＲｕＯ3 上部電極６としての厚
さ３０ｎｍのＳｒＲｕＯ3 膜を全面にスパッタ法により
形成し、これをパターニングして、内堀コンケイブ型Ｄ
ＲＡＭキャパシタが完成する。
を覆うように全面に厚さ３０ｎｍのＢａ0.5 Ｓｒ0.5 Ｔ
ｉＯ3 絶縁膜２６をＣＶＤ法により形成した後、開口部
内を埋め込むようにＳｒＲｕＯ3 上部電極６としての厚
さ３０ｎｍのＳｒＲｕＯ3 膜を全面にスパッタ法により
形成し、これをパターニングして、内堀コンケイブ型Ｄ
ＲＡＭキャパシタが完成する。
【００５２】このとき、Ｗプラグ電極２２上には界面層
２３が形成されているので、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3
絶縁膜２６の成膜時の酸素雰囲気および結晶化のための
アニール時の酸素雰囲気によるＷプラグ電極２２の酸化
を防止でき、Ｗプラグ電極２２とＳｒＲｕＯ3 下部電極
２５との間のコンタクト抵抗の増加を抑制できるように
なる。
２３が形成されているので、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3
絶縁膜２６の成膜時の酸素雰囲気および結晶化のための
アニール時の酸素雰囲気によるＷプラグ電極２２の酸化
を防止でき、Ｗプラグ電極２２とＳｒＲｕＯ3 下部電極
２５との間のコンタクト抵抗の増加を抑制できるように
なる。
【００５３】かくして本実施形態によれば、リーク電流
の低減化および信頼性の向上の対策として有効な電極材
料であるＳｒＲｕＯ3 を有効活用できた内堀コンケイブ
型ＤＲＡＭキャパシタを実現できるようになる。 （第５の実施形態）図５は、本発明の第５の実施形態に
係るスタック型ＤＲＡＭキャパシタを示す断面図であ
る。
の低減化および信頼性の向上の対策として有効な電極材
料であるＳｒＲｕＯ3 を有効活用できた内堀コンケイブ
型ＤＲＡＭキャパシタを実現できるようになる。 （第５の実施形態）図５は、本発明の第５の実施形態に
係るスタック型ＤＲＡＭキャパシタを示す断面図であ
る。
【００５４】図中、３１は酸化膜等からなる第１の層間
絶縁膜を示しており、この第１の層間絶縁膜３１にはコ
ンタクトホールが形成され、そしてこのコンタクトホー
ル内を埋め込むようにＷプラグ電極３２、導電性の酸化
タングステンからなる界面層３３が順次形成されてい
る。
絶縁膜を示しており、この第１の層間絶縁膜３１にはコ
ンタクトホールが形成され、そしてこのコンタクトホー
ル内を埋め込むようにＷプラグ電極３２、導電性の酸化
タングステンからなる界面層３３が順次形成されてい
る。
【００５５】Ｗプラグ電極３２上には界面層３３を介し
てＲｕＯ2 下部電極３４（下部キャパシタ電極）が形成
され、このＲｕＯ2 下部電極３４上にはそれを覆うよう
にＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜３５（キャパシタ絶
縁膜）が形成されている。
てＲｕＯ2 下部電極３４（下部キャパシタ電極）が形成
され、このＲｕＯ2 下部電極３４上にはそれを覆うよう
にＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜３５（キャパシタ絶
縁膜）が形成されている。
【００５６】このＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜３５
上にはＲｕＯ2 下部電極３４と対向するようにＲｕＯ2
上部電極３６（上部キャパシタ電極）が形成されてい
る。そして、このＲｕＯ2 上部電極３６上にはＳｒＲｕ
Ｏ3 保護膜３７を介して第２の層間絶縁膜３８が形成さ
れている。
上にはＲｕＯ2 下部電極３４と対向するようにＲｕＯ2
上部電極３６（上部キャパシタ電極）が形成されてい
る。そして、このＲｕＯ2 上部電極３６上にはＳｒＲｕ
Ｏ3 保護膜３７を介して第２の層間絶縁膜３８が形成さ
れている。
【００５７】このスタック型ＤＲＡＭキャパシタは、例
えば以下のようにして製造する。まず、第１の層間絶縁
膜３１にコンタクトホールを開口し、このコンタクトホ
ール内にＷプラグ電極３２を形成する。
えば以下のようにして製造する。まず、第１の層間絶縁
膜３１にコンタクトホールを開口し、このコンタクトホ
ール内にＷプラグ電極３２を形成する。
【００５８】次にＤＣスパッタ法により厚さ３０ｎｍの
ＲｕＯ2 膜を全面に形成した後、このＲｕＯ2 膜をフォ
トリソグラフィとＲＩＥを用いて加工し、ＲｕＯ2 下部
電極３４を形成する。
ＲｕＯ2 膜を全面に形成した後、このＲｕＯ2 膜をフォ
トリソグラフィとＲＩＥを用いて加工し、ＲｕＯ2 下部
電極３４を形成する。
【００５９】このとき、ＲｕＯ2 下部電極３４とＷプラ
グ電極３２との界面にＷＯ2 からなる厚さ数ｎｍの界面
層３３が同時に自己整合的に形成される。
グ電極３２との界面にＷＯ2 からなる厚さ数ｎｍの界面
層３３が同時に自己整合的に形成される。
【００６０】すなわち、本実施形態によれば、ＲｕＯ2
下部電極３４の形成時に、Ｗプラグ電極３２上に導電性
を有するＷＯ2 からなる界面層３３が形成されので、Ｗ
プラグ電極３２とＲｕＯ2 下部電極３４との間のコンタ
クト抵抗の増加を抑制できるようになる。
下部電極３４の形成時に、Ｗプラグ電極３２上に導電性
を有するＷＯ2 からなる界面層３３が形成されので、Ｗ
プラグ電極３２とＲｕＯ2 下部電極３４との間のコンタ
クト抵抗の増加を抑制できるようになる。
【００６１】次に厚さ３０ｎｍのＢａＳｒ0.5 ＴｉＯ3
絶縁膜３５、厚さ３０ｎｍのＲｕＯ2 膜をスパッタ法に
より順次形成した後、このＲｕＯ2 膜をフォトリソグラ
フィとＲＩＥを用いて加工し、ＲｕＯ2 上部電極３６を
形成する。
絶縁膜３５、厚さ３０ｎｍのＲｕＯ2 膜をスパッタ法に
より順次形成した後、このＲｕＯ2 膜をフォトリソグラ
フィとＲＩＥを用いて加工し、ＲｕＯ2 上部電極３６を
形成する。
【００６２】次にＲｕＯ2 上部電極３６を覆うように厚
さ５ｎｍのＳｒＲｕＯ3 膜をＤＣスパッタ法により全面
に形成した後、このＳｒＲｕＯ3 膜をフォトリソグラフ
ィとウエットエッチングを用いて加工し、ＲｕＯ2 上部
電極３６の端部まで完全に覆うＳｒＲｕＯ3 保護膜３７
を形成する。
さ５ｎｍのＳｒＲｕＯ3 膜をＤＣスパッタ法により全面
に形成した後、このＳｒＲｕＯ3 膜をフォトリソグラフ
ィとウエットエッチングを用いて加工し、ＲｕＯ2 上部
電極３６の端部まで完全に覆うＳｒＲｕＯ3 保護膜３７
を形成する。
【００６３】この後、ＴＥＯＳをプラズマＣＶＤ法によ
り全面に第２の層間絶縁膜３８を形成する。
り全面に第２の層間絶縁膜３８を形成する。
【００６４】このとき、ＲｕＯ2 上部電極３６はＳｒＲ
ｕＯ3 保護膜３７で覆われているので、第２の層間絶縁
膜３８の成膜時の酸素プラズマによるエッチングによる
形状劣化や、ＢａＳｒ0.5 ＴｉＯ3 絶縁膜３５とＲｕＯ
2 上部電極３６との界面特性の劣化による素子特性の劣
化を防止できる、また、Ｈ2 雰囲気中でのシンター工程
などによるプロセスダメージも低減できる。
ｕＯ3 保護膜３７で覆われているので、第２の層間絶縁
膜３８の成膜時の酸素プラズマによるエッチングによる
形状劣化や、ＢａＳｒ0.5 ＴｉＯ3 絶縁膜３５とＲｕＯ
2 上部電極３６との界面特性の劣化による素子特性の劣
化を防止できる、また、Ｈ2 雰囲気中でのシンター工程
などによるプロセスダメージも低減できる。
【００６５】かくして本実施形態によれば、リーク電流
の低減化および信頼性の向上の対策として有効な電極材
料であるＲｕＯ2 を有効活用できたスタック型ＤＲＡＭ
キャパシタを実現できるようになる。 （第６の実施形態）図６は、本発明の第６の実施形態に
係るスタック型ＤＲＡＭキャパシタを示す断面図であ
る。なお、図５と対応する部分には図５と同一符号を付
してあり、詳細な説明は省略する。
の低減化および信頼性の向上の対策として有効な電極材
料であるＲｕＯ2 を有効活用できたスタック型ＤＲＡＭ
キャパシタを実現できるようになる。 （第６の実施形態）図６は、本発明の第６の実施形態に
係るスタック型ＤＲＡＭキャパシタを示す断面図であ
る。なお、図５と対応する部分には図５と同一符号を付
してあり、詳細な説明は省略する。
【００６６】本素子の基本構造は第５の実施形態のそれ
と同じであるが、第５の実施形態とはＲｕＯ2 上部電極
３６およびＳｒＲｕＯ3 保護膜３７の形成方法が異なっ
ている。
と同じであるが、第５の実施形態とはＲｕＯ2 上部電極
３６およびＳｒＲｕＯ3 保護膜３７の形成方法が異なっ
ている。
【００６７】すなわち、本実施形態では、ＲｕＯ2 上部
電極３６となるＲｕＯ2 膜、ＳｒＲｕＯ3 保護膜３７と
なるＳｒＲｕＯ3 膜を順次形成した後、このＳｒＲｕＯ
3 膜上にフォトレジストパターンを形成し、このフォト
レジストパターンをマスクにしてＳｒＲｕＯ3 膜、Ｒｕ
Ｏ2 膜をエッチングして、ＲｕＯ2 上部電極３６、Ｓｒ
ＲｕＯ3 保護膜３７を同時に形成することによって、工
程数の低減化を図ることにある。 （第７の実施形態）図７は、本発明の第７の実施形態に
係る内堀コンケイブ型ＤＲＡＭキャパシタを示す断面図
である。
電極３６となるＲｕＯ2 膜、ＳｒＲｕＯ3 保護膜３７と
なるＳｒＲｕＯ3 膜を順次形成した後、このＳｒＲｕＯ
3 膜上にフォトレジストパターンを形成し、このフォト
レジストパターンをマスクにしてＳｒＲｕＯ3 膜、Ｒｕ
Ｏ2 膜をエッチングして、ＲｕＯ2 上部電極３６、Ｓｒ
ＲｕＯ3 保護膜３７を同時に形成することによって、工
程数の低減化を図ることにある。 （第７の実施形態）図７は、本発明の第７の実施形態に
係る内堀コンケイブ型ＤＲＡＭキャパシタを示す断面図
である。
【００６８】図中、４１は酸化膜等からなる第１の層間
絶縁膜を示しており、この第１の層間絶縁膜４１にはコ
ンタクトホールが形成され、そしてこのコンタクトホー
ル内にはＷプラグ電極４２が埋込み形成されている。
絶縁膜を示しており、この第１の層間絶縁膜４１にはコ
ンタクトホールが形成され、そしてこのコンタクトホー
ル内にはＷプラグ電極４２が埋込み形成されている。
【００６９】第１の層間絶縁膜４１上には第２の層間絶
縁膜４３が形成され、この第２の層間絶縁膜４３にはＷ
プラグ電極４２に繋がるテーパ状の開口部が形成され、
この開口部の側壁および底面はＳｒＲｕＯ3 下部電極
（４４下部キャパシタ電極）により被覆されている。
縁膜４３が形成され、この第２の層間絶縁膜４３にはＷ
プラグ電極４２に繋がるテーパ状の開口部が形成され、
この開口部の側壁および底面はＳｒＲｕＯ3 下部電極
（４４下部キャパシタ電極）により被覆されている。
【００７０】ここで、ＳｒＲｕＯ3 下部電極４４の膜厚
は、開口部の側壁に比べて開口部の底面の方が厚くなっ
ている。また、テーパ角は第４の実施形態のキャパシタ
のそれと同じ値であることが好ましい。
は、開口部の側壁に比べて開口部の底面の方が厚くなっ
ている。また、テーパ角は第４の実施形態のキャパシタ
のそれと同じ値であることが好ましい。
【００７１】そして、ＳｒＲｕＯ3 下部電極４４を被覆
するようにＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜４５（キャ
パシタ絶縁膜）が全面に形成され、このＢａ0.5 Ｓｒ
0.5 ＴｉＯ3 絶縁膜４５上にはＳｒＲｕＯ3 上部電極４
６（上部キャパシタ電極）が形成されている。上記開口
部内は、ＳｒＲｕＯ3 上部電極４６により埋め込まれて
はいない。
するようにＢａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜４５（キャ
パシタ絶縁膜）が全面に形成され、このＢａ0.5 Ｓｒ
0.5 ＴｉＯ3 絶縁膜４５上にはＳｒＲｕＯ3 上部電極４
６（上部キャパシタ電極）が形成されている。上記開口
部内は、ＳｒＲｕＯ3 上部電極４６により埋め込まれて
はいない。
【００７２】この内堀コンケイブ型ＤＲＡＭキャパシタ
は、例えば以下のようにして製造する。まず、第１の層
間絶縁膜４１にコンタクトホールを開口し、このコンタ
クトホール内にＷプラグ電極４２を埋込み形成する。
は、例えば以下のようにして製造する。まず、第１の層
間絶縁膜４１にコンタクトホールを開口し、このコンタ
クトホール内にＷプラグ電極４２を埋込み形成する。
【００７３】次に第１の層間絶縁膜４１上に厚さ５００
ｎｍの第２の層間絶縁膜４３をＴＥＯＳを用いたＣＶＤ
法により形成した後、この第２の層間絶縁膜４３にＷプ
ラグ電極４２と繋がるテーパ状の開口部を０．１５μｍ
ルールのフォトリソグラフィとＲＩＥを用いて形成す
る。
ｎｍの第２の層間絶縁膜４３をＴＥＯＳを用いたＣＶＤ
法により形成した後、この第２の層間絶縁膜４３にＷプ
ラグ電極４２と繋がるテーパ状の開口部を０．１５μｍ
ルールのフォトリソグラフィとＲＩＥを用いて形成す
る。
【００７４】次に例えば基板温度５００℃、１００
［％］Ａｒ雰囲気中で、ＤＣスパッタ法により、開口部
の側面での膜厚が３０ｎｍ、開口部の底面での膜厚が９
０ｎｍのＳｒＲｕＯ3 膜を全面に形成した後、開口部外
の余剰なＳｒＲｕＯ3 膜を例えばＣＭＰにより除去する
ことによって、ＳｒＲｕＯ3 下部電極４４を形成する。
［％］Ａｒ雰囲気中で、ＤＣスパッタ法により、開口部
の側面での膜厚が３０ｎｍ、開口部の底面での膜厚が９
０ｎｍのＳｒＲｕＯ3 膜を全面に形成した後、開口部外
の余剰なＳｒＲｕＯ3 膜を例えばＣＭＰにより除去する
ことによって、ＳｒＲｕＯ3 下部電極４４を形成する。
【００７５】ここで、上記ＳｒＲｕＯ3 膜の成膜工程に
おいて、基板温度が３００℃よりも低いと、開口部の上
部でオーバーハングが大きくなり、開口部の側面におけ
る膜厚が不均一になることが分かった。逆に、基板温度
が６００℃以上になると、開口部の側面での粒成長速度
の方が速くなり、開口部の側面と底面とで膜厚がほぼ同
じになってしまうことが分かった。
おいて、基板温度が３００℃よりも低いと、開口部の上
部でオーバーハングが大きくなり、開口部の側面におけ
る膜厚が不均一になることが分かった。逆に、基板温度
が６００℃以上になると、開口部の側面での粒成長速度
の方が速くなり、開口部の側面と底面とで膜厚がほぼ同
じになってしまうことが分かった。
【００７６】したがって、開口部の側面で薄く、かつ開
口部の低面で厚いＳｒＲｕＯ3 膜を下部電極４４を形成
するためには、基板温度（成膜温度）が重要であり、そ
の温度は３００℃以上６００℃未満の範囲であることが
望ましい。
口部の低面で厚いＳｒＲｕＯ3 膜を下部電極４４を形成
するためには、基板温度（成膜温度）が重要であり、そ
の温度は３００℃以上６００℃未満の範囲であることが
望ましい。
【００７７】図８に、本実施形態の方法で形成した第２
の層間絶縁膜４３およびＳｒＲｕＯ3 下部電極４４のＳ
ＥＭ写真を示す。図から、第２の層間絶縁膜４３の開口
部の側面で薄く、かつ開口部の低面で厚いＳｒＲｕＯ3
膜顕４４が形成されていることが分かる。
の層間絶縁膜４３およびＳｒＲｕＯ3 下部電極４４のＳ
ＥＭ写真を示す。図から、第２の層間絶縁膜４３の開口
部の側面で薄く、かつ開口部の低面で厚いＳｒＲｕＯ3
膜顕４４が形成されていることが分かる。
【００７８】最後に、全面に厚さ３０ｎｍのＢａ0.5 Ｓ
ｒ0.5 ＴｉＯ3 絶縁膜４５を成膜温度４５０℃でもって
ＣＶＤ法により形成した後、その上に基板温度５００
℃、１００［％］Ａｒ雰囲気中で、ＤＣスパッタ法によ
り、ＳｒＲｕＯ3 上部電極４５としての厚さ３０ｎｍの
ＳｒＲｕＯ3 膜を全面にスパッタ法により形成し、これ
をパターニングして、内堀コンケイブ型ＤＲＡＭキャパ
シタが完成する。
ｒ0.5 ＴｉＯ3 絶縁膜４５を成膜温度４５０℃でもって
ＣＶＤ法により形成した後、その上に基板温度５００
℃、１００［％］Ａｒ雰囲気中で、ＤＣスパッタ法によ
り、ＳｒＲｕＯ3 上部電極４５としての厚さ３０ｎｍの
ＳｒＲｕＯ3 膜を全面にスパッタ法により形成し、これ
をパターニングして、内堀コンケイブ型ＤＲＡＭキャパ
シタが完成する。
【００７９】このとき、開口部の底面ではＳｒＲｕＯ3
下部電極４３の膜厚が厚いので、開口部の底面のＳｒＲ
ｕＯ3 下部電極４３がＷプラグ電極４２に対しての保護
膜として機能するので、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁
膜４５を形成する際の高温酸素雰囲気中の酸素によって
Ｗプラグ電極４２が酸化されることを防止できる。ま
た、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜４５をプラズマＣ
ＶＤ法により形成した場合には、プラズマダメージも低
減できる。また、ＳｒＲｕＯ3 上部電極４５等を形成す
る際に受けるプロセスダメージも低減できる。したがっ
て、Ｗプラグ電極４２とＳｒＲｕＯ3 下部電極４３との
間のコンタクト抵抗が増大する等の素子特性の劣化を防
止できるようになる。
下部電極４３の膜厚が厚いので、開口部の底面のＳｒＲ
ｕＯ3 下部電極４３がＷプラグ電極４２に対しての保護
膜として機能するので、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁
膜４５を形成する際の高温酸素雰囲気中の酸素によって
Ｗプラグ電極４２が酸化されることを防止できる。ま
た、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜４５をプラズマＣ
ＶＤ法により形成した場合には、プラズマダメージも低
減できる。また、ＳｒＲｕＯ3 上部電極４５等を形成す
る際に受けるプロセスダメージも低減できる。したがっ
て、Ｗプラグ電極４２とＳｒＲｕＯ3 下部電極４３との
間のコンタクト抵抗が増大する等の素子特性の劣化を防
止できるようになる。
【００８０】かくして本実施形態によれば、リーク電流
の低減化および信頼性の向上の対策として有効な電極材
料であるＳｒＲｕＯ3 を有効活用できた内堀コンケイブ
型ＤＲＡＭキャパシタを実現できるようになる。
の低減化および信頼性の向上の対策として有効な電極材
料であるＳｒＲｕＯ3 を有効活用できた内堀コンケイブ
型ＤＲＡＭキャパシタを実現できるようになる。
【００８１】なお、本実施形態では、ＤＣスパッタ法に
より各キャパシタ電極４４，４６を形成したが、他の成
膜法例えばＣＶＤ法により形成しても良い。この場合、
ＳｒＲｕＯ3 下部電極４４を形成するときの基板温度
（成膜温度）を４００℃にすることにより、開口部の側
面での膜厚が３０ｎｍ、開口部の底面での膜厚が８０ｎ
ｍのＳｒＲｕＯ3 下部電極４４を形成することができ
る。
より各キャパシタ電極４４，４６を形成したが、他の成
膜法例えばＣＶＤ法により形成しても良い。この場合、
ＳｒＲｕＯ3 下部電極４４を形成するときの基板温度
（成膜温度）を４００℃にすることにより、開口部の側
面での膜厚が３０ｎｍ、開口部の底面での膜厚が８０ｎ
ｍのＳｒＲｕＯ3 下部電極４４を形成することができ
る。
【００８２】また、ＤＣスパッタ法を用いた場合と同様
に、基板温度が３００℃よりも低いと、開口部の上部で
オーバーハングが大きくなり、開口部の側面における膜
厚が不均一になることが分かった。逆に、基板温度が６
００℃以上になると、開口部の側面での粒成長速度の方
が速くなり、開口部の側面と底面とで膜厚がほぼ同じに
なってしまうことが分かった。
に、基板温度が３００℃よりも低いと、開口部の上部で
オーバーハングが大きくなり、開口部の側面における膜
厚が不均一になることが分かった。逆に、基板温度が６
００℃以上になると、開口部の側面での粒成長速度の方
が速くなり、開口部の側面と底面とで膜厚がほぼ同じに
なってしまうことが分かった。
【００８３】したがって、開口部の側面で薄く、かつ開
口部の側面で厚いＳｒＲｕＯ3 下部電極４４を形成する
ためには、基板温度（成膜温度）が重要であり、その温
度は３００℃以上６００℃未満の範囲であることが望ま
しい。 （第８の実施形態）図９は、本発明の第８の実施形態に
係る内堀コンケイブ型ＤＲＡＭキャパシタを示す断面図
である。図７と対応する部分には図７と同一符号を付し
てあり、詳細な説明は省略する。
口部の側面で厚いＳｒＲｕＯ3 下部電極４４を形成する
ためには、基板温度（成膜温度）が重要であり、その温
度は３００℃以上６００℃未満の範囲であることが望ま
しい。 （第８の実施形態）図９は、本発明の第８の実施形態に
係る内堀コンケイブ型ＤＲＡＭキャパシタを示す断面図
である。図７と対応する部分には図７と同一符号を付し
てあり、詳細な説明は省略する。
【００８４】本実施形態が第７の実施形態と異なる点
は、下部キャパシタ電極が互いに異なる成膜条件で形成
された第１および第２のＳｒＲｕＯ3 下部電極４４1 ，
４４2で構成されていることにある。また、第１および
第２のＳｒＲｕＯ3 下部電極４４1 ，４４2 の成膜方法
としてＣＶＤ法を用いている。
は、下部キャパシタ電極が互いに異なる成膜条件で形成
された第１および第２のＳｒＲｕＯ3 下部電極４４1 ，
４４2で構成されていることにある。また、第１および
第２のＳｒＲｕＯ3 下部電極４４1 ，４４2 の成膜方法
としてＣＶＤ法を用いている。
【００８５】この内堀コンケイブ型ＤＲＡＭキャパシタ
は、例えば以下のようにして製造する。まず、第７の実
施形態と同様に、第１の層間絶縁膜４１、Ｗプラグ電極
４２、第２の層間絶縁膜４３を形成する。
は、例えば以下のようにして製造する。まず、第７の実
施形態と同様に、第１の層間絶縁膜４１、Ｗプラグ電極
４２、第２の層間絶縁膜４３を形成する。
【００８６】次に例えば基板温度５００℃、１００
［％］Ａｒ雰囲気中で、ＤＣスパッタ法により、開口部
の側面での膜厚が２０ｎｍ、開口部の底面での膜厚が６
０ｎｍの第１のＳｒＲｕＯ3 下部電極４４1 としての第
１のＳｒＲｕＯ3 膜を全面に形成する。
［％］Ａｒ雰囲気中で、ＤＣスパッタ法により、開口部
の側面での膜厚が２０ｎｍ、開口部の底面での膜厚が６
０ｎｍの第１のＳｒＲｕＯ3 下部電極４４1 としての第
１のＳｒＲｕＯ3 膜を全面に形成する。
【００８７】ここで、第１のＳｒＲｕＯ3 膜の成膜工程
は、第７の実施形態の場合と同様の理由により、基板温
度（成膜温度）が重要であり、その温度は３００℃以上
６００℃未満の範囲であることが望ましい。
は、第７の実施形態の場合と同様の理由により、基板温
度（成膜温度）が重要であり、その温度は３００℃以上
６００℃未満の範囲であることが望ましい。
【００８８】次に例えば基板温度６００℃、Ｏ2 ／（Ａ
ｒ＋Ｏ2 ）＝２０［％］のＯ2 ・Ａｒ雰囲気中で、ＤＣ
スパッタ法により、開口部の側面での膜厚が１０ｎｍ、
開口部の底面での膜厚が３０ｎｍの第２のＳｒＲｕＯ3
下部電極４４2 としての第２のＳｒＲｕＯ3 膜を全面に
形成する。
ｒ＋Ｏ2 ）＝２０［％］のＯ2 ・Ａｒ雰囲気中で、ＤＣ
スパッタ法により、開口部の側面での膜厚が１０ｎｍ、
開口部の底面での膜厚が３０ｎｍの第２のＳｒＲｕＯ3
下部電極４４2 としての第２のＳｒＲｕＯ3 膜を全面に
形成する。
【００８９】このとき、第１のＳｒＲｕＯ3 下部電極４
４1 が初期層として働くため、開口部の側面で極度の粒
成長は起こらない。
４1 が初期層として働くため、開口部の側面で極度の粒
成長は起こらない。
【００９０】次に開口部外の余剰な第１および第２のＳ
ｒＲｕＯ3 膜を例えばＣＭＰにより除去することによっ
て、第１および第２のＳｒＲｕＯ3 下部電極４４1 ，４
４2を形成する。
ｒＲｕＯ3 膜を例えばＣＭＰにより除去することによっ
て、第１および第２のＳｒＲｕＯ3 下部電極４４1 ，４
４2を形成する。
【００９１】最後に、全面に厚さ３０ｎｍのＢａ0.5 Ｓ
ｒ0.5 ＴｉＯ3 絶縁膜４５を成膜温度４５０℃でもって
ＣＶＤ法により形成した後、その上に基板温度５００
℃、Ｏ2 ／（Ａｒ＋Ｏ2 ）＝２０［％］のＯ2 ・Ａｒ雰
囲気中で、ＤＣスパッタ法により、ＳｒＲｕＯ3 上部電
極４５としての厚さ３０ｎｍのＳｒＲｕＯ3 膜を全面に
スパッタ法により形成し、これをパターニングして、内
堀コンケイブ型ＤＲＡＭキャパシタが完成する。
ｒ0.5 ＴｉＯ3 絶縁膜４５を成膜温度４５０℃でもって
ＣＶＤ法により形成した後、その上に基板温度５００
℃、Ｏ2 ／（Ａｒ＋Ｏ2 ）＝２０［％］のＯ2 ・Ａｒ雰
囲気中で、ＤＣスパッタ法により、ＳｒＲｕＯ3 上部電
極４５としての厚さ３０ｎｍのＳｒＲｕＯ3 膜を全面に
スパッタ法により形成し、これをパターニングして、内
堀コンケイブ型ＤＲＡＭキャパシタが完成する。
【００９２】本実施形態でも第７の実施形態と同様な効
果が得られる。さらに本実施形態によれば、第２のＳｒ
ＲｕＯ3 下部電極４４2 を酸素雰囲気中で形成したこと
により、第２のＳｒＲｕＯ3 下部電極４４2 はＳｒＲｕ
Ｏ3 下部電極４４に比べて電気特性の優れたものとな
る。
果が得られる。さらに本実施形態によれば、第２のＳｒ
ＲｕＯ3 下部電極４４2 を酸素雰囲気中で形成したこと
により、第２のＳｒＲｕＯ3 下部電極４４2 はＳｒＲｕ
Ｏ3 下部電極４４に比べて電気特性の優れたものとな
る。
【００９３】また、第１のＳｒＲｕＯ3 下部電極４４1
を低温（３００〜４００℃）、第２のＳｒＲｕＯ3 下部
電極４４2 を高温（４５０℃以上）で形成すれば、第１
のＳｒＲｕＯ3 下部電極４４1 は非晶質になり、第２の
ＳｒＲｕＯ3 下部電極４４2は結晶性になる。非晶質に
なると酸素透過性が低くなるので、第１のＳｒＲｕＯ3
下部電極４４1 の後工程で生じる酸素や酸素プラズマに
よるＷプラグ電極４２の酸化を防止できるので、Ｗプラ
グ電極４２に対してのコンタクト抵抗の増加をより効果
的に防止できるようになる。 （第９の実施形態）図１０は、本発明の第９の実施形態
に係る内堀コンケイブ型ＤＲＡＭキャパシタを示す断面
図である。
を低温（３００〜４００℃）、第２のＳｒＲｕＯ3 下部
電極４４2 を高温（４５０℃以上）で形成すれば、第１
のＳｒＲｕＯ3 下部電極４４1 は非晶質になり、第２の
ＳｒＲｕＯ3 下部電極４４2は結晶性になる。非晶質に
なると酸素透過性が低くなるので、第１のＳｒＲｕＯ3
下部電極４４1 の後工程で生じる酸素や酸素プラズマに
よるＷプラグ電極４２の酸化を防止できるので、Ｗプラ
グ電極４２に対してのコンタクト抵抗の増加をより効果
的に防止できるようになる。 （第９の実施形態）図１０は、本発明の第９の実施形態
に係る内堀コンケイブ型ＤＲＡＭキャパシタを示す断面
図である。
【００９４】図中、５１は酸化膜等からなる第１の層間
絶縁膜を示しており、この第１の層間絶縁膜５１にはコ
ンタクトホールが形成され、そしてこのコンタクトホー
ル内を埋め込むようにＷプラグ電極５２、導電性の酸化
タングステンからなる界面層５３が順次形成されてい
る。
絶縁膜を示しており、この第１の層間絶縁膜５１にはコ
ンタクトホールが形成され、そしてこのコンタクトホー
ル内を埋め込むようにＷプラグ電極５２、導電性の酸化
タングステンからなる界面層５３が順次形成されてい
る。
【００９５】第１の層間絶縁膜５１上には第２の層間絶
縁膜５４が形成され、この第２の層間絶縁膜５４には界
面層５３に繋がるテーパ状の開口部が形成され、この開
口部の側壁および底面は互いに異なる成膜条件で形成さ
れた第１および第２のＳｒＲｕＯ3 下部電極５５1 ，５
５2 （下部キャパシタ電極）により覆われている。した
がって、Ｗプラグ電極５２は界面層５３を介してＳｒＲ
ｕＯ3 下部電極５５1，５５2 に接続することになる。
また、テーパ角は第４の実施形態のキャパシタのそれと
同じ値であることが好ましい。
縁膜５４が形成され、この第２の層間絶縁膜５４には界
面層５３に繋がるテーパ状の開口部が形成され、この開
口部の側壁および底面は互いに異なる成膜条件で形成さ
れた第１および第２のＳｒＲｕＯ3 下部電極５５1 ，５
５2 （下部キャパシタ電極）により覆われている。した
がって、Ｗプラグ電極５２は界面層５３を介してＳｒＲ
ｕＯ3 下部電極５５1，５５2 に接続することになる。
また、テーパ角は第４の実施形態のキャパシタのそれと
同じ値であることが好ましい。
【００９６】そして、上記開口部内はＢａ0.5 Ｓｒ0.5
ＴｉＯ3 絶縁膜５６（キャパシタ絶縁膜）を介してＳｒ
ＲｕＯ3 上部電極５７（上部キャパシタ電極）により埋
め込まれている。
ＴｉＯ3 絶縁膜５６（キャパシタ絶縁膜）を介してＳｒ
ＲｕＯ3 上部電極５７（上部キャパシタ電極）により埋
め込まれている。
【００９７】この内堀コンケイブ型ＤＲＡＭキャパシタ
は、例えば以下のようにして製造する。まず、第１の層
間絶縁膜５１にコンタクトホールを開口し、このコンタ
クトホール内にＷプラグ電極５２を埋込み形成する。
は、例えば以下のようにして製造する。まず、第１の層
間絶縁膜５１にコンタクトホールを開口し、このコンタ
クトホール内にＷプラグ電極５２を埋込み形成する。
【００９８】次に第１の層間絶縁膜５１上に厚さ５００
ｎｍの第２の層間絶縁膜５４をＴＥＯＳを用いたＣＶＤ
法により形成した後、この第２の層間絶縁膜５４にＷプ
ラグ電極５２と繋がるテーパ状の開口部を０．１５μｍ
ルールのフォトリソグラフィとＲＩＥを用いて形成す
る。
ｎｍの第２の層間絶縁膜５４をＴＥＯＳを用いたＣＶＤ
法により形成した後、この第２の層間絶縁膜５４にＷプ
ラグ電極５２と繋がるテーパ状の開口部を０．１５μｍ
ルールのフォトリソグラフィとＲＩＥを用いて形成す
る。
【００９９】次に例えば基板温度６００℃、１００
［％］Ａｒ雰囲気中で、ＤＣスパッタ法により、厚さ１
０ｎｍの第１のＳｒＲｕＯ3 下部電極５５1 としての第
１のＳｒＲｕＯ3 膜を形成し、続いてＯ2 ／（Ａｒ＋Ｏ
2 ）＝２０［％］のＯ2 ・Ａｒ雰囲気中で、ＤＣスパッ
タ法により、厚さ２０ｎｍの第２のＳｒＲｕＯ3 下部電
極４５2 としての第２のＳｒＲｕＯ3 膜を全面に形成す
る。
［％］Ａｒ雰囲気中で、ＤＣスパッタ法により、厚さ１
０ｎｍの第１のＳｒＲｕＯ3 下部電極５５1 としての第
１のＳｒＲｕＯ3 膜を形成し、続いてＯ2 ／（Ａｒ＋Ｏ
2 ）＝２０［％］のＯ2 ・Ａｒ雰囲気中で、ＤＣスパッ
タ法により、厚さ２０ｎｍの第２のＳｒＲｕＯ3 下部電
極４５2 としての第２のＳｒＲｕＯ3 膜を全面に形成す
る。
【０１００】このとき、ＳｒＲｕＯ3 下部電極５５1 と
Ｗプラグ電極５２との界面に薄い界面層５３が自己整合
的に形成される。この界面層５３は化学量論比が約ＷＯ
2 からなる導電性を有する酸化タングステン層である。
Ｗプラグ電極５２との界面に薄い界面層５３が自己整合
的に形成される。この界面層５３は化学量論比が約ＷＯ
2 からなる導電性を有する酸化タングステン層である。
【０１０１】すなわち、本実施形態によれば、ＳｒＲｕ
Ｏ3 下部電極５５1 の形成時に、Ｗプラグ電極５２上に
導電性を有するＷＯ3-d （０＜ｄ＜３）からなる薄い界
面層５３が自己整合的に形成されので、Ｗプラグ電極５
２とＳｒＲｕＯ3 下部電極５５1 との間のコンタクト抵
抗の増加を抑制できるようになる。
Ｏ3 下部電極５５1 の形成時に、Ｗプラグ電極５２上に
導電性を有するＷＯ3-d （０＜ｄ＜３）からなる薄い界
面層５３が自己整合的に形成されので、Ｗプラグ電極５
２とＳｒＲｕＯ3 下部電極５５1 との間のコンタクト抵
抗の増加を抑制できるようになる。
【０１０２】また、このような無酸素雰囲気中での成膜
とそれに続く酸素雰囲気中での成膜からなる２段階成膜
によって、直接酸素を含む雰囲気中で成膜した場合より
も薄い界面層５３を形成できるので、Ｗプラグ電極５２
とＳｒＲｕＯ3 下部電極５５1 との間のコンタクト抵抗
を低くできるようになる。
とそれに続く酸素雰囲気中での成膜からなる２段階成膜
によって、直接酸素を含む雰囲気中で成膜した場合より
も薄い界面層５３を形成できるので、Ｗプラグ電極５２
とＳｒＲｕＯ3 下部電極５５1 との間のコンタクト抵抗
を低くできるようになる。
【０１０３】また、無酸素雰囲気で形成した酸素を殆ど
含まないＳｒＲｕＯ3 下部電極５５1 は下地（第１の層
間絶縁膜４１、Ｗプラグ電極５２）との密着性に優れ、
一方、酸素雰囲気で形成した酸素を含むＳｒＲｕＯ3 下
部電極５５2 は電気特性が優れたものとなる。
含まないＳｒＲｕＯ3 下部電極５５1 は下地（第１の層
間絶縁膜４１、Ｗプラグ電極５２）との密着性に優れ、
一方、酸素雰囲気で形成した酸素を含むＳｒＲｕＯ3 下
部電極５５2 は電気特性が優れたものとなる。
【０１０４】また、上記２段階成膜は最初低温（３００
〜４００℃）、次に高温（４５０℃以上）といった基板
温度を２段階に変えて行うことも可能である。この場
合、ＳｒＲｕＯ3 下部電極５５1 は非晶質になり、Ｓｒ
ＲｕＯ3 下部電極５５2 は結晶性になる。非晶質になる
と酸素透過性が低くなるので、Ｗプラグ電極５２とコン
タクトとの間のコンタクト抵抗を効果的に低減できるよ
うになる。
〜４００℃）、次に高温（４５０℃以上）といった基板
温度を２段階に変えて行うことも可能である。この場
合、ＳｒＲｕＯ3 下部電極５５1 は非晶質になり、Ｓｒ
ＲｕＯ3 下部電極５５2 は結晶性になる。非晶質になる
と酸素透過性が低くなるので、Ｗプラグ電極５２とコン
タクトとの間のコンタクト抵抗を効果的に低減できるよ
うになる。
【０１０５】次に開口部外の余剰な第１および第２のＳ
ｒＲｕＯ3 膜を例えばＣＭＰにより除去することによっ
て、第１および第２のＳｒＲｕＯ3 下部電極４５1 ，４
５2を形成する。
ｒＲｕＯ3 膜を例えばＣＭＰにより除去することによっ
て、第１および第２のＳｒＲｕＯ3 下部電極４５1 ，４
５2を形成する。
【０１０６】最後に、全面に厚さ３０ｎｍのＢａ0.5 Ｓ
ｒ0.5 ＴｉＯ3 絶縁膜５６をＣＶＤ法により形成した
後、基板温度６００℃、Ｏ2 ／（Ａｒ＋Ｏ2 ）＝２０
［％］のＯ2 ・Ａｒ雰囲気中でＤＣスパッタ法により、
開口部内を埋め込むようにＳｒＲｕＯ3 上部電極４７と
しての厚さ３０ｎｍのＳｒＲｕＯ3 膜を全面に形成し、
これをパターニングして、内堀コンケイブ型ＤＲＡＭキ
ャパシタが完成する。
ｒ0.5 ＴｉＯ3 絶縁膜５６をＣＶＤ法により形成した
後、基板温度６００℃、Ｏ2 ／（Ａｒ＋Ｏ2 ）＝２０
［％］のＯ2 ・Ａｒ雰囲気中でＤＣスパッタ法により、
開口部内を埋め込むようにＳｒＲｕＯ3 上部電極４７と
しての厚さ３０ｎｍのＳｒＲｕＯ3 膜を全面に形成し、
これをパターニングして、内堀コンケイブ型ＤＲＡＭキ
ャパシタが完成する。
【０１０７】かくして本実施形態によれば、酸素含有量
が十分に低い第１のＳｒＲｕＯ3 下部電極５５1 と酸素
を含む第２のＳｒＲｕＯ3 下部電極５５2 とからなる下
部キャパシタ電極を実現できるとともに、薄い界面層５
３をＷプラグ電極５２上に自己整合的に形成できるの
で、リーク電流の低減化および信頼性の向上の対策とし
て有効な電極材料であるＳｒＲｕＯ3 を有効活用できた
内堀コンケイブ型ＤＲＡＭキャパシタを実現できるよう
になる。 （第１０の実施形態）図１１は、本発明の第１０の実施
形態に係る内堀コンケイブ型ＤＲＡＭキャパシタを示す
断面図である。なお、図１０と対応する部分には図１０
と同一符号を付してあり、詳細な説明は省略する。
が十分に低い第１のＳｒＲｕＯ3 下部電極５５1 と酸素
を含む第２のＳｒＲｕＯ3 下部電極５５2 とからなる下
部キャパシタ電極を実現できるとともに、薄い界面層５
３をＷプラグ電極５２上に自己整合的に形成できるの
で、リーク電流の低減化および信頼性の向上の対策とし
て有効な電極材料であるＳｒＲｕＯ3 を有効活用できた
内堀コンケイブ型ＤＲＡＭキャパシタを実現できるよう
になる。 （第１０の実施形態）図１１は、本発明の第１０の実施
形態に係る内堀コンケイブ型ＤＲＡＭキャパシタを示す
断面図である。なお、図１０と対応する部分には図１０
と同一符号を付してあり、詳細な説明は省略する。
【０１０８】本実施形態が第１０の実施形態と異なる点
は、第７の実施形態のように、ＳｒＲｕＯ3 下部電極５
５1 ，５５2 の膜厚が、開口部の側壁に比べて開口部の
底面の方が厚くなっていることにある。したがって、本
実施形態によれば、第７および第１０の実施形態の両方
の効果が得られる。
は、第７の実施形態のように、ＳｒＲｕＯ3 下部電極５
５1 ，５５2 の膜厚が、開口部の側壁に比べて開口部の
底面の方が厚くなっていることにある。したがって、本
実施形態によれば、第７および第１０の実施形態の両方
の効果が得られる。
【０１０９】なお、キャパシタ電極としてＳｒＲｕＯ3
膜を用いた場合、成膜方法、成膜条件によってはその組
成をＳｒＲｕＯ3 から若干ずらした方が良好な結晶性を
有する膜を得ることができる。
膜を用いた場合、成膜方法、成膜条件によってはその組
成をＳｒＲｕＯ3 から若干ずらした方が良好な結晶性を
有する膜を得ることができる。
【０１１０】例えば低酸素分圧中で成膜したスパッタ法
においては、若干Ｓｒリッチの組成を有する膜が形成さ
れ、その結果としてより粒成長が進行し、結晶性の良い
膜が得られる。また、Ｒｕリッチにした場合には、良好
な結晶性やモフォロジを有する膜を得ることができる。
においては、若干Ｓｒリッチの組成を有する膜が形成さ
れ、その結果としてより粒成長が進行し、結晶性の良い
膜が得られる。また、Ｒｕリッチにした場合には、良好
な結晶性やモフォロジを有する膜を得ることができる。
【０１１１】組成ずれを導入する他の方法としては、ス
パッタ法の場合にはターゲットの組成をストイキオメト
リからずらす方法、ＣＶＤ法の場合には原料供給量を制
御して行う方法がある。その他、スパッタ法、ＣＶＤ法
において、上述したもの以外の成膜条件を変えることに
よっても組成をずらすことが可能である。
パッタ法の場合にはターゲットの組成をストイキオメト
リからずらす方法、ＣＶＤ法の場合には原料供給量を制
御して行う方法がある。その他、スパッタ法、ＣＶＤ法
において、上述したもの以外の成膜条件を変えることに
よっても組成をずらすことが可能である。
【０１１２】本発明は、上記実施形態に限定されるもの
ではない。例えば、上記実施形態では、貴金属酸化物と
してＲｕＯ2 を用いた場合について説明したが、ＩｒＯ
2 等の他の貴金属酸化物を使用しても良い。
ではない。例えば、上記実施形態では、貴金属酸化物と
してＲｕＯ2 を用いた場合について説明したが、ＩｒＯ
2 等の他の貴金属酸化物を使用しても良い。
【０１１３】また、導電性ぺロブスカイト酸化物に関し
ては、ＡＲｕＯ3 （ＡはＳｒ、Ｂａ、Ｃａ、Ｌａおよび
Ｎｄから選ばれる少なくとも１種の元素）およびＳｒ
1-x ＲＥx ＣｏＯ3 （ＲＥはＬａ、Ｐｒ、ＳｍおよびＮ
ｄから選ばれる少なくとも１種の元素）から選ばれる少
なくとも１種の材料からなるものを使用できる。
ては、ＡＲｕＯ3 （ＡはＳｒ、Ｂａ、Ｃａ、Ｌａおよび
Ｎｄから選ばれる少なくとも１種の元素）およびＳｒ
1-x ＲＥx ＣｏＯ3 （ＲＥはＬａ、Ｐｒ、ＳｍおよびＮ
ｄから選ばれる少なくとも１種の元素）から選ばれる少
なくとも１種の材料からなるものを使用できる。
【０１１４】界面層はＷＯ2 層に限定されず、ＷＯ3-d
（０＜ｄ＜３）層であれば良い。また、下地がＴｉ層で
あればＴｉＯ層以外に、ＴｉｘＯｙ（ｙ／（ｘ＋ｙ）＜
１／３）層、Ｔｉ2 Ｏ3 層またはＴｉ3 Ｏ5 層を使用し
ても良い。
（０＜ｄ＜３）層であれば良い。また、下地がＴｉ層で
あればＴｉＯ層以外に、ＴｉｘＯｙ（ｙ／（ｘ＋ｙ）＜
１／３）層、Ｔｉ2 Ｏ3 層またはＴｉ3 Ｏ5 層を使用し
ても良い。
【０１１５】また、上記実施形態では、プラグ電極とし
てＷプラグ電極を用いた場合について説明したが、Ｔｉ
膜／ＴｉＮ膜からなるプラグ電極を使用しても良い。Ｗ
プラグ電極を用いる場合には、層間絶縁膜との界面にＴ
ｉ膜／ＴｉＮ膜を成膜する必要があるので、Ｔｉ膜／Ｔ
ｉＮ膜のみでプラグ電極を形成した方が、工程をより少
なくすることが可能となり、かつ微細化も容易となる。
てＷプラグ電極を用いた場合について説明したが、Ｔｉ
膜／ＴｉＮ膜からなるプラグ電極を使用しても良い。Ｗ
プラグ電極を用いる場合には、層間絶縁膜との界面にＴ
ｉ膜／ＴｉＮ膜を成膜する必要があるので、Ｔｉ膜／Ｔ
ｉＮ膜のみでプラグ電極を形成した方が、工程をより少
なくすることが可能となり、かつ微細化も容易となる。
【０１１６】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【０１１７】
【発明の効果】以上詳説したように本発明によれば、本
発明（請求項１，２，３）によれば、Ｗからなるプラグ
電極と下部キャパシタ電極との間に、導電性を有するＷ
Ｏ3-dからなる界面層が形成されているので、下部キャ
パシタ電極の材料として導電性酸化物を用いても、プラ
グ電極と下部キャパシタ電極との間のコンタクト抵抗の
増加を抑制できるようになる。
発明（請求項１，２，３）によれば、Ｗからなるプラグ
電極と下部キャパシタ電極との間に、導電性を有するＷ
Ｏ3-dからなる界面層が形成されているので、下部キャ
パシタ電極の材料として導電性酸化物を用いても、プラ
グ電極と下部キャパシタ電極との間のコンタクト抵抗の
増加を抑制できるようになる。
【０１１８】また、本発明（請求項３〜５，９）によれ
ば、プラグ電極と下部キャパシタ電極との間に導電性を
有する界面層が形成されていることと、界面層と接する
部分の下部キャパシタ電極が酸素透過率の低い結晶状態
である非晶質の第１の導電膜であることから、プラグ電
極と下部キャパシタ電極との間のコンタクト抵抗の増加
を抑制できるようになる。
ば、プラグ電極と下部キャパシタ電極との間に導電性を
有する界面層が形成されていることと、界面層と接する
部分の下部キャパシタ電極が酸素透過率の低い結晶状態
である非晶質の第１の導電膜であることから、プラグ電
極と下部キャパシタ電極との間のコンタクト抵抗の増加
を抑制できるようになる。
【０１１９】また、本発明（請求項６，７，１０）によ
れば、貴金属酸化物からなる電極上に導電性ペロブスカ
イト酸化物からなる保護膜を介して絶縁膜が形成されて
いるので、プラズマＣＶＤ法等のプラズマを利用した成
膜方法によって上記絶縁膜を形成する際に、酸素プラズ
マにより上記電極と絶縁膜との界面特性が劣化すること
による素子特性の劣化を防止できるようになる。
れば、貴金属酸化物からなる電極上に導電性ペロブスカ
イト酸化物からなる保護膜を介して絶縁膜が形成されて
いるので、プラズマＣＶＤ法等のプラズマを利用した成
膜方法によって上記絶縁膜を形成する際に、酸素プラズ
マにより上記電極と絶縁膜との界面特性が劣化すること
による素子特性の劣化を防止できるようになる。
【図１】本発明の第１の実施形態に係る平面型ＤＲＡＭ
キャパシタを示す断面図
キャパシタを示す断面図
【図２】本発明の第２の実施形態に係る平面型ＤＲＡＭ
キャパシタを示す断面図
キャパシタを示す断面図
【図３】本発明の第３の実施形態に係るスタック型ＤＲ
ＡＭキャパシタを示す断面図
ＡＭキャパシタを示す断面図
【図４】発明の第４の実施形態に係る内堀コンケイブ型
ＤＲＡＭキャパシタを示す断面図
ＤＲＡＭキャパシタを示す断面図
【図５】本発明の第５の実施形態に係るスタック型ＤＲ
ＡＭキャパシタを示す断面図
ＡＭキャパシタを示す断面図
【図６】本発明の第６の実施形態に係るスタック型ＤＲ
ＡＭキャパシタを示す断面図
ＡＭキャパシタを示す断面図
【図７】本発明の第７の実施形態に係る内堀コンケイブ
型ＤＲＡＭキャパシタを示す断面図
型ＤＲＡＭキャパシタを示す断面図
【図８】同実施形態の方法で形成した第２の層間絶縁膜
およびＳｒＲｕＯ3 下部電極の顕微鏡写真（ＳＥＭ写
真）を示す図
およびＳｒＲｕＯ3 下部電極の顕微鏡写真（ＳＥＭ写
真）を示す図
【図９】本発明の第８の実施形態に係る内堀コンケイブ
型ＤＲＡＭキャパシタを示す断面図
型ＤＲＡＭキャパシタを示す断面図
【図１０】本発明の第９の実施形態に係る内堀コンケイ
ブ型ＤＲＡＭキャパシタを示す断面図
ブ型ＤＲＡＭキャパシタを示す断面図
【図１１】本発明の第１０の実施形態に係る内堀コンケ
イブ型ＤＲＡＭキャパシタを示す断面図
イブ型ＤＲＡＭキャパシタを示す断面図
１…層間絶縁膜 ２…Ｗプラグ電極 ３…界面層 ４…ＳｒＲｕＯ3 下部電極 ４ａ…ＲｕＯ2 下部電極 ５…Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜 ６…ＳｒＲｕＯ3 上部電極 ７…層間絶縁膜 １１…層間絶縁膜 １２…Ｗプラグ電極 １３…ＴｉＮバリア層 １４…界面層 １５…ＲｕＯ2 下部電極 １６…Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜 １７…ＲｕＯ2 上部電極 ２１…第１の層間絶縁膜 ２２…Ｗプラグ電極 ２３…界面層 ２４…第２の層間絶縁膜 ２５…ＳｒＲｕＯ3 下部電極 ２６…Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜 ２７…ＳｒＲｕＯ3 上部電極 ３１…第１の層間絶縁膜 ３２…Ｗプラグ電極 ３３…Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜 ３４…ＲｕＯ2 下部電極 ３５…ＢａＳｒ0.5 ＴｉＯ3 絶縁膜 ３６…ＲｕＯ2 上部電極 ３７…ＳｒＲｕＯ3 保護膜 ３８…第２の層間絶縁膜 ４１…第１の層間絶縁膜 ４２…Ｗプラグ電極 ４３…第２の層間絶縁膜 ４４，４４1 ，４４2 …ＳｒＲｕＯ3 下部電極 ４５…Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜 ４６…ＳｒＲｕＯ3 上部電極 ５１…第１の層間絶縁膜 ５２…Ｗプラグ電極 ５３…界面層 ５４…第２の層間絶縁膜 ５５1 ，５５2 …ＳｒＲｕＯ3 下部電極 ５６…Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 絶縁膜 ５７…ＳｒＲｕＯ3 上部電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稗田 克彦 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 BB18 BB36 CC05 DD02 EE16 GG14 GG16 5F083 AD31 AD42 AD49 AD54 FR02 GA02 GA21 GA25 JA14 JA39 JA40 JA43 JA45 MA06 MA17 PR18 PR22 PR29 PR33 PR40
Claims (10)
- 【請求項１】半導体基板上に形成され、接続孔を有する
絶縁膜と、 前記接続孔内に形成され、Ｗからなる接続電極と、 この接続電極上に形成され、ＷＯ3-d （０＜ｄ＜３）か
らなる界面層と、 この界面層を介して前記接続電極と電気的に接続され、
導電性酸化物からなる下部キャパシタ電極と、 この下部キャパシタ電極上に形成されたキャパシタ絶縁
膜と、 このキャパシタ絶縁膜上に形成された上部キャパシタ電
極とを具備してなることを特徴とする半導体装置。 - 【請求項２】前記導電性酸化物は、導電性ペロブスカイ
ト酸化物または貴金属酸化物であることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】半導体基板上に形成され、接続孔を有する
絶縁膜と、 前記接続孔内に形成された接続電極と、 この接続電極上に形成された導電性の界面層と、 この界面層を介して前記接続電極と電気的に接続され、
導電性酸化物からなる非晶質の第１の導電膜と、この第
１の導電膜上に形成され、導電性酸化物からなる結晶性
の第２の導電膜とからなる下部キャパシタ電極と、 この下部キャパシタ電極上に形成されたキャパシタ絶縁
膜と、 このキャパシタ絶縁膜上に形成された上部キャパシタ電
極とを具備してなることを特徴とする半導体装置。 - 【請求項４】前記界面層は、その下地の構成材料を含む
導電性酸化物からなることを特徴とする請求項３に記載
の半導体装置。 - 【請求項５】前記導電性酸化物は、導電性ペロブスカイ
ト酸化物からなることを特徴とする請求項３に記載の半
導体装置。 - 【請求項６】半導体基板上に形成され、貴金属酸化物か
らなる電極と、 この電極上に形成され、導電性ペロブスカイト酸化物か
らなる保護膜と、 前記電極上に前記保護膜を介して形成された絶縁膜とを
具備してなることを特徴とする半導体装置。 - 【請求項７】前記電極は、キャパシタの上部キャパシタ
電極であることを特徴とする請求項６に記載の半導体装
置。 - 【請求項８】半導体基板上に絶縁膜を形成する工程と、 この絶縁膜にその下地に達する接続孔を形成する工程
と、 この接続孔内にＷからなる接続電極を埋込み形成する工
程と、 この接続電極を含む領域上に導電性酸化物からなる導電
膜を形成するとともに、前記接続電極と前記導電膜との
界面にＷＯ3-d （０＜ｄ＜３）からなる界面層を自己整
合的に形成する工程と、 前記導電膜をパターニングして下部キャパシタ電極を形
成する工程と、 この下部キャパシタ電極上にキャパシタ絶縁膜および上
部キャパシタ電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項９】半導体基板上に絶縁膜を形成する工程と、 この絶縁膜にその下地に達する接続孔を形成する工程
と、 この接続孔内に接続電極を埋込み形成する工程と、 酸化種を含まない不活性雰囲気中で前記接続電極を含む
領域上に導電性酸化物からなる非晶質の第１の導電膜を
形成した後、酸化種を含む不活性雰囲気中で前記第１の
導電膜上に導電性酸化物からなる結晶性の第２の導電膜
を形成する工程と、 前記第１および第２の導電膜をパターニングして、下部
キャパシタ電極を形成する工程と、 この下部キャパシタ電極上にキャパシタ絶縁膜および上
部キャパシタ電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項１０】半導体基板上に貴金属酸化物からなる電
極を形成する工程と、 この電極上に導電性ペロブスカイト酸化物からなる保護
膜を形成する工程と、 プラズマを利用した成膜方法により、前記電極上に前記
保護膜を介して絶縁膜を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10199549A JP2000022109A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10199549A JP2000022109A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022109A true JP2000022109A (ja) | 2000-01-21 |
Family
ID=16409684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10199549A Abandoned JP2000022109A (ja) | 1998-06-30 | 1998-06-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022109A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274348A (ja) * | 2000-03-24 | 2001-10-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001284548A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2002083940A (ja) * | 2000-09-07 | 2002-03-22 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US6831323B2 (en) | 2002-03-28 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US9093460B2 (en) | 2012-10-16 | 2015-07-28 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| CN116316055A (zh) * | 2023-05-16 | 2023-06-23 | 苏州长光华芯光电技术股份有限公司 | 半导体激光器接触电极及其制备方法 |
-
1998
- 1998-06-30 JP JP10199549A patent/JP2000022109A/ja not_active Abandoned
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001274348A (ja) * | 2000-03-24 | 2001-10-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4583544B2 (ja) * | 2000-03-24 | 2010-11-17 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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| US6831323B2 (en) | 2002-03-28 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7268036B2 (en) | 2002-03-28 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US9093460B2 (en) | 2012-10-16 | 2015-07-28 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| CN116316055A (zh) * | 2023-05-16 | 2023-06-23 | 苏州长光华芯光电技术股份有限公司 | 半导体激光器接触电极及其制备方法 |
| CN116316055B (zh) * | 2023-05-16 | 2023-09-01 | 苏州长光华芯光电技术股份有限公司 | 半导体激光器接触电极及其制备方法 |
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