KR100972212B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명은 밀착층상에 백금족 등의 금속으로 이루어진 도전막을 형성할 때에, 커버리지나 모폴로지의 저하를 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
반도체 기판 위에 고융점 금속, 고융점 금속의 합금, 고융점 금속의 질화물 및 고융점 금속의 규화질화물로 이루어진 군(群)으로부터 선택된 하나의 재료로 형성된 밀착층이 배치되어 있다. 밀착층의 표면상에 밀착층을 형성하는 재료의 산화물로 이루어진 산화물 표면층이 배치되어 있다. 산화물 표면층의 표면상에 백금족 또는 백금족을 함유하는 합금으로 이루어진 제1 도전층이 배치되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE SUITABLE FOR FORMING CONDUCTIVE FILM SUCH AS PLATINUM WITH GOOD COVERAGE, AND ITS MANUFACTURE}
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 장치의 단면도.
도 2a 및 도 2b는 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 단면도(그 1).
도 3c 및 도 3d는 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 단면도(그 2).
도 4e 및 도 4f는 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 단면도(그 3).
도 5g 및 도 5h는 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 단면도(그 4).
도 6i 및 도 6j는 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 단면도(그 5).
도 7k는 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 부분 단면도(그 6).
도 8a 및 도 8b는 실시예에 따른 방법으로 제작한 시료 및 비교예에 따른 시료의 실린더형 루테늄층의 SEM 사진.
도 9a 및 도 9b는 실시예에 따른 방법으로 제작한 시료의 실린더형 루테늄층의 SEM 사진.
도 10a 및 도 10b는 실시예에 따른 방법으로 제작한 시료 및 비교예에 따른 시료의 실린더형 루테늄층의 SEM 사진.
도 11a 및 도 11b는 실시예에 따른 방법으로 제작한 시료 및 비교예에 따른 시료의 실린더형 루테늄층의 SEM 사진.
도 12는 TiN층의 표면을 산화한 2층 구조의 시트 저항과, 산화층의 막 두께와의 관계를 도시한 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체 기판
12 : 분리 영역
13 : 절연 게이트 전극
14 : 제1 층간 절연막
15, 17 : 플러그
16 : 제2 층간 절연막
18 : 컨택트 홀
21 : 게이트 절연막
22 : 하측 게이트 전극
23 : 상측 게이트 전극
24 : 에칭 스톱퍼층
25 : 측벽 에칭 스톱퍼
31, 33 : 질화실리콘층
32 : 산화실리콘층
34 : 밀착층
35 : 산화물 표면층
36, 38 : 루테늄층
37 : 산화탄탈층
41 : 제3 층간 절연막
42, 44 : 알루미늄 배선
43 : 제4 층간 절연막
45 : 제5 층간 절연막
46 : 보호막
47 : 개구
50 : 희생막
51 : 홀
52 : 레지스트막
55 : 슬릿
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 기판 위에 백금족 또는 백금족을 함유하는 합금으로 이루어진 도전층이 형성되어 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
다이내믹 랜덤 액세스 메모리(DRAM)나 강유전체 메모리(FRAM) 등의 메모리계 반도체 소자에 있어서, 커패시터의 대용량화에 따라, 그 구조가 MIS(Metal-Insulator-Semiconductor) 구조로부터 MIM(Metal-Insulator-Metal) 구조로 이동하고 있다. 유전체막의 재료로서도, 산화탄탈이나 티탄산바륨스트론튬 등의 고유전체 재료, PZT나 SBT 등의 강유전체 재료의 채용이 검토되고 있다. 이 경우, 커패시터의 축적 전극으로서, 내산화성이 우수한 금속이나 도전성 산화물이 선택된다. 예컨대, 이러한 재료로서, 특허 문헌 1∼3에, Ru, Ir, Pt 등의 내산화성이 우수한 금속, RuO2, IrO2 등의 도전성 산화물 및 SrRuO 등의 페로브스카이트 구조를 가진 도전 재료를 들 수 있다.
이들 재료는 스퍼터링이나 증착 등의 물리적 성막법으로 형성되고, 그 후 열처리를 행함으로써, 밀착성의 향상, 힐록(hillock)이나 핀홀(pinhole)의 저감, 조면화 등이 행해진다.
그런데 전술한 바와 같이 백금족의 금속은 절연막과의 밀착성이 나쁘다. 백금족의 금속으로 이루어진 도전막과 절연막과의 밀착성을 높이기 위해서 양자간에 TiN이나 WN으로 이루어진 밀착층이 배치된다.
[특허 문헌 1]
일본 특허 공개 평성 제7-297364호 공보
[특허 문헌 2]
일본 특허 공개 평성 제8-335679호 공보
[특허 문헌 3]
일본 특허 공개 평성 제8-340091호 공보
종횡비가 높은 컨택트 홀의 내면을 백금족의 금속 등으로 이루어진 도전막으로 덮을 때에, TiN이나 WN 등의 밀착층을 개재시키면, 커버리지나 모폴로지가 저하된다.
본 발명의 목적은 밀착층상에 백금족 등의 금속으로 이루어진 도전막을 형성할 때에, 커버리지나 모폴로지의 저하를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 하나의 관점에 따르면, 반도체 기판 위에 배치되고, 고융점 금속, 고융점 금속의 합금, 고융점 금속의 질화물 및 고융점 금속의 규화질화물로 이루어진 군(群)으로부터 선택된 하나의 재료로 형성된 밀착층과, 상기 밀착층의 표면상에 배치되고, 그 밀착층을 형성하는 재료의 산화물로 이루어진 산화물 표면층과, 상기 산화물 표면층의 표면상에 배치되고, 백금족 또는 백금족을 함유하는 합금으로 이루어진 제1 도전층을 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 따르면, 하지 기판의 표면상에 고융점 금속, 고융점 금속의 합금, 고융점 금속의 질화물 및 고융점 금속의 규화질화물로 이루어진 군으로부터 선택된 하나의 재료로 이루어진 밀착층을 형성하는 공정과, 상기 밀착층의 표면을 산화하는 공정과, 산화된 상기 밀착층의 표면상에 백금족 또는 백금족을 함유하는 합금으로 이루어진 제1 도전층을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
밀착층의 표면을 산화함으로써, 그 위에 배치되는 제1 도전층의 커버리지를 개선할 수 있다.
도 1a에 본 발명의 실시예에 따른 반도체 장치의 단면도를 도시한다. 실시예에 따른 반도체 장치는 DRAM이다. 이하, 도 1a를 참조하면서, 제1 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
실리콘으로 이루어진 p형 표면 영역을 갖는 반도체 기판(11)의 표면에 샬로우 트렌치 아이솔레이션(STI; shallow trench isolation)에 의해 산화실리콘(SiO2)의 분리 영역(12)을 형성한다. 분리 영역(12)으로 구획된 활성 영역의 표면에 절연 게이트 전극(13)을 형성한다.
도 1b에 도시한 바와 같이, 절연 게이트 전극(13)은 실리콘 표면에 형성된 산화실리콘으로 이루어진 게이트 절연막(21)과, 그 위에 형성된 다결정 실리콘의 하측 게이트 전극(22)과, 그 위에 형성된 텅스텐실리사이드(WSi) 등의 상측 게이트 전극(23)과, 그 위에 형성된 질화실리콘(SiN) 등의 에칭 스톱퍼층(24)과, 게이트 전극 측벽을 덮는 질화실리콘 등의 측벽 에칭 스톱퍼(25)를 갖는다. 또, 도시의 간 략화를 위해, 도 1a에 있어서는, 절연 게이트 전극(13)는 간략화한 구성으로 도시한다.
측벽 에칭 스톱퍼(25)를 형성하기 전에, 게이트 절연막(21)으로부터 에칭 스톱퍼층(24)까지의 적층 구조를 마스크로 하여 소스 및 드레인 영역을 형성하기 위한 이온 주입이 행해진다.
절연 게이트 전극(13)을 형성한 후, 산화실리콘 등의 제1 층간 절연막(14)을 형성한다. 제1 층간 절연막(14)의 필요한 지점에 컨택트 홀을 개구하고, 다결정 실리콘, 텅스텐(W) 등의 플러그(15)를 형성한다. 또, 플러그(15)는 CVD에 의해 다결정 실리콘 또는 텅스텐층을 퇴적시키고, 화학기계연마(CMP) 등에 의해 불필요한 부분을 제거함으로써 형성된다.
그 후, 기판 전면(全面)상에 제2 층간 절연막(16)을 형성한다. 또, 제2 층간 절연막(16)은 일단 도중의 레벨까지 절연층을 퇴적시켜, 비트선(BL)을 형성한 후, 비트선(BL)을 매립하고, 나머지 부분의 절연층을 퇴적시킴으로써 형성된다. 제2 층간 절연막(16)을 관통하여 아래의 플러그(15)에 이르는 컨택트 홀(18)을 형성하고, 컨택트 홀 속에 텅스텐 등으로 형성된 플러그(17)를 매립한다.
플러그(17)의 형성은, 예컨대 TiN으로 이루어진 배리어 메탈층과 텅스텐층의 퇴적 및 CMP 등에 의해 행한다. 그 후, 평탄화한 제2 층간 절연막(16)의 표면상에 질화실리콘층(31), 산화실리콘층(32) 및 질화실리콘층(33)을 순서대로 형성한다. 이들의 적층은 나중에 형성하는 커패시터의 쓰러짐(fall-down) 방지를 위한 받침대를 구성하는 지지층이 된다. 상하의 질화실리콘층(31, 33)은 산화실리콘층의 에칭 시에 에칭 스톱퍼로서 기능한다.
플러그(17)의 형성으로부터, 그 위의 커패시터의 형성까지의 공정을 도 2a 내지 도 8b를 참조하여 설명한다. 도 2a 내지 도 8b에서는, 도 1a 및 도 1b의 제1 층간 절연막(14)보다도 위층의 하나의 커패시터에 대응하는 부분만이 나타내어져 있다.
도 2a에 도시한 바와 같이, 제1 층간 절연막(16)의 내부에 비트선(BL)이 매립되어 있다. 도 1a에서는, 비트선(BL)이 지면에 평행한 방향으로 연장되어 있는 경우를 나타내었지만, 도 2a 내지 도 8b의 각 도면은 비트선(BL)이 연장되어 있는 방향에 대하여 수직인 단면을 나타내고 있다.
제1 층간 절연막(16)에 컨택트 홀(18)을 형성한다. 컨택트 홀(18)은 비트선(BL)과 겹치지 않는 영역에 배치되고, 그 바닥면에 도 1a에 도시한 플러그(15)의 상면이 노출된다. 도 2a에서는, 하나의 컨택트 홀(18)을 나타내고 있지만, 도 2a에 도시된 제1 층간 절연막(16)의 우측 및 좌측에도 다른 컨택트 홀이 형성되어 있다.
컨택트 홀(18)의 내면 및 제1 층간 절연막(16)의 상면을 TiN층으로 덮는다. 컨택트 홀(18)내를 매립할 수 있도록, 기판의 전면상에 텅스텐층을 형성한다. 제1 층간 절연막(16) 위에 퇴적된 불필요한 TiN층 및 텅스텐층을 CMP에 의해 제거한다. 이에 따라, 컨택트 홀(18)의 내면을 덮는 TiN으로 이루어진 배리어 메탈층(17A) 및 컨택트 홀(18)내에 충전된 텅스텐 플러그(17)가 남는다.
도 2b에 도시한 바와 같이, 제1 층간 절연막(16) 위에 두께 40 ㎚의 질화실 리콘층(31), 두께 100 ㎚의 산화실리콘층(32) 및 두께 40 ㎚의 질화실리콘층(33)을 이 순서대로 형성한다. 질화실리콘층(33) 위에 두께 900 ㎚의 산화실리콘으로 이루어진 희생막(50)을 형성한다.
도 3c에 도시한 바와 같이, 텅스텐 플러그(17)에 대응하는 위치에 희생막(50)으로부터 질화실리콘층(31)까지의 4층을 관통하는 홀(51)을 형성한다. 홀(51)의 바닥에 텅스텐 플러그(17)의 상면이 노출된다.
도 3d에 도시한 바와 같이, 홀(51)의 내면 및 희생막(50)의 상면에 TiN으로 이루어진 두께 10 ㎚의 밀착층(34)을 화학기상성장(CVD)에 의해 형성한다.
도 4e에 도시한 바와 같이, 밀착층(34)의 표층부를 산화하여 산화물 표면층(35)을 형성한다. 산화물 표면층(35)의 두께는 5 ㎚ 이하로 한다. 산화 방법의 상세한 내용에 대해서는 후술한다.
도 4f에 도시한 바와 같이, 산화물 표면층(35) 위에 CVD에 의해 두께 20 ㎚의 루테늄층(36)(이하, 루테늄막이라고도 칭함)을 형성한다. 루테늄막(36) 위에 레지스트 재료를 도포하고, 루테늄층(36) 위에 레지스트막(52)을 형성한다. 레지스트막(52)의 일부는 홀(51)내에 충전된다. 또, 레지스트 재료 대신에 스핀온글라스(SOG) 재료를 이용하여도 좋다.
도 5g에 도시한 바와 같이, 희생막(50)의 상면이 노출될 때까지 CMP를 행한다. 홀(51)의 내면에 밀착층(34), 산화물 표면층(35), 루테늄층(36) 및 레지스트막(52)이 남는다. CMP전에 홀(51)내가 레지스트막(52)으로 충전되어 있기 때문에, CMP시에 이용한 슬러리가 홀(51)내에 잔류하는 것을 방지할 수 있다. 또, 희생막(50) 위의 산화물 표면층(35) 및 밀착층(34)은 CMP로 제거하는 대신에 에칭에 의해 제거하여도 좋다.
도 5h에 도시한 바와 같이, 플루오르화수소산 등을 이용한 습식(wet) 처리에 의해 희생막(50)을 제거한다.
도 6i에 도시한 바와 같이, 홀(51)내에 충전되어 있는 레지스트막(52)을 제거한다. 원통형(실린더형)의 루테늄층(36)이 남는다. 루테늄층(36)의 외주면상에 산화물 표면층(35) 및 밀착층(34)의 2층이 남아 있다. 루테늄층(36)의 내주면은 노출되어 있다. 이 루테늄층(36)이 커패시터의 축적 전극이 된다.
도 6j에 도시한 바와 같이, 루테늄층(36)의 외주면상의 밀착층(34)을, 황산과수 또는 암모니아과수를 이용한 습식 처리로 제거한다. 이 때, 산화물 표면층(35)도 제거되고, 루테늄층(36)의 외주면이 노출된다. 밀착층(34) 중, 질화실리콘막(33)의 상면보다도 아래쪽의 일부분도 에칭되고, 질화실리콘층(33) 및 산화실리콘층(32)에 형성되어 있는 오목부의 내주면과 루테늄층(36)의 외주면 사이에 슬릿(55)이 형성된다.
도 7k에 도시한 바와 같이, 커패시터의 축적 전극이 되는 루테늄층(36)의 표면상에 두께 10 ㎚의 산화탄탈(Ta2O5)층(37)을, Ta(O(C2H5)) 5를 소스 가스로 하고, 기판 온도를 400∼500℃로 한 CVD에 의해 형성한다. 산화탄탈층(37)은 밀착층(34)이 후퇴하여 형성된 슬릿(55)의 내부까지 들어간다. 이 때문에, 밀착층(34)과 직접 접하고 있는 부분의 산화탄탈층(37)이 두꺼워져서 국소적인 누설 전류의 증대를 방 지할 수 있다.
Ru(EtCP)2 또는 Ru(CP)2를 소스 가스로서 이용하고, 기판 온도를 300∼400℃로 한 CVD에 의해 산화탄탈층(37)의 표면을 덮는 두께 30 ㎚의 루테늄층(38)을 형성한다. 이와 같이 하여, 하측 전극이 되는 루테늄층(36), 커패시터 유전체층이 되는 산화탄탈층(37) 및 상측 전극이 되는 루테늄층(38)으로 구성된 커패시터가 형성된다.
도 1a로 되돌아가 설명을 계속한다. 커패시터를 매립할 수 있도록, 기판 전면상에 산화실리콘으로 이루어진 제3 층간 절연막(41)을 형성한다. 루테늄층(38)의 정상부에서의 제3 층간 절연막(41)의 두께(T41)는 예컨대 300 ㎚이다. 제3 층간 절연막(41)의 필요한 지점에 컨택트 홀을 형성하고, 그 바닥면에 커패시터의 상측 전극이 되는 루테늄층(38)의 일부를 노출시킨다. 또, 컨택트 홀은 커패시터가 배치되어 있지 않은 영역에 배치된다.
제3 층간 절연막(41) 위에 두께 약 400 ㎚의 제1 층째의 알루미늄 배선(42)을 형성한다. 이 알루미늄 배선(42)은 제3 층간 절연막(41)에 형성된 컨택트 홀내를 경유하여 루테늄층(38)에 접속된다. 알루미늄 배선(42)을 덮을 수 있도록, 제3 층간 절연막(41) 위에 산화실리콘으로 이루어진 두께 약 450 ㎚의 제4 층간 절연막(43)을 형성한다.
제4 층간 절연막(43)의 표면상에 두께 약 900 ㎚의 제2 층째의 알루미늄 배선(44)을 형성한다. 알루미늄 배선(44)은 제4 층간 절연막(43)에 형성된 컨택트 홀 내를 경유하여 하층의 소정 배선에 접속된다.
알루미늄 배선(44)을 덮을 수 있도록, 제4 층간 절연막(43) 위에 산화실리콘으로 이루어진 두께 약 300 ㎚의 제5 층간 절연막(45)을 형성하거나 산화실리콘으로 이루어진 이들 층간 절연막은 예컨대 CVD에 의해 형성된다. 제5 층간 절연막(45) 위에 질화실리콘으로 이루어진 두께 약 600 ㎚의 보호막(46)을 형성한다. 제5 층간 절연막(45) 및 보호막(46)의 2층에 개구(47)를 형성하고, 그 바닥면에 알루미늄 배선(44)의 일부를 노출시킨다.
도 8a에는 도 4f에 도시한 루테늄층(36)을 형성한 후의 단면 SEM 사진을 나타낸다. 또, 밀착층(34) 표면의 산화는 다운플로우 플라즈마형 애싱 장치를 이용하고, 산소 유량을 3 slm, 기판 온도를 실온으로 하여 60초간 행하였다. 이 산화 처리에 의해 형성되는 산화물 표면층(35)의 두께는 약 5 ㎚이다. 비교를 위해 도 8b에는 밀착층(34)의 표면을 산화하지 않고서 루테늄층을 형성한 경우의 단면 SEM 사진을 나타낸다.
실시예와 같이, 밀착층(34)의 표면을 산화함으로써, 특히 홀의 바닥면에 있어서의 루테늄층(36)의 커버리지가 개선되어 있는 것을 알 수 있다. 또한, 밀착층(34)의 표면을 산화한 쪽이 루테늄층(36)의 표면 모폴로지도 양호하다.
도 9a 및 도 9b에는 밀착층(34)의 표면을 다른 방법으로 산화한 경우의 루테늄층의 단면 SEM 사진을 나타낸다. 도 9a는 산소 유량 5 sccm, 질소 유량 1000 sccm의 분위기 속에서, 기판 온도를 450℃로 하여 30분간의 산화 처리를 행한 후에 루테늄층을 형성한 시료의 SEM 사진을 나타낸다. 산화물 표면층의 두께는 약 5 ㎚ 였다. 도 9b는 루테늄 성막용 CVD 장치를 이용하여, 산소 유량을 650 sccm, 압력을 133 Pa(1 Torr), 기판 온도를 330℃로 하여 10분간의 산화 처리를 행한 후에 루테늄층을 형성한 시료의 SEM 사진을 나타낸다. 산화물 표면층의 두께는 약 3 ㎚였다.
어느 쪽의 경우에도, 도 8b에 도시한 산화 처리를 행하지 않는 경우에 비하여 루테늄층의 커버리지 및 표면 모폴로지가 개선되고 있는 것을 알 수 있다.
전술한 바와 같이, TiN으로 이루어진 밀착층의 표면을 산화하여 TiON으로 이루어진 산화물 표면층을 형성하고, 그 위에 루테늄층을 형성함으로써, 루테늄층의 커버리지 및 표면 모폴로지를 개선할 수 있다. 밀착층의 표면을 산화함으로써, 루테늄층의 커버리지 및 표면 모폴로지가 개선되는 것은 밀착층의 표면이 산화에 의해 불활성이 되기 때문이라고 생각된다.
도 10a에는 도 6j에 도시한 상태에 있어서의 시료의 SEM 사진을 나타낸다. 도 6j에서는 질화실리콘층(31) 아래에 제1 층간 절연막(16) 및 텅스텐 플러그(17)가 배치되어 있지만, 도 10a에 도시한 시료에서는 질화실리콘막(31)의 하지의 전면이 텅스텐층으로 되어 있다. 루테늄층의 두께는 20 ㎚로 하였다. 루테늄층으로 구성된 실린더의 도괴(倒壞)나 루테늄층과 텅스텐층 사이의 통전 불량은 보이지 않는다.
도 10b에는 비교를 위해 밀착층(34)의 표면을 산화하지 않고 루테늄층을 형성한 시료의 SEM 사진을 나타낸다. 또, 루테늄층의 두께는 30 ㎚로 하였다. 경사져 있는 실린더형의 루테늄층이 보인다. 또한, 대부분의 실린더가 거무스름하게 찍혀 있다. 이것은 실린더와 하지의 텅스텐층과의 도통 불량이 발생하고 있기 때문이다.
도 11a에는 도 10a에 도시한 시료의 단면 SEM 사진을 나타낸다. 비교를 위해 도 11b에는 도 10b에 도시한 시료의 단면 SEM 사진을 나타낸다.
도 11a에 드러나 있는 실린더형 루테늄층의 하단 근방에 배치되어 있는 것이 도 6j의 질화실리콘층(31), 산화실리콘층(32) 및 질화실리콘층(33)으로 이루어진 지지층에 해당한다. 이 지지층 아래에 텅스텐층이 관찰된다.
도 11b의 실린더형 루테늄막의 하단에 질화실리콘층(31), 산화실리콘층(32) 및 질화실리콘층(33)으로 이루어진 지지층이 드러나 있다. 도 11b는 실린더의 간극부에 있어서의 단면이기 때문에, 지지층이 사진의 좌단으로부터 우단까지 연속하고 있다. 이 3층 아래의 텅스텐층의 일부가 에칭되어 간극이 형성되어 있는 것을 알 수 있다. 이것은 도 6j에 도시한 밀착층(34)의 에칭시에 핀홀을 경유하여 에칭제가 텅스텐층까지 이르렀기 때문이라고 생각된다.
본원의 실시예와 같이, 루테늄층(36)을 형성하기 전에, 밀착층(34)의 표면을 산화해 둠으로써, 루테늄층의 커버리지를 개선하여 도통 불량의 발생을 방지할 수 있다.
다음에, 도 12를 참조하여 도 7k의 산화물 표면층(35)의 바람직한 막 두께에 대해서 설명한다.
도 12에는 두께 10 ㎚의 TiN층의 표면을 산화하여 TiON층을 형성한 2층 구조의 시트 저항과 TiON층의 막 두께와의 관계를 나타낸다. 횡축은 TiON층의 두께를 단위 「㎚」로 표시하고, 종축은 시트 저항을 단위 「Ω/□」으로 표시한다. TiON층이 두꺼워짐에 따라 시트 저항이 증가한다.
본원 발명자들의 평가 시험에 따르면, TiON층 위에 형성하는 루테늄층의 충분한 커버리지 개선 효과를 얻기 위해서는 TiON층의 두께를 1 ㎚ 이상으로 하는 것이 바람직한 것을 알았다. 또한, 도 6j에 도시한 공정에 있어서, TiON층(산화물 표면층; 35)을 습식 에칭으로 제거하기 위해서는 TiON층의 두께를 5 ㎚ 이하로 하는 것이 바람직하다.
TiON층의 두께가 1∼5 ㎚의 범위라면, TiN층과 TiON층과의 2층의 시트 저항은 대략 1000 Ω/□ 이하가 된다. 이것은 TiON층을 형성하지 않는 경우와 거의 동등한 저항치이며, TiON층을 형성함에 따른 저항 증가의 영향은 경미하다.
상기 실시예에서는, 도 4e에 도시한 밀착층(34)의 표면 산화 공정에 있어서, 산소 분위기 중에서의 열산화 처리, 다운플로우 플라즈마형 애싱 장치를 이용한 산화 처리, 루테늄층 형성을 위한 CVD 장치를 이용한 산화 처리에 대해서 설명하였지만, 그 밖의 방법으로 산화를 행하여도 좋다.
예컨대, 베리어 메탈층을 CVD에 의해 성막하는 경우, 성막 후에, CVD 장치의 챔버내에 O2와 NH3을 도입하여 H2O를 발생시키고, 밀착층의 표면을 산화하여도 좋다. 또한, 밀착층의 성막 후에 기판을 CVD 장치로부터 꺼내어 밀착층의 표면을 물(H2O), 오존수(O3), 과산화수소수(H2O2), HNO3 등의 산소 원소를 함유하는 약액에 노출시켜도 좋다. 먼지를 제거하기 위해서 이 약액에 HCl이나 H2SO4를 섞어도 좋다. 또한, 오존(O3), 수증기(H2O), CO2, NO, N2O 등의 산소 원소를 함유하는 가스 속에서 열처리를 행하여도 좋고, 이들 가스의 플라즈마에 밀착층의 표면을 노출시켜도 좋 다.
상기 실시예에서는, 밀착층으로서 TiN을 이용하였지만, 그 밖의 재료를 이용하여도 좋다. 예컨대, 티탄(Ti), 탄탈(Ta), 텅스텐(W), 지르코늄(Zr), 하프늄(Hf), 니오븀(Nb) 등의 고융점 금속 또는 이들의 합금, 질화텅스텐(WN), 질화탄탈(TaN), 질화지르코늄(ZrN), 질화하프늄(HfN), 질화니오븀(NbN) 등의 고융점 금속의 질화물, TiSiN, TaSiN, WSiN, ZrSiN, HfSiN, NbSiN 등의 고융점 금속의 규화질화물을 이용할 수도 있다.
또한, 상기 실시예에서는, 커패시터의 축적 전극으로서 루테늄을 이용하였지만, 그 밖의 백금족의 금속, 예컨대 Ir, Re, Pt, Pd, Rh, Os 등, 또는 이들 합금을 이용할 수도 있다.
이상 실시예에 따라 본 발명을 설명하였지만, 본 발명은 이들에 제한되는 것이 아니다. 예컨대, 여러 가지 변경, 개량, 조합 등이 가능한 것은 당업자에게 있어 자명할 것이다.
상기 실시예로부터, 이하의 부기에 표시된 발명이 도출된다.
(부기 1) 반도체 기판 위에 배치되고, 고융점 금속, 고융점 금속의 합금, 고융점 금속의 질화물 및 고융점 금속의 규화질화물로 이루어진 군으로부터 선택된 하나의 재료로 형성된 밀착층과,
상기 밀착층의 표면상에 배치되고, 그 밀착층을 형성하는 재료의 산화물로 이루어진 산화물 표면층과,
상기 산화물 표면층의 표면상에 배치되고, 백금족 또는 백금족을 함유하는 합금으로 이루어진 제1 도전층을 갖는 반도체 장치.
(부기 2) 상기 제1 도전층이 Ru, Ir, Re, Pt, Pd, Rh, Os로 이루어진 군으로부터 선택된 하나의 금속을 함유하는 부기 1에 기재한 반도체 장치.
(부기 3) 상기 밀착층이 Ti, Ta, W, Zr, Hf, Nb, TiN, TaN, WN, ZrN, HfN, NbN, TiSiN, TaSiN, WSiN, ZrSiN, HfSiN 및 NbSiN으로 이루어진 군으로부터 선택된 하나의 재료로 형성되어 있는 부기 1 또는 2에 기재한 반도체 장치.
(부기 4) 상기 제1 도전층의 표면을 덮고, 유전체 재료로 형성된 커패시터 유전체막과,
상기 커패시터 유전체막의 표면을 덮고, 백금족 또는 백금족의 합금으로 이루어지며, 상기 커패시터 유전체막을 통해 상기 제1 도전층과 함께 커패시터를 구성하는 제2 도전층을 갖는 부기 1 내지 3 중 어느 하나에 기재한 반도체 장치.
(부기 5) 상기 산화물 표면층의 두께가 1∼5 ㎚인 부기 1 내지 4 중 어느 하나에 기재한 반도체 장치.
(부기 6) 추가로, 상기 반도체 기판 위에 배치되고, 절연 재료로 형성된 지지층과,
상기 지지층에 형성된 오목부를 가지며, 상기 오목부의 내면상에 상기 밀착층이 배치되어 있고,
상기 제1 도전층이 상기 산화물 표면층을 피복하는 제1 부분과, 상기 오목부의 측면을 위쪽으로 연장시킨 통형상의 가상면을 따라, 그 제1 부분에 연속하는 제2 부분을 포함하는 부기 1 내지 5 중 어느 하나에 기재한 반도체 장치.
(부기 7) 추가로, 상기 반도체 기판의 표면상에 형성되고, 소스 및 드레인이 되는 한 쌍의 불순물 확산 영역 및 게이트 전극을 포함하는 트랜지스터와,
상기 트랜지스터를 덮을 수 있도록, 상기 반도체 기판 위에 형성된 층간 절연막과,
상기 층간 절연막을 관통하고, 상기 트랜지스터의 한쪽 불순물 확산 영역에 접속된 도전성의 플러그를 가지며, 상기 지지층이 상기 층간 절연막 위에 배치되고, 상기 오목부의 바닥면에 상기 플러그가 노출되며, 상기 제1 도전층이 상기 밀착층 및 산화물 표면층을 경유하여 상기 플러그에 전기적으로 접속되어 있는 부기 6에 기재한 반도체 장치.
(부기 8) 하지 기판의 표면상에 고융점 금속, 고융점 금속의 합금, 고융점 금속의 질화물 및 고융점 금속의 규화질화물로 이루어진 군으로부터 선택된 하나의 재료로 이루어진 밀착층을 형성하는 공정과,
상기 밀착층의 표면을 산화시키는 공정과,
산화된 상기 밀착층의 표면상에 백금족 또는 백금족을 함유하는 합금으로 이루어진 제1 도전층을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
(부기 9) 상기 산화하는 공정에 있어서 상기 밀착층의 표면상에 형성되는 산화물층의 두께가 1∼5 ㎚인 부기 8에 기재한 반도체 장치의 제조 방법.
(부기 10) 상기 산화 공정은 상기 밀착층을 O2, O3, H2O, CO2, NO 및 N2O로 이루어진 군으로부터 선택된 적어도 하나의 가스 또는 그 플라즈마를 함유하는 분위 기에 노출되는 공정을 포함하는 부기 8 또는 9에 기재한 반도체 장치의 제조 방법.
(부기 11) 상기 산화 공정은 상기 밀착층을 H2O, H2O2, HNO3, 오존수로 이루어진 군으로부터 선택된 적어도 하나의 약액을 함유하는 액체에 노출되는 공정을 포함하는 부기 8∼10 중 어느 하나에 기재한 반도체 장치의 제조 방법.
(부기 12) 상기 액체에 HCl 또는 H2SO4가 혼입되어 있는 부기 11에 기재한 반도체 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 밀착층의 표면을 산화함으로써, 그 위에 형성하는 백금족의 금속 등으로 이루어진 도전층의 커버리지나 표면 모폴로지를 개선할 수 있다.

Claims (7)

  1. 반도체 기판 위에 배치되고, 고융점 금속, 고융점 금속의 합금, 고융점 금속의 질화물 및 고융점 금속의 규화질화물로 이루어진 군으로부터 선택된 하나의 재료로 형성된 밀착층과;
    상기 밀착층의 표면상에 배치되고, 그 밀착층을 형성하는 재료의 산화물로 이루어진 산화물 표면층과;
    상기 산화물 표면층의 표면상에 배치되고, 백금족 또는 백금족을 함유하는 합금으로 이루어진 제1 도전층과;
    상기 반도체 기판 위에 배치되고, 절연 재료로 형성된 지지층과;
    상기 지지층에 형성된 오목부
    를 포함하고,
    상기 오목부의 내면상에 상기 밀착층이 배치되어 있고,
    상기 제1 도전층은 상기 산화물 표면층을 피복하는 제1 부분과, 상기 오목부의 측면을 위쪽으로 연장시킨 통형상의 가상면을 따라, 상기 제1 부분에 연속하는 제2 부분을 포함하는 것인 반도체 장치.
  2. 제1항에 있어서, 상기 밀착층이 Ti, Ta, W, Zr, Hf, Nb, TiN, TaN, WN, ZrN, HfN, NbN, TiSiN, TaSiN, WSiN, ZrSiN, HfSiN 및 NbSiN으로 이루어진 군으로부터 선택된 하나의 재료로 형성되어 있는 것인 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 도전층의 표면을 덮으며, 유전체 재료로 형성된 커패시터 유전체막과,
    상기 커패시터 유전체막의 표면을 덮고, 백금족 또는 백금족의 합금으로 이루어지며, 상기 커패시터 유전체막을 통해 상기 제1 도전층과 함께 커패시터를 구성하는 제2 도전층을 포함하는 것인 반도체 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 반도체 기판의 표면상에 형성되고, 소스 및 드레인이 되는 한 쌍의 불순물 확산 영역 및 게이트 전극을 포함하는 트랜지스터와,
    상기 트랜지스터를 덮을 수 있도록 상기 반도체 기판 위에 형성된 층간 절연막과,
    상기 층간 절연막을 관통하고, 상기 트랜지스터의 한쪽 불순물 확산 영역에 접속된 도전성의 플러그를 더 포함하고,
    상기 지지층이 상기 층간 절연막 위에 배치되고, 상기 오목부의 바닥면에 상기 플러그가 노출되며, 상기 제1 도전층이 상기 밀착층 및 산화물 표면층을 경유하여 상기 플러그에 전기적으로 접속되어 있는 반도체 장치.
  6. 하지 기판의 표면상에, 고융점 금속, 고융점 금속의 합금, 고융점 금속의 질화물 및 고융점 금속의 규화질화물로 이루어진 군으로부터 선택된 하나의 재료로 이루어진 밀착층을 형성하는 공정과;
    상기 밀착층의 표면을 산화시키는 산화 공정과;
    산화된 상기 밀착층의 표면상에 백금족 또는 백금족을 함유하는 합금으로 이루어진 제1 도전층을 형성하는 공정
    을 포함하고,
    상기 산화 공정은, 상기 밀착층을 H2O, H2O2, HNO3, 오존수로 이루어진 군으로부터 선택된 적어도 하나의 약액을 함유하는 액체에 노출하는 공정을 포함하는 것인 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 액체에는, HCl 또는 H2SO4가 혼입되어 있는 것인 반도체 장치의 제조 방법.
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