JP3186042B2 - 半導体装置のキャパシタ形成方法 - Google Patents
半導体装置のキャパシタ形成方法Info
- Publication number
- JP3186042B2 JP3186042B2 JP20044098A JP20044098A JP3186042B2 JP 3186042 B2 JP3186042 B2 JP 3186042B2 JP 20044098 A JP20044098 A JP 20044098A JP 20044098 A JP20044098 A JP 20044098A JP 3186042 B2 JP3186042 B2 JP 3186042B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- photoresist film
- capacitor
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のキャ
パシタ形成方法に関し、更に詳細には、所定形状の下部
電極を有するキャパシタをバラツキ無く形成する半導体
装置のキャパシタ形成方法に関するものである。
パシタ形成方法に関し、更に詳細には、所定形状の下部
電極を有するキャパシタをバラツキ無く形成する半導体
装置のキャパシタ形成方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、一つのキャパ
シタと、ソース／ドレイン領域がそれぞれキャパシタと
ビット線とに接続され、ゲート電極がワード線に接続さ
れた一つのＭＯＳＦＥＴとから構成されている。キャパ
シタは、種々の構造が提案され、実用化されているもの
の、ＤＲＡＭの微細化に伴い、筒形キャパシタが多用さ
れるようになっている。筒形キャパシタは、絶縁膜内に
トレンチを形成し、トレンチ内に設けられた、円筒状又
は角筒状の下部電極と、下部電極上に形成された極薄膜
の誘電膜と、誘電膜上に形成された、下部電極に相似な
形状の上部電極から構成されている。
シタと、ソース／ドレイン領域がそれぞれキャパシタと
ビット線とに接続され、ゲート電極がワード線に接続さ
れた一つのＭＯＳＦＥＴとから構成されている。キャパ
シタは、種々の構造が提案され、実用化されているもの
の、ＤＲＡＭの微細化に伴い、筒形キャパシタが多用さ
れるようになっている。筒形キャパシタは、絶縁膜内に
トレンチを形成し、トレンチ内に設けられた、円筒状又
は角筒状の下部電極と、下部電極上に形成された極薄膜
の誘電膜と、誘電膜上に形成された、下部電極に相似な
形状の上部電極から構成されている。
【０００３】本明細書で言うトレンチ型筒形キャパシタ
とは、シリコン基板に成膜された絶縁膜に設けられたト
レンチ状又は筒状凹部の凹部壁に沿って設けられたた円
筒形又は角筒形の下部電極を有するキャパシタを言う。
トレンチ型角筒形キャパシタ１の下部電極１１は、図７
（ｅ）に示すように、絶縁膜３を貫通するコンタクトプ
ラグ５を介して基板２に形成された拡散層（図示せず）
に接続されていて、図８に示すような角筒状（又は箱
状）の形状を有する。ここで、図６及び図７を参照し
て、トレンチ型円筒形キャパシタ１の形成方法を説明す
る。図６（ａ）〜（ｃ）及び図７（ｄ）と（ｅ）は、そ
れぞれ、トレンチ型角筒形キャパシタ１を形成する際の
各工程の基板の層構造を示す基板断面図である。先ず、
図６（ａ）に示すように、トランジスタ（図示せず）が
形成されているシリコン基板２上に第１の絶縁膜３を成
膜し、次いで拡散層（図示せず）を露出するコンタクト
ホールを開口し、導電体でコンタクトホールを埋め込ん
でコンタクトプラグ４を形成する。次いでエッチング停
止層５及び第２の絶縁膜６を成膜し、パターニングして
トレンチ（角筒形の凹部）７をコンタクトプラグ４上に
形成する。続いて、トレンチ７上にキャパシタの下部電
極となるポリシリコン膜８を成膜する。
とは、シリコン基板に成膜された絶縁膜に設けられたト
レンチ状又は筒状凹部の凹部壁に沿って設けられたた円
筒形又は角筒形の下部電極を有するキャパシタを言う。
トレンチ型角筒形キャパシタ１の下部電極１１は、図７
（ｅ）に示すように、絶縁膜３を貫通するコンタクトプ
ラグ５を介して基板２に形成された拡散層（図示せず）
に接続されていて、図８に示すような角筒状（又は箱
状）の形状を有する。ここで、図６及び図７を参照し
て、トレンチ型円筒形キャパシタ１の形成方法を説明す
る。図６（ａ）〜（ｃ）及び図７（ｄ）と（ｅ）は、そ
れぞれ、トレンチ型角筒形キャパシタ１を形成する際の
各工程の基板の層構造を示す基板断面図である。先ず、
図６（ａ）に示すように、トランジスタ（図示せず）が
形成されているシリコン基板２上に第１の絶縁膜３を成
膜し、次いで拡散層（図示せず）を露出するコンタクト
ホールを開口し、導電体でコンタクトホールを埋め込ん
でコンタクトプラグ４を形成する。次いでエッチング停
止層５及び第２の絶縁膜６を成膜し、パターニングして
トレンチ（角筒形の凹部）７をコンタクトプラグ４上に
形成する。続いて、トレンチ７上にキャパシタの下部電
極となるポリシリコン膜８を成膜する。
【０００４】次いで、図６（ｂ）に示すように、トレン
チ７を埋め込みつつ基板全面にわたりポリシリコン膜８
上に無機シリカ又は流動性酸化膜９を塗布し、ベーキン
グして成膜する。無機シリカ９は、トレンチの埋め込み
材として機能する。次いで、トレンチ７を埋め込んだ無
機シリカ９をエッチングすることなく、トレンチ７領域
以外のポリシリコン膜８を露出させるように、無機シリ
カ９をエッチバックして、図６（ｃ）に示すように、ト
レンチ７領域以外のポリシリコン膜８を露出させる。
チ７を埋め込みつつ基板全面にわたりポリシリコン膜８
上に無機シリカ又は流動性酸化膜９を塗布し、ベーキン
グして成膜する。無機シリカ９は、トレンチの埋め込み
材として機能する。次いで、トレンチ７を埋め込んだ無
機シリカ９をエッチングすることなく、トレンチ７領域
以外のポリシリコン膜８を露出させるように、無機シリ
カ９をエッチバックして、図６（ｃ）に示すように、ト
レンチ７領域以外のポリシリコン膜８を露出させる。
【０００５】続いて、図７（ｄ）に示すように、トレン
チ７領域以外の第２の絶縁膜６上にあって露出している
ポリシリコン膜８をエッチングして除去し、トレンチ７
内にポリシリコン膜８からなる角筒体を形成する。最後
に、図７（ｅ）に示すように、角筒体を埋め込んだ無機
シキカ９を除去し、更に角筒体の外側の第２の絶縁膜６
をエッチング停止層５までエッチング除去して、トレン
チ型角筒形キャパシタ１のポリシリコン膜８からなる下
部電極１１を形成する。下部電極１１は、図８に示すよ
うに、角筒形であって、その寸法は、例えば高さＨが約
７０００Å、幅Ｗが約０．８μm 、長さＬが約０．２５
μm 及びポリシリコン膜の膜厚Ｔは１０００〜２０００
Åである。
チ７領域以外の第２の絶縁膜６上にあって露出している
ポリシリコン膜８をエッチングして除去し、トレンチ７
内にポリシリコン膜８からなる角筒体を形成する。最後
に、図７（ｅ）に示すように、角筒体を埋め込んだ無機
シキカ９を除去し、更に角筒体の外側の第２の絶縁膜６
をエッチング停止層５までエッチング除去して、トレン
チ型角筒形キャパシタ１のポリシリコン膜８からなる下
部電極１１を形成する。下部電極１１は、図８に示すよ
うに、角筒形であって、その寸法は、例えば高さＨが約
７０００Å、幅Ｗが約０．８μm 、長さＬが約０．２５
μm 及びポリシリコン膜の膜厚Ｔは１０００〜２０００
Åである。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
のトレンチ型筒形キャパシタの形成方法には、以下の問
題があった。即ち、第１には、無機シリカは、除去する
際のウエハ面内均一性が悪く、また埋め込み性に乏しい
ために、所定の形状の下部電極をウエハ面内に均一に形
成することが難しいことである。そのために、製品歩留
りを向上させることが難しかった。第２には、無機シリ
カの場合、ベーキングが必要であるから、工程が複雑に
なり、またベーキング炉が必要であって、設備費が嵩
む。
のトレンチ型筒形キャパシタの形成方法には、以下の問
題があった。即ち、第１には、無機シリカは、除去する
際のウエハ面内均一性が悪く、また埋め込み性に乏しい
ために、所定の形状の下部電極をウエハ面内に均一に形
成することが難しいことである。そのために、製品歩留
りを向上させることが難しかった。第２には、無機シリ
カの場合、ベーキングが必要であるから、工程が複雑に
なり、またベーキング炉が必要であって、設備費が嵩
む。
【０００７】上述のように、従来の筒形キャパシタの形
成方法では、所定形状の下部電極を有するキャパシタを
歩留り良く形成することが難しかった。そこで、本発明
の目的は、簡易な工程で所定形状のキャパシタ電極を歩
留り良く形成できるような半導体装置のキャパシタ形成
方法を提供することである。
成方法では、所定形状の下部電極を有するキャパシタを
歩留り良く形成することが難しかった。そこで、本発明
の目的は、簡易な工程で所定形状のキャパシタ電極を歩
留り良く形成できるような半導体装置のキャパシタ形成
方法を提供することである。
【０００８】
【課題を解決するための手段】本発明者は、下部電極の
ポリシリコン膜を保護する埋め込み材又は保護材とし
て、除去性の悪い無機シリカやＳｉＯ2 等のシリコン系
に代えて、露光、現像による除去性が極めて良好な有機
系のポジ型フォトレジスト剤を使用することに着眼し、
研究を行ったところ、以下の事実を見いだした。先ず、
図９（ａ）に示すように、ポリシリコン膜８上にポジ型
フォトレジスト膜４０をスピンコートにより成膜した。
次いで、トレンチ７内のフォトレジスト膜４０を残留さ
せつつトレンチ７領域以外のポリシリコン膜８を露出さ
せるように露光量を調整してフォトレジスト膜４０に露
光処理を施した。続いて、現像液によりフォトレジスト
膜４０の除去処理を行ったところ、図９（ｂ）に示すよ
うに、トレンチ７内のフォトレジスト膜４０が過剰に除
去されたり、図９（ｃ）に示すように、フォトレジスト
膜４０がトレンチ７領域以外の領域のポリシリコン膜４
０上に残ったりして、図９（ｄ）に示すように所望の形
状でフォトレジスト膜４０を除去することが難しかっ
た。
ポリシリコン膜を保護する埋め込み材又は保護材とし
て、除去性の悪い無機シリカやＳｉＯ2 等のシリコン系
に代えて、露光、現像による除去性が極めて良好な有機
系のポジ型フォトレジスト剤を使用することに着眼し、
研究を行ったところ、以下の事実を見いだした。先ず、
図９（ａ）に示すように、ポリシリコン膜８上にポジ型
フォトレジスト膜４０をスピンコートにより成膜した。
次いで、トレンチ７内のフォトレジスト膜４０を残留さ
せつつトレンチ７領域以外のポリシリコン膜８を露出さ
せるように露光量を調整してフォトレジスト膜４０に露
光処理を施した。続いて、現像液によりフォトレジスト
膜４０の除去処理を行ったところ、図９（ｂ）に示すよ
うに、トレンチ７内のフォトレジスト膜４０が過剰に除
去されたり、図９（ｃ）に示すように、フォトレジスト
膜４０がトレンチ７領域以外の領域のポリシリコン膜４
０上に残ったりして、図９（ｄ）に示すように所望の形
状でフォトレジスト膜４０を除去することが難しかっ
た。
【０００９】それは、フォトレジスト膜４０に与える露
光量を適正な量に調整することが難しかったからであ
る。ポジ型のフォトレジスト剤の場合、露光量が適正量
より多いと、フォトレジスト剤の反応が所定より進行し
て現像液により除去され易くなるために、図９（ｂ）に
示すように、トレンチ７内のフォトレジスト膜４０が過
剰に除去される。逆に露光量が適正量より少ないと、フ
ォトレジスト剤の反応が所定より進行せず、その結果、
現像液により除去され難く、図９（ｃ）に示すように、
フォトレジスト膜４０がトレンチ７領域以外のポリシリ
コン膜４０上に残る。
光量を適正な量に調整することが難しかったからであ
る。ポジ型のフォトレジスト剤の場合、露光量が適正量
より多いと、フォトレジスト剤の反応が所定より進行し
て現像液により除去され易くなるために、図９（ｂ）に
示すように、トレンチ７内のフォトレジスト膜４０が過
剰に除去される。逆に露光量が適正量より少ないと、フ
ォトレジスト剤の反応が所定より進行せず、その結果、
現像液により除去され難く、図９（ｃ）に示すように、
フォトレジスト膜４０がトレンチ７領域以外のポリシリ
コン膜４０上に残る。
【００１０】そこで、本発明者は、（１）ポジ型フォト
レジスト膜の感度を低下させて、露光処理の際の露光量
調整のための時間制御を容易にすることにより、（２）
相互に光透過率の異なるポジ型フォトレジスト膜を組み
合わせることにより、（３）また、ポジ型フォトレジス
ト膜とネガ型フォトレジスト膜とを組み合わせることに
より、（４）更にはその他の方法により、トレンチ内に
埋め込み材となるフォトレジスト膜を残しつつポリシリ
コン膜上のフォトレジスト膜を除去することを考え、実
験を重ねて本発明方法を完成するに到った。
レジスト膜の感度を低下させて、露光処理の際の露光量
調整のための時間制御を容易にすることにより、（２）
相互に光透過率の異なるポジ型フォトレジスト膜を組み
合わせることにより、（３）また、ポジ型フォトレジス
ト膜とネガ型フォトレジスト膜とを組み合わせることに
より、（４）更にはその他の方法により、トレンチ内に
埋め込み材となるフォトレジスト膜を残しつつポリシリ
コン膜上のフォトレジスト膜を除去することを考え、実
験を重ねて本発明方法を完成するに到った。
【００１１】上記目的を達成するために、本発明に係る
半導体装置のキャパシタ形成方法（以下、第１の発明と
言う）は、半導体装置のキャパシタの形成方法であっ
て、基板上に形成された絶縁膜に、キャパシタの下部電
極と同じ形状を有し、上方に向け開口した凹部を形成す
る工程と、凹部の凹部壁を含めて基板全面にポリシリコ
ン膜を成膜する工程と、基板全面にわたり光透過率の小
さいポジ型のフォトレジスト膜を成膜し、フォトレジス
ト膜で凹部を埋め込み、かつ凹部以外の領域のポリシリ
コン膜上にフォトレジスト膜を形成する工程と、フォト
レジスト膜を露光、現像して、凹部以外の領域のポリシ
リコン膜上のフォトレジスト膜を除去する工程と、凹部
以外の領域のポリシリコン膜をエッチングして除去し、
凹部壁上にポリシリコン膜からなる筒体を形成する工程
と、筒体内のフォトレジスト膜及び筒体外の絶縁膜を除
去し、露出した筒体を下部電極とする工程とを備えてい
ることを特徴としている。本発明で光透過率が小さいと
は、通常のポジ型のフォトレジスト膜より光透過率が小
さいことを意味する。また、光透過率とは、光透過率＝
（Ｉ／Ｏ）×１００で表される数値である。 Ｉ：フォトレジスト膜に入射した入射光の光量 Ｏ：フォトレジスト膜を透過した透過光の光量
半導体装置のキャパシタ形成方法（以下、第１の発明と
言う）は、半導体装置のキャパシタの形成方法であっ
て、基板上に形成された絶縁膜に、キャパシタの下部電
極と同じ形状を有し、上方に向け開口した凹部を形成す
る工程と、凹部の凹部壁を含めて基板全面にポリシリコ
ン膜を成膜する工程と、基板全面にわたり光透過率の小
さいポジ型のフォトレジスト膜を成膜し、フォトレジス
ト膜で凹部を埋め込み、かつ凹部以外の領域のポリシリ
コン膜上にフォトレジスト膜を形成する工程と、フォト
レジスト膜を露光、現像して、凹部以外の領域のポリシ
リコン膜上のフォトレジスト膜を除去する工程と、凹部
以外の領域のポリシリコン膜をエッチングして除去し、
凹部壁上にポリシリコン膜からなる筒体を形成する工程
と、筒体内のフォトレジスト膜及び筒体外の絶縁膜を除
去し、露出した筒体を下部電極とする工程とを備えてい
ることを特徴としている。本発明で光透過率が小さいと
は、通常のポジ型のフォトレジスト膜より光透過率が小
さいことを意味する。また、光透過率とは、光透過率＝
（Ｉ／Ｏ）×１００で表される数値である。 Ｉ：フォトレジスト膜に入射した入射光の光量 Ｏ：フォトレジスト膜を透過した透過光の光量
【００１２】本発明方法の好適な実施態様では、フォト
レジスト膜の成膜工程が、第１のポジ型のフォトレジス
ト膜で凹部を埋め込む第１のステップと、凹部内の第１
のフォトレジスト膜上を含む基板上に第２のポジ型のフ
ォトレジスト膜を成膜する第２のステップとを有し、第
１のフォトレジスト膜の光透過率が、第２のフォトレジ
スト膜の光透過率より小さい。本実施態様では、露光の
際、光は第２のフォトレジスト膜を透過して、第１のフ
ォトレジスト膜に到達する。第２のフォトレジスト膜は
光透過率が高いので、露光し易く、現像液による除去が
容易であり、第１のフォトレジスト膜は光透過率が低い
ので、露光し難く、現像液による除去が容易でない。そ
の結果、第１のフォトレジスト膜から切り離された状態
で第２のフォトレジスト膜を確実にかつ完全に現像、除
去し、ポリシリコン膜を露出させることができる。第１
及び第２のフォトレジスト膜の光透過率の差は、第２の
フォトレジスト膜を第１のフォトレジスト膜から切り離
して完全に現像、除去し、ポリシリコン膜を露出させる
ことができるような光透過率の差であれば良い。例え
ば、第１のフォトレジスト膜の光透過率が３０％程度で
あれば、第２のフォトレジスト膜の光透過率は７０％程
度で良い。好適には、第１のステップと第２のステップ
との間に、第１のフォトレジスト膜に加熱処理を施すス
テップを有することにより、第１のフォトレジスト膜を
硬化させて、第２のフォトレジスト膜を第１のフォトレ
ジスト膜からより一層分離し易くすることができる。
レジスト膜の成膜工程が、第１のポジ型のフォトレジス
ト膜で凹部を埋め込む第１のステップと、凹部内の第１
のフォトレジスト膜上を含む基板上に第２のポジ型のフ
ォトレジスト膜を成膜する第２のステップとを有し、第
１のフォトレジスト膜の光透過率が、第２のフォトレジ
スト膜の光透過率より小さい。本実施態様では、露光の
際、光は第２のフォトレジスト膜を透過して、第１のフ
ォトレジスト膜に到達する。第２のフォトレジスト膜は
光透過率が高いので、露光し易く、現像液による除去が
容易であり、第１のフォトレジスト膜は光透過率が低い
ので、露光し難く、現像液による除去が容易でない。そ
の結果、第１のフォトレジスト膜から切り離された状態
で第２のフォトレジスト膜を確実にかつ完全に現像、除
去し、ポリシリコン膜を露出させることができる。第１
及び第２のフォトレジスト膜の光透過率の差は、第２の
フォトレジスト膜を第１のフォトレジスト膜から切り離
して完全に現像、除去し、ポリシリコン膜を露出させる
ことができるような光透過率の差であれば良い。例え
ば、第１のフォトレジスト膜の光透過率が３０％程度で
あれば、第２のフォトレジスト膜の光透過率は７０％程
度で良い。好適には、第１のステップと第２のステップ
との間に、第１のフォトレジスト膜に加熱処理を施すス
テップを有することにより、第１のフォトレジスト膜を
硬化させて、第２のフォトレジスト膜を第１のフォトレ
ジスト膜からより一層分離し易くすることができる。
【００１３】本発明で使用するフォトレジスト剤は、有
機系であって、従来のフォトレジスト剤より光透過率が
低いものであれば、その組成に制約はなく、例えば、染
料を添加して光透過率を低下させたフォトレジスト剤を
使用する。
機系であって、従来のフォトレジスト剤より光透過率が
低いものであれば、その組成に制約はなく、例えば、染
料を添加して光透過率を低下させたフォトレジスト剤を
使用する。
【００１４】本発明に係る別の半導体装置のキャパシタ
形成方法（以下、第２の発明と言う）は、半導体装置の
キャパシタの形成方法であって、基板上に形成された絶
縁膜に、キャパシタの下部電極と同じ形状を有し、上方
に向け開口した凹部を形成する工程と、凹部の凹部壁を
含めて基板全面にポリシリコン膜を成膜する工程と、非
感光性の第１のフォトレジスト膜で凹部を埋め込む第１
のステップと、凹部内の第１のフォトレジスト膜上を含
む基板上にポジ型感光性の第２のフォトレジスト膜を成
膜する第２のステップとを有する工程と、第２のフォト
レジスト膜を露光、現像して、第２のフォトレジスト膜
を除去する工程と凹部以外の領域のポリシリコン膜をエ
ッチングして除去し、凹部壁上にポリシリコン膜からな
る筒体を形成する工程と、筒体内の第１のフォトレジス
ト膜及び筒体外の絶縁膜を除去し、露出した筒体を下部
電極とする工程とを備えていることを特徴としている。
形成方法（以下、第２の発明と言う）は、半導体装置の
キャパシタの形成方法であって、基板上に形成された絶
縁膜に、キャパシタの下部電極と同じ形状を有し、上方
に向け開口した凹部を形成する工程と、凹部の凹部壁を
含めて基板全面にポリシリコン膜を成膜する工程と、非
感光性の第１のフォトレジスト膜で凹部を埋め込む第１
のステップと、凹部内の第１のフォトレジスト膜上を含
む基板上にポジ型感光性の第２のフォトレジスト膜を成
膜する第２のステップとを有する工程と、第２のフォト
レジスト膜を露光、現像して、第２のフォトレジスト膜
を除去する工程と凹部以外の領域のポリシリコン膜をエ
ッチングして除去し、凹部壁上にポリシリコン膜からな
る筒体を形成する工程と、筒体内の第１のフォトレジス
ト膜及び筒体外の絶縁膜を除去し、露出した筒体を下部
電極とする工程とを備えていることを特徴としている。
【００１５】第２の発明では、第１のステップで非感光
性の第１のフォトレジスト膜で凹部を埋め込み、第２の
ステップで凹部内の第１のフォトレジスト膜上を含む基
板上に感光性の第２のフォトレジスト膜を成膜する。そ
して、第２のフォトレジスト膜を露光、現像して除去し
ているので、非感光性の第１のフォトレジスト膜から完
全に分離し、かつ確実に第２のフォトレジスト膜を除去
し、凹部以外のポリシリコン膜を露出させることができ
る。
性の第１のフォトレジスト膜で凹部を埋め込み、第２の
ステップで凹部内の第１のフォトレジスト膜上を含む基
板上に感光性の第２のフォトレジスト膜を成膜する。そ
して、第２のフォトレジスト膜を露光、現像して除去し
ているので、非感光性の第１のフォトレジスト膜から完
全に分離し、かつ確実に第２のフォトレジスト膜を除去
し、凹部以外のポリシリコン膜を露出させることができ
る。
【００１６】本発明に係る更に別の半導体装置のキャパ
シタ形成方法（以下、第３の発明と言う）は、半導体装
置のキャパシタの形成方法であって、基板上に形成され
た絶縁膜に、キャパシタの下部電極と同じ形状を有し、
上方に向け開口した凹部を形成する工程と、凹部の凹部
壁を含めて基板全面にポリシリコン膜を成膜する工程
と、ネガ型フォトレジスト剤からなる第１のフォトレジ
スト膜で凹部を埋め込む第１のステップと、凹部内の第
１のフォトレジスト膜上を含む基板上にポジ型フォトレ
ジスト剤からなる第２のフォトレジスト膜を成膜する第
２のステップとを有して、基板上にフォトレジスト膜を
形成する工程と、第２のフォトレジスト膜を露光、現像
して第２のフォトレジスト膜を除去する工程と凹部以外
の領域のポリシリコン膜をエッチングして除去し、凹部
壁上にポリシリコン膜からなる筒体を形成する工程と、
筒体内の第１のフォトレジスト膜及び筒体外の絶縁膜を
除去し、露出した筒体を下部電極とする工程とを備えて
いることを特徴としている。
シタ形成方法（以下、第３の発明と言う）は、半導体装
置のキャパシタの形成方法であって、基板上に形成され
た絶縁膜に、キャパシタの下部電極と同じ形状を有し、
上方に向け開口した凹部を形成する工程と、凹部の凹部
壁を含めて基板全面にポリシリコン膜を成膜する工程
と、ネガ型フォトレジスト剤からなる第１のフォトレジ
スト膜で凹部を埋め込む第１のステップと、凹部内の第
１のフォトレジスト膜上を含む基板上にポジ型フォトレ
ジスト剤からなる第２のフォトレジスト膜を成膜する第
２のステップとを有して、基板上にフォトレジスト膜を
形成する工程と、第２のフォトレジスト膜を露光、現像
して第２のフォトレジスト膜を除去する工程と凹部以外
の領域のポリシリコン膜をエッチングして除去し、凹部
壁上にポリシリコン膜からなる筒体を形成する工程と、
筒体内の第１のフォトレジスト膜及び筒体外の絶縁膜を
除去し、露出した筒体を下部電極とする工程とを備えて
いることを特徴としている。
【００１７】本発明に係る更に別の半導体装置のキャパ
シタ形成方法（以下、第４の発明と言う）は、半導体装
置のキャパシタの形成方法であって、基板上に形成され
た絶縁膜に、キャパシタの下部電極と同じ形状を有し、
上方に向け開口した凹部を形成する工程と、凹部の凹部
壁を含めて基板全面にポリシリコン膜を成膜する工程
と、低粘度で高流動性のフォトレジスト剤を基板上に高
速スピンコートして、凹部領域以外のポリシリコン膜を
露出させたままで凹部をフォトレジスト膜で埋め込む工
程と、凹部以外の領域のポリシリコン膜をエッチングし
て除去し、凹部壁上にポリシリコン膜からなる筒体を形
成する工程と、筒体内のフォトレジスト膜及び筒体外の
絶縁膜を除去し、露出した筒体を下部電極とする工程と
を備えていることを特徴としている。
シタ形成方法（以下、第４の発明と言う）は、半導体装
置のキャパシタの形成方法であって、基板上に形成され
た絶縁膜に、キャパシタの下部電極と同じ形状を有し、
上方に向け開口した凹部を形成する工程と、凹部の凹部
壁を含めて基板全面にポリシリコン膜を成膜する工程
と、低粘度で高流動性のフォトレジスト剤を基板上に高
速スピンコートして、凹部領域以外のポリシリコン膜を
露出させたままで凹部をフォトレジスト膜で埋め込む工
程と、凹部以外の領域のポリシリコン膜をエッチングし
て除去し、凹部壁上にポリシリコン膜からなる筒体を形
成する工程と、筒体内のフォトレジスト膜及び筒体外の
絶縁膜を除去し、露出した筒体を下部電極とする工程と
を備えていることを特徴としている。
【００１８】第４の発明では、低粘度で高流動性のフォ
トレジスト剤を基板上に高速スピンコートして、凹部の
みをフォトレジスト膜で埋め込み、凹部領域以外のポリ
シリコン膜を露出させている。従って、直ちに、凹部領
域以外のポリシリコン膜を確実に除去することができ
る。
トレジスト剤を基板上に高速スピンコートして、凹部の
みをフォトレジスト膜で埋め込み、凹部領域以外のポリ
シリコン膜を露出させている。従って、直ちに、凹部領
域以外のポリシリコン膜を確実に除去することができ
る。
【００１９】第１から第４の発明方法では、凹部の形状
は任意であって、円筒形でも角筒形でも良く、第１から
第４の発明方法は、筒型キャパシタの形成に適用でき、
特に、トレンチ型筒形キャパシタ及びスタック型筒形キ
ャパシタの双方の形成に好適に適用できる。
は任意であって、円筒形でも角筒形でも良く、第１から
第４の発明方法は、筒型キャパシタの形成に適用でき、
特に、トレンチ型筒形キャパシタ及びスタック型筒形キ
ャパシタの双方の形成に好適に適用できる。
【００２０】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例１ 本実施形態例は、第１の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図１（ａ）〜
（ｄ）はそれぞれ本実施形態例の各工程の基板断面図で
ある。図１に示す部位のうち図６から図９と同じ部位に
は同じ符号を付し、その説明を省略する。先ず、前述し
た従来の角筒形キャパシタの形成方法と同様にして、図
１（ａ）に示すように、トランジスタ（図示せず）が形
成されているシリコン基板２上に第１の絶縁膜３を成膜
し、次いで拡散層（図示せず）を露出するコンタクトホ
ールを開口し、導電体でコンタクトホールを埋め込んで
コンタクトプラグ４を形成する。次いでエッチング停止
層５及び第２の絶縁膜６を成膜し、パターニングしてト
レンチ（角筒形の凹部）７をコンタクトプラグ４上に形
成する。続いて、トレンチ７上にキャパシタの下部電極
となるポリシリコン膜８を成膜する。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例１ 本実施形態例は、第１の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図１（ａ）〜
（ｄ）はそれぞれ本実施形態例の各工程の基板断面図で
ある。図１に示す部位のうち図６から図９と同じ部位に
は同じ符号を付し、その説明を省略する。先ず、前述し
た従来の角筒形キャパシタの形成方法と同様にして、図
１（ａ）に示すように、トランジスタ（図示せず）が形
成されているシリコン基板２上に第１の絶縁膜３を成膜
し、次いで拡散層（図示せず）を露出するコンタクトホ
ールを開口し、導電体でコンタクトホールを埋め込んで
コンタクトプラグ４を形成する。次いでエッチング停止
層５及び第２の絶縁膜６を成膜し、パターニングしてト
レンチ（角筒形の凹部）７をコンタクトプラグ４上に形
成する。続いて、トレンチ７上にキャパシタの下部電極
となるポリシリコン膜８を成膜する。
【００２１】次いで、図１（ｂ）に示すように、トレン
チ７内も含めて基板全面のポリシリコン膜８上に膜厚ｔ
1 １０００〜２０００Åの下層フォトレジスト膜５０を
スピンコートにより成膜する。続いて、成膜した下層フ
ォトレジスト膜５０を温度１３０℃で約３０分間加熱し
て、ベーキングする。下層フォトレジスト膜５０は、膜
厚１μm で露光の際の光透過率が３０％で、例えば東京
応化工業（株）製のモデル番号ＴＳＣＲ−ｉｐ９７３０
に染料を数質量％添加したものである。ＴＳＣＲ−ｉｐ
９７３０は０．５μm 幅のパターンをｉ線で露光する際
には、露光量が２６０ｍsec と言われている。
チ７内も含めて基板全面のポリシリコン膜８上に膜厚ｔ
1 １０００〜２０００Åの下層フォトレジスト膜５０を
スピンコートにより成膜する。続いて、成膜した下層フ
ォトレジスト膜５０を温度１３０℃で約３０分間加熱し
て、ベーキングする。下層フォトレジスト膜５０は、膜
厚１μm で露光の際の光透過率が３０％で、例えば東京
応化工業（株）製のモデル番号ＴＳＣＲ−ｉｐ９７３０
に染料を数質量％添加したものである。ＴＳＣＲ−ｉｐ
９７３０は０．５μm 幅のパターンをｉ線で露光する際
には、露光量が２６０ｍsec と言われている。
【００２２】続いて、図１（ｃ）に示すように、下層フ
ォトレジスト膜５０上に膜厚ｔ2 ７０００〜１００００
Åの上層フォトレジスト膜５２をスピンコートにより成
膜する。上層フォトレジスト膜５２は、膜厚１μm で露
光の際の光透過率が７０％以上のフォトレジスト膜であ
って、例えば染料を添加することなく東京応化工業
（株）製のモデル番号ＴＨＭＲ−ｉｐ３１００ＨＳをそ
のまま使用することができる。ＴＨＭＲ−ｉｐ３１００
ＨＳは０．５μm 幅のパターンをｉ線で露光する際に
は、露光量が２００ｍsec と言われている。
ォトレジスト膜５０上に膜厚ｔ2 ７０００〜１００００
Åの上層フォトレジスト膜５２をスピンコートにより成
膜する。上層フォトレジスト膜５２は、膜厚１μm で露
光の際の光透過率が７０％以上のフォトレジスト膜であ
って、例えば染料を添加することなく東京応化工業
（株）製のモデル番号ＴＨＭＲ−ｉｐ３１００ＨＳをそ
のまま使用することができる。ＴＨＭＲ−ｉｐ３１００
ＨＳは０．５μm 幅のパターンをｉ線で露光する際に
は、露光量が２００ｍsec と言われている。
【００２３】次いで、上層フォトレジスト膜５２及び下
層フォトレジスト膜５０に露光処理及び現象処理を施し
て、図１（ｄ）に示すように、トレンチ７内に下層フォ
トレジスト膜５０を残し、トレンチ７領域以外のポリシ
リコン膜８上の上層フォトレジスト膜５２及び下層フォ
トレジスト膜５０を除去する。続いて、前述した従来の
角筒形キャパシタの形成方法と同様にして、ポリシリコ
ン膜８からなるキャパシタの下部電極を形成する。
層フォトレジスト膜５０に露光処理及び現象処理を施し
て、図１（ｄ）に示すように、トレンチ７内に下層フォ
トレジスト膜５０を残し、トレンチ７領域以外のポリシ
リコン膜８上の上層フォトレジスト膜５２及び下層フォ
トレジスト膜５０を除去する。続いて、前述した従来の
角筒形キャパシタの形成方法と同様にして、ポリシリコ
ン膜８からなるキャパシタの下部電極を形成する。
【００２４】実施形態例２ 本実施形態例は、実施形態例１のキャパシタ形成方法の
改変例であって、図２（ａ）と（ｂ）はそれぞれ本実施
形態例の各工程の基板断面図である。本実施形態例で
は、実施形態例１で成膜した下層フォトレジスト膜及び
上層フォトレジスト膜の２層のフォトレジスト膜に代え
て、図１（ａ）に示すポリシリコン膜８上に、図２
（ａ）に示すように、膜厚７０００〜１００００Åのフ
ォトレジスト膜５４を成膜する。フォトレジスト膜５４
は、膜厚１μm で露光の際の光透過率が約５０％のフォ
トレジスト膜であって、例えば東京応化工業（株）製の
モデル番号ＴＨＭＲ−ｉｐ３１００ＨＳを数質量％の染
料を添加したものを使用する。
改変例であって、図２（ａ）と（ｂ）はそれぞれ本実施
形態例の各工程の基板断面図である。本実施形態例で
は、実施形態例１で成膜した下層フォトレジスト膜及び
上層フォトレジスト膜の２層のフォトレジスト膜に代え
て、図１（ａ）に示すポリシリコン膜８上に、図２
（ａ）に示すように、膜厚７０００〜１００００Åのフ
ォトレジスト膜５４を成膜する。フォトレジスト膜５４
は、膜厚１μm で露光の際の光透過率が約５０％のフォ
トレジスト膜であって、例えば東京応化工業（株）製の
モデル番号ＴＨＭＲ−ｉｐ３１００ＨＳを数質量％の染
料を添加したものを使用する。
【００２５】次いで、フォトレジスト膜５４に露光処理
及び現象処理を施して、図２（ｂ）に示すように、トレ
ンチ７内にフォトレジスト膜５４を残し、トレンチ７領
域以外のポリシリコン膜８上のフォトレジスト膜５４を
除去する。続いて、前述した従来の角筒形キャパシタの
形成方法と同様にして、ポリシリコン膜８からなるキャ
パシタの下部電極を形成する。
及び現象処理を施して、図２（ｂ）に示すように、トレ
ンチ７内にフォトレジスト膜５４を残し、トレンチ７領
域以外のポリシリコン膜８上のフォトレジスト膜５４を
除去する。続いて、前述した従来の角筒形キャパシタの
形成方法と同様にして、ポリシリコン膜８からなるキャ
パシタの下部電極を形成する。
【００２６】実施形態例３ 本実施形態例は、第２の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図３（ａ）〜
（ｃ）はそれぞれ本実施形態例の各工程の基板断面図で
ある。先ず、前述した従来の角筒形キャパシタの形成方
法と同様にして、図１（ａ）に示す層構造を形成し、次
いで、図３（ａ）に示すように、トレンチ７内も含めて
基板全面のポリシリコン膜８上に非感光性のフォトレジ
スト剤で膜厚１０００〜２０００Åのフォトレジスト膜
５６を成膜する。続いて、成膜した下層フォトレジスト
膜５６を温度１３０℃で約３０分間加熱して、ベーキン
グする。
形成方法の実施形態の一例であって、図３（ａ）〜
（ｃ）はそれぞれ本実施形態例の各工程の基板断面図で
ある。先ず、前述した従来の角筒形キャパシタの形成方
法と同様にして、図１（ａ）に示す層構造を形成し、次
いで、図３（ａ）に示すように、トレンチ７内も含めて
基板全面のポリシリコン膜８上に非感光性のフォトレジ
スト剤で膜厚１０００〜２０００Åのフォトレジスト膜
５６を成膜する。続いて、成膜した下層フォトレジスト
膜５６を温度１３０℃で約３０分間加熱して、ベーキン
グする。
【００２７】続いて、図３（ｂ）に示すように、非感光
性のフォトレジスト膜５６上に膜厚７０００〜１０００
０Åの感光性の通常の光透過率を有するフォトレジスト
膜５８を成膜する。
性のフォトレジスト膜５６上に膜厚７０００〜１０００
０Åの感光性の通常の光透過率を有するフォトレジスト
膜５８を成膜する。
【００２８】次いで、感光性のフォトレジスト膜５８に
露光処理及び現象処理を施して、図３（ｃ）に示すよう
に、トレンチ７内には非感光性のフォトレジスト膜５６
を残し、トレンチ７領域以外のポリシリコン膜８上の非
感光性フォトレジスト膜５６及び感光性フォトレジスト
膜５８を除去する。続いて、前述した従来の角筒形キャ
パシタの形成方法と同様にして、ポリシリコン膜８から
なるキャパシタの下部電極を形成する。
露光処理及び現象処理を施して、図３（ｃ）に示すよう
に、トレンチ７内には非感光性のフォトレジスト膜５６
を残し、トレンチ７領域以外のポリシリコン膜８上の非
感光性フォトレジスト膜５６及び感光性フォトレジスト
膜５８を除去する。続いて、前述した従来の角筒形キャ
パシタの形成方法と同様にして、ポリシリコン膜８から
なるキャパシタの下部電極を形成する。
【００２９】実施形態例４ 本実施形態例は、第３の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図４（ａ）〜
（ｃ）はそれぞれ本実施形態例の各工程の基板断面図で
ある。本実施形態例では、先ず、前述した従来の角筒形
キャパシタの形成方法と同様にして、図１（ａ）に示す
層構造を形成し、次いで、図４（ａ）に示すように、ト
レンチ７内も含めて基板全面のポリシリコン膜８上にネ
ガ型のフォトレジスト剤で膜厚１０００〜２０００Åの
フォトレジスト膜６０を成膜する。続いて、成膜したネ
ガ型フォトレジスト膜６０を温度１３０℃で約３０分間
加熱して、ベーキングする。
形成方法の実施形態の一例であって、図４（ａ）〜
（ｃ）はそれぞれ本実施形態例の各工程の基板断面図で
ある。本実施形態例では、先ず、前述した従来の角筒形
キャパシタの形成方法と同様にして、図１（ａ）に示す
層構造を形成し、次いで、図４（ａ）に示すように、ト
レンチ７内も含めて基板全面のポリシリコン膜８上にネ
ガ型のフォトレジスト剤で膜厚１０００〜２０００Åの
フォトレジスト膜６０を成膜する。続いて、成膜したネ
ガ型フォトレジスト膜６０を温度１３０℃で約３０分間
加熱して、ベーキングする。
【００３０】続いて、図４（ｂ）に示すように、ネガ型
フォトレジスト膜６０上に膜厚７０００〜１００００Å
のポジ型フォトレジスト膜６２を成膜する。
フォトレジスト膜６０上に膜厚７０００〜１００００Å
のポジ型フォトレジスト膜６２を成膜する。
【００３１】次いで、ポジ型フォトレジスト膜６２に露
光処理及び現象処理を施して、図４（ｃ）に示すよう
に、トレンチ７内にはネガ型フォトレジスト膜６０を残
し、トレンチ７領域以外のポリシリコン膜８上のポジ型
フォトレジスト膜６２及びネガ型フォトレジスト膜６０
を除去する。本実施形態例では、露光の際、ネガ型フォ
トレジスト膜６０が硬化するので、ポジ型フォトレジス
ト膜６２を現像液にて除去する際、現像液に溶けること
なく、ネガ型フォトレジスト膜６０がトレンチ７内に残
留する。続いて、前述した従来の角筒形キャパシタの形
成方法と同様にして、ポリシリコン膜８からなるキャパ
シタの下部電極を形成する。
光処理及び現象処理を施して、図４（ｃ）に示すよう
に、トレンチ７内にはネガ型フォトレジスト膜６０を残
し、トレンチ７領域以外のポリシリコン膜８上のポジ型
フォトレジスト膜６２及びネガ型フォトレジスト膜６０
を除去する。本実施形態例では、露光の際、ネガ型フォ
トレジスト膜６０が硬化するので、ポジ型フォトレジス
ト膜６２を現像液にて除去する際、現像液に溶けること
なく、ネガ型フォトレジスト膜６０がトレンチ７内に残
留する。続いて、前述した従来の角筒形キャパシタの形
成方法と同様にして、ポリシリコン膜８からなるキャパ
シタの下部電極を形成する。
【００３２】実施形態例５ 本実施形態例は、第４の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図５は本実施形態
例を実施した際の基板断面図である。本実施形態例で
は、先ず、前述した従来の角筒形キャパシタの形成方法
と同様にして、図１（ａ）に示す層構造を形成する。次
いで、低粘度で流動性の高いフォトレジスト剤、例えば
東京応化（株）製のＴＤＵＲ−ＰＥＸ３（粘度７１ｃ
ｐ）を基板上に高速スピンコートして、フォトレジスト
膜６４を成膜し、図５に示すように、トレンチ７領域以
外のポリシリコン膜を露出させたままでトレンチ７をフ
ォトレジスト膜６４で埋め込む。通常のフォトレジスト
剤を有機溶剤で希釈して粘度を低下させて良い。続い
て、前述した従来の角筒形キャパシタの形成方法と同様
にして、ポリシリコン膜８からなるキャパシタの下部電
極を形成する。
形成方法の実施形態の一例であって、図５は本実施形態
例を実施した際の基板断面図である。本実施形態例で
は、先ず、前述した従来の角筒形キャパシタの形成方法
と同様にして、図１（ａ）に示す層構造を形成する。次
いで、低粘度で流動性の高いフォトレジスト剤、例えば
東京応化（株）製のＴＤＵＲ−ＰＥＸ３（粘度７１ｃ
ｐ）を基板上に高速スピンコートして、フォトレジスト
膜６４を成膜し、図５に示すように、トレンチ７領域以
外のポリシリコン膜を露出させたままでトレンチ７をフ
ォトレジスト膜６４で埋め込む。通常のフォトレジスト
剤を有機溶剤で希釈して粘度を低下させて良い。続い
て、前述した従来の角筒形キャパシタの形成方法と同様
にして、ポリシリコン膜８からなるキャパシタの下部電
極を形成する。
【００３３】実施形態例１から実施形態例５では、第１
の発明から第４の発明を説明するに当たり、トレンチ型
角筒形キャパシタの形成を例にして説明しているが、本
発明は、トレンチ型角筒形キャパシタの形成に限らず、
スタック型円筒形キャパシタの形成にも適用できる。ス
タック型円筒形キャパシタ３４（図１０（ｇ）参照）の
形成に適用する際には、図９（ｂ）及び（ｃ）でＳｉＯ
2 膜２８に代えてポリシリコン膜２６上に、実施形態例
１から実施形態例５で説明したように、それぞれ、フォ
トレジスト膜を成膜し、露光現像して除去する。
の発明から第４の発明を説明するに当たり、トレンチ型
角筒形キャパシタの形成を例にして説明しているが、本
発明は、トレンチ型角筒形キャパシタの形成に限らず、
スタック型円筒形キャパシタの形成にも適用できる。ス
タック型円筒形キャパシタ３４（図１０（ｇ）参照）の
形成に適用する際には、図９（ｂ）及び（ｃ）でＳｉＯ
2 膜２８に代えてポリシリコン膜２６上に、実施形態例
１から実施形態例５で説明したように、それぞれ、フォ
トレジスト膜を成膜し、露光現像して除去する。
【００３４】
【発明の効果】本発明によれば、半導体装置のキャパシ
タを形成する際、下部電極を形成する凹部状ポリシリコ
ン膜上に特定したフォトレジスト膜を成膜し、露光、現
像することにより、所望の形状及び面積を有する下部電
極を備え、断線、短絡等の電気的欠陥がないキャパシタ
を形成することができる。
タを形成する際、下部電極を形成する凹部状ポリシリコ
ン膜上に特定したフォトレジスト膜を成膜し、露光、現
像することにより、所望の形状及び面積を有する下部電
極を備え、断線、短絡等の電気的欠陥がないキャパシタ
を形成することができる。
【図１】図１（ａ）〜（ｄ）は、それぞれ、実施形態例
１の各工程の基板断面図である。
１の各工程の基板断面図である。
【図２】図２（ａ）と（ｂ）は、それぞれ、実施形態例
２の各工程の基板断面図である。
２の各工程の基板断面図である。
【図３】図３（ａ）〜（ｃ）は、それぞれ、実施形態例
３の各工程の基板断面図である。
３の各工程の基板断面図である。
【図４】図４（ａ）〜（ｃ）は、それぞれ、実施形態例
４の各工程の基板断面図である。
４の各工程の基板断面図である。
【図５】実施形態例５を実施した際の基板断面図であ
る。
る。
【図６】図６（ａ）〜（ｃ）は、それぞれ、従来の方法
に従って、トレンチ型円筒形キャパシタを形成する際の
各工程の基板の層構造を示す基板断面図である。
に従って、トレンチ型円筒形キャパシタを形成する際の
各工程の基板の層構造を示す基板断面図である。
【図７】図７（ｄ）と（ｅ）は、それぞれ、図６（ｃ）
に続いて、トレンチ型円筒形キャパシタを形成する際の
各工程の基板の層構造を示す基板断面図である。
に続いて、トレンチ型円筒形キャパシタを形成する際の
各工程の基板の層構造を示す基板断面図である。
【図８】トレンチ型円筒形キャパシタの下部電極の斜視
図である。
図である。
【図９】図９（ａ）〜（ｄ）は、それぞれ、フォトレジ
スト膜をトレンチの埋め込み材として使用した際の問題
点を説明するための基板断面図である。
スト膜をトレンチの埋め込み材として使用した際の問題
点を説明するための基板断面図である。
１ トレンチ型角筒形キャパシタ ２ シリコン基板 ３ 絶縁膜 ４ コンタクトプラグ ５ エッチング停止層 ６ 絶縁膜 ７ トレンチ（角筒形の凹部） ８ ポリシリコン膜 ９ 無機シリカ又は流動性酸化膜 １０ フォトレジスト膜 １１ ポリシリコン膜からなる下部電極 ４０ フォトレジスト膜 ５０ 下層フォトレジスト膜 ５２ 上層フォトレジスト膜 ５４ フォトレジスト膜 ５６ 非感光性のフォトレジスト膜 ５８ 感光性フォトレジスト膜 ６０ ネガ型フォトレジスト膜 ６２ ポジ型フォトレジスト膜 ６４ フォトレジスト膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (8)
- 【請求項１】 半導体装置のキャパシタの形成方法であ
って、 基板上に形成された絶縁膜に、キャパシタの下部電極と
同じ形状を有し、上方に向け開口した凹部を形成する工
程と、 凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜
する工程と、 基板全面にわたり光透過率の小さいポジ型のフォトレジ
スト膜を成膜し、フォトレジスト膜で凹部を埋め込み、
かつ凹部以外の領域のポリシリコン膜上にフォトレジス
ト膜を形成する工程と、 フォトレジスト膜を露光、現像して、凹部以外の領域の
ポリシリコン膜上のフォトレジスト膜を除去する工程
と、 凹部以外の領域のポリシリコン膜をエッチングして除去
し、凹部壁上にポリシリコン膜からなる筒体を形成する
工程と、 筒体内のフォトレジスト膜及び筒体外の絶縁膜を除去
し、露出した筒体を下部電極とする工程とを備え、フォトレジスト膜の成膜工程が、第１のポジ型のフォト
レジスト膜で凹部を埋め込む第１のステップと、凹部内
の第１のフォトレジスト膜上を含む基板上に第２のポジ
型のフォトレジスト膜を成膜する第２のステップとを有
し、 第１のフォトレジスト膜の光透過率が、第２のフォトレ
ジスト膜の光透過率より小さいことを特徴とする 半導体
装置のキャパシタ形成方法。 - 【請求項２】 第１のステップと第２のステップとの間
に、第１のフォトレジスト膜に加熱処理を施すステップ
を有することを特徴とする請求項１に記載の半導体装置
のキャパシタ形成方法。 - 【請求項３】 染料を添加して光透過率を低下させたポ
ジ型のフォトレジスト剤を使用して、フォトレジスト膜
を成膜することを特徴とする請求項１又は２に記載の半
導体装置のキャパシタ形成方法。 - 【請求項４】 半導体装置のキャパシタの形成方法であ
って、 基板上に形成された絶縁膜に、キャパシタの下部電極と
同じ形状を有し、上方に向け開口した凹部を形成する工
程と、 凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜
する工程と、 非感光性の第１のフォトレジスト膜で凹部を埋め込む第
１のステップと、凹部内の第１のフォトレジスト膜上を
含む基板上にポジ型感光性の第２のフォトレジスト膜を
成膜する第２のステップとを有する工程と、 第２のフォトレジスト膜を露光、現像して、第２のフォ
トレジスト膜を除去する工程と凹部以外の領域のポリシ
リコン膜をエッチングして除去し、凹部壁上にポリシリ
コン膜からなる筒体を形成する工程と、 筒体内の第１のフォトレジスト膜及び筒体外の絶縁膜を
除去し、露出した筒体を下部電極とする工程とを備えて
いることを特徴とする半導体装置のキャパシタ形成方
法。 - 【請求項５】 半導体装置のキャパシタの形成方法であ
って、 基板上に形成された絶縁膜に、キャパシタの下部電極と
同じ形状を有し、上方に向け開口した凹部を形成する工
程と、 凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜
する工程と、 ネガ型フォトレジスト剤からなる第１のフォトレジスト
膜で凹部を埋め込む第１のステップと、凹部内の第１の
フォトレジスト膜上を含む基板上にポジ型フォトレジス
ト剤からなる第２のフォトレジスト膜を成膜する第２の
ステップとを有して、基板上にフォトレジスト膜を形成
する工程と、 第２のフォトレジスト膜を露光、現像して、第２のフォ
トレジスト膜を除去する工程と凹部以外の領域のポリシ
リコン膜をエッチングして除去し、凹部壁上にポリシリ
コン膜からなる筒体を形成する工程と、 筒体内の第１のフォトレジスト膜及び筒体外の絶縁膜を
除去し、露出した筒体を下部電極とする工程とを備えて
いることを特徴とする半導体装置のキャパシタ形成方
法。 - 【請求項６】 半導体装置のキャパシタの形成方法であ
って、 基板上に形成された絶縁膜に、キャパシタの下部電極と
同じ形状を有し、上方に向け開口した凹部を形成する工
程と、 凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜
する工程と、 低粘度で高流動性のフォトレジスト剤を基板上に高速ス
ピンコートして、凹部領域以外のポリシリコン膜を露出
させたままで凹部をフォトレジスト膜で埋め込む工程
と、 凹部以外の領域のポリシリコン膜をエッチングして除去
し、凹部壁上にポリシリコン膜からなる筒体を形成する
工程と、 筒体内のフォトレジスト膜及び筒体外の絶縁膜を除去
し、露出した筒体を下部電極とする工程とを備えている
ことを特徴とする半導体装置のキャパシタ形成方法。 - 【請求項７】 形成するキャパシタがトレンチ型筒形キ
ャパシタであることを特徴とする請求項１から６のうち
のいずれか１項に記載の半導体装置のキャパシタ形成方
法。 - 【請求項８】 形成するキャパシタがスタック型筒形キ
ャパシタであることを特徴とする請求項１から６のうち
のいずれか１項に記載の半導体装置のキャパシタ形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20044098A JP3186042B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置のキャパシタ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20044098A JP3186042B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置のキャパシタ形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031409A JP2000031409A (ja) | 2000-01-28 |
| JP3186042B2 true JP3186042B2 (ja) | 2001-07-11 |
Family
ID=16424339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20044098A Expired - Fee Related JP3186042B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置のキャパシタ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186042B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100589078B1 (ko) * | 2004-11-29 | 2006-06-12 | 삼성전자주식회사 | 커패시터 제조 방법 및 이를 채용한 디램 장치의 제조 방법 |
-
1998
- 1998-07-15 JP JP20044098A patent/JP3186042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000031409A (ja) | 2000-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0895283B1 (en) | Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide | |
| KR100265081B1 (ko) | 메모리 셀 및 그 구조체 제조 방법 | |
| JP4532768B2 (ja) | デュアルダマシン配線の形成方法 | |
| JP3186042B2 (ja) | 半導体装置のキャパシタ形成方法 | |
| KR0183764B1 (ko) | 랜딩 패드 형성방법 | |
| JP4082812B2 (ja) | 半導体装置の製造方法および多層配線構造の形成方法 | |
| KR100895375B1 (ko) | 반도체 소자의 형성 방법 | |
| KR0122752B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20020074551A (ko) | 반도체 장치의 배선 형성 방법 | |
| KR100324015B1 (ko) | 반도체소자의콘택홀제조방법 | |
| US6150215A (en) | Avoiding abnormal capacitor formation by an offline edge-bead rinsing (EBR) | |
| KR100612554B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
| KR950013385B1 (ko) | 고집적 소자용 콘택형성방법 | |
| KR20070034294A (ko) | 듀얼 다마신 공정을 이용한 비아홀 형성방법 | |
| KR100275934B1 (ko) | 반도체장치의 미세도전라인 형성방법 | |
| KR100223930B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100190191B1 (ko) | 반도체 소자의 저장전극 형성방법 | |
| KR19990016024A (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR100252887B1 (ko) | 반도체소자의 제조방법 | |
| US6596591B1 (en) | Methods to form reduced dimension bit-line isolation in the manufacture of non-volatile memory devices | |
| KR100480573B1 (ko) | 반도체메모리소자의비트라인형성방법 | |
| KR0124573B1 (ko) | 반도체 장치의 제조방법 | |
| KR20010065305A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100621451B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020048266A (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |