JP2011151113A - キャパシタ、該キャパシタを備える半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】アスペクト比の高い電極を上下に接続して、静電容量の大きいキャパシタを形成する際、電極間の剥離を防止し、電極の倒壊を抑制する。
【解決手段】導電膜を外壁に有する下部電極３０と、該下部電極の導電膜に対して、容量絶縁膜を介して形成された上部電極とを有するキャパシタにおいて、下部電極は少なくとも２層の積層構造であって、該積層構造は、下層側電極１８に設けた掘り込み部に上層側電極２２の底部が埋め込まれた構造であるキャパシタ。
【選択図】図１０

Description

本発明は新規なキャパシタ構造及び該キャパシタを備える半導体装置、並びにこれらの製造方法に関する。

半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダ型（円筒型）または柱型に形成して、側壁部分をキャパシタの電極として利用することで表面積を拡大することが可能となる。キャパシタ電極の表面積を増加させるために、複数の電極を積層して１つの下部電極とする手法も提案されている（特許文献１）。

また、メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、シリンダ型のキャパシタの外壁を露出させて電極として使用する場合に、製造工程の途中で下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を抑制するために、下部電極間に支えとなるサポート膜を配置する技術が提案されている（特許文献２）。

特開２００４−３１１９１８号公報 特開２００３−２９７９５２号公報

キャパシタを形成する際に、複数（例えば２つ）の下部電極を積層して、表面積の大きい１つの下部電極を形成しようとすると、上層側の電極と下層側の電極の接続部分の強度が低下しやすいという問題があった。特に、アスペクト比の高い電極を上下に接続しようとすると接続強度の不足から、接合部分で電極間の剥離が発生し、電極の倒壊が起きやすいという問題があった。

このため、アスペクト比の高い電極を上下に接続して、静電容量の大きいキャパシタを形成することが困難であり、微細化に対応したＤＲＡＭ素子を製造することができなかった。

本発明の一実施形態によれば、
導電膜を外壁に有する下部電極と、
該下部電極の導電膜に対して、容量絶縁膜を介して形成された上部電極と
を有するキャパシタにおいて、
前記下部電極は少なくとも２層の積層構造であって、
前記積層構造は、下層側電極に設けた掘り込み部に上層側電極の底部が埋め込まれた構造であるキャパシタが提供される。

本実施形態によれば、複数の下部電極を積層してキャパシタ素子を形成する際に、積層した下部電極間の接合強度を向上させて、接合部分で電極間の剥離が発生することを防止することができる。このためアスペクト比の大きい下部電極を積層した場合でも、電極の倒壊を防止できるので、静電容量の大きいキャパシタ素子を備えたＤＲＡＭ素子を容易に形成できる。

ＤＲＡＭ素子の平面構造を示す概念図である。 １つのメモリセル領域全体の平面構造を示す概念図である。 各メモリセルの平面構造を示すための概念図である。 図２のＡ−Ａ’線に対応する断面模式図である。 第１の実施形態に係る製造方法を説明する工程断面模式図である。 第１の実施形態に係る製造方法を説明する工程断面模式図である。 第１の実施形態に係る製造方法を説明する工程断面模式図である。 第１の実施形態に係る製造方法を説明する工程断面模式図である。 第１の実施形態に係る製造方法を説明する工程断面模式図である。 第１の実施形態に係る製造方法を説明する工程断面模式図である。 第１の実施形態に係る製造方法を説明する工程断面模式図である。 第１の実施形態に係る半導体装置の断面模式図である。 第２の実施形態に係る製造方法を説明する工程断面模式図である。 第２の実施形態に係る製造方法を説明する工程断面模式図である。 第２の実施形態に係る製造方法を説明する工程断面模式図である。 第２の実施形態に係る製造方法を説明する工程断面模式図である。 第２の実施形態に係る製造方法を説明する工程断面模式図である。 第２の実施形態に係る製造方法を説明する工程断面模式図である。 第２の実施形態に係る製造方法を説明する工程断面模式図である。 第２の実施形態に係る半導体装置の断面模式図である。 第２の実施形態の変形例を示す断面模式図である。 第２の実施形態の変形例を示す断面模式図である。

以下、図面を参照して本発明の実施形態について説明するが、本発明はこれらの実施形態のみに限定されるものではない。

〔第１の実施形態〕
本発明の半導体装置の製造方法を用いて、メモリセルに柱型（ペデスタル型）のキャパシタを備えたＤＲＡＭ素子を形成する場合を例にして、図面を参照して説明する。

本実施形態の半導体装置に係るＤＲＡＭ素子（チップ）は、メモリセル領域と周辺回路領域とから概略構成されている。

図１は、ＤＲＡＭ素子の平面構造を示す概念図である。
ＤＲＡＭ素子５０上には複数のメモリセル領域５１が配置されており、メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図１の配置は一例であり、メモリセル領域の数や、配置される位置は、図１のレイアウトには限定されない。

図２は、１つのメモリセル領域５１の領域全体の平面構造を示す概念図であり、メモリセルを構成する一部の要素のみを示している。メモリセル領域５１の外周部にはリング状のガード部６２Ｂがメモリセル領域を囲むように配置されている。

本発明においては、ガード部６２Ｂで囲まれた内部の領域及びガード部６２Ｂを併せた領域を「メモリセル領域」として定義する。また、ガード部６２Ｂよりも外側の領域を「周辺回路領域」として定義する。

６２Ａは各メモリセルを構成するキャパシタ素子の下部電極の位置を示す。２０は製造の途中工程におけるキャパシタ素子の下部電極の倒壊を防止するために配置された第２サポート膜で、所定の間隔で開口６４Ａが設けられている。第２サポート膜２０は、ガード部６２Ｂで囲まれた領域内に設けられると共に、ガード部６２Ｂの外周の領域にも所定の幅で設けられている。周辺回路領域５２上には、製造工程の途中で第２サポート膜の特性を利用した後、ガード部６２Ｂの外周から所定の幅の領域以外には、最終的に残存しないようにパターニングされている。

図２のキャパシタの配置および開口６４Ａの配置は一例であり、キャパシタおよび開口の数、形状、配置される位置は、図２のレイアウトには限定されない。
メモリセル領域には、複数のメモリセルが所定の規則に従って配置されている。

図３は、各メモリセルの平面構造を示すための概念図で、メモリセルを構成する一部の要素のみを示している。図３の右手側は、後述する、ワード配線Ｗとなるゲート電極３とサイドウォール３Ｂとを切断する面を基準とした透過断面図として示している。
キャパシタ素子の記載は図３においては省略し、断面図にのみ記載した。

図１２は図２のＡ−Ａ’線に対応する断面模式図であり、各メモリセルは、機能素子としてＭＯＳ型のトランジスタＴｒ１と、トランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとから概略構成されている。

図４は、図２のＡ−Ａ’線に対応する断面模式図であり、トランジスタＴｒ１の構成を示す。図４およびそれ以降の断面図において、右側はメモリセル領域であり、左側は周辺回路領域である。

メモリセルにおけるＡ−Ａ’線に対応した位置を図３に併せて示す。
本実施形態では図３に示す平面構造の如く、半導体基板１の表面に、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。活性領域Ｋは外周を素子分離領域２で囲むことによって区画されている。

各活性領域Ｋの両端部と中央部には個々に不純物を導入した拡散領域４が形成され、トランジスタＴｒ１のソース・ドレイン電極として機能する。ソース・ドレイン電極（拡散領域）の真上に配置されるようにセルコンタクト部２０５a、２０５ｂ、２０５ｃの位置が規定されている。

なお、本発明は図３のような活性領域Ｋの配列に限定されない。活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。

図３の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０が延設され、このビット配線１０が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図３の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図３の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図４に示されるゲート電極３を含むように構成されている。本実施形態では、トランジスタＴｒ１が、プレーナ型のゲート電極を備えている場合を一例として示した。プレーナ型のゲート電極を備えたＭＯＳトランジスタに代えて、溝型ゲート電極を備えたＭＯＳトランジスタや、ピラー形状（柱形状）のチャネル領域を備えた縦型のＭＯＳトランジスタを用いてもよい。

次に、製造方法について説明する。
Ｐ型のシリコン（Ｓｉ）からなる半導体基板１を用意する。

図４に示したように、半導体基板１には、活性領域Ｋを区画するためのＳＴＩ[Shallow Trench Isolation]等の素子分離領域２を形成する。

半導体基板１の表面にゲート絶縁膜３Ａを設けた後に、リンを含有した多結晶シリコンおよびタングステン（Ｗ）などの金属膜を積層した導電膜を用いてゲート電極３を形成する。ゲート絶縁膜３Ａには、シリコン酸化膜（ＳｉＯ_２）や、高誘電体膜（Ｈｉｇｈ−Ｋ膜）を用いることができる。ゲート電極側面にはサイドウォール３Ｂが、上面にはキャップ絶縁膜３Ｃが設けられており、例えば、シリコン窒化膜などにより形成される。

ゲート電極３で覆われていない活性領域にリン等のＮ型不純物を導入して拡散領域４を形成する。拡散領域４はトランジスタＴｒ１のソース・ドレイン電極となる。

トランジスタを埋め込むように、塗布絶縁材料：ＳＯＤ[Spin On Dielectrics]やシリコン酸化膜（ＳｉＯ_２）等を用いて第１層間絶縁膜５を形成してから、ＣＭＰ[Chemical Mechanical Polishing]で第１層間絶縁膜５の平坦化を行う。

第１層間絶縁膜５上へ塗布したフォトレジスト膜に露光と現像を行い、拡散領域４上（図３の２０５ａ、２０５ｂ、２０５ｃの位置）に開口を有するマスクパターンを形成する。異方性ドライエッチングを行って、第１層間絶縁膜５を貫通する開孔（ホール）パターンを形成する。リンを含有した多結晶シリコンやタングステン（Ｗ）等の導電膜を用いて、形成した開孔内を埋め込んで、ＣＭＰ加工を行い、第１層間絶縁膜５上の導電膜を除去することで、セルコンタクトプラグ６を形成して、拡散領域４と接続させる。

第１層間絶縁膜５上に、ＰＥ−ＣＶＤ法[Plasma Enhanced-Chemical Vapor Deposition]によるシリコン酸化膜等を用いて、１００ｎｍ厚程度の第２層間絶縁膜７を形成する。各活性領域Ｋの中間に位置する（図３の２０５ａに位置する）セルコンタクトプラグ６上に、第２層間絶縁膜７を貫通する開孔を形成して、タングステン等の導電膜で埋め込み、ビットコンタクトプラグ９を形成する。ビットコンタクトプラグ９はセルコンタクトプラグ６と接続している。これにより、ビットコンタクトプラグ９は、拡散領域４と導通する。

第２層間絶縁膜７上に５０ｎｍ厚程度のスパッタ法によるＷと２５０ｎｍ厚程度のＰＥ−ＣＶＤ法によるシリコン窒化膜(Ｓｉ_３Ｎ_４)を成膜し、フォトリソグラフィとドライエッチングにより分離（パターニング）してビット配線１０を形成し、ビットコンタクトプラグ９に接続させる。

次に、４００ｎｍ厚程度のシリコン酸化膜等を用いて、第３層間絶縁膜１１を形成し、ビット配線１０上を覆ってから、ＣＭＰで第３層間絶縁膜１１の平坦化を行う。

各活性領域Ｋの両端に位置する（図３の２０５ｂ、２０５ｃに位置する）セルコンタクトプラグ６上に、第３層間絶縁膜１１および第２層間絶縁膜７を貫通する開孔を形成して、タングステン等の導電膜で埋め込み、容量コンタクトプラグ１２を形成する。容量コンタクトプラグは、セルコンタクトプラグ６を介して、拡散領域４と導通している。

第３層間絶縁膜１１上に５０ｎｍ厚程度のタングステン等の導電膜を成膜してから、導電膜をパターニングして、容量コンタクトパッド１３を形成する。容量コンタクトパッド１３と容量コンタクトプラグ１２の中心の位置は一致していなくてもよい。また、ガード部６２Ｂを形成する位置にも、容量コンタクトパッド（１３ａと記載）を配置しておく。容量コンタクトパッド１３上を覆うように第３層間絶縁膜１１上に、ＬＰ−ＣＶＤ[Low Pressure-ＣＶＤ]法を用いて、５０ｎｍ程度の膜厚のシリコン窒化膜を堆積し、ストッパー膜１４を形成する。ストッパー膜１４は、後述するウェットエッチングの際に薬液の浸透を防止するストッパーとして機能する。

図５に示したように、ストッパー膜１４上に、ＰＥ−ＣＶＤ法を用いて０．７〜１μｍ程度の膜厚のシリコン酸化膜を堆積し、第４層間絶縁膜１５を形成する。第４層間絶縁膜１５およびストッパー膜１４を貫通するように第１開孔１７を形成する。第１開孔１７は、図２に示した６２Ａの位置に形成する。第１開孔１７の底部では容量コンタクトパッド１３の上面が露出する。メモリセル領域の外周部に配置するガード部６２Ｂを形成する領域においても、同時に第１開孔（１７ａと記載）を形成する。ガード部の第１開孔１７ａはメモリセル領域を囲むようにリング形状の溝パターンとして形成される。

第１開孔１７は、メモリセルのストレージノード部におけるキャパシタの下部電極の「型枠」となる。ここでは内径Ｘ１が８０ｎｍ程度となるように形成する。

第１開孔１７および１７ａを形成する際のドライエッチング条件を以下に例示する。第４層間絶縁膜１５とサポート膜１４のエッチングは、同じエッチング装置を用いて連続して実施してもよい。

・第４層間絶縁膜１５のエッチング条件
（１）方式：平行平板ＲＩＥ
（２）高周波／低周波バイアスパワー：２５００／１２００Ｗ
（３）圧力：約２Ｐａ（１５ｍＴｏｒｒ）
（４）プロセスガス及び流量：
パーフルオロシクロブタン(Ｃ_４Ｆ_８)／酸素(Ｏ_２)／アルゴン(Ａｒ)
＝３０／２５／４００ｓｃｃｍ

・サポート膜１４のエッチング条件
（１）方式：平行平板ＲＩＥ
（２）高周波／低周波バイアスパワー：５００／８００Ｗ
（３）圧力：約３．３Ｐａ（２５ｍＴｏｒｒ）
（４）プロセスガス及び流量：
三フッ化メタン(ＣＨＦ_３)／酸素(Ｏ_２)／アルゴン(Ａｒ)
＝８０／２０／１５０ｓｃｃｍ

図６に示したように、第１開孔１７および１７ａの内部を１０ｎｍ厚程度のＣＶＤ法による窒化チタン（ＴｉＮ）等の第１下部電極膜（１８）で被覆する。この時、第１下部電極膜は、第１開孔内だけでなく、第４層間絶縁膜１５の表面も被覆する。第１開孔１７および１７ａ内を充填するように、さらに第１下部電極膜上に、ＣＶＤ法によってシリコン窒化膜（サポート絶縁膜）を形成する。この後にＣＭＰまたはエッチバックを行うことで、第１開孔１７および１７ａ内にのみ、第１下部電極１８とシリコン窒化膜が残存する。第１開孔内に残存したシリコン窒化膜は第１サポート膜１６として機能し、シリンダ形状の第１下部電極１８の内空部を充填することで、後に説明するように上部に設ける第２電極との接続強度を向上させる。ガード部６２Ｂに残存した「とい形状」の第１下部電極膜は１８ａと記載する。

図７に示したように、ＰＥ−ＣＶＤ法を用いて、０．７〜１μｍ程度の厚さのシリコン酸化膜を堆積し、第５層間絶縁膜１９を第４層間絶縁膜１５上に形成する。第５層間絶縁膜１９の上面は、ＣＭＰを用いて平坦化を行う。

第５層間絶縁膜１９を貫通するように第２開孔２１を形成する。第２開孔２１は、図２に示した６２Ａの位置に形成する。第２開孔２１の底部では第１開孔１７内に設けた第１下部電極１８とサポート膜１６の一部が露出する。メモリセル領域の外周部に配置するガード部６２Ｂを形成する領域においても、同時に第２開孔（２１ａと記載）を形成する。ガード部の第２開孔２１ａはメモリセル領域を囲むようにリング形状の溝パターンとして形成される。ここでは第２開孔２１の内径Ｘ２が８０ｎｍ程度となるように形成する。第１開孔１７と第２開孔２１間で多少の位置ずれ（アライメントずれ）が発生してもよい。

引き続き、図８に示したように、第１開孔１７（１７ａ）の底部に露出している第１サポート膜１６をドライエッチングによって一部除去し、所定の深さの掘り込み部２１Ｂを形成する。

第１開孔１７においては、掘り込み部２１Ｂの深さＹ１が１５０〜２５０ｎｍとなるように形成する。掘り込み部２１Ｂの内径の最大値Ｘ３は、位置ずれ量によって決まるが、平均して概略２０〜４０ｎｍ以上の幅になる。第１開孔１７ａはリング形状に形成されているので、第１開孔１７ａの外周を規定する各辺とアライメントずれの方向に応じて、掘り込み部２１Ｂの幅（Ｘ３）が場所によって異なって形成されても問題ない。

掘り込み部２１Ｂを形成する際のドライエッチング条件を以下に例示する。
・掘り込み部２１Ｂのエッチング条件
（１）方式：誘導結合プラズマＲＩＥ
（２）ソースパワー：１０００Ｗ
（３）高周波パワー：５０〜２００Ｗ
（４）圧力：約０．７〜２．７Ｐａ（５〜２０ｍＴｏｒｒ）
（５）プロセスガス及び流量：
六フッ化硫黄（ＳＦ_６）／アルゴン（Ａｒ）＝１００／１００ｓｃｃｍ

図９に示したように、第２開孔２１および２１ａの内部に１０ｎｍ厚程度のＣＶＤ法による窒化チタン（ＴｉＮ）等を用いて第２下部電極２２を形成する。第２下部電極は、第２開孔２１（２１ａ）内だけでなく、第５層間絶縁膜１９の表面も被覆するように堆積し、エッチバックまたはＣＭＰによって、第２開孔の内壁および底部を覆う部分にのみ残存させる。第２開孔底部の第２下部電極を保護するために、フォトレジスト等で保護した後にエッチバックを行ってもよい。ガード部６２Ｂに残存した第２下部電極膜は２２ａと記載する。

引き続き第２下部電極２２（２２ａ）上に、５０ｎｍ厚程度のＣＶＤ法によるシリコン窒化膜等を用いて第２サポート膜２０を形成して、第２開孔２１（２１ａ）内を埋め込む。第２サポート膜２０のパターニングを行い開口６４Ａ（図２）を形成する。この時点では周辺回路領域上では第２サポート膜２０を除去せずに、周辺回路領域上を覆うようにそのまま残存させておく。第２サポート膜２０は、ガード部６２Ｂ内に埋め込まれた部分から延在することで、隣接する第２下部電極間を接続し、第２下部電極２２を支持する。

図１０に示したように、第４層間絶縁膜１５と第５層間絶縁膜１９を、フッ酸（ＨＦ）を含有した薬液を用いたウェットエッチングによって除去する。メモリセル領域では、第２サポート膜２０に設けた開口６４Ａから薬液が浸透することで、第４層間絶縁膜１５と第５層間絶縁膜１９が除去される。ストッパー膜１４よって、それよりも下層に薬液が浸透することを防止できる。また、周辺回路領域上を覆う第２サポート膜２０およびメモリセル領域との境界部分に設けられているガード部６２Ｂによって、周辺回路領域に薬液が浸透することを防止できる。

ウェットエッチング処理によって、外壁が露出したストレージノード用キャパシタの第１下部電極１８と第２下部電極２２を得ることが出来る。第１下部電極１８と第２下部電極２２は接触することで導通し、１つの下部電極３０として機能する。第１下部電極１８と第２下部電極２２は、その外壁が露出しても、掘り込み部２１Ｂによってくさび状に組み合わされているので、接続部の強度が従来よりも向上し、微細化が進んで第２下部電極の底面のサイズが縮小した場合でも接続部が剥れることを防止できる。また、第２サポート膜によって第２下部電極の上端部分が支持されているため、下部電極３０（第１および第２下部電極の結合体）が倒壊することを防止できる。さらに、掘り込み部２１Ｂを介して第１下部電極と第２下部電極が接触することによって、接触面積が増大するので、接触部の電気抵抗を低減する効果も併せて得られる。掘り込み部２１Ｂの深さ（図８のＹ１）は、接合強度の向上および加工のしやすさの双方の観点から、第１下部電極の高さの１／２〜１／５の範囲に設定することが好ましい。

図１１に示したように、下部電極３０の全体（第１および第２下部電極の結合体）の露出している表面を覆うように、容量絶縁膜２３をＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法で形成した後に、容量絶縁膜２３の表面を覆うように窒化チタン膜を堆積して上部電極２４を形成する。下部電極３０と上部電極２４が容量絶縁膜２３を介して対向することにより、キャパシタとして機能する。容量絶縁膜２３としては、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）等の高誘電体膜や、それらの積層膜が使用できる。また、上部電極２４は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。

次に、図１２に示したように、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって、周辺回路領域上の不要な膜（上部電極２４、容量絶縁膜２３、第２サポート膜２０）を除去する。周辺回路領域５２上の第２サポート膜を除去しておくことにより、周辺回路領域の層間絶縁膜を貫通する深いコンタクトホールを形成する事が容易となる。

シリコン酸化膜等を用いた第６層間絶縁膜２５で上部電極２４上を覆い、ＣＭＰによって第６層間絶縁膜２５上を平坦化する。上部電極２４に所定の電位を与えるための、コンタクトプラグ２６と金属配線２７を形成する。この後に表面保護膜等を形成すれば、ＤＲＡＭ素子が完成する。

［第２の実施形態］
本発明の半導体装置の他の製造方法について、図面を参照して説明する。

第１の実施形態の図４と同様にして、ＭＯＳトランジスタを設けた半導体基板１上に、ストッパー膜１４まで形成する。

次に図１３に示したように、ストッパー膜１４上に、ＰＥ−ＣＶＤ法による７００〜１０００ｎｍ厚程度のシリコン酸化膜を用いて、第４層間絶縁膜１５を形成する。第４層間絶縁膜１５およびストッパー膜１４を貫通するように、第１開孔３７を形成する。この際に、第１開孔３７の内径が、最表面に近い位置において最表面の開口寸法よりもサイズが大きくなる形状に開孔（ホール）を形成する。具体例として、最表面の位置で内径Ｘ４が８０ｎｍ程度、表面からの深さＹ２が２００ｎｍ程度の位置で内径Ｘ５が９５〜１００ｎｍ程度、となる形状に第１開孔３７を形成した。

このように、最表面より下方に位置する領域での内径が、最表面での開口部よりも寸法拡大する現象を「ボーイング」と称する。ボーイングは、ドライエッチングによって生じる反応生成物が、シリンダ開口部付近に付着してサイドエッチングの保護膜となることで生じると推測される。ボーイング形状の開孔を形成するドライエッチング条件として、以下を例示できる。このドライエッチング条件では、Ｃ_４Ｆ_６ガスを選択しているため、再現性良くボーイング形状を得ることが可能である。第４層間絶縁膜１５とサポート膜１４のエッチングは、同じエッチング装置を用いて連続して実施してもよい。

・第４層間絶縁膜１５のエッチング条件
（１）方式：平行平板ＲＩＥ
（２）高周波／低周波バイアスパワー：２５００／１２００Ｗ
（３）圧力：約２Ｐａ（１５ｍＴｏｒｒ）
（４）プロセスガス及び流量：
ヘキサフルオロ−1,3-ブタジエン(Ｃ_４Ｆ_６)／酸素(Ｏ_２)／アルゴン(Ａｒ)
＝１５／２７／１５０ｓｃｃｍ

・ストッパー膜１４のエッチング条件
（１）方式：平行平板ＲＩＥ
（２）高周波／低周波バイアスパワー：５００／８００Ｗ
（３）圧力：約３．３Ｐａ（２５ｍＴｏｒｒ）
（４）プロセスガス及び流量：
四フッ化メタン（ＣＦ_４）／三フッ化メタン（ＣＨＦ_３）／酸素（Ｏ_２）／アルゴン（Ａｒ）＝４０／４０／２０／１５０ｓｃｃｍ

第１開孔３７の形成と同時に、ガード部６２Ｂにも第１開孔３７ａを形成する。ガード部の第１開孔３７ａはリング形状のため、ボーイング形状となりにくい。

図１４に示したように、第１開孔３７および３７ａの内壁部分を覆う１０ｎｍ程度の膜厚の窒化チタン膜を用いて第１下部電極３８（３８ａ）を形成した後に、第１開孔３７および３７ａの内部を埋め込むようにシリコン窒化膜を堆積して、第１サポート膜３６を形成する。この時、第１開孔３７はボーイング形状であるため、上端の開口部での閉塞が発生し、第１サポート膜３６で完全に埋め込みきれず、閉塞部下に空洞３７ｂが形成される。ガード部の第１開孔３７ａはボーイング形状が緩和されているため、空洞は形成されない。

図１５に示したように、ドライエッチングにより第１サポート膜３６の一部を除去して、開口６５Ａを形成する。なお周辺回路領域でも所定幅だけ第１サポート膜３６を残して、それ以外では除去する。開口６５Ａの位置は、第２サポート膜に設ける開口６４Ａ（図２）と異なる位置、または同じ位置のどちらに形成してもよい。

図１６に示したように、第１サポート膜３６上に、ＰＥ−ＣＶＤ法による７００〜１０００ｎｍ厚程度のシリコン酸化膜を用いて第５層間絶縁膜１９を形成する。層間絶縁膜１９および第１サポート膜３６を貫通するように、第２開孔４１を形成する。ガード部６２Ｂには同時に第２開孔４１ａを形成する。第２開孔４１においては、第１開孔３７内部に空洞３７ｂが形成されているので、第２開孔４１の底部と空洞３７ｂが連結して一体となり、深い開孔（掘り込み部４１Ｂ）が形成される。

第２開孔４１（４１ａ）を形成する際のドライエッチングでは、ボーイング形状にする必要はない。従って、第２開孔４１（４１ａ）のドライエッチングでは、開口部に反応生成物が付着し難いガスを用いて層間絶縁膜１９を貫通させ、さらに第１サポート膜３６の一部を除去して空洞３７ｂを露出させている。また、ドライエッチングの際にはエッチングを行うそれぞれの対象膜に対して高選択比となるように設定することで、第５層間絶縁膜１９をオーバーエッチングして第１サポート膜３６を露出させてから、第１サポート膜３６のエッチング条件に切り換えることにより、安定した加工を行うことが出来る。具体的なドライエッチングの条件として、以下を例示できる。

・第５層間絶縁膜１９のエッチング条件
（１）方式：平行平板ＲＩＥ
（２）高周波／低周波バイアスパワー：２５００／１２００Ｗ
（３）圧力：約２Ｐａ（１５ｍＴｏｒｒ）
（４）プロセスガス及び流量：
パーフルオロシクロブタン(Ｃ_４Ｆ_８)／酸素(Ｏ_２)／アルゴン(Ａｒ)＝１０／２７／１５０ｓｃｃｍ

・第１サポート膜３６のエッチング条件
（１）方式：平行平板ＲＩＥ
（２）高周波／低周波バイアスパワー：５００／８００Ｗ
（３）圧力：約２．７Ｐａ（２５ｍＴｏｒｒ）
（４）プロセスガス及び流量：
三フッ化メタン（ＣＨＦ_３）／酸素（Ｏ_２）／アルゴン（Ａｒ）
＝８０／２０／１５０ｓｃｃｍ

エッチングによって、第２開孔４１の内径Ｘ６は８０ｎｍ程度、第１開孔３７内でのサポート膜３６の除去された深さＹ３は２００〜３００ｎｍ程度となる。また、ガード部６２Ｂの第１開孔３７ａ内には空洞が形成されていないので、第１サポート膜３６の除去された深さＹ４は１５０〜２００ｎｍ程度となる。空洞３７ｂを利用することで、第１開孔３７内において深くまで掘り込み部を形成することができる。

図１７に示したように、第２開孔４１（４１ａ）の内壁部分に、１０ｎｍ程度の膜厚の窒化チタンを用いて第２下部電極４２を形成した後に、第２開孔の内部をシリコン窒化膜で充填して第２サポート膜２０を形成する。この時、第２開孔４１（４１ａ）は、ボーイング形状ではないため、第２サポート膜２０で、空洞を生じることなく埋め込みが可能である。

次に、第２サポート膜２０のパターニングを行い開口６４Ａ（図２）を形成する。この時点では周辺回路領域上では第２サポート膜２０を除去せずに、周辺回路領域上を覆うようにそのまま残存させておく。第２サポート膜２０は、ガード部６２Ｂ内に埋め込まれた部分から延在することで、第２下部電極４２を保持する。また、本実施形態では、第１サポート膜３６も、ガード部６２Ｂの第１開孔に埋め込まれた部分から延在することで、第１下部電極３８を支持している。

図１８に示したように、第４層間絶縁膜１５と第５層間絶縁膜１９を、フッ酸（ＨＦ）を含有した薬液を用いたウェットエッチングによって除去する。ウェットエッチングに際しては、ストッパー膜１４によって、それよりも下層に薬液が浸透することを防止できる。また周辺回路領域上を覆う第２サポート膜２０およびガード部６２Ｂによって、周辺回路領域に薬液が浸透することを防止できる。

ウェットエッチング処理によって、外壁が露出したストレージノード用キャパシタの第１下部電極３８と第２下部電極４２を得ることが出来る。第１下部電極３８と第２下部電極４２は接触することで導通し、１つの下部電極６０として機能する。本実施形態では、第１開孔内に形成された空洞を利用して、第１の実施形態よりも掘り込み部を深くまで形成することが容易となる。従って第１下部電極３８と第２下部電極４２の接合強度をよりいっそう強くすることが可能となる。さらに、本実施形態では、第１サポート膜３６も第１下部電極３８の上端部分を支持する構造となっているため、下部電極６０（第１および第２下部電極の結合体）の倒壊を防止する効果も強くなっている。

図１９に示したように、第１の実施形態と同様に下部電極６０の表面を覆う容量絶縁膜２３と、上部電極２４を形成する。

図２０に示したように、周辺回路領域上の不要な膜（上部電極２４、容量絶縁膜２３、第２サポート膜２０）を除去する。第１の実施形態と同様に、第６層間絶縁膜２５、コンタクトプラグ２６と金属配線２７を形成する。この後に表面保護膜等を形成すれば、ＤＲＡＭ素子が完成する。

ガード部６２Ｂにおいては、第１開孔内に空洞が形成されない場合を示したが、さらに微細化を進めた場合に、ガード部６２Ｂ内に空洞が形成されても特に問題ない。その場合には、ガード部での第１サポート膜の掘り込み量（Ｙ４）が、キャパシタ電極用の第１開孔での掘り込み量（Ｙ３）と同等に形成される。

〔第２の実施形態の変形例〕
図１５において、第１サポート膜３６を第１開孔３７（３７ａ）内のみに残存させ、第４層間絶縁膜１５上の第１サポート膜を除去した場合の例を、図２１に示す。

この後、第２の実施形態と同様にして、第２下部電極４２および第２サポート膜２０の形成を行う（図２２）。

この例では、第２サポート膜２０のみで下部電極の支持を行うが、第２下部電極と第１下部電極がくさび状に深い位置まで接合されているので、接合強度が向上し、接合部分の剥離に起因した下部電極の倒壊を防止できる。

また、図には示さないが、ガード部まで延在するサポート膜を設ける位置は、第１および第２の下部電極の接合部分に位置する第１サポート膜だけとし、上層の第２サポート膜は第２開孔内のみとすることも可能である。この場合、周辺回路領域上の第２サポート膜は残存させて、下部電極側面を露出させる際に、第５層間絶縁膜１９および第４層間絶縁膜１５のエッチングストッパとする。周辺化路領域上に残存させた第２サポート膜は、上部電極形成時に、周辺回路領域の上部電極及び容量絶縁膜の除去と同時に除去すればよい。また、この場合、上層の第２下部電極材料は、第２開孔内全てを埋め込むように形成しても良い。あるいは第２下部電極材料をシリンダ形状に形成した後、第２開孔内空部を第２サポート膜で埋め込まず、第４層間絶縁膜１５及び第５層間絶縁膜１９のウエットエッチングの際に同時に除去可能な絶縁膜で埋め込むこともできる。これにより、第４層間絶縁膜１５及び第５層間絶縁膜１９のウエットエッチングの際に内空部の絶縁膜も同時に除去され、第２下部電極の内壁が露出する。その後、この第２下部電極の内壁にも容量絶縁膜及び上部電極を形成する様にしても良い。

以上説明した実施形態では、２つの下部電極を積層した場合を例として示したが、同様の工程を繰り返すことによって３段以上の積層数としてもよい。その場合、例えば下から１段目、２段目、３段目としたとき、１段目は２段目の下層側、２段目は３段目の下層側となり、２段目は１段目の上層側、３段目は２段目の上層側となる。

３層以上の電極を積層する場合には、下部電極それぞれのアスペクト比を考慮し、倒壊を防止する効果の高い位置にサポート膜を配置すればよい。

１ 半導体基板
２ 素子分離領域
３ ゲート電極
３Ａ ゲート絶縁膜
３Ｂ サイドウォール
３Ｃ キャップ絶縁膜
４ 拡散領域
５ 第１層間絶縁膜
６ セルコンタクトプラグ
７ 第２層間絶縁膜
９ ビットコンタクトプラグ
１０ ビット配線
１１ 第３層間絶縁膜
１２ 容量コンタクトプラグ
１３ 容量コンタクトパッド
１４ ストッパー膜
１５ 第４層間絶縁膜（第一の層間絶縁膜）
１６ 第１サポート膜
１７ 第１開孔
１８ 第１下部電極
１９ 第５層間絶縁膜（第二の層間絶縁膜）
２０ 第２サポート膜
２１ 第２開孔
２１Ｂ 掘り込み部
２２ 第２下部電極
２３ 容量絶縁膜
２４ 上部電極
２５ 第６層間絶縁膜
２６ コンタクトプラグ
２７ 金属配線
３０ 下部電極
３６ 第１サポート膜
３７ 第１開孔（ボーイング形状）
３７ｂ 空洞
３８ 第１下部電極
４１ 第２開孔
４２ 第２下部電極
６０ 下部電極
５０ ＤＲＡＭ素子
５１ メモリセル領域
５２ 周辺回路領域
６２Ｂ ガード部
６４Ａ 開口

Claims (20)

1. 導電膜を外壁に有する下部電極と、
   該下部電極の導電膜に対して、容量絶縁膜を介して形成された上部電極と
   を有するキャパシタにおいて、
   前記下部電極は少なくとも２層の積層構造であって、
   前記積層構造は、下層側電極に設けた掘り込み部に上層側電極の底部が埋め込まれた構造であるキャパシタ。
2. 前記掘り込み部は、下層側電極の高さの１／２〜１／５の範囲の深さを有する請求項１に記載のキャパシタ。
3. 少なくとも下層側電極が
   内空部を有するシリンダ形状の導電膜と、
   該内空部に充填された絶縁膜を備え、
   該絶縁膜に前記掘り込み部が形成される請求項１又は２に記載のキャパシタ。
4. 前記絶縁膜に形成される掘り込み部に少なくとも前記下層側電極の内側面の一部が露出し、該露出部に前記上層側下部電極底部側壁が接合されている請求項３に記載のキャパシタ。
5. 少なくとも下層側電極は、高さ方向の中間部径が上部径及び下部径よりも大きい形状に形成されている請求項１乃至３のいずれか１項に記載のキャパシタ。
6. 隣接する少なくとも２つの前記積層構造の下部電極間に、該下部電極を支持するサポート膜が配されている請求項１に記載のキャパシタ。
7. 前記下部電極は、シリンダ形状の内空部を有する導電膜と該内空部に充填された絶縁膜との構造を各層に有する積層構造であり、少なくとも一層の内空部に充填される絶縁膜が前記サポート膜の一部である請求項６に記載のキャパシタ。
8. 半導体基板上に、
   請求項１乃至７のいずれか１項に記載のキャパシタを複数備えるメモリセル領域と、
   該メモリセル領域の周囲に配される周辺回路領域とを有する半導体装置であって、
   前記メモリセル領域と周辺回路領域との境界領域に、リング状のガード部を有する半導体装置。
9. 前記ガード部が、前記積層構造の下部電極の各層と同層に形成された積層構造の導電膜を有し、該上層側の導電膜底部が、下層側のガード部に設けた掘り込み部に埋め込まれた構造である請求項８に記載の半導体装置。
10. 前記ガード部の下層側導電膜が内空部を有するとい形状であり、
    該内空部に充填された絶縁膜を備え、
    該絶縁膜に前記掘り込み部が形成される請求項９に記載の半導体装置。
11. 前記メモリセル領域は、隣接する少なくとも２つのキャパシタの下部電極間に、該下部電極を支持するサポート膜を有し、該サポート膜の少なくとも一部が、前記ガード部の導電膜のメモリセル領域側の側面に延在している請求項８乃至１０のいずれか１項に記載の半導体装置。
12. 前記キャパシタの下部電極は、内空部を有するシリンダ形状の導電膜と、該内空部に充填された絶縁膜との構造を各層に有する積層構造であり、
    前記ガード部が、前記下部電極の各層の導電膜と同層に形成される内空部を有するとい形状の導電膜と、該内空部に充填された絶縁膜との構造を各層に有する積層構造であり、
    少なくとも一層の内空部に充填される絶縁膜が前記サポート膜の一部である請求項１１に記載の半導体装置。
13. 第一の層間絶縁膜に第一の開孔を形成する工程、
    前記第一の開孔内に、前記第一の開孔を閉塞しない膜厚の第一の導電膜を形成した後、残存する第一の開孔内空部にサポート絶縁膜を充填する工程、
    前記第一の層間絶縁膜上に第二の層間絶縁膜を積層し、該第二の層間絶縁膜に前記第一の下部電極の少なくとも上端部を露出する第二の開孔を形成する工程、
    前記サポート絶縁膜の一部を除去して、前記第一の開孔内に掘り込み部を形成する工程、
    前記第二の開孔及び前記掘り込み部に導電膜を成膜し、第二の下部電極を形成する工程
    前記第二及び第一の層間絶縁膜を除去して、第一及び第二の下部電極の外壁を露出させる工程、
    少なくとも前記露出した第一及び第二の下部電極の外壁に容量絶縁膜を介して対向する上部電極を形成する工程
    とを有する半導体装置の製造方法。
14. 前記サポート絶縁膜は、前記第一の開孔の上端が閉塞した時点で前記第一の開孔の内部に空洞を有するように充填され、前記掘り込み部は、該空洞を露出して形成される請求項１３に記載の半導体装置の製造方法。
15. 隣接する少なくとも２つの前記第一の下部電極間を接続するサポート膜を、前記サポート絶縁膜を所定の方向に延在させて形成する工程を有する請求項１３または１４に記載の半導体装置の製造方法。
16. 半導体基板上に設けたメモリセル領域と、該メモリセル領域の周囲に配される周辺回路領域に機能素子をそれぞれ形成する工程、
    前記半導体基板上に、前記メモリセル領域および周辺回路領域を覆う第一の層間絶縁膜を形成する工程、
    前記メモリセル領域上の第一の層間絶縁膜に複数の第一の開孔と、前記メモリセル領域と周辺回路領域との境界上の第一の層間絶縁膜に前記メモリセル領域を囲むリング状の第一の溝を形成する工程、
    前記第一の開口内及び前記第一の溝内に第一の導電膜を形成し、メモリセル領域の機能素子に電気的に接続される第一の下部電極と、前記第一の溝内に配置される第一のガード部を同時に形成する工程、
    前記第一の開孔および前記第一の溝の内部に第一のサポート絶縁膜を充填する工程、
    前記第一の層間絶縁膜上に第二の層間絶縁膜を形成する工程、
    該第二の層間絶縁膜に、前記第一の下部電極の上端の少なくとも一部を露出する第二の開孔と、前記第一のガード部の上面を露出するリング状の第二の溝を形成する工程、
    前記第一の下部電極内および前記第一溝内の前記第一のサポート絶縁膜の一部を除去して、前記第一の下部電極および前記第一のガード部にそれぞれ掘り込み部を形成する工程、
    前記第二の開口内及び前記第二の溝内及びそれぞれの掘り込み部を覆う導電膜を形成し、第二の電極及び第二のガード部を形成する工程、
    前記第一及び第二のガード部で囲まれたメモリセル領域の第一及び第二の層間絶縁膜を除去し、第一及び第二の下部電極の外壁を露出させる工程、
    少なくとも前記露出した第一及び第二の下部電極の外壁に容量絶縁膜を介して対向する上部電極を形成する工程
    とを有する半導体装置の製造方法。
17. 前記第一のサポート絶縁膜は、前記第一の開孔の上端が閉塞した時点で少なくとも前記第一の開孔内に空洞を有するように形成され、前記掘り込み部は、該空洞を露出して形成される請求項１６に記載の半導体装置の製造方法。
18. 隣接する少なくとも２つの前記第一の下部電極間を接続する第一のサポート膜を、前記第一のサポート絶縁膜を前記第一のガード部の前記メモリセル領域側の側面まで延在させて形成する工程を有する請求項１６または１７に記載の半導体装置の製造方法。
19. さらに、
    前記第二の開孔内に第二のサポート絶縁膜を充填する工程と、
    隣接する少なくとも２つの前記第二の下部電極間を接続する第二のサポート膜を、前記第二のサポート絶縁膜を前記第二のガード部の前記メモリセル領域側の側面まで延在させて形成する工程を有する請求項１６乃至１８のいずれか１項に記載の半導体装置の製造方法。
20. 前記第二のサポート膜は、前記周辺回路領域上を覆うように形成され、
    前記上部電極をパターニングして形成する際に、前記周辺回路領域上に延在して形成された前記第二のサポート膜を除去する工程を有する請求項１９に記載の半導体装置の製造方法。